KR0156424B1 - 전전자 교환기내 통화로계의 슬립 제거장치 - Google Patents

전전자 교환기내 통화로계의 슬립 제거장치 Download PDF

Info

Publication number
KR0156424B1
KR0156424B1 KR1019950061456A KR19950061456A KR0156424B1 KR 0156424 B1 KR0156424 B1 KR 0156424B1 KR 1019950061456 A KR1019950061456 A KR 1019950061456A KR 19950061456 A KR19950061456 A KR 19950061456A KR 0156424 B1 KR0156424 B1 KR 0156424B1
Authority
KR
South Korea
Prior art keywords
data
elastic buffer
outputting
write address
read address
Prior art date
Application number
KR1019950061456A
Other languages
English (en)
Other versions
KR970058110A (ko
Inventor
최문규
Original Assignee
서평원
엘지정보통신주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서평원, 엘지정보통신주식회사 filed Critical 서평원
Priority to KR1019950061456A priority Critical patent/KR0156424B1/ko
Publication of KR970058110A publication Critical patent/KR970058110A/ko
Application granted granted Critical
Publication of KR0156424B1 publication Critical patent/KR0156424B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q1/00—Details of selecting apparatus or arrangements
    • H04Q1/18—Electrical details
    • H04Q1/30—Signalling arrangements; Manipulation of signalling currents
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/06—Time-space-time switching
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q3/00—Selecting arrangements
    • H04Q3/64—Distributing or queueing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13196—Connection circuit/link/trunk/junction, bridge, router, gateway
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13214—Clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/1336—Synchronisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Telephone Function (AREA)

Abstract

본 발명은 전전자 교환기내의 통화로계에 관한 것으로, 전전자 교환기의 시스템 클럭과 상이한 주파수를 갖는 클럭을 내부에서 발생하여 통화로계에서 해당 발생 클럭을 사용하는 경우 통화로를 통해 전달되는 데이터의 슬립을 제거 하도록 하는 전전자 교환기내 통화로계의 슬립 제거장치에 관한 것이다.
종래 전전자 교환기내의 통화로계에서는 망동기부(NES)로부터 인가되는 클럭에 의거하여 동작하므로 전달되는 데이터의 동기가 전체적으로 일치되어 데이터가 슬립(slip)되는 현상이 발생하지 않는다. 그러나, 전전자 교환기의 용량을 증가시키기 위하여 억세스 스위칭 서브 시스템(ASS)에서 처리할 수 있는 용량을 증가시키는 경우, 중앙데이타 링크(CDL)와 타임스위치/링크(TSL) 간에 주고 받는 데이터는 131.072Mbps가 아닌 다른 속도로 데이터를 주고 받게되므로 데이터가 습립되는 현상이 발생되어 데이터를 유실하게 되는 문제점이 있다.
본 발명은 전전자 교환기의 용량을 확장하는 경우 전전자 교환기의 시스템 클럭과 상이한 주파수를 갖는 클럭을 내부에서 발생하여 통화로계에서 해당 발생 클럭을 사용하더라도 통화로를 통해 전달되는 데이터의 슬립을 효과적으로 제거할 수 있다.

Description

전전자 교환기내 통화로계의 슬립 제거장치
제1도는 종래 전전자 교환기내의 통화로계 구성도.
제2도는 종래 전전자 교환기내 통화로계에서의 동작을 설명하기 위한 블럭도.
제3도는 본 발명에 따른 전전자 교환기내 통화로계의 슬립 제거장치 구성도.
제4도는 본 발명에 따른 슬립 제거장치의 동작을 설명하기 위한 타이밍도.
＊ 도면의 주요부분에 대한 부호의 설명
EB0~EB3 : 탄성버퍼 RAG0~RAG3 : 판독 어드레스 발생부
WAG0~WAG3 : 기록 어드레스 발생부 PLL0, PLL1 : PLL회로
TRU0, TRU1 : 타이밍 복원부 REC : 클럭부 수신부
NES : 망동기부 SSW : 공간스위치
TSW : 타임스위치
본 발명은 전전자 교환기내의 통화로계에 관한 것으로, 특히 전전자 교환기의 시스템 클럭과 상이한 주파수를 갖는 클럭을 내부에서 발생하여 통화로계에서 해당 발생 클럭을 사용하는 경우 통화로를 통해 전달되는 데이터의 슬립을 제거하도록 하는 전전자 교환기내 통화로계의 슬립 제거장치에 관한 것이다.
일반적으로 전전자 교환기내에서 공간스위치와 다수의 타임스위치 사이에 데이터를 주고 받는 통화로계를 운용하는 경우, 소정의 클럭을 사용하여 주고 받는 데이터의 동기를 일치시켜 준다.
종래의 전전자 교환기내 통화로계는 제1도에 도시된 바와 같이 구성되어 있다. 즉, 다수의 억세스 스위칭 서브 시스템(ASS0~ASS3)과 상호연결 네트워크 서브 시스템(INS)을 구비하고, 각 억세스 스위칭 서브 시스템(ASS0~ASS3)에는 타임스위치/링크(TSL)이 구비되어 있고, 각 타임스위치/링크(TSL)에는 타임스위치(TWS)와 데이터링크(LNK)를 구비하고 있으며, 상호연결 네트워크 서브 시스템(INS)에는 다수의 중앙데이타 링크(CDL), 공간스위치(SSW) 및 망동기부(NES)를 구비하고 있다. 망동기부(NES)는 전전자 교환기의 통화로계와 교환망 간의 타이밍 동기를 위한 회로인데, 각 중앙데이타 링크(CDL)와 공간스위치(SSW)는 망동기부(NES)로부터 클릭을 인가받으며, 각 타임스위치/링크(TSL)는 자신에게 접속된 중앙데이타 링크(CDL)로부터 클럭을 인가받는다.
이상과 같이 전전자 교환기에는 용량에 따라서 다수개의 억세스 스위칭 서브 시스템(ASS)을 구비하며, 다수개의 억세스 스위칭 서브 시스템(ASS)을 상호 연결하기 위한 상호연결 네트워크 서브 시스템(INS)을 구비한다. 제2도에 도시된 바와 같이, 망동기부(NES)는 각 중앙데이타 링크(CDL)측으로 65.536MHz와 8KHz 클럭을 인가하고, 공간스위치(SSW)측으로 16.384MHz와 8KHz클럭을 인가한다. 또한, 각 중앙데이타 링크(CDL)은 망동기부(NES)로부터 인가받은 클럭에 따라 동작하여 공간스위치(SSW)측과 8Mbps의 속도로 데이터를 주고 받으며, 각 중앙데이타 링크(CDL)와 타임스위치/링크(TSL) 간에는 131.072Mbps의 속도로 데이터를 주고 받는다. 각 타임스위치(TSW)와 데이타 링크(LNK) 사이에는 8.192Mbps의 속도로 데이터를 주고 받으며, 데이타 링크(LNK)는 중앙데이타 링크(CDL)로부터 인가되는 데이터로부터 추출한 8.192MHz와 8KHz클럭을 타임스위치(TSW)측으로 인가한다. 그리고, 타임스위치(TSW)는 데이타 링크(LNK)로부터 인가되는 클럭에 따라 스위칭 동작을 수행하여 데이터를 입출력하고, 공간스위치(SSW)는 망동기부(NES)로부터 인가받은 클럭에 따라 스위칭 동작을 수행하여 데이터를 입출력한다.
이상과 같은 종래 전전자 교환기내의 통화로계에서는 망동기부(NES)로부터 인가되는 클럭에 의거하여 동작하므로 전달되는 데이터의 동기가 전체적으로 일치되어 데이터가 슬립(slip)되는 현상이 발생하지 않는다. 그러나, 전전자 교환기의 용량을 증가시키기 위하여 억세스 스위칭 서브 시스템(ASS)에서 처리할 수 있는 용량을 증가 시키는 경우, 중앙데이타 링크(CDL)와 타임스위치/링크(TSL)간에 주고 받는 데이터는 131.072Mbps가 아닌 다른 속도로 데이터를 주고 받게 되므로 데이터가 슬립되는 현상이 발생되어 데이터를 유실하게 되는 문제점이 있었다.
즉, 전전자 교환기의 용량을 확장하기 위해서는 중앙데이타 링크(CDL)와 타임스위치/링크(TSL) 사이의 데이터 전달 채널을 1,024채널 이상으로 확장시켜야 하는데, 이와 같이 데이터 전달 채널수를 증가 시키려면 SDH/SONET(Synchronous Digital Hierarchy/Sychronous Optical Network)의 STM-1 링크를 적용해야 하는데, SDH/SONET의 STM-1 링크에서의 데이터 정합속도는 155.520Mbps이고, 중앙데이타 링크(CDL)는 망동기부(NES)로부터 65.536MHz클럭을 수신할 수 있으므로 STM-1링크에서 필요로 하는 19.44MHz클럭(또는 155.520MHz클럭)을 보유하기 위해서는 해당 클럭을 자체적으로 발생시켜야 한다. 이와 같이 자체적으로 클럭을 발생하기 위해서는, 중앙데이타 링크(CDL)가 망동기부(NES)로부터 인가받은 클럭을 기준으로 하여 19.44MHz클럭(또는 155.520MHz클럭)을 발생하는 PLL회로가 필연적으로 수용된다. 따라서, 전전자 교환기의 용량을 확장하는 경우, 망동기부(NES)로부터 인가되는 16.384MHz클럭과 PLL회로에 의해 발생된 19.44MHz클럭의 두가지 클럭을 사용하므로, 해당 클럭간의 주파수 및 위상차에 의해서 타임스위치(TSW)와 공간스위치(SSW) 간에 주고 받는 데이터가 슬립되는 문제점이 있다.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 전전자 교환기의 시스템 클럭과 상이한 주파수를 갖는 클럭을 내부에서 발생하여 통화로계에서 해당 발생 클럭을 사용하는 경우 통화로를 통해 전달되는 데이터의 슬립을 제거하도록 하는 데에 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은, 공간스위치로부터 인가되는 데이터를 제1기록 어드레스에 따라 저장하였다가 제1판독 어드레스에 따라 출력하는 제1탄성버퍼와; 상기 제1탄성버퍼로부터 인가되는 데이터를 제2기록 어드레스에 따라 저장하였다가 제2판독 어드레스에 따라 타임스위치측으로 출력하는 제2탄성버퍼와; 상기 타임스위치로부터 인가되는 데이터를 제3기록 어드레스에 따라 저장하였다가 제3판독 어드레스에 따라 출력하는 제3탄성버퍼와; 상기 제3탄성버퍼로부터 인가되는 데이터를 제4기록 어드레스에 따라 저장하였다가 제4판독 어드레스에 따라 상기 공간스위치측으로 출력하는 제4탄성버퍼와; 망동기부로부터 인가되는 제1주파수 클럭을 수신하여 출력하는 클럭 수신부와; 상기 클럭 수신부로부터 인가되는 제1주파수 클럭에 따라 제2주파수 클럭을 발생하여 출력하는 제1PLL회로와; 상기 제3탄성버퍼에 의해 출력되는 데이터로부터 제2주파수 클럭을 복원하여 출력하는 제1타이밍 복원부와; 상기 클럭 수신부로부터 인가받은 제1주파수 클럭에 따라 제1기록 어드레스를 발생하여 상기 제1탄성버퍼측으로 출력하는 제1기록 어드레스 발생부와; 상기 제1PLL회로로부터 인가되는 제2주파수 클럭에 따라 제1판독 어드레스를 발생하여 상기 제1탄성버퍼측으로 출력하는 제1판독 어드레스 발생부와; 상기 제1타이밍 복원부로부터 인가되는 제2주파수클럭에 따라 제4기록 어드레스를 발생하여 상기 제4탄성버퍼측으로 출력하는 제4기록 어드레스 발생부와; 상기 클럭 수신부로부터 인가되는 제1주파수 클럭에 따라 제4판독 어드레스를 발생하여 상기 제4탄성버퍼측으로 출력하는 제4판독 어드레스 발생부와; 상기 제1탄성버퍼에 의해 출력되는 데이터로부터 제2주파수 클럭을 복원하여 출력하는 제2타이밍 복원부와; 상기 제2타이밍 복원부로부터 인가되는 제2주파수 클럭에 따라 제1주파수 클럭을 발생하여 출력하는 제2PLL회로와; 상기 제2타이밍 복원부로부터 인가되는 제2주파수 클럭에 따라 제2기록 어드레스를 발생하여 상기 제2탄성버퍼측으로 출력하는 제2기록 어드레스 발생부와; 상기 제2PLL회로로부터 인가되는 제1주파수 클럭에 따라 제2판독 어드레스를 발생하여 상기 제2탄성버퍼측으로 출력하는 제2판독 어드레스 발생부와; 상기 제2PLL회로로부터 인가되는 제1주파수 클럭에 따라 제3기록 어드레스를 발생하여 상기 제3탄성버퍼측으로 출력하는 제3기록 어드레스 발생부와; 상기 제2타이밍 복원부로부터 인가되는 제2주파수 클럭에 따라 제3판독 어드레스를 발생하여 상기 제3탄성버퍼측으로 출력하는 제3판독 어드레스 발생부를 구비하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명에 따른 전전자 교환기내 통화로계의 슬립 제거장치는 제3도에 도시된 바와 같이 구성된다. 즉, 타임스위치(TSW)와 공간스위치(SSW) 사이에는 로칼 데이타 링크(LDL)와 중앙 데이타 링크(CDL)가 설치되는데, 로칼 데이타 링크(LDL)에는 다수의 탄성버퍼(EB0, EB1; Elastic Buffer), 다수의 판독 어드레스 발생부(RAG0, RAG1), 다수의 기록 어드레스 발생부(WAG0, WAG1), PLL회로(PLL0) 및 타이밍 복원부(TRO0)를 구비하고 있고, 중앙데이타 링크(CDL)에는 다수의 탄성 버퍼(EB2, EB3), 다수의 판독 어드레스 발생부(RAG2, RAG3), 다수의 기록 어드레스 발생부(WAG2, WAG3), 타이밍 복원부(TRU1), PLL회로(PLL1) 및 클럭 수신부(REC)를 구비하고 있다. 타임스위치(TSW)와 공간스위치(SSW) 사이에 입출력되는 데이터는 중앙 데이타 링크(CDL)와 로칼 데이타 링크(LDL)에 의하여 전달된다.
탄성버퍼(EB2)는 DPRAM(Dual Port RAM)으로 이루어지며, 공간스위치(SSW)로부터 인가되는 데이터를 기록 어드레스 발생부(WAG2)로부터 인가되는 기록 어드레스에 따라 저장하였다가 판독 어드레스 발생부(RAG2)로부터 인가되는 판독 어드레스에 따라 탄성버퍼(EB0)측으로 출력함으로써 타이밍을 조절하여 데이터를 전달한다. 탄성버퍼(EB0)는 DPRAM으로 이루어 지고, 탄성버퍼(EB2)로부터 인가되는 데이터를 기록 어드레스 발생부(WAG0)로부터 인가되는 기록 어드레스에 따라 저장하였다가 판독 어드레스 발생부(RAG0)로부터 인가되는 판독 어드레스에 따라 타임스위치(TSW)측으로 출력함으로써 타이밍을 조절하여 데이터를 출력한다. 탄성버퍼(EB1)는 DPRAM으로 이루어지고, 타임스위치(TSW)로부터 인가되는 데이터를 기록 어드레스 발생부(WAG1)로부터 인가되는 기록 어드레스에 따라 저장하였다가 판독 어드레스 발생부(RAG1)로부터 인가되는 판독 어드레스에 따라 탄성버퍼(EB3)측으로 출력함으로써 타이밍을 조절하여 데이터를 출력한다. 탄성버퍼(EB3)는 DPRAM으로 이루어 지고, 탄성버퍼(EB1)로부터 인가되는 데이터를 기록 어드레스 발생부(WAG3)로부터 인가되는 기록 어드레스에 따라 저장하였다가 판독 어드레스 발생부(RAG3)로부터 인가되는 판독 어드레스에 따라 공간스위치(SSW)측으로 출력함으로써 타이밍을 조절하여 데이터를 출력한다.
또한, 클럭 수신부(REC)는 망동기부(NES)로부터 인가되는 16.384MHz클럭을 수신하여 기록 어드레스 발생부(WAG2), 판독 어드레스 발생부(RAG3) 및 PLL회로(PLL1)측으로 출력하고, PLL회로(PLL1)는 클럭 수신부(REC)로부터 인가되는 클럭 수신부(REC)로부터 인가받은 16.384MHz클럭에 따라 19.44MHz클럭을 발생하여 판독 어드레스 발생부(RAG2)측으로 출력하며, 타이밍 복원부(TRU1)는 탄성버퍼(EB1)에 의해 출력되는 데이터로부터 19.44MHz클럭을 복원하여 기록 어드레스 발생부(WAG3)측으로 출력한다. 기록 어드레스 발생부(WAG2)는 클럭 수신부(REC)로부터 인가받은 16.384MHz클럭에 따라 기록 어드레스를 발생하여 탄성버퍼(EB2)측으로 인가하고, 판독 어드레스 발생부(RAG2)는 PLL회로(PLL1)로부터 인가되는 19.44MHz클럭에 따라 판독 어드레스를 발생하여 탄성버퍼(EB2)측으로 인가한다. 기록 어드레스 발생부(WAG3)는 타이밍 복원부(TRU1)로부터 인가되는 19.44MHz클럭에 따라 기록 어드레스를 발생하여 탄성버퍼(EB3)측으로 인가하고, 판독 어드레스 발생부(RAG3)는 클럭 수신부(REC)로부터 인가되는 16.384MHz클럭에 따라 판독 어드레스를 발생하여 탄성버퍼(EB3)측으로 인가한다.
한편, 타이밍 복원부(TRU0)는 탄성버퍼(EB2)에 의해 출력되는 데이터로부터 19.44MHz클럭을 복원하여 기록 어드레스 발생부(WAG0), 판독 어드레스 발생부(RAG1) 및 PLL회로(PLL0)측으로 출력하고, PLL회로(PLL0)는 타이밍 복원부(TRU0)로부터 인가되는 19.44MHz클럭에 따라 16.384MHz클럭을 발생하여 판독 어드레스 발생부(RAG0)와 기록 어드레스 발생부(WAG1)측으로 출력한다. 기록 어드레스 발생부(WAG0)는 타이밍 복원부(TRU0)로부터 인가되는 19.44MHz클럭에 따라 기록 어드레스를 발생하여 탄성버퍼(EB0)측으로 인가하고, 판독 어드레스 발생부(RAG0)는 PLL회로(PLL1)로부터 인가되는 16.384MHz클럭에 따라 기록 어드레스를 발생하여 탄성버퍼(EB1)측으로 인가하고, 판독 어드레스 발생부(RAG1)는 타이밍 복원부(TRU0)로부터 인가되는 19.44MHz클럭에 따라 판독 어드레스를 발생하여 탄성버퍼(EB1)측으로 인가한다.
이상과 같이 구성된 본 발명에 따른 전전자 교환기내 통화로계의 슬립 제거장치는 다음과 같이 동작한다.
공간스위치(SSW)가 타임스위치(TSW)측으로 보내기 위한 데이터를 출력하면, 탄성버퍼(EB2)는 해당 데이터를 기록 어드레스 발생부(WAG2)로부터 인가되는 기록 어드레스에 따라 저장하였다가 판독 어드레스 발생부(RAG2)로부터 인가되는 판독 어드레스에 따라 탄성버퍼(EB0)측으로 출력하고, 탄성버퍼(EB0)는 탄성버퍼(EB2)로부터 인가되는 데이터를 기록 어드레스 발생부(WAG0)로부터 인가되는 기록 어드레스에 따라 저장하였다가 판독 어드레스 발생부(RAG0)로부터 인가되는 판독 어드레스에 따라 타임스위치(TSW)측으로 출력한다. 한편, 타임스위치(TSW)가 공간스위치(SSW)측으로 보내기 위한 데이터를 출력하면, 탄성버퍼(EB1)는 해당 데이터를 기록 어드레스 발생부(WAG1)로부터 인가되는 기록 어드레스에 따라 저장하였다가 판독 어드레스 발생부(RAG1)로부터 이가되는 판독 어드레스에 따라 탄성버퍼(EB3)측으로 출력하고, 탄성버퍼(EB3)는 탄성버퍼(EB1)로부터 인가되는 데이터를 기록 어드레스 발생부(WAG3)로부터 인가되는 기록 어드레스에 따라 저장하였다가 판독 어드레스 발생부(RAG3)로부터 인가되는 판독 어드레스에 따라 공간스위치(SSW)측으로 출력한다.
이와 같이 각 탄성버퍼(EB0~EB3)가 데이터를 전달하는 경우 데이터를 유실하지 않도록 타이밍을 조절하여 출력하는데, 자신에게 접속된 기록 어드레스 발생부와 판독 어드레스 발생부에 의해 발생되는 어드레스에 의거하여 타이밍을 조절한다. 예를들어, 탄성버퍼(EB0)가 탄성버퍼(EB2)로부터 인가되는 데이터를 타임스위치(TSW)측으로 전달하는 경우, 기록 어드레스 발생부(WAG0)로부터 인가되는 기록 어드레스와 판독 어드레스 발생부(RAG0)로부터 인가되는 판독 어드레스가 제4도의 (a)와 같이 동일한 타이밍으로 인가되면 데이터가 유실되어 데이터 슬립 현상이 발생되는데, 기록 어드레스 발생부(WAG0)가 발생하는 기록 어드레스를 제4도의 (b)에 나타낸 바와 같은 타이밍(T1)으로 초기화하여 출력하고, 판독 어드레스 발생부(RAG0)가 발생하는 판독 어드레스를 제4도의 (c)에 나타낸 바와 같은 타이밍(T2)로 초기화하여 출력함으로써, 기록 어드레스와 판독 어드레스를 180˚의 위상차를 두어 기록 어드레스와 판독 어드레스를 탄성버퍼(EB0)에 인가하여 데이터의 슬립을 방지한다. 기록 어드레스 발생부(WAG0)가 발생하는 기록 어드레스를 제4도의 (b)에 나타낸 바와 같은 타이밍(T1)으로 초기화 하는 경우 PLL회로(PLL0)로부터 인가받은 15.384MHz에 따라 내부적으로 초기화하며, 판독 어드레스 발생부(RAG0)가 발생하는 판독 어드레스를 제4도의 (c)에 나타낸 바와 같은 타이밍(T2)로 초기화하여 출력하는 경우 타이밍 복원부(TRU0)로부터 인가받은 19.44MHz에 따라 내부적으로 초기화한다.
한편, 다른 탄성버퍼(EB1, EB2, EB3)들도 탄성버퍼(EB0)과 마찬가지로 자신에게 접속된 기록 어드레스 발생부(WAG1, WAG2, WAG3)로부터 인가되는 기록 어드레스와 자신에게 접속된 판독 어드레스 발생부(RAG1, RAG2, RAG3)로부터 인가되는 판독 어드레스에 따라 데이터를 전달하는데, 기록 어드레스 발생부(WAG1, WAG2, WAG3)와 판독 어드레스 발생부(RAG1, RAG2, RAG3)가 기록 어드레스와 판독 어드레스를 180˚의 위상차를 두어 출력하므로 탄성버퍼(EB1, EB2, EB3)에 의하여 전달되는 데이터의 슬립을 방지할 수 있게 된다.
이상 설명한 바와 같이, 본 발명은 전전자 교환기의 용량을 확장하는 경우 전전자 교환기의 시스템 클럭과 상이한 주파수를 갖는 클럭을 내부에서 발생하여 통화로계에서 해당 발생 클럭을 사용하더라도 통화로를 통해 전달되는 데이터의 슬립을 효과적으로 제거할 수 있게 된다.

Claims (1)

  1. 공간스위치(SSW)로부터 인가되는 데이터를 제1기록 어드레스에 따라 저장하였다가 제1판독 어드레스에 따라 출력하는 제1탄성버퍼(EB2)와; 상기 제1탄성버퍼(EB2)로부터 인가되는 데이터를 제2기록 어드레스에 따라 저장하였다가 제2판독 어드레스에 따라 타임스위치(TSW)측으로 출력하는 제2탄성버퍼(EB0)와; 상기 타임스위치(TSW)로부터 인가되는 데이터를 제3기록 어드레스에 따라 저장하였다가 제3판독 어드레스에 따라 출력하는 제3탄성버퍼(EB1)와; 상기 제3탄성버퍼(EB1)로부터 인가되는 데이터를 제4기록 어드레스에 따라 저장하였다가 제4판독 어드레스에 따라 상기 공간스위치(SSW)측으로 출력하는 제4탄성버퍼(EB3)와; 망동기부(NES)로부터 인가되는 제1주파수 클럭을 수신하여 출력하는 클럭 수신부(REC)와; 상기 클럭 수신부(REC)로부터 인가되는 제1주파수 클럭에 따라 제2주파수 클럭을 발생하여 출력하는 제1PLL회로(PLL1)와; 상기 제3탄성버퍼(EB1)에 의해 출력되는 데이터로부터 제2주파수 클럭을 복원하여 출력하는 제1타이밍 복원부(TRU1)와; 상기 클럭 수신부(REC)로부터 인가받은 제1주파수 클럭에 따라 제1기록 어드레스를 발생하여 상기 제1탄성버퍼(EB2)측으로 출력하는 제1기록 어드레스 발생부(WAG2)와; 상기 제1PLL회로(PLL1)로부터 인가되는 제2주파수 클럭에 따라 제1판독 어드레스를 발생하여 상기 제1탄성버퍼(EB2)측으로 출력하는 제1판독 어드레스 발생부(RAG2)와; 상기 제1타이밍 복원부(TRU1)로부터 인가되는 제2주파수 클럭에 따라 제4기록 어드레스를 발생하여 상기 제4탄성버퍼(EB3)측으로 출력하는 제4기록 어드레스 발생부(WAG3)와; 상기 클럭 수신부(REC)로부터 인가되는 제1주파수 클럭에 따라 제4판독 어드레스를 발생하여 상기 제4탄성버퍼(EB3)측으로 출력하는 제4판독 어드레스 발생부(RAG3)와; 상기 제1탄성버퍼(EB2)에 의해 출력되는 데이터로부터 제2주파수 클럭을 복원하여 출력하는 제2타이밍 복원부(TRU0)와; 상기 제2타이밍 복원부(TRU0)로부터 인가되는 제2주파수 클럭에 따라 제1주파수 클럭을 발생하여 출력하는 제2PLL회로(PLL0)와; 상기 제2타이밍 복원부(TRU0)로부터 인가되는 제2주파수 클럭에 따라 제2기록 어드레스를 발생하여 상기 제2탄성버퍼(EB0)측으로 출력하는 제2기록 어드레스 발생부(WAG0)와; 상기 제2PLL회로(PLL0)로부터 인가되는 제1주파수 클럭에 따라 제2판독 어드레스를 발생하여 상기 제2탄성버퍼(EB0)측으로 출력하는 제2판독 어드레스 발생부(RAG0)와; 상기 제2PLL회로(PLL0)로부터 인가되는 제1주파수 클럭에 따라 제3기록 어드레스를 발생하여 상기 제3탄성버퍼(EB1)측으로 출력하는 제3기록 어드레스 발생부(WAG1)와; 상기 제2타이밍 복원부(TRU0)로부터 인가되는 제2주파수 클럭에 따라 제3판독 어드레스를 발생하여 상기 제3탄성버퍼(EB1)측으로 출력하는 제3판독 어드레스 발생부(RAG1)를 구비하는 것을 특징으로 하는 전전자 교환기내 통화로계의 슬립 제거장치.
KR1019950061456A 1995-12-28 1995-12-28 전전자 교환기내 통화로계의 슬립 제거장치 KR0156424B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950061456A KR0156424B1 (ko) 1995-12-28 1995-12-28 전전자 교환기내 통화로계의 슬립 제거장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950061456A KR0156424B1 (ko) 1995-12-28 1995-12-28 전전자 교환기내 통화로계의 슬립 제거장치

Publications (2)

Publication Number Publication Date
KR970058110A KR970058110A (ko) 1997-07-31
KR0156424B1 true KR0156424B1 (ko) 1998-11-16

Family

ID=19445926

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950061456A KR0156424B1 (ko) 1995-12-28 1995-12-28 전전자 교환기내 통화로계의 슬립 제거장치

Country Status (1)

Country Link
KR (1) KR0156424B1 (ko)

Also Published As

Publication number Publication date
KR970058110A (ko) 1997-07-31

Similar Documents

Publication Publication Date Title
CA2036756C (en) High-speed time-division switching system
JPH04261239A (ja) デジタルｔｄｍデータストリームをポインタ処理する方法およびシステム
JP3427303B2 (ja) Ｓｄｈデータ伝送タイミング
AU722056B2 (en) Virtual time loop
JP3656140B2 (ja) Ｓｄｈデータ伝送システムのリタイミング構造
EP0796548B1 (en) Non-blocking switching network
KR0156424B1 (ko) 전전자 교환기내 통화로계의 슬립 제거장치
EP0637414A1 (en) Synchronization of sdh signals
US4769809A (en) Method of and circuit arrangement for through-switching broadband digital signals without phase jump in a synchronous broadband communication network
EP1585242B1 (en) Method and device for distributing clock and synchronization in a telecommunication network element
US7613213B2 (en) Time multiplexed SONET line processing
JP3202286B2 (ja) Ｓｄｈ光伝送方式における伝送路切替方式
KR0149644B1 (ko) 전전자 교환기의 통화로계 정합장치
JP2864703B2 (ja) 光伝送路の二重化方式
JP2776133B2 (ja) 送端切替方式
KR100492891B1 (ko) 알에이엠 시스템에서의 리퍼런스 클럭 선택 장치
JP2626487B2 (ja) 伝送装置
JP2722903B2 (ja) 同期網無線電送システム
JPH0834461B2 (ja) フレ−ムアライナ回路
KR0179505B1 (ko) 저속 스위칭을 위한 티유 신호의 프레임 정렬기
KR100551429B1 (ko) 통신시스템에서의 시스템 클럭 공급 장치
JPH07123255B2 (ja) 端末クロック生成回路を有するループ通信システム
KR20000045249A (ko) 스위칭 장비의 시스템 동기 클럭 분배 시스템
JPH03155236A (ja) 同期データ伝送システム
JPH0779208A (ja) 無瞬断切替方式

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030529

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee