KR0154746B1 - 반도체 메모리장치의 입출력 로드 트랜지스터 바이아스 회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야: 본 발명은 반도체 메모리 장치의 전류센스앰프에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제: 본 발명은 종래의 전류센스 앰프의 로드 트랜지스터가 내부 전원 전압레벨 또는 접지전압 등의 일정한 전압 레벨로 바이아스되던 것을 상기 로드 트랜지스터에 별도의 바이아스 회로가 연결되어 입출력 라인쌍의 레벨 변화에 따른 로드전류의 변화를 줄여 안정된 센싱을 하도록 하는 입출력 로드 트랜지스터 바이아스 회로를 제공한다.

3. 발명의 해결방법의 요지; 본 발명은 입출력 라인쌍간의 전류차를 센싱하여 전압레벨 차이로 변환하는 전류센스앰프와 상기 전류센스앰프의 제1 및 제2로드 트랜지스터에 바이아스를 공급하기 위한 반도체 메모리 장치의 입출력 로드 트랜지스터 바이아스 회로에 있어서, 외부에서 입력되는 활성화신호를 입력으로 하고 상기 제1로드 트랜지스터를 활성화시키기 위한 제1인버터와, 상기 입출력 라인쌍중 상기 제2로드 트랜지스터가 접속된 입출력라인에 직렬로 다이오드 접속되어 상기 제1로드 트랜지스터의 게이트로 전류를 공급하여 상기 제2로드 트랜지스터와의 전류차를 감소시키는 제1엔모오스 트랜지스터와, 외부에서 입력되는 바이아스 활성화 신호를 입력으로 하고 상기 제2로드 트랜지스터를 활성화시키기 위한 제2인버터와, 상기 입출력 라인쌍 중 상기 제1로드 트랜지스터가 접속된 입출력라인에 직렬로 다이오드 접속되어 상기 제1로드 트랜지스터의 게이트로 전류를 공급하여 상기 제1로드 트랜지스터와의 전류차를 감소시키는 제2엔모오스 트랜지스터를 포함한다.

4. 발명의 중요한 용도; 반도체 메모리 장치의 전류센스앰프에 적합하게 사용된다.

Description

반도체 메모리 장치의 입출력 로드 트랜지스터 바이어스 회로

제1도는 종래 기술에 따른 전류 센스앰프의 입출력 로드 트랜지스터 바이아스 회로의 구체적인 회로도.

제2도는 본 발명에 따른 전류 센스앰프의 입출력 로드 트랜지스터 바이어스 회로의 구체적인 회로도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 로드 트랜지스터에 별도의 바이아스 회로를 연결하여 입출력라인쌍의 레벨 변화에 따른 로드 전류의 변화를 줄이는 입출력 로드 트랜지스터 바이아스 회로에 관한 것이다.

최근, 반도체 메모리 칩의 고용량화에 따라 데이터 라인의 로딩(loading)이 증가하게 되어 데이터 라인 센싱 속도가 감소하게 되고, 데이터 라인의 선충전(precharge), 방전(discharge)을 위한 전류가 증가하게 된다. 이러한 문제점을 해결하는 방안의 하나로 데이터 라인 센싱에 전압 센스앰프 대신 전류 센스 앰프(current sense amplifier:CSA)가 사용된다. 상기 전류 센스 앰프를 다이나믹 램(Dynamic RAM)의 입출력 센스 앰프로 사용하는 경우 입출력 라인의 선충전을 위한 별도의 시간을 필요로 하지 않으므로 짧은 싸이클(short cycle) 동작시 속도 측면에서 유리하게 된다. 그러나, 상기 전류 센스 앰프는 동작 전압이 강하함에 따라 전류 센스앰프의 센싱을 가능하게 하는 전류 센스 앰프 양단의 전류차, 즉 센싱 전류의 감소로 인하여 회로 특성이 급격하게 저하된다. 특히, 전류 센스 앰프 다음단에 전압 센스 앰프(voltage sense amplifier)가 연결되어 상기 전류 센스 앰프의 출력 전압 차이를 씨모오스 전압 레벨로 변환하는 경우 전류 센스 앰프의 출력 전압 차이가 일정값 이상을 가져야만 안정적인 동작과 전압 변환 속도를 보장할 수 있다.

제1도는 종래 기술에 따른 전류 센스 앰프의 입출력 로드 트랜지스터 바이어스 회로를 나타내는 도면이다. 제1도를 참조하면, 메모리 쎌 어레이(Memory cell array)11과, 상기 메모리 쎌 어레이 11의 선택된 어느 하나의 쎌에 접속되어 비트라인쌍 BL/BLB상에 위치하여 칼럼디코터(column decoder)로 부터의 칼럼 선택신호 CSL에 의해 제어되는 칼럼선택게이트 13, 15와, 상기 비트라인쌍 BL/BLB사이에는 도시되지 아니한 상기 비트라인쌍 BL/BLB를 선충전 및 등화시키기 위한 프리차아지(precharge)회로 및 등화(equalize)회로와, 상기 비트라인쌍 BL/BLB에 각각 연결된 입출력라인쌍 IO/IOB와, 상기 입출력라인쌍 IO/IOB에 각각 연결되어 전원전압 VCC를 드레인 입력을 받고 접지전압 VSS를 게이트 입력으로 하는 제1 및 제2로드 트랜지스터(load transistor)인 피모오스 트랜지스터(P-Type Metal Oxide Semiconductor Transistor)20,30과, 상기 입출력라인 IO 상에 직렬로 연결되며 상기 입출력라인 IOB에 각각 게이트가 접속된 피모오스 트랜지스터 40 및 엔모오스 트랜지스터 60과, 상기 입출력 라인 IOB 상에 직렬로 연결되며 상기 입출력 라인 IO에 각각 게이트가 접속된 피모오스 트랜지스터 50 및 엔모오스 트랜지스터 70과, 상기 피모오스 트랜지스터 40과 엔모오스 트랜지스터 60 사이에 전압신호 OUT를 출력하는 출력노드 25와, 상기 피모오스 트랜지스터 50과 엔모오스 트랜지스터 70사이에 전압신호 OUTB를 출력하는 출력노드 35와, 상기 엔모오스 트랜지스터들 60,70의 소오스에 드레인이 접속되고 활성화신호 YSEL에 의해 게이트를 제어하며 소오스가 접지전압 VSS에 접속된 엔모오스 트랜지스터 80으로 구성된다. 동작을 살펴보면, 도시되지 아니한 비트라인 센스 앰프에 의하여 비트라인 쌍 BL/BLB 사이의 전압레벨이 일정한 간격을 가지는 시점 즉, 어느정도 디벨로프(develop)된 시점에서 칼럼 선택게이트(column select gate)13, 15가 턴온되어 입출력 라인쌍 IO/IOB상의 전하가 상기 비트라인 센스 앰프에 의하여 방전되는데 비트라인쌍 BL/BLB중 레벨이 낮은 쪽으로 많은 전류가 흐르게 된다. 비트라인 BL로 흐르는 전류와 비트라인 BLB로 흐르는 전류의 차이가 전류 센스 앰프를 동작시키는 시드전류(seed current)가 된다. 그런데, 접지전압 VSS에 의해 게이트가 제어되는 전류 센스앰프 200에 바이어스를 공급하는 제1 및 제2로드 트랜지스터 20,30이 턴온상태이어서 입출력라인쌍 IO/IOB에 전류를 공급하는데 상기 입출력라인쌍 IO/IOB에서 비트라인 센스 앰프로 흘러 들어가는 전류의 양이 다르므로 입출력라인쌍 IO/IOB의 전압 레벨이 다르고 상기 전류 센스 앰프 200에 바이어스를 공급하는 제1 및 제2로드 트랜지스터(load transistor)20,30이 선형(linear)영역에서 동작하므로 입출력라인 IO와 입출력라인 IOB에 연결된 제1 및 제2로드 트랜지스터 20,30으로부터의 로드 전류(load current)가 다르다. 입출력라인쌍 IO/IOB 중 전위가 낮은 쪽으로 많은 전류가 흐르게 되므로 로드 트랜지스터의 전류가 실제 전류 센스 앰프 양단에 흐르는 전류를 상쇄시키는 역할을 하게 된다. 예를 들어, 비트라인 BL으로 흐르는 로드 트랜지스터 20에서 흐르는 전류를 iP1, 입출력라인 IOB에 연결된 로드 트랜지스터 30에서 흐르는 전류를 iP2, 크로스 커플(cross couple) 전류 센스 앰프 200중 입출력라인 IO에 연결된 피형 모오스 트랜지스터(P-Type Metal Oxide Semiconductor transistor:PMOS Transistor)40으로 흐르는 전류를 iP3, 크로스 커플 전류 센스 앰프 200중 입출력라인 IOB에 연결된 피형 모오스 트랜지스터 50으로 흐르는 전류를 iP4라고 하고, 데이터 0의 독출(Read)동작시 전류iS1이 300㎂, 전류 iS2가 0, 전류 iP1이 400㎂, 전류 iP2가 200㎂이면, 전류 센스 앰프 200 양단의 전류는 상기 전류 iP3에서 전류 iP4를 감한 값이 되며 동시에 상기 전류 iS1과 iS2가 차이에 의해서 전류 iP1과 iP2의 차이 200㎂를 감한 값이 100㎂가 된다. 따라서, 상기 비트라인쌍 BL/BLB 사이에 접속된 도시되지 아니한 비트라인 센스 앰프가 만드는 전류 300㎂중 200㎂는 로드 트랜지스터들 20,30의 전류차에 의하여 손실되고, 100㎂의 전류차만으로 전류센싱을 하게 되어 안정된 센싱을 하기 어려운 문제점이 있다.

따라서, 본 발명의 목적은 종래의 전류 센스 앰프의 로드 트랜지스터가 내부 전원전압레벨 또는 접지전압 등의 일정한 전압레벨로 바이아스되던 것을 상기 로드 트랜지스터에 별도의 바이어스 회로가 연결되어 입출력라인쌍의 레벨 변화에 따른 로드전류의 변화를 줄여 안정된 센싱을 하도록 하는 입출력 로드 트랜지스터 바이어스 회로를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 입출력라인쌍간의 전류차를 센싱하여 전압레벨 차이로 변환하는 전류센스 앰프와 상기 전류 센스앰프의 제1 및 제2로드 트랜지스터에 바이어스를 공급하기 위한 반도체 메모리 장치의 입출력 로드 트랜지스터 바이어스 회로에 있어서, 외부에서 입력되는 바이어스 활성화 신호를 입력으로 하고 상기 제1로드 트랜지스터를 활성화시키기 위한 제1인버터와, 상기 입출력라인쌍 상기 제2로드 트랜지스터가 접속된 입출력라인에 직렬로 다이오드 접속되어 상기 제1로드 트랜지스터의 게이트로 전류를 공급하여 상기 제2로드 트랜지스터와의 전류차를 감소시키는 제1엔모오스 트랜지스터와, 외부에서 입력되는 바이어스 활성화신호를 입력으로 하고 상기 제2로드 트랜지스터를 활성화시키기 위한 제2인버터와, 상기 입출력라인 쌍중 상기 제1로드 트랜지스터가 접속된 입출력라인에 직렬로 다이오드 접속되어 상기 제1로드 트랜지스터의 게이트로 전류를 공급하여 상기 제1로드 트랜지스터와의 전류차를 감소시키는 제2엔모오스 트랜지스터를 가지는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예인 제2도를 상세한 설명이 첨부된 도면들을 참조하여 설명된다.

도면들중 동일한 구성요소 및 부분들을 가능한한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제2도는 본 발명에 따른 입출력 로드 트랜지스터 바이어스 회로의 구체적인 회로도이다. 제2도를 참조하면, 제1도와 구성이 거의 동일하고 제1도와 다른 구성은 제1로드 트랜지스터인 피모오스 트랜지스터 20의 게이트가 접속된 제1노드 28과, 상기 제1노드 28에 직렬로 접속되고 다이오드 접속된 제1엔모오스 트랜지스터들 24,26과, 상기 제1엔모오스 트랜지스터 26의 소오스가 접속되는 입출력라인 IOB와 , 상기 제1노드 28에 출력단이 접속되고 바이어스 회로 100을 동작시키기 위한 바이어스 (bias) 인에이블(enable)신호 PLDE를 입력받는 제1 인버터 22와, 제2로드 트랜지스터인 피모오스 트랜지스터 30의 게이트가 접속된 제2노드 38과, 상기 제2노드 38에 직렬로 접속되고 다이오드 접속된 제2엔모오스 트랜지스터들 34,36과, 상기 제2엔모오스 트랜지스터 36의 소오스가 접속되는 입출력라인 IO와, 상기 제2노드 38에 출력단이 접속되고 바이어스 회로 100을 동작시키기 위한 바이어스 인에이블신호 PLDE를 입력받는 제2인버터 32로 구성된다, 동작을 살펴보면, 입출력라인 IOB의 전압레벨이 두 개의 다이오드 접속 제1엔모오스 트랜지스터 24,26을 거쳐 피형 모오스 로드 트랜지스터 20의 게이트에 바이어스 되면, 입출력라인 IO의 전압 레벨이 두 개의 다이오드 접속 제2엔모오스 트랜지스터 34,36를 거쳐 피형 모오스 로드 트랜지스터 30의 게이트에 바이어스 된다. 데이터 0의 리이드(Read)동작시 입출력라인 IO의 전압레벨이 입출력라인 IOB의 전압레벨에 비하여 작으므로, 피형 모오스 로드 트랜지스터 20의 게이트 전압레벨이 피형 모오스 로드 트랜지스터 30의 전압레벨보다 다소 높은 상태가 되므로 피형 모오스 로드 트랜지스터 20의 콘덕턴스(conductance)를 감소시켜서 드레인-소오스간 전압차 Vds로 인하 상기 피형 모오스 로드 트랜지스터 20과 30의 전류차를 어느 정도 감소시킨다. 따라서, 비트라인 센스 앰프가 발생시키는 시드전류의 크기는 변화가 없으므로 전류 센스 앰프 양단의 전류차가 증가되어 전류 센스 앰프의 센싱 속도 및 센싱 출력 노드쌍 OUT/OUTB간의 전압 차이가 증가하게 되는 효과가 있다. 상기 PLDE 신호는 로드 트랜지스터 20,30을 인에이블 시키는 신호로써 전류 센스 앰프 200의 인에이블을 전후로 하여 로드 트랜지스터 20,30을 인에이블 시키는 역할을 한다. 로드 트랜지스터20,30의 위치가 전류 센스 앰프 200에 가까운 경우 로드 트랜지스터20,30에서 비트라인 센스 앰프로의 전류경로가 입출력라인쌍 IO/IOB의 로딩(loading)을 거치므로 로드 트랜지스터가 연결된 부분에서의 입출력라인쌍 IO/IOB간의 전압차이가 감소하여 종래 기술의 문제점인 불안정한 센싱이 개선되는 효과가 있다. 로드 트랜지스터 20,30이 비트라인 센스 앰프의 가까운 곳에 위치한 경우, 본 발명의 기술과 종래 기술의 특성 비교를 위하여 동일한 크기의 전류 센스 앰프에 대하여 전압 1.8V, 온도 25℃에서 입출력라인쌍의 로딩을 500Ω/㎊으로 하여 시뮬레이션(simulation)한 결과를 비교했을 때 종래 기술의 경우 로드 트랜지스터 20,30간의 전류차 iP1-iP2가 285㎂인 반면 본 발명은 181㎂로 로드 트랜지스터20,30간의 전류차가 35% 감소하였고, 그 결과 전류 센스 앰프의 출력노드 OUT/OUTB간의 전압차가 종래 64㎷에서 185㎷로 증가하는 효과가 있다.

상기한 본 발명에 따르면, 두 개의 로드 트랜지스터간의 전류차를 감소시켜 전류 센스 앰프의 안정된 센싱이 가능하게 하는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (3)

1. 입출력라인쌍간의 전류차를 센싱하여 전압레벨 차이로 변환하는 전류센스앰프와 상기 전류 센스앰프의 제1 및 제2로드 트랜지스터에 바이어스를 공급하기 위한 반도체 메모리 장치의 입출력 로드 트랜지스터 바이어스 회로에 있어서, 외부에서 입력되는 바이어스 활성화신호를 입력으로 하고 상기 제1 로드 트랜지스터를 활성화시키기 위한 제1인버터와, 상기 입출력라인쌍중 상기 제2로드 트랜지스터가 접속된 입출력라인에 직렬로 다이오드 접속되어 상기 제1로드 트랜지스터의 게이트로 전류를 공급하여 상기 제2로드 트랜지스터와의 전류차를 감소시키는 제1엔모오스 트랜지스터와, 외부에서 입력되는 바이어스 활성화신호를 입력으로 하고 상기 제2로드 트랜지스터를 활성화시키기 위한 제2인버터와, 상기 입출력라인쌍중 상기 제1로드 트랜지스터가 접속된 입출력라인에 직렬로 다이오드 접속되어 상기 제1로드 트랜지스터의 게이트로 전류를 공급하여 상기 제1로드 트랜지스터와의 전류차를 감소시키는 제2엔모오스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치의 입출력 로드 트랜지스터 바이아스 회로.
2. 제1항에 있어서, 상기 제1엔모오스 트랜지스터가 한 개이상의 다이오드 접속으로 구성함을 특징으로 하는 반도체 메모리 장치의 입출력 로드 트랜지스터 바이어스 회로.
3. 제1항에 있어서, 상기 제2엔모오스 트랜지스터가 한 개이상의 다이오드 접속으로 구성함을 특징으로 하는 반도체 메모리 장치의 입출력 로드 트랜지스터 바이어스 회로.