KR0152488B1 - 디지탈 무선 신호를 복조하는 개선된 방법 및 장치, 무선 디지탈 네트워크, 무선 근거리 네트워크 및 위상 변조 무선 근거리 네트워크 - Google Patents

Abstract

전송기의 위상 이동 변조기(a phase shift modulator)는 이진 신호 발생원(a ninary signal source)에 접속되는 제어 입력을 갖는다. 주파 반송파 신호는 변조기의 반송파 신호 입력으로 인가된다. 변조 반송 신호는 국부 발진기 주파수(a local oscillator frequency)와 함께 가산되는 수신기로 전송된다. 수신기에서, 제한 증폭기(a limit amplifier)가 변조 신호를 증폭하여 수신 신호가 균일한 높이를 갖는 구형파 펄스를 발생한다. 복조기는 전송기의 위상 이동 변조에 응답하여 구형파 신호의 에지 사이의 스페이싱이 변할 때 검출한다. 구형파 IF 신호의 에지 사이의 스페이싱이 변조되지 않은 정상 IF 신호의 정상 스페이싱보다 짧게 검출되면, 제1이진값이 나타난다. 구형파 IF 신호의 에지 사이의 스페이싱이 변조되지 않은 정상 IF 신호의 정상 스페이싱보다 길면, 제2이진값이 나타난다. 주파수 드리프트 보상 회로(frequency drift compensation circuit)는 반송파 및 국부 발진기의 주파수 변동을 차단하기 위해 구성된다.

Description

디지탈 무선 신호를 복조하는 개선된 방법 및 장치, 무선 디지탈 네트워크, 무선 근거리 네트워크 및 위상 변조 무선 근거리 네트워크

제1도(a)는 중간 주파(IF) 복조의 파형도.

제1도(b)는 본 발명의 복조기의 디지탈 필터링을 예시한 파형도.

제2도는 본 발명에 따라 송신 노드 및 수신 노드를 포함하는 근거리 네트워크의 기능 블럭도.

제2도(a)는 122° 위상 이동에서 세트된 조정 가능한 위상 이동값을 사용하는 바람직한 실시예의 변조기(106)를 도시한 도면.

제2도(b)는 90°의 고정 위상 이동값을 갖는 다른 실시예의 변조기(106)를 도시한 도면.

제3도는 본 발명에 따른 수신기 내의 복조기(122)의 기능 블럭도.

제4도는 본 발명에 따른 반송파 감지 회로의 논리 블럭도.

제5도는 본 발명에 따른 주파수 보상 회로의 논리 블럭도.

제6도는 본 발명에 따른 디지탈 필터와 중간 주파 에지 검출기의 논리 블럭도.

제7도는 본 발명에 따른 상승 에지 데이타 복조기 회로의 논리 블럭도.

제8도는 본 발명에 따른 하강 에지 데이타 복조기 회로의 논리 블럭도.

제9도는 본 발명에 따른 디지탈 필터와 데이타 출력 회로의 논리 블럭도.

제10도는 반송파 감지 동작의 타이밍도.

제11도는 본 발명에 따른 데이타 복조 동작의 타이밍도.

제12도는 클럭 펄스 발생 회로의 논리 블럭도.

제13도는 전송기의 반송파 검출 스포일러 신호 발생기(170)가 도시된 근거리 네트워크의 기능 블럭도.

제14도는 반송파 검출 스포일러 신호 발생기 회로(170)의 개략도.

제15도(a)는 스포일러 신호(SP)에 의해 변조된 중간 주파 신호(D)의 파형도.

제15도(b)는 스포일러 신호(SP)가 반송파 신호를 변조되지 않을 때의 중간 주파수의 신호(D)의 파형도.

제16도는 제2도의 지역 영역 네트워크의 완전 송/수신기 노트의 기능 블럭도.

제17도는 무선 링크(115)를 통해 전송되고, 지정된 주파수의 호핑 시퀀스에 따른 트레일러 부분(186)이 포함된 메시지(180)를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

100,118 : 발진기 102 : 원시 컴퓨터

104,124 : LAN 인터페이스 어댑터

106 : PSK 변조기 108 : 무선 전송기

110 : 근거리 네트워크 송신 노드

115 : 무선 링크 116 : 무선 수신기

120 : 혼합기 122 : PSK 복조기

126 : 목적 컴퓨터 130 : 근거리 네트워크 수신 노드

140 : 필터 142 : 벡터 변조기

140 : 저역 필터 170 : 반송파 검출 스포일러 신호 발생기

172 : 100 마이크로초 타이머 178 : 게이트

188 : 200 밀리초 타이머 200 : 제한 증폭기

400 : 반송파 감지 회로 500 : 주파수 보상 회로

600 : 디지탈 필터/IF 에지 검출기

700 : 상승 에지 데이타 복조기 800 : 하강 에지 데이타 복조기

900 : 디지탈/필터 데이타 출력 회로

본 발명은 데이타 처리 시스템(data processing systems)에 관한 것으로, 특히 무선 매체(radio medium)를 통해 통신하기 위한 디지탈 입/출력 시스템(digital input/output systems)에 관한 것이다.

데이타 처리 시스템간의 디지탈 정보를 전송하기 위해 무선 신호(radio signals)의 위상 이동 키(phase shift key : PSK) 변조가 종래로부터 사용되어 왔다. 일예로서, P. Rinaldi에 의한 Demodulator for biphase, suppressed-carrier PSK signals란 명칭의 미합중국 특허 제 5150070호에 개시된 것을 들 수 있다. 위상 변조 기법에서는 이진 1과 이진 0를 구별하기 위해 180° 위상 이동이 사용된다. 이로 인해, 반송파(carrier)는 변조 동안에 0으로 된다. 변조 신호를 복조하기 위해, 종래의 기술은 수신기에서 이진 정보를 신뢰성 있게 재구성하기 위한 복잡한 회로를 요구한다. 종래 기술의 복조기는 반송파를 재구성해야 한다. 이러한 복조기에는 입력 신호와 함께 위상 동기(phase lock)되는 신호를 발생하는 코히어런트 복조(coherent demodulation)가 요구되며, 승산기(multiplier)에서 이 두 신호를 결합하여 데이타가 검출되도록 해야 한다. IF 신호는 반송파가 제거된 복조 신호와 동기되어야 한다. 환언하면, 반송파 및 국부 발진기(local oscillator)는 PSK 신호를 복조하기 위해 동기적으로 구성되어야 한다. 종래 기술에서 필요한 것은 매우 낮은 중간 주파수에서 PSK 변조 신호의 위상 변동을 검출하는 간단한 무선 복조 방법 및 장치이다.

PSK 변조에서 반송파 신호, 예를 들어 2.4gHz 반송파 신호는 위상 이동 지연 회로(phase shift delay circuit)에 이 지연 회로에 입력되는 제어 입력의 이진 상태에 따라 선택적으로 인가된다. 예를 들어, 제어 입력이 이진 0 데이타 상태이면 위상 이동 지연은 반송파 신호에 제공되지 않는다. 하지만, 제어 입력이 이진 1 데이타 상태이면 위상 이동 지연이 반송파 신호에 인가된다. 그러면, 반송파 신호는 수신기로 전송된다. 수신기에는 약간 상이한 주파수 예를 들어 2.4gHz + 2mHz에서 발진하는 국부 발진기가 있다. 수신기에서 이들 두 주파수가 믹스(mix)되고 대응하는 비트 노트 신호(beat note signal) 또는 중간 주파수(IF) 신호가 발생된다. 따라서, 수신기에서는 반송파 신호 상에 실린 위상 이동 정보가 IF 신호 내에서 명시된다. 이러한 PSK 변조 통신 기법에서는 2.4gHz 반송파 신호를 발생하는 전송기측 발진기의 주파수 드리프트와, 2.4gHz + 2mHz 신호를 발생하는 수신기측 국부 발진기의 주파수 드리프트에 의해 문제가 발생한다. 이들 2개의 발진기의 상대적인 주파수 드리프트는, 수신기에서 발생되는 중간 주파수의 불안정한 특성과 이에 따른 전송되는 이진 데이타의 신뢰성 없는 검출을 초래한다.

따라서, 본 발명의 목적은 개선된 디지탈 무선 신호 복조 기법을 제공하는데 있다.

본 발명의 다른 목적은 간단한 디지탈 회로 구현만을 요구하는 개선된 PSK 무선 신호 복조 기법을 제공하는데 있다.

본 발명의 또다른 목적은 매우 낮은 중간 주파수에서 PSK 복조된 위상 변동을 신뢰성 있게 검출하는 무선 신호 복조 기법을 제공하는데 있다.

본 발명의 또다른 목적은 IF 신호가 반송파가 제거된 복조 신호와 동기될 필요가 없는 무선 신호 복조 기법을 제공하는데 있다.

본 발명의 또다른 목적은 반송파와 국부 발진기가 동기화될 필요가 없는 무선 신호 복조 기술을 제공하는데 있다.

본 발명의 목적과 다른 목적, 특징 및 장점들은 이하 개시된 본 발명에 의해 달성된다. 전송기의 지연 라인 변조기(delay line modulator)은 이진 신호 발생원(binary signal source)에 접속되는 제어 입력단을 갖는다. 반송파 신호는 지연 라인 변조기의 반송파 신호 입력단으로 제공된다. 반송파 신호는 전송 증폭기(transmisstion amplifier) 및 전송 안테나(trassmistsion antenna)에 접속되는 출력단의 지연 라인 변조기로부터 발생된다. 반송파 신호가 변조기로부터 발생될 때 이진 1 신호와 이진 0 신호 사이의 전이는 제어 입력에 인가되면 지연 라인은 위상 이동 지연을 반송파에 제공한다. 이진 0 신호와 이진 1 신호 사이의 전이가 제어 입력에 인가되면 위상 이동은 반송파 신호에 인가되지 않는다. 본 발명에는 90°에서 130°로 제각기 상이한 위상 이동 지연을 갖는 각종 실시예가 개시되어 있다.

수신기에서, 변조 반송파 신호는 수신 안테나 (receiving antenna)에 의해 수신되고, 국부 발진기 주파수(local oscillator frequency)와 함께 가산되는 수신 증폭기(receiving amplifier)에 의해 증폭되어 중간 주파수(IF)를 형성하고, 제한 증폭기(limit amplifier)에 의해 증폭되어 수신 신호가 균일한 높이의 구형파(square wave)로 형성되도록 한다. 이로 인해, 부호 변화점(zero crossings)이 측정된다. 전송기에서 복조기는 구형파 신호의 에지(edges) 사이의 스페이싱(spacing)이 위상 이동 변조에 응답하여 변할 때 검출할 수 있다. 구형파 IF 신호의 에지 사이의 스페이싱이 변조되지 않은 정상 IF 신호(steady IF signal)에 대한 정상 스페이싱보다 짧게 검출되면 이는 이진 0에서 이진 1로의 전이를 나타낸다. 구형파 IF 신호의 에지 사이의 스페이싱이 변조되지 않은 정상 IF 신호의 정상 스페이싱보다 길면 이는 이진 1에서 이진 0으로의 전이를 나타낸다.

변조기는 수신된 구형파 IF 신호의 연속적인 에지 사이에 발생되는 고주파 클럭 펄스의 수를 카운트함으로써 이러한 검출을 수행한다. 본 발명에 따르면, 복조 기술은 제1카운터(first counter)의 연속적인 상승 에지(consecutive rising edges) 사이의 간격(interval)과 제2카운터(second counter)의 연속적인 하강 에지(consecutive falling edges) 사이의 간격을 제각기 카운트함으로써 바람직하게 향상된다. 제1정규 레지스터(first normal register)는 상승 에지의 복조되지 않은 카운트를 저장하고, 저장된 내용을 제1카운터의 내용과 비교하여 제1상이 카운트(first difference count)를 얻는다. 제2정규 레지스터(second normal register)는 하강 에지의 복조되지 않은 카운트를 저장하고, 저장된 내용을 제2카운트의 내용과 비교하여 제2상이 카운트(second difference count)를 얻는다. 제1 및 제2 상이 카운트는 복합 상이 카운트(composite difference count)를 발생하기 위해 결합된다. 복합 상이 카운트는 두개의 연속적인 긴 지속 시간(consecutive long durations) 또는 연속적인 짧은 지속 시간(consecutive short durations)에서 제1 또는 제2카운터에 의해 카운트가 잘못 수행되는 경우가 발생되더라도 민감하지 않다. 따라서, 복합 상이 카운트는 수신기에서 적절한 복조된 이진 신호를 발생한다.

본 발명은 복조기에 위상 동기 루프(phase locked loop)가 필요없는 장점을 갖고 있는데, 그 이유는 타이밍 정보(timing information)를 도출하는데 반송파가 수신기에서 사용 가능하기 때문이다. 종래 기술의 복조기에서는 반송파를 재구성해야 한다. 종래 기술의 복조기에서는 입력 신호와 함께 위상 동기되는 신호를 발생하고 정합을 검출하는 승산기에서 두 신호를 결합하기 위해 코히어런트 복조가 요구된다. 이와 달리, 본 발명에는 90°와 130° 사이의 영역에서 선택된 값을 갖는 위상 변조와 신호의 제한 증폭을 사용하여 일정한 진폭이 획득되도록 한다. 또한, 본 발명은 이진 0 및 이진 1을 검출하기 위해 양의 전이 사이의 지속 시간와 음의 전이 사이의 지속 시간을 측정한다. 양 및 음 전이의 결과를 결합하게 되면 매우 신뢰성 있는 복조기가 제공된다. 이들 두 방향 전이가 사용되면 IF 신호는 반송파가 없는 복조 신호와 동기될 필요가 없다. 한편, 본 발명의 반송파 및 국부 발진기도 동기될 필요가 없다.

본 발명의 전술한 목적 및 다른 목적, 특징 및 장점은 첨부된 도면을 참조하면 명확하게 이해될 것이다.

제1도(a)의 파형도에는 이진 1에서 이진 0 상태로 전이하여 시간(T1)에서 종료되는 이진 1 A=1 간격을 갖는 초당 0.5 메가 비트의 데이타 속도를 갖는 파형(A)이 예시되어 있다. 파형의 가로 좌표를 따라 나노초 단위의 시간이 도시되어 있으며, 시간(T1)은 2000 나노초에서 발생됨을 알 수 있다. 시간(T1)에서 시간(T2)까지의 데이타 파형은 이진 0 상태 즉 A=0이다. 시간(T2)일때 전이는 이진 0에서 이진 1로 즉, A=1로 발생한다.

제2도의 시스템 블럭도를 참조하면, 데이타 파형(A) 내의 정보가 근거리 네트워크 전송 노드(110)의 전송기에 의해 전송되는 방안이 도시되어 있다. 원시 컴퓨터(source computer)(102)는 이진 정보를 근거리 네트워크 인터페이스 어댑터(local area network (LAN) interface adapter)(104)로 출력하고, 이 인터페이스 어댑터(104)는 500Kbps 이진 데이타 스트림(A)을 출력한다. 이진 데이타 스트림(A)의 데이타 속도는 제1도(a)에 도시된 IF 주파수(D)의 1/2까지 다른 값을 가질 수 있다. 따라서, IF 주파수가 더 높다면, 예를 들어 20mHz에 있다면, 데이타 속도는 예를 들어 초당 10 메가 비트까지의 임의의 값을 가질 수 있다. 2.4gHz 발진기(100)는 반송파 신호(B)를 발생한다. 반송파 신호(B)는 PSK 변조기(106)로 인가된다. 이진 신호(A)인 제어 신호가 변조기(106)로 인가된다. 변조는 파형(A)이 시간(T1)에서 이진 A=1로부터 이진 A=0로 전이할 때 발생한다. 즉 위상 이동 지연이 반송파 신호(B)에 인가된다. 하지만, 데이타 파형(A)이 시간(T2)에서 이진값 A=0로부터 이진값 A=1로 전이하면, 위상 이동 지연은 반송파 신호(B)로부터 제거된다. 그러면, 이와 같이 변조된 반송파 신호는 근거리 네트워크 전송 노드(110)에서 신호(C)로서 무선 전송기(108)로 인가된다. 전자기 전파(electromagnetic radio wave)(115)는 전송기(108)에서 제2도의 근거리 네트워크 수신 노드(130)의 무선 수신기(116)로 전송된다. 그러면, 수신기(116)는 파형(C)을 신호 혼합기(120)의 입력으로 출력한다. 수신 노드(130)에서 국부 발진기(118)는 2.4gHz + 2mHz의 주파수를 갖는다. 또한, 수신 노드에서 국부 발진기는 예를 들어 2.4gHz - 2mHz의 주파수를 가질 수도 있다. 국부 발진기 신호(B')는 혼합기(120)의 다른 입력에 인가되고, 혼합기(120)에 의해 2mHz 중간 주파 신호인 헤테로다인 비트 신호(heterodyned beat signal)(C')가 발생된다. 그러면, 2mHz 중간 주파 신호(C')는 저역 필터(low pass filter)(150)로 제공되고, 저역 필터(150)의 출력(121)은 PSK 복조기(122)로 인가된다. 복조기(122)는 제3도에 더욱 상세히 도시되어 있다. 복조기(122)의 출력은 전송 노드(110)의 변조기(106)의 입력으로 인가되었던 데이타 스트림(A)을 재구성한 이진 데이타 스트림(A')이다. 근거리 네트워크 수신 노드(130)에서 라인(123) 상의 복조기(122)의 출력은 근거리 네트워크 인터페이스 어댑터(124)로 인가되고, 이어서 목적 컴퓨터(destination computer)(126)로 제공된다.

제2도(a)에는 500 나노초의 중간 주파수의 주기 미만이지만 거의 동일한 간격 동안에 인가된 122°의 값을 갖는 위상 이동에 대한 위상각을 갖는 본 발명의 변조기(106)의 최적 바람직한 실시예가 도시되어 있다.

제2도(b)에는 90°의 위상 이동이 제공되는 변조기(106)의 다른 실시예가 도시되어 있다. 이진 신호(A)가 이진값 1에서 이진값 0으로 전이하면 위상 이동 지연이 반송파 신호(B)에 인가된다. 하지만, 데이타 파형(A)이 이진값 0에서 이진값 1로 전이하면, 위상 이동 지연이 반송파 신호(B)로부터 제거된다. 제1도(a)의 파형도(A)를 참조하면, 이진 1에서 이진 0으로의 전이는 실질적으로 순시 발생함을 이해할 것이다. 90°의 위상 이동이 극히 작은 간격 동안에 반송파 신호(B)에 인가되면 바람직하지 않은 조파 주파수(harmonic frequencies)가 발생되며, 따라서 미 연방 통신 위원회 파트의 15 스펙트럼 요건(Federal Communications Commission Part 15 spectral requirements)에 따라 설계하기가 어렵게 된다. 따라서, 본 발명의 최적 바람직한 실시예에서는 제2도(a)에 도시된 바와 같은 변조기(106)가 사용된다.

제2도(a)에서 변조기(106)는 500 나노초의 중간 주파 주기 미만이지만 거의 동일한 지속 시간 동안에 위상 이동이 인가되도록 설계된다. 수신기에서 위상 이동 신호의 검출성(detectability)을 증대시키기 위해 위상 이동 각의 크기가 90°로부터 130°까지 증가되었다. 90°로부터 130°까지의 위상 이동의 크기는 잘 동작하는 것으로 발견되었다. 위상 이동각의 최적 모드는 122°이다. 제2도(a)의 변조기(106)는 다음과 같이 위상 변조를 수행한다. 이진 신호(A)는 저역 필터(140)의 입력에 인가된다. 필터(140)는 0.75mHz의 노치 필터(notch filter)를 포함하여 바람직하지 않은 조파를 억제한다. 필터(140)의 출력은 라인(144) 상에서 벡터 변조기(142)의 입력에 인가된다. 필터(140)로부터 라인(144) 상으로 출력되는 파형(V)은 파형(145)에 도시되어 있다. 파형(145)에서 신호(A)의 이진값이 이진 1에서 이진 0으로 변경하는 기간은 대략 500 나노초로서, 중간 주파수임을 알 수 있다. 이것은 제2도(a)에 도시된 필터(140)에 입력되는 이진 파형(A)에 대한 파형(141)과 비교된다. 벡터 변조기(142)는 조정 가능 입력(146)을 구비하여, 위상각에 대한 최대값의 세팅이 벡터 변조기(142)에 의해 반송파 신호(B)로 인가되도록 한다. 최대값 위상각(146)의 세팅은 90°로부터 130°까지 고정될 수 있으며, 만족스런 변조 반송파 신호(C)가 획득될 수 있다. 본 발명의 최적 실시예에서, 최대값 위상각(146)의 세팅은 122°의 값을 갖는 것으로 발견되었다.

제1도(a)를 다시 참조하면, 제2도의 혼합기(120)로부터 출력되는 중간 주파 신호(C')는 대략 2mHz 사인파 신호이고, 이 사인파 신호의 위상은 500Kbps 디지탈 신호(A)에 의해 변조된다. 제1도(a) 및 제1도(b)에 도시된 변조는 이진 데이타(A)가 이진 1에서 이진 0으로 전이할 때의 순시 90° 위상 이동이다. 이것은 본 발명의 예를 간단히 하기 위해 사용된다.

제3도에서, 복조기(122)는 제한 증폭기(limit amplifier)(200)에 접속된 입력(121)을 구비하며, 필터링된 중간 주파 신호(C')를 증폭하여 구형파인 제1도(a)에 도시된 제한 증폭 신호(D)를 발생한다. 구형파 신호(D)는 사인파 신호(C')의 부호 변화점(zero crossings)과 동일한 부호 변화점을 가질 것이다. 제1도(a)를 참조하면, 전송기에서 반송파 신호(B)로 제공된 위상이 변경되지 않으면 파형(D)의 주기의 지속 시간은 정규 간격(normal intervals)에 대해 약 500 나노초로 유지됨을 이해할 것이다. 그러나, 시간(T1)에서 데이타 파형(A)이 이진 1에서 이진 0으로 전이하면 대응하는 중간 주파 신호(D)의 지속 시간은 약 625 나노초가 된다 또한, 시간(T2)에서 데이타 파형(A)이 이진 0에서 이진 1으로 전이하면 중간 주파 파형(D)은 약 375 나노초로 감소된 주기의 지속 시간을 가짐을 이해할 것이다. 본 발명에 따르면, 제3도의 복조기 회로(122)는 중간 주파 신호(D)의 지속 시간에서의 변화 발생을 검출하고, 데이타 파형을 출력 신호(A')로서 정확하게 재구성할 것이다. 변조는 역으로 수행될 수도 있는데, 예를 들어 이진 입력 파형(A)이 이진값 0에서 1로 상승하면 위상 이동 지연이 인가되고, 이진값이 예를 들어 1에서 0으로 전이하면 위상 이동 지연이 제거될 수 있다.

제3도의 회로는 파형(D)의 연속적인 상승 에지 사이의 시간 간격과 파형(D)의 연속적인 하강 에지 사이의 시간 간격을 검출함을 이해할 것이다. 본 발명에 따르면, 이러한 파형(D)의 상승 에지 및 하강 에지의 이중 감시는 데이타 파형(A)과 중간 주파수(D)간의 비동기 특징을 수용한다. 예를 들어, 데이타 파형(A)이 중간 주파수 파형(D)이 전이하는 순간에 근접하여 이진값 1에서 0으로 전이하면, 파형의 변조된 특징은 이 데이타 전이의 발생을 측정하는 PSK 측정에서 검출되지 않을 수 있지만, 중간 주파 파형의 대응하는 하강 에지에서 정확하게 반영(reflect)될 것이다. 따라서, 상승 에지 및 하강 에지 모두를 감시하므로써 이진 파형(A)의 비동기 전이는 중간 주파 파형(D)에서 검출 가능한 변조된 특징을 가질 것이다.

제3도의 복조기 회로(122)는 제한 증폭기(200)로부터 출력(D)을 수신하여 제4도에 더욱 상세히 도시된 반송파 감지 회로(400)에 인가한다. 반송파 감지 회로(400)는 2mHz 변조된 중간 주파 신호를 실은 반송파 신호의 존재를 정확하게 검출하고, 반송파 신호의 성공적인 검출을 나타내는 신호 F32CRS를 출력한다. 그후, 이 신호 F32CRS는 제5도에 도시된 주파수 보상 회로(500)로 출력된다.

또한, 제3도의 제한 증폭기로부터 출력된 주파수 신호(D)는 제6도에 도시된 디지탈 필터/중간 주파 에지 검출기(600)로도 인가된다. 제6도의 회로는 중간 주파 파형의 상승 에지를 정확하게 검출한다. 이 신호는 제7도에 도시된 상승 에지 데이타 복조기(700)에 상승 에지 검출 신호 POS ED로 인가된다. 또한, 제6도의 디지탈 필터/중간 주파 에지 검출기 회로(600)는 중간 주파 파형의 하강 에지를 정확하게 검출한다. 이 신호는 제8도의 하강 에지 데이타 복조기 회로(800)에 신호 NEG ED로서 출력된다.

제7도의 상승 에지 데이타 복조기 회로(700)는 중간 주파 파형(D)의 연속적인 상승 에지 사이에서 데이타 파형(A)이 이진 0에서 이진 1로 전이하는 것을 나타내는 짧은 지속 시간 간격(short duration interval)을 정확하게 검출한다. 이 정보는 제9도의 디지탈 필터/데이타 출력 회로(900)에 신호 POS T1로서 출력된다. 또한, 제7도의 상승 에지 데이타 복조기 회로(700)는 파형(D)의 연속적인 상승 중간 주파 에지 사이에서 긴 지속 시간 간격을 정확하게 검출하고, 검출된 신호를 제9도의 디지탈 필터/데이타 출력 회로(900)에 신호 NEG T1으로서 인가한다. 디지탈 오프셋(digital offset)을 회로(700)에 인가하여 중간 주파 신호(D)의 공칭 2mHz 주파수 신호의 주파수 변화를 보상하기 위해, 제5도의 주파수 보상 회로(500)는 신호 FC0, FC1, 및 FC2를 제7도의 상승 에지 데이타 복조기 회로(700)에 출력한다.

하강 에지 데이타 복조기 회로(800)는 중간 주파 신호(D)의 연속적인 하강 에지 사이에서 짧은 지속 시간 간격을 정확하게 검출하고, 검출된 신호 POS T2를 제9도의 디지탈 필터/데이타 출력 회로(900)에 출력한다. 또한, 제8도의 하강 에지 데이타 복조기 회로(800)는 중간 주파 신호(D)의 연속적인 하강 에지 사이에서 긴 지속 시간을 정확하게 검출하고, 검출된 신호 NEG T2를 제9도의 디지탈 필터/데이타 출력 회로(900)에 출력한다. 제5도의 주파수 보상 회로(500)는 신호 FC0, FC1, 및 FC2를 제8도의 하강 에지 데이타 복조기 회로(800)에 출력하여 디지탈 오프셋을 회로(800)에 인가하므로써 중간 주파 신호(D)의 공칭 2mHz 주파수에서의 변화가 보상되도록 한다.

제9도의 디지탈 필터/데이타 출력 회로(900)는 디지탈 데이타 파형(A)의 재구성된 이진값(A')을 정확하게 출력한다. 제9도의 회로(900)는 디지탈 필터를 제공하여 입력 신호의 링잉(ringing)이 출력 신호에 대한 데이타로서 잘못 해석되지 않도록 한다. 복조기(122)에서 재구성된 신호(A')는 라인(123)을 통해 근거리 네트워크 인터페이스 어댑터(124)로 출력된다. 제9도의 회로에 의해 수행되는 디지탈 필터링 기능은 데이타 파형(A)이 이진 0에서 이진 1로 전이하는 것과 이진 1에서 이진 0으로 전이하는 것을 감시하고, 차후의 800-나노초 간격 동안 파형(A)에서의 이진 데이타 전이가 인식되지 않도록 한다. 이것은 파형(A)에서 유효 데이타 전이가 발생한 후 800-나노초 간격 동안에 스퓨리어스 링잉 신호(spurious ringing signal)가 회로를 혼란(confuse)시키지 않도록 하기 위해 수행된다.

이와 같은 방식으로 본 발명은 2.4 gHz 반송파상의 중간 주파 신호를 성공적으로 검출하고, 주파수 보상을 제공하여 반송파 주파수 드리프트를 성공적으로 해결하고, 중간 주파 신호를 복조하여 이진 디지탈 파형을 성공적으로 재구성한다.

제1도(a)를 참조하면, R로 표시된 파형(D)의 연속적인 상승 에지 사이의 간격과, F로 표시된 파형(D)의 연속적인 하강 에지 사이의 간격이 도시되어 있다. 상승 에지(R) 사이의 간격에는 4개의 연속적인 500 나노초의 정상 간격과, 이어서 데이타 파형(A)이 이진 1에서 이진 0으로 전이하는 시간(T1)에서의 625 나노초의 긴 간격이 있음을 알 수 있다. 이어서 두개의 500 나노초의 정상 간격과 데이타 파형(A)이 이진 0에서 이진 1로 전이하는 시간(T2)에서의 375 나노초의 짧은 간격이 있다. 시간(T2)에 이어서, 파형(D)의 상승 에지 사이에 두개 이상의 500 나노초의 정상 간격이 있다. 이와 대응하여, 제1도(a)에 F로 표시된 파형(D)의 하강 에지에는 3개의 연속적인 500 나노초의 정상 간격에 이어서 시간(T1)에서 625 나노초의 긴 간격이 있다. 이어서, 3개의 연속적인 500 나노초의 정상 간격이 있고, 이어서 시간(T2)에서 375 나노초의 짧은 간격이 있다. 이어서, 500 나노초의 정상 간격이 있다. 본 발명은 파형(D)의 상승 에지 및 하강 에지 둘다에 대해 이들 정상 간격, 긴 간격 및 짧은 간격을 식별하고 데이타 파형(A)을 정확하게 추론하고 재구성된 파형(A')으로서 재구성할 수 있다.

제4도에는 반송파 감지 회로(400)에 대한 논리가 더욱 상세히 도시되어 있다. 2mHz 중간 주파 신호(D)는 라인(201) 상에서 래치(402)로 입력된다. 래치(402)는 래치(404)와 접속된다. 래치(402, 404)의 출력은 현재 수신 노드에서는 전송이 행하여지지 않음을 나타내는 신호 TX와 함께 AND 게이트(406)로 제공된다. AND 게이트(406)는 입력 파형(D)에 대해 검출된 모든 상승 에지 신호를 출력한다. AND 게이트(406)의 출력 신호는 PP26이고, 이 신호는 27mHz 클럭 펄스를 카운트하는 카운터(408)에 리셋 신호로서 인가된다. 카운터(408)는 도면에 도시된 제각기의 지속 시간이 경과한 후에 하이(high)가 되도록 세트된 5개의 출력 디코드를 갖는다. 출력 신호 CS=0 및 CS=10는 AND-OR 게이트(410)로 인가되고, 출력 신호 CS=15 및 CS=20는 AND-OR 게이트(412)로 인가된다. AND-OR 게이트(410)의 출력은 윈도우 래치(414)의 입력에 접속되고, AND-OR 게이트(412)의 출력은 윈도우 래치(414)의 리셋 입력으로 인가된다. 래치(414)의 N 출력 신호는 AND 게이트(416)의 한 입력에 인가되며, AND 게이트(416)의 다른 입력에는 PP26 신호가 인가된다. 래치(414)의 F 출력은 AND-OR(418)의 AND 부분에 하나의 입력으로 인가되고, AND-OR(418)의 다른 입력에는 PP26 신호가 인가된다. AND의 출력은 카운터(408)의 CS=22 출력과 OR 연산된다. 카운터(408)의 CS=22 출력은 778 나노초의 지속 시간을 초과하는 오버런 상태(overrun condition)을 나타낸다. 약 800 나노초 지속 시간내에서 IF 사이클이 검출되지 않았다면, 이 신호 CS=22는 제4도의 굿 래치(good latch)(420)를 리셋시킨다. AND 게이트(416)의 출력 신호는 굿 래치(420)의 세트 입력으로 인가되고, AND-OR 게이트(418)의 출력 신호는 굿 래치(420)의 리셋 입력으로 인가된다. 래치(420)는 27mHz 클럭으로 클럭된다. 굿 래치(420)의 N 출력은 AND 게이트(422)로 인가되고, 신호 PP26과 카운터(424)로부터 출력된 반전 신호도 또한 AND 게이트(422)로 인가된다. 카운터(424)로부터 출력된 반전 신호 =0는 카운터의 상태가 0이 아님을 나타낸다. 굿 래치(420)의 F 출력 또는 오프 상태 출력(off state output)은 카운터(424)의 AL=33 입력으로 인가되어, 33의 값은 카운터(424)에 세트한다. 카운터(424)는 중간 주파 파형 신호의 연속적인 발생을 카운트하며, 63개를 초과하는 연속적인 굿 IF 신호를 카운트하면 출력 신호 F32CRS를 출력한다. 일단 카운터(424)가 정지되면, 카운터(424)는 0 상태로 복귀되고 굿 래치(420)가 오프 상태로 될 때까지 33의 값이 로드되지 않을 것이다. 카운터(424)는 127까지 카운트하고 나서, 0으로 랩(wrap)한다. 정확히 말하면 카운터(424)는 0에서 127까지 카운트하고 나서 0으로 랩한다. 카운터(424)는 27mHz 클럭 펄스로 클럭되는 7-비트 카운터인 반송파 감지 필터 카운터이다. AND 게이트(422)의 출력은 카운터(424)에 인에이블 신호(enable signal)로서 인가된다. 카운터(424)는 33에서 64까지 카운트하는데, 이는 중간 주파 신호(D)의 31개의 연속적인 파형이 성공적으로 검출되었음을 나타내며, 이 경우 진정한 반송파 신호가 수신 노드에서 수신되었음을 추론할 수 있다. 이러한 표시는 신호 F32CRS로서 출력된다. 이 신호는 제5도의 주파수 보상 회로로 인가된다. 63개를 초과하는 카운트에서의 출력 신호 F32CRS는 주파수 보상 회로(500)로 인가된다. 다음 64개의 IF 사이클로 표시된 63부터 127까지의 지속 기간의 경우 주파수 보상 회로(500)는 이 간격 동안 수신된 IF 신호(D)의 실제 주파수를 검출하고, 2mHz 주파수의 공칭값으로부터의 임의의 편차를 보상하기 위해 본 발명에 따라 제공되는 보정 계수(correction factors)인 FC0, FC1 및 FC2의 값을 발생한다. 제4도의 카운터(424)는 95개의 굿 IF 사이클에 대해서 127 카운트 값까지 카운트하고 나서 0으로 랩할 것이다. 카운터(424)가 0으로 랩하면, =0 출력은 카운터가 정지되었음을 나타내고, 이 신호는 래치(428)의 입력(D)으로 인가된다. 그러면, 래치(428)는 CRS 신호를 출력(N)으로 출력시키는데, 이는 유효 반송파 감지 상태가 검출되었음을 나타낸다. 그후, 신호 CRS는 제2도의 LAN 인터페이스 어댑터(124)로 인가되어, 수신 노드로 하여금 복조된 출력 파형(A')의 데이타 내용을 검사하도록 신호한다.

제5도의 주파수 보상 회로(500)는 카운트 다운(count down)하는 8-비트 카운터인 카운터(502)를 포함한다. 카운터(502)는 27mHz 클럭 펄스를 카운트하고 신호 F32CRS에 의해 인에이블 된다. 카운터(502)는 파형(D)의 64개의 연속적인 중간 주파 사이클이 성공적으로 검출되는데 걸리는 시간을 카운트한다. 중간 주파 파형(D)이 정확히 2mHz 주파수이면 카운터(502)로부터 출력되는 값은 FC0=0, FC1=0 및 FC2=0이 된다. 64개의 연속적인 IF 사이클을 카운트하는데 공칭 시간을 초과하는 시간이 걸리면, 중간 주파 파형(D)의 실제 주파수는 2mHz 미만이고 FC0, FC1 및 FC2의 값은 음의 오프셋을 제7도 및 제8도의 카운터(702, 802)에 제공한다. 이와 반대로, 제5도의 카운터(502)에서 64개의 연속 IF 신호를 카운트하는데 걸리는 시간이 공칭 지속 시간 미만이면, FC0, FC1 및 FC2는 양의 오프셋을 제공하여, 중간 주파 파형(D)의 실제 주파수가 공칭 2mHz를 초과함을 나타낸다. 그러면, 이 양의 오프셋은 제7도의 카운터(702)와 제8도의 카운터(802)로 인가된다. 제5도의 카운터(502)는 하나의 입력으로서 낫 굿 입력(not good input)을 가지며, 이 입력은 제4도의 굿 래치(420)로부터의 출력(F)에 접속된다. 이 낫 굿 입력이 카운터(502)에서 활성이면, 카운터(502)에는 6진수 70 혹은 10진수 112가 카운터에 사전-로드된다. 공칭 2mHz 주파수가 IF 파형(D)에 대해 현재 존재하면 카운터(502)는 IF 파형의 64 사이클을 카운트 다운하며, 이에는 32 마이크로초가 소요된다. 이는 카운터(502)에 인가되는 27mHz 클럭의 564 카운트와 대응할 것이다. 카운터(502)는 8-비트 카운터이므로, 사전 로드된 112의 값으로부터 카운팅 다운함에 있어 3회 랩할 것이고, 8-비트 카운터 내의 결과적인 값은 16이 될 것이다. FC0, FC1, FC2는 8-비트 카운터의 상위 비트이므로 이 상태에서 이들의 값은 각각 0, 0, 0이 될 것이다. 한편, IF 주파수가 로우이면 카운터(502)는 공칭 564 카운트를 초과하여 카운트할 것이며, 카운터(502)가 카운트 다운함에 따라 27mHz 클럭의 다음 17 카운트를 랩할 것이다. 카운터(502)가 카운트 다운함에 따라, 카운터(502)는 다음 17 카운트를 랩하며, 카운터(502)의 8 비트에는 모두 이진 1이 존재할 것이다. 이는 이진값 -1에 대응한다. 따라서, FC0, FC1, FC2의 값이 모두 1이면, 이는 이진값 -1에 대응한다. 이 음의 이진값은 제7도의 카운터(702)와 제8도의 카운터(802)에 음의 오프셋으로 인가된다. 한편, IF 주파수가 공칭 2mHz를 초과하면 카운터(502)는 공칭 주파수에 대응하는 564 카운트를 완전히 카운트하지 않을 것이다. 그러면, FC0, FC1, FC2에는 대응하는 양의 이진값이 존재할 것이고, 이 양의 이진값은 제7도의 카운터(702)와 제8도의 카운터(802)에 양의 오프셋으로 인가될 것이다.

제6도에는 디지탈 필터 및 중간 주파수 에지 검출기 회로(600)의 논리 블럭도가 상세히 도시되어 있다. 파형(D)은 라인(201) 상에서 래치(602)의 입력(D)에 입력되고, 54mHz 클럭 펄스는 래치(602)의 입력(C)으로 인가된다. 래치(602)의 출력(N)은 래치(604)의 입력(D)에 접속되고, 54mHz 클럭 신호는 래치(604)의 입력(C)에 인가된다. 제1래치(602)의 출력(N)은 AND 게이트(606)의 하나의 입력에 인가되고, 제2래치(604)의 출력(F)은 AND 게이트(606)의 제2입력으로 인가된다. AND 게이트(606)에 입력되는 입력이 둘다 하이이면, 상승 에지가 검출되었음을 나타낸다. AND 게이트(606)의 제3의 입력은 오류 양 데이타 전이의 검출을 방지하는 디지탈 필터의 부분이다. 실제 데이타 파형(A)이 이진 1이고 다른 상승 에지가 422 나노초 전에 검출되면, 회로는 상승 에지 검출을 무시한다. AND 게이트(608)는 하나의 입력으로서 제9도의 래치(918)로부터 출력되는 신호 RCV DTA를 갖는다. 이 신호는 복조기(122)의 주 출력이며, 데이타 파형(A')이 하이이면 하이이고, 데이타 파형(A')이 0이면 0이다. AND 게이트(608)의 다른 입력에 제공되는 신호는 제6도의 래치(616)로부터 출력된 신호 LPOS ED이다. 이들 두 신호가 모두 하이이면 AND 게이트(608)는 래치(612)를 세트시키고, 래치(612)의 출력(N)으로부터 출력되는 대응 출력 신호가 인버터(614)를 통해 AND 게이트(606)의 제3입력으로 인가된다. 이는 AND 게이트(606)를 디스에이블(disable)시켜 신호가 래치(616)의 입력(D)에 인가되지 못하도록 한다. 이러한 디지탈 필터링 동작을 수행하게 되면 오류 양 데이타의 인식이 방지된다. 대응하여, OR 게이트(610)의 하나의 입력에 인가되는 신호는 제7도의 레지스터(706)로부터 출력되는 LPOS 15 신호이다. OR 게이트(610)의 다른 입력에 인가되는 신호는 제6도의 래치(616)로부터 출력되는 LPOS ED 신호이다. OR 게이트(610)의 출력은 래치(612)의 리셋 단자로 제공된다.

제6도의 디지탈 필터 및 IF 에지 검출기(600)의 하나의 특징은 파형(A)에 대한 데이타 신호의 오류 검출을 방지하는 디지탈 필터링 특징이다. 제6도에서 AND 게이트(608)는 그의 입력 중 하나로서 제9도의 회로로부터 출력되는 재구성된 파형(A')인 RCV DTA 신호를 수신한다. 재구성된 파형(A')이 이진값 1을 가지면, 제6도의 디지탈 필터는 파형(A)에서 이진 0에서 이진 1로의 전이가 발생하고 있음을 나타내는 모든 표시를 차단한다. 이러한 전이는 파형(A) 및 이에 대응하는 재구성 파형(A')에 대해 유효한 현재 이진 1 상태가 존재하면 발생하지 않을 것이다. 따라서, 일단 래치된 양 신호가 제6도의 래치(616)로부터 출력되면 그 출력된 신호는 AND 게이트(608)에 하나의 입력으로 인가되고, 하이인 수신 데이타 신호는 AND 게이트(608)의 다른 입력으로 인가된다. 이 래치(612)의 입력(J)를 세트시킨다. 따라서, 래치(612)는 파형(A')의 값이 이진 1 상태로 존재하는 한 IF 신호의 모든 상승 에지마다 세트된다. 래치(612)의 출력은 인버터(614)를 통해 반전되고 나서 AND 게이트(606)의 3 입력 중 하나에 제공된다. 따라서, 래치(602, 604)가 AND 게이트(606)에 양의 입력을 인가하여 IF 파형(D)의 상승 에지를 검출한 것을 나타내면, AND 게이트(606)는 수신 데이타 값이 로우될 때에만 인에이블될 것이다. 수신 데이타 값이 하이이면 AND 게이트(606)에 입력되는 신호는 래치(612)가 리셋될 때까지 인에이블되지 않는다. 래치(612)는 카운터(702)로부터 LPOS 15 신호가 OR 게이트(610)를 통해 래치(612)의 리셋 입력에 인가되고 나서야 리셋된다. 카운터(702)로부터의 LPOS 15 신호는 래치(616)로부터 상승 에지 LPOS ED의 발생 후 422 나노초가 경과될 때까지는 하이가 되지 않는다. 따라서, LPOS ED 출력은 LPOS ED의 발생에 이어서 422 나노초 동안은 디스에이블됨을 이해할 것이다. 이에 의해, A0에서 A1로의 상승 데이타 파형 신호의 잘못된 표시에 잘못 대응하였을, IF 파형(D)의 연속적인 상승 에지 사이에서의 임의의 짧은 간격이 인식되지 않는다. 유사한 동작이 제6도의 하강 에지 검출 회로에서 AND 게이트(628)를 래치(630)로 구동하는 회로에 대해 발생한다. 제1도(a)를 참조하면, IF 신호 파형(D)의 타이밍도는 시간(T1)의 시작부에서 IF 신호 파형(D)이 90°로 위상 지연되는 것을 도시하고 있다. 수신기(116)의 설계는 부근 채널로부터의 중첩 누화(overlapping cross-talk)를 최소화하기 위해 저역 필터를 포함한다. 혼합기(120)로부터 출력되는 IF 출력은 저역 필터(150)에 의해 필터링된 다음 제2도의 복조기(122)로 제공된다. 저역 필터의 목적은 주파수 다중화 응용(frequency multiplexed application)에서 부근 IF 채널을 차단하는데 있다. 특히, 주파수 호핑이 제각기 1mHz 폭을 갖는 부근 IF 대역 사이에서 수행될 경우, 이러한 부근 채널로부터 발생되는 누화를 제거하는 것이 중요하다. 이러한 저역 필터링의 결과로서, 예를 들어 시간(T1)에서 90° 위상 지연이 인가될 때, 저역 필터가 없으면 파형(D)의 시간(T1) 직후의 파형은 상대적으로 평탄(flat)해진다. 그러나, 저역 필터로 인해 파형(D)에서 고주파 성분이 제거되기 때문에, 파형은 시간(T1) 직후에 0 초과의 작은 피크(small peak)와 0 미만의 작은 밸리(small valley)를 갖는다. 제3도의 제한 증폭기(200)에 파형(C')이 인가되면, 제한 증폭기(200)는 파형(C') 내의 작은 피크 및 작은 밸리를 증폭하여 시간(T1) 이후에 명확한 스퓨리어스 구형파(distinct spurious square wave)가 발생하도록 한다. 이러한 구형파는 IF 파형의 상승 에지이건 하강 에지이건 유효한 전이를 표시하는 것으로 해석되어서는 안된다. 이러한 동작은 제6도의 디지탈 필터링 회로에 의해 수행된다. 제6도의 디지탈 필터 내의 래치(612)의 이진 상태를 나타내는 제1도(a)에 도시된 래치(612)의 파형을 참조하기 바란다. 래치(612)는 422 나노초 주기 동안에 온 상태로 유지됨을 알 수 있다. 래치(612)의 온 상태가 422 나노초 지속 시간 동안 유지되므로써 제6도의 회로는 시간(T1) 직후의 하강 에지 및 다음의 상승 에지를 IF 파형에 대한 유효 에지로서 인식하지 않게 된다. 주파수 호핑 응용에서 인접 채널이 중첩되는 것을 방지 이러한 방식으로 디지탈 필터는 저역 필터링을 IF 파형에 인가하는 필요성을 보상한다. 제1도(a)의 파형에 도시된 바와 같이 래치(918)가 하강하면 래치(612)는 더이상 세트되지 않으며, 이는 역시 제1도(a)에 도시된 래치(612)에 대한 파형에 반영됨을 유의하기 바란다. 파형(A)이 시간(T2)에서 다시 상승하게 되면, 래치(918)가 세트되고 대응하는 래치(612)도 디지탈 필터링을 IF 파형에 다시 한번 인가하기 위해 주기적으로 세트되어, IF 파형의 저역 필터링으로 인한 스퓨리어스 펄스를 무시하도록 한다.

유사한 동작이 제6도의 회로(600)의 하강 에지 검출 부분에서도 일어난다. AND 게이트(620)는 신호 RCV DTA와 LNEG ED를 갖는다.

AND 게이트(620)의 출력은 래치(624)의 입력에 인가된다. 래치(624)는 54mHz 클럭으로 클럭된다. 제8도의 카운터(806)로부터 제공된 LNEG 15 신호를 입력으로 갖는 OR 게이트(622)의 출력은 래치(624)의 다른 입력인 리셋 입력에 제공된다.

OR 게이트(622)의 다른 입력은 LNEG ED 신호이다. 래치(624)의 출력은 인버터(626)를 통해 AND 게이트(628)의 제1입력으로 인가된다. 래치(602)의 출력(F)은 AND 게이트(628)의 제2입력으로 인가되고, 래치(604)의 출력(N)은 AND 게이트(628)의 제3입력으로 인가된다. AND 게이트(628)는 중간 주파 파형(D)에 대한 하강 에지가 검출될 때마다 인에이블된다. AND 게이트(628)의 출력 신호는 54mHz에서 클럭되는 래치(630)의 입력(D)으로 인가되고, 래치(630)는 하강 에지가 검출되었음을 나타내는 LNEG ED 신호를 발생한다. LPOS ED 신호는 상승 에지 데이타 복조를 위해 제7도의 카운터(702)로 인가되고, LNEG ED 신호는 하강 에지 데이타 복조를 위해 제8도의 카운터(802)로 인가된다.

제7도에는 상승 에지 검출 데이타 복조 회로(700)에 대한 논리 블럭도가 도시되어 있다. 카운터(702)는 입력(C)에서 인가되는 54mHz 클럭 펄스를 카운트한다. IF 파형에 대한 상승 에지 검출을 나타내는 LPOS ED 신호와 제5도의 주파수 보상 회로로부터 출력되는 디지탈 오프셋 값인 FC0, FC1, FC2 신호가 카운터(702)로 입력된다. 카운터(702)는 4개의 출력을 가지며, 제1출력(8)은 200 나노초 지속 시간을 나타내고, 출력(15)은 426 나노초 지속 시간을 나타내고, 출력(1B)은 574 나노초 지속 시간을 나타내고, 출력(29)은 796 나노초 지속 시간을 나타낸다. 카운터(702)로부터 디코딩된 신호는 스테이징 로직(704)으로 제공된다. AND 게이트(704)는 그 입력 AND 게이트들을 표시하며, 이들 AND 게이트의 하나의 입력은 반전된 상승 에지 신호이고, 나머지 하나의 입력은 카운터(702)로부터 제각기 디코딩된 각각의 출력이다. AND 게이트(704)의 출력은 스테이징 레지스터(706)의 입력으로 제공된다. AND 게이트(704) 및 스테이징 레지스터(706)의 순 효과는 카운터(702)의 출력을 적절하게 단계화하여, 이들이 제7도의 논리 회로에 적절하게 인가될 수 있도록 하는 것이다. 한편, 제8도의 AND 게이트(804) 및 스테이징 레지스터(806)에 대해서 AND 게이트(704) 및 단계 레지스터(706)와 유사한 설명이 가능하다.

그후, AND 게이트(704)의 출력은 54mHz 클럭되는 레지스터(706)로 인가되고, 레지스터(706)는 카운터(702)로부터 출력된 디코딩된 신호 라인에 대해 스테이징 동작(staging operation)을 발생한다. 디코딩된 신호 라인은 레지스터(706)로부터 출력되고 다음과 같이 인가된다. 204 나노초 디코딩된 출력(8)은 래치(712)의 입력으로 인가된다. 카운터(702)로부터의 426 나노초 출력은 OR 게이트(708)를 통해 래치(712)의 리셋 입력으로 인가된다. OR 게이트(708)의 다른 입력에 인가되는 신호는 LPOS ED 신호이다. 래치(712)의 출력은 윈도우 래치로서, 래치(716)의 입력(D)으로 인가된다. 래치(716)의 출력은 POS T1 신호로서, 데이타 파형(A)의 0에서 1로의 전이에 대응하는 파형(D)의 연속적인 상승 에지 사이에서 짧은 간격의 검출을 나타낸다. 카운터(702)로부터의 574 나노초 출력(1B)은 레지스터(706)를 통해 래치(714)의 입력으로 인가되고, 카운터(702)로부터의 796 나노초 출력(29)은 레지스터(706) 및 OR 게이트(710)를 통해 래치(714)의 리셋 입력으로 인가된다. OR 게이트(710)의 다른 입력은 LPOS ED 신호이다. 래치(714)의 출력은 NEG T1 신호를 출력하는 래치(718)의 입력(D)으로 제공된다. NEG T1 신호는 이진 데이타 파형(A)에 대한 1에서 0으로의 전이에 대응하는 입력 파형(D)의 연속적인 상승 에지 사이에서의 긴 지속 시간의 검출을 나타낸다. 래치(716)로부터의 POS T1 출력은 200-422 나노초 사이의 짧은 지속 시간을 나타낸다. 래치(718)로부터의 NEG T1 출력은 568-800 나노초 사이의 긴 지속 시간을 나타낸다. POS T1 신호 및 NEG T1 신호는 제9도의 디지탈 필터 및 데이타 출력 회로로 인가된다.

제8도는 제7도에 도시된 논리 블럭도와 유사한 방식으로 구성된다. 카운터(802)는 NEG ED 신호, FC0, FC1 및 FC2 신호를 수신하고, 54mHz 클럭을 카운트한다. 카운터(802)는 로직(804) 및 레지스터(806)를 통해 래치(812), OR 게이트(808), 래치(814) 및 OR 게이트(810)로 인가되는 200, 422, 568 및 800 나노초 디코딩된 신호를 출력한다. 래치(812)의 출력은 래치(816)의 입력(D)으로 인가되며, 래치(816)는 입력 파형(D)의 연속적인 하강 에지 사이에서의 짧은 지속 시간의 검출을 나타내는 POS T2 신호를 출력한다. 래치(814)의 출력은 NEG T2 신호를 출력하는 래치(818)의 입력(D)으로 인가된다. 이 NEG T2 신호는 입력 파형(D)의 연속적인 하강 에지 사이에서의 긴 지속 시간의 검출을 나타낸다. POS T2 신호로 표시되는 짧은 지속 시간은 데이타 파형(A)이 이진 0에서 이진 1로 전이하는 것을 나타낸다. NEG T2 신호로 표시되는 긴 지속 시간은 이진 데이타가 이진 1에서 이진 0으로 전이하는 것을 나타낸다. 이들 POS T2 및 NEG T2 신호는 제9도의 디지탈 필터 및 데이타 출력 회로(900)로 제공된다.

제9도에는 POS T1, POS T2, NEG T1 및 NEG T2 신호를 수신하여 OR 회로(904, 906)로 출력하는 레지스터(902)가 도시되어 있다. 래치(908)는 AND 게이트(912)에 접속되며, AND 게이트(912)는 파형(D)의 짧은 전이 신호가 수신될 때 활성화된다. AND 게이트(912)의 출력은 출력 래치(918)를 세트시켜 이진 0에서 이진 1로의 전이가 검출되었음을 나타내는 RCV DTA 신호를 출력하도록 한다. OR 회로(906)는 래치(910) 및 AND 게이트(914)로 출력된다. AND 게이트(914)는 긴 지속 시간 신호가 수신될 때 활성화된다. AND 게이트(914)의 출력은 래치(918)의 리셋 입력으로 인가된다.

제9도의 레지스터(902)는 레지스터(902) 및 OR 게이트(906)를 통해 AND 게이트(914) 및 래치(910)로 인가되는 긴 지속 시간 신호 NEG T1 및 NEG T2를 갖는다. 하강 에지 또는 상승 에지 검출기에 의해 하강 에지가 검출되면 AND 게이트(914)가 활성화되어 래치(918)를 리셋시킨다. 그러면, RCV DTA 출력 신호가 1에서 0으로 진행하여, 데이타 파형(A)의 이진 1에서 이진 0으로의 전이를 재구성한다.

래치(910)는 단자(N)로부터 LNTRAN로 레이블된 출력 신호를 갖는다.

제9도의 AND 게이트(912)는 AND-OR 게이트(920)로 인가되는 출력 신호를 가지며 AND-OR 게이트(920)의 다른 입력에는 인에이블 데이타 신호 EN DTA가 인가된다. 이 신호는 제9도의 출력 래치(924)로부터 제공된 신호로서, 링잉 신호가 검출되지 않도록 하는 이 회로의 디지탈 필터 특징에서 사용된다. 게이트(920)의 OR 게이트의 다른 입력에 제공되는 신호는 카운터(922)로부터 출력되는 신호(26)이다.

게이트(920)의 출력은 카운터(922)의 리셋 단자로 제공된다. 카운터(922)는 카운트업하며 13.5mHz 클럭 펄스를 카운트한다. 카운터(922)는 래치(924)의 입력으로 인가되는 출력(14-15)를 갖는다.

래치(924)는 13.5mHz 클럭으로부터의 클럭 입력을 갖는다. 래치(924)는 AND 게이트(920)로부터의 리셋 입력 RSTRC를 갖는다.

래치(924)의 출력은 1.11 밀리초 간격에 이어지는 주기를 나타내는 EN DTA 신호로서, 이 간격 이후에는 유효한 신호가 검출될 수 있다.

제10도는 반송파 감지 디코드(carrieer sense decode)에 대한 타이밍도이다. 이 윈도우 파형은 위도우 래치(414)와 관련있다. 제10도에서, 파형(L1)은 래치(402)에 대응하고, 파형(L2)은 래치(404)에 대응한다. 윈도우 파형은 제4도의 래치(414)에 대응한다.

제11도는 데이타 복조의 타이밍도이다. NEG 윈도우 파형은 래치(714)와 관련있다. POS 윈도우 파형은 래치(712)와 관련있다. 제11도에서, 파형(L) 및 파형(L2)은 제6도의 래치(602) 및 래치(604)에 제각기 대응한다. NEG 윈도우 파형은 제7도의 래치(714)에 대응하고, POS 윈도우 파형은 제7도의 래치(712)에 대응한다.

제12도에는 54mHz 국부 클럭 펄스가 카운트 다운하여 논리 회로에 사용되는 27mHz 및 13.5mHz 클럭 펄스를 제공하는 방법을 예시하는 논리 회로도가 도시되어 있다.

테이블 1에는 제5도의 카운터(502)에 대한 주파수 보상 카운트 값이 도시되어 있다. 카운터(502)는 IF 파형에서 16개의 연속적인 사이클에 대해 27mHz 클럭 펄스를 카운트하여, IF 파형의 실제 주파수가 측정되도록 한다. 테이블 1은 다수의 열을 도시하며, 제1열은 카운터(502)의 카운팅 간격의 시작으로부터 카운트된 27mHz 클럭 펄스의 수를 나타낸다. 테이블은 카운트 1에서 카운트 254까지 진행된다. 이것은 2.4gHz ± 50ppm(parts per million) 정도의 주파수를 갖는 전송기 및 2.4gHz ± 50ppm 정도의 주파수를 갖는 수신기의 국부 수정 발진기에 기초한다. 최악의 경우, 전송 수정 발진기는 수신 노드의 수정 발진기로부터 반대 방향의 오차(tolerance)를 가질 수 있으며, 이로 인해 전송 발진기 및 수신 발진기에 대한 주파수 사이에는 ±240kHz 오차가 발생될 수 있다. 이는 64 IF 사이클의 (64 IF 사이클의 27.89 마이크로초 지속 시간에 대응하는) 754 클럭 카운트에서 64 IF 사이클을 카운트하는데 요구되는 37.33 마이크로초에 대응하는 1009 클럭 카운트까지의 카운팅 범위에 대응할 것이다. 테이블 1의 제1열은 카운터의 카운트 수이고, 제2열은 제5도에서 AL 카운트로 인가되는 초기-세트된 카운트이다. 카운터가 10-비트 카운터이면, 880 카운트는 16진수 370에 대응할 것이다. 8-비트 카운터의 경우 16진수 표현은 70이다. 카운터(502)는 8-비트 카운터이므로, 카운팅 주기의 시작부에서 16진수 70의 값이 카운터(502)로 로드된다. 8-비트 카운터의 상위 3비트를 FC0, FC1, FC2로서 취하면 이들은 27mHz 클럭의 제1펄스에 대한 카운트 880의 개시 카운트를 나타내는 이진값 3을 나타낼 것이다. 테이블 1의 제3열은 10-비트 카운터에서의 16진수 값을 나타내고, 제4열은 8-비트 카운터에서의 16진수를 나타낸다. 제5열은 FC0, FC1, FC2로 표현된 이진값을 나타내고, 제6열은 클럭 펄스 카운팅 시작으로부터의 지속 시간인 나노초를 나타낸다. 테이블 1은 27mHz 클럭 펄스의 수가 1 부터 754까지 증가될 경우 이들 6개의 열의 값의 추이를 도시하고 있다. 753 카운트된 클럭 펄스의 레벨에서, 카운터(502)의 나머지 카운트는 128이고, 이 128은 10-비트 카운터 및 8-비트 카운터에서 16진수 80에 대응한다. FC0, FC1 및 FC2의 대응 이진값은 4이고, 이 4의 값은 클럭 카운팅 주기의 시작 이래 27852 나노초 지속 시간 경과 시점에 존재한다. 이때, IF 주파수는 2.295mHz이고, 이 클럭의 시작 이래 27889 나노초 간격에 대응한다. 테이블 1에는 부가적인 열들이 도시되어 있다. POS 윈도우 개시값 및 종료값은 제7도 및 제8도의 래치(712) 및 래치(812)를 참조한다. NEG 윈도우 개시값 및 정지값은 제7도 및 제8도의 래치(714) 및 래치(814)를 참조한다. 테이블 1은 FC0, FC1 및 FC2에 대한 이진값이 27740 나노초 또는 2.2989mHz의 값 4에서부터 2.000mHz의 값 0까지 천천히 감소할 것임을 보여 주고 있다. 이는 IF 주파수에 대한 정규값 또는 공칭 값이다. IF 주파수가 1.961mHz에서 계속 감소하면 FC0, FC1 및 FC2의 이진값은 음으로 진행함을 이해할 것이다. 음의 값은 1.714mHz의 IF 주파수의 하위 범위에서의 4의 값까지 음으로 계속 증가한다. FC0, FC1 및 FC2에 대한 값은 전술한 바와 같이 제7도의 카운터(702) 및 제8도의 카운터(802)에 제각기 오프셋 값으로 인가된다. 따라서, 본 발명에 의해 주파수가 정확하게 보상됨을 이해할 것이다.

전송기가 전송 간격의 시작 위치에서 주파수를 안정화할 때 반송파 검출에서 문제가 발생한다. 전송기는 네트워크에서 주파수 호핑 이벤트(frequency hopping event)가 발생할 때마다 전송 주파수를 변경할 것이다. 또한, 전송 주파수는 국부 발진기 수신 주파수와 다르기 때문에, 근거리 네트워크 내의 노트(note)가 수신 모드에서 전송 모드로 변경될 때마다 발진기 주파수는 전송 주파수에서 안정화되어야 한다. 전송 주파수의 안정화 간격 동안 전송기에 의해 전송되는 반송파 신호의 존재를 검출하는 네트워크 내의 임의의 수신기는 불안정한 신호상에 실린 반송파를 검출할 위험성을 안고 있다. 이러한 문제점은 전송자에 의해 새로운 전송 주파수의 안정화가 시도될 때의 초기 주기 동안 전송자에서 스포일러 신호(spoiler signal)를 의도적으로 도입함으로써 해결된다. 따라서, 전송기에 의해 안정화가 시도된 초기 주기 동안 전송 반송파 신호를 검출하는 임의의 수신기는 반송파를 성공적으로 검출하지 못할 것이다. 스포일러 신호는 전송자가 전송 신호를 안정화시키고 나서 전송기로부터의 반송파 변조로부터 제거되어, 수신기가 안정화된 전송 반송파 신호를 성공적으로 검출할 수 있도록 한다.

제13도는 제2도에 도시된 근거리 네트워크에서 전송기 노드(110)에 반송파 검출 스포일러 신호 발생기(carrier detection spoiler signal generator)(170)를 부가한 것을 예시한다. 원시 컴퓨터(102)는 이 노드가 전송 모드인지 혹은 수신 모드인지에 관한 정보를 라인(171) 상으로 출력한다. 제13도의 원시 컴퓨터(102)가 전송 모드를 개시하면, 신호가 라인(171) 상에서 발진기(100)로 인가되어 새로운 전송 주파수의 안정화 시도가 시작되도록 한다. 신호(171)는 반송파 검출 스포일러 신호 발생기(170)로도 인가되어 변조기(106)로 제공되는 스포일러 신호 SP가 시작되도록 한다.

제14도에는 반송파 검출 스포일러 신호 발생기(170)가 더욱 상세히 도시되어 있다. 시작 전송 신호(171)는 인에이블 라인(173)을 턴온시키는 100 마이크로초 타이머(100 microsecond timer)(172)로 인가된다. 또한, 반송파 검출 스포일러 신호 발생기(170)는 250kHz 신호 발생기(174)를 포함한다. 250Kbps 펄스 트레인(pulse train)이 라인(175) 상으로 출력된다. 라인(173, 175)의 출력 신호는 스포일러 신호 SP를 출력으로 갖는 AND 게이트(176)로 인가된다. 라인(171) 상의 신호가 타이머(172)로 인가되는 순간, 인에이블 신호(173)가 AND 게이트(176)로 인가된다. AND 게이트(176)는 100 마이크로초 동안 인에이블되어 250kHz 펄스 트레인이 스포일러 신호 SP로서 라인(175) 상으로 출력되도록 한다. 타이머(172)에 대한 100 마이크로초 지속 시간은 전송 발진기(transmitter oscillator)(100)가 새로운 전송 주파수에서 안정화하는데 필요한 최대 정규 시간에 의해 결정된다. 100 마이크로초 타이머(172)에 대한 값은 다른 값으로 선택될 수 있다. 라인(175) 상으로 출력되어 변조기(106)에 스포일러 신호 SP로서 인가되는 250kHz 신호는 변조기(106)로부터 출력되는 반송파 신호 C에서 변조 위상을 변경시킨다. 제각기 500 나노초인 4개의 IF 중간 주파수가 발생할 때마다 변조 위상이 변경된다.

제15도(a)를 참조하면, 제1도(a)에 또한 도시되었던 중간 주파수 펄스(D)의 시퀀스가 도시되어 있다. 수신기에서 혼합기(120)는 국부 발진기(118) 신호(B')를 수신된 반송파 신호(C)와 혼합하여 파형(D)을 발생한다. 제15도(a)에 도시된 파형(D)에서는, 매 제4중간 주파수 펄스 때마다 위상 변조가 발생함을 알 수 있다. 전술한 바와 같이, 반송파 감지 회로(400)는 반송파가 성공적으로 검출되었음을 나타내는 신호 F32CRS를 출력하기 전에 파형(D) 상의 32개의 연속적인 IF 펄스를 카운트한다. 본 발명에 따르면, 파형(D) 상의 8개의 IF 펄스 가운데 하나의 펄스에서 의도적으로 위상 변경을 도입하여 위상 반송파 신호(C)를 의도적으로 손상시키므로써, 즉 전송기의 반송파 검출 스포일러 신호 발생기(170)를 사용하므로써, 수신기의 반송파 감지 회로(400)는 반송파를 성공적으로 식별할 수 없게 된다. 본 발명에 따르면, 스포일러 신호 SP는 전송기에서 전송 간격의 시작 이후 100 나노초가 경과한 후에야 전송기에서 수신기로 전송되는 반송파 신호의 변조를 정지할 것이다. 따라서, 수신기는 전송기가 전송 간격은 시작한 이후 (전송기의 발진기(100)가 인에이블되어 새로운 전송 주파수에서 안정화하는데 충분한 시간인) 100 마이크로초가 경과할 때까지 전송기로부터 전송되는 신호 상에서 반송파 검출을 성공적으로 수행하지 못하게 된다.

제15도(b)에는 전송기가 100 마이크로초 지속 시간을 성공적으로 통과한 후 전송 주파수가 안정화된 연후의 파형(D)의 상태가 도시되어 있다. 제15도(b)의 파형(D) 내의 균일한 IF 펄스는 수신기의 반송파 감지 회로(400)를 인에이블시켜, 전술한 바와 같이 반송파의 존재를 성공적으로 식별하고 신호 F32CRS를 출력하도록 해준다.

제16도를 참조하면, 전송기 및 수신기 부분 둘다 포함하는 제13도의 근거리 네트워크의 통합 노드(consolidate node)(110)가 도시되어 있다. 제16도에서 단일 발진기(100)가 사용되어 혼합기(120)에 대한 수신 주파수 뿐만 아니라 전송 주파수도 발생함을 알 수 있다. 발진기(100)로부터 출력되는 발진기 주파수는 수신기 동작을 위해 혼합기(120)로 인가되기 전에 2mHz 만큼 증가된다. 노드 컴퓨터(102')는 전송 제어 신호 TX를 게이트(177)로 인가하여, 발진기(100)로부터 2.4gHz 전송 신호가 변조기(106)로 인가되도록 한다. 컴퓨터(102')는 수신 모드일 때 수신 제어 신호 RCV를 게이트(178)로 인가하고, 게이트(178)는 2.4gHz 신호 + 2mHz를 혼합기(120)의 입력으로 인가한다.

제16도를 참조하면, 전송 신호 TX가 라인(171) 상에서 스포일러 회로(170)에 인가됨을 알 수 있다.

또한, 제16도에는 제13도의 네트워크에 대한 주파수 호핑 간격을 식별하는 200 밀리초 타이머(188)가 도시되어 있다. 제13도의 네트워크에서 각각의 전송 노드 및 수신 노드는 주파수 호핑으로 알려진 동작에서 200 밀리초마다 전송 및 수신 주파수를 협동적으로 변경시킬 것이다. 200 밀리초 타이머(188)는 컴퓨터(102)에게 각각의 새로운 주파수 호핑 간격을 알려 준다.

제17도에는 제13도에 도시된 네트워크 내에서 무선 링크(115) 상으로 전송되는 메시지(180)의 포맷이 도시되어 있다. 메시지(180)는 헤더 부분(182), 데이타 부분(184) 및 트레일러 부분(186)을 포함한다. 메시지(180)의 트레일러 부분(186)은 주파수 호핑 시퀀스(F1, F2, F3 및 F4)를 포함한다. 제13도의 네트워크 내의 각종 통신 노드는 200 밀리초 주파수 호핑 간격마다 새로운 메시지(180)를 상호 전파하며, 이 메시지(180)는 각기 200 밀리초씩인 다음 4개의 주파수 호핑 간격 각각에 대해 다음 4개의 연속적인 주파수 호핑 주파수를 식별해 준다.

제13도에 도시된 네트워크 내의 통신 노드의 전송기가 그의 상태를 수신 상태에서 전송 상태로 변경하여 새로운 전송 주파수에서 안정하여야 할 때마다, 전술한 반송파 검출 스포일러 신호 발생을 수행할 것이다. 또한, 통상 노드가 새로운 주파수 호핑 간격의 시작 위치에서 주파수 호핑 전이를 수행시킬 때마다 전송기는 안정화가 요구되는 새로운 주파수에서 전송을 시작할 것이며, 따라서 전송기는 다시 한번 전술한 반송파 검출 스포일러 신호 발생을 수행할 것이다.

이와 같은 방식으로, 제13도의 네트워크 내의 수신기는 주파수가 아직 안정화되지 않은 반송파 신호가 잘못 식별되는 것을 방지한다.

첨부된 표1에는 표1a, 표1b, 표1c 및 표1d이 4페이지로 구성되어 있다.

본 발명의 특정한 실시예가 개시되었지만, 본 발명의 통상의 지식을 가진 자라면 이러한 특정 실시예에는 본 발명의 정신 및 영역을 벗어나지 않고서도 다양한 변경이 가해질 수 있음을 이해할 것이다.

Claims (10)

1. 디지탈 무선 신호(a digital radio signal)를 복조(demodulate)하는 방법에 있어서, 이진 신호(a binary signal)를 나타내는 위상 이동 변조 반송파 신호(a phase shift modulated carrier signal)를 무선 송신기(a radio receiver)에서 수신하는 단계와; 상기 반송파 신호로부터 스페이싱(spacings)에 의해 분리된 상승 및 하강 에지 (rising and falling edges)를 갖는 구형파 펄스의 수신 신호(a received signal of square wave pulses)를 형성(form)하는 단계와; 상기 위상 이동 변조에 응답하여 상기 구형파 펄스의 상기 에지 사이의 스페이싱이 변할 때를 상기 수신기의 복조기(a demodulator)에서 검출(detect)하는 단계와; 상기 수신 신호의 연속적인 상승 에지 사이에서 제1간격(first intervals)을 측정(measure)하는 단계와; 상기 수신 신호의 연속적인 하강 에지 사이에서 제2간격(second intervals)을 측정하는 단계와; 상기 제1간격 측정과 상기 제2간격 측정의 결과를 결합(combine)하여, 상기 수신기서 상기 이진 신호의 복합 표현(a composite representation)을 제공하는 단계를 포함하는 디지탈 무선 신호를 복조하는 방법.
2. 무선 근거리 네트워크(a wireless local area network)의 수신 노드(a receiving node)에서 디지탈 무선 신호를 복조하는 장치에 있어서, 이진 신호를 나타내는 위상 이동 변조 반송파 신호(a phase shift modulated carrier signal)를 수신하는 무선 수신기 수단(a radio receiver means)과; 상기 수신기 수단에 접속되며, 상기 반송파 신호로부터 스페이싱에 의해 분리된 상승 및 하강 에지를 갖는 구형파 펄스의 수신 신호를 형성하는 증폭기 수단(an amplifier means)과; 상기 증폭기 수단에 접속되며, 상기 위상 이동 변조에 응답하여 상기 구형파 펄스의 상기 에지 사이의 스페이싱이 변할 때를 검출하고, 상기 수신 신호의 연속적인 상승 에지 사이에서 제1간격을 측정하고, 상기 수신 신호의 연속적인 하강 에지 사이에서 제2간격을 측정하고, 상기 제1간격 측정과 상기 제2간격 측정의 결과를 결합하여 상기 수신 노드에서 상기 이진 신호의 복합 표현을 제공하는 복조기 수단(a demodulator means)을 포함하는 다지탈 무선 신호를 복조하는 장치.
3. 무선 디지탈 네트워크(a wireless digital network)의 전송 노드(a sending node)에서 이진 신호를 마련(prepare)하는 제1컴퓨터 수단(a first computer means)과; 상기 전송 노드에서의 상기 제1컴퓨터 수단에 접속되고, 상기 이진 신호로부터 위상 이동 변조 반송파 신호를 형성하고, 상기 반송파 신호의 무선 주파 표현(a wireless radio representation)을 전송하는 전송 수단(a transmitting means)과; 상기 무선 디지탈 네트워크의 수신 노드(a receiving node)에서 상기 반송파 신호의 상기 무선 주파 표현을 수신하는 수신 수단(a receiving means)과; 상기 수신 수단에 접속되며, 상기 반송파 신호로부터 스페이싱에 의해 분리된 상승 및 하강 에지를 갖는 구형파 펄스의 수신 신호를 형성하는 증폭기 수단과; 상기 증폭기 수단에 접속되며, 상기 위상 이동 변조에 응답하여 상기 구형파 펄스의 상기 에지 사이의 스페이싱이 변할 때를 검출하고, 상기 수신 신호의 연속적인 상승 에지 사이에서 제1간격을 측정하고, 상기 수신 신호의 연속적인 하강 에지 사이에서 제2간격을 측정하고, 상기 제1간격 측정과 상기 제2간격 측정의 결과를 결합하여 상기 이진 신호의 복합 표현을 제공하는 복조기 수단과; 상기 무선 디지탈 네트워크의 상기 수신 노드에서 상기 복조기 수단에 접속되며, 상기 복조기 수단으로부터 출력되는 상기 이진 신호를 처리하는 제2컴퓨터 수단(a second computer means)을 포함하는 무선 디지탈 네트워크.
4. 무선 근거리 네트워크(a wireless local area network)의 전송 노드에서 이진 신호를 마련하는 제1프로세서 수단(a first processor means)과; 상기 전송 노드에서 상기 제1프로세서 수단에 접속되고, 상기 제1프로세서 수단으로부터의 상기 이진 신호를 전송하는 제1버스 수단(a first bus means)과; 상기 전송 노드에서 상기 제1버스 수단에 접속되고, 상기 이진 신호로부터 위상 이동 변조 반송파 신호를 형성하고, 상기 반송파 신호의 무선 주파 신호 표현을 전송하는 전송 수단과; 상기 무선 근거리 네트워크의 수신 노드에서 상기 반송파 신호로 표현된 상기 무선 고주파 신호를 수신하는 수신 수단과; 상기 수신 수단에 접속되며, 상기 반송파 신호로부터 스페이싱에 의해 분리된 상승 및 하강 에지를 갖는 구형파 펄스의 수신 신호를 형성하는 증폭기 수단과; 상기 증폭기 수단에 접속되며, 상기 위상 이동 변조에 응답하여 상기 구형파 펄스의 상기 에지 사이의 상기 스페이싱이 변할 때를 검출하고, 상기 수신 신호의 연속적인 상승 에지 사이에서 제1간격을 측정하고, 상기 수신 신호의 연속적인 하강 에지 사이에서 제2간격을 측정하고, 상기 제1간격 측정과 상기 제2간격 측정의 결과를 결합하여 상기 이진 신호의 복합 표현을 제공하는 복조기 수단과; 상기 수신 노드에서 상기 복조기 수단에 접속되고, 상기 복조기 수단으로부터 출력되는 상기 이진 신호를 전송하는 제2버스 수단(a second bus means)과; 상기 수신 노드에서 상기 제2버스 수단에 접속되고, 상기 복조기 수단으로부터 출력되는 상기 이진 신호를 처리하는 제2프로세서 수단(a second processor means)을 포함하는 무선 근거리 네트워크.
5. 디지탈 무선 신호를 복조하는 방법에 있어서, 전송기에서 반송파 신호를 위상 이동 변조기의 반송파 입력(a carrier input)에 인가하는 단계와 상기 변조기 내에서 상기 반송파 신호를 이진 입력 신호(a binary input signal)에 따라 변조하여, 변조 반송파 신호(a modulated carrier signal)를 얻는 단계와; 상기 변조 반송파 신호를 수신기로 전송하는 단계와; 상기 수신기에서 상기 변조 반송파 신호를 수신하는 단계와; 상기 변조 반송파 신호를 제한 증폭기(a limit amplifier)로 증폭하여, 수신 신호를 균일한 높이(a uniform height)를 갖는 구형파 펄스로 형성하는 단계와; 상기 수신기의 복조기에서, 상기 전송기에서 상기 위상 이동 변조에 응답하여 상기 구형파 신호의 에지 사이의 스페이싱이 변할 때를 검출하는 단계를 포함하는 디지탈 무선 신호를 복조하는 방법.
6. 제5항에 있어서, 상기 복조기가, 상기 구형파의 상기 에지 사이의 상기 스페이싱이 변조가 없는 정상 IF 신호(a steady intermediate frequency signal)에 대한 정상 스페이싱(a normal spacing)보다 짧은 때를 검출하고, 이에 응답하여 이진값 0(a binary zero value)을 출력하는 단계와, 상기 복조기가, 상기 구형파의 상기 에지 사이의 상기 스페이싱이 변조가 없는 상기 정상 IF 신호에 대한 정상 스페이싱보다 긴 때를 검출하고, 이에 응답하여, 이진값 1을 출력하는 단계를 더 포함하는 디지탈 무선 신호를 복조하는 방법.
7. 제5항에 있어서, 상기 복조기가, 상기 수신된 구형파 IF 신호의 연속적인 에지 사이에서 발생하는 고주파 클럭 펄스의 수(a number of high frequency clock pulses)를 카운트하는 단계를 더 포함하고 디지탈 무선 신호를 복조하는 방법.
8. 제5항에 있어서, 상기 복조기가, 연속적인 상승 에지 사이의 간격을 제1카운터(a first counter)에서 카운트하고, 연속적인 하강 에지 사이의 상기 간격을 제2카운터(a second counter)에서 카운트하는 단계와; 상기 복조기가, 상승 에지에 대한 변조되지 않은 카운트를 제1정상 레지스터(a first normal register)에 저장하고, 상기 제1정상 레지스터의 내용을 상기 제1카운터의 내용과 비교하여 제1차이 카운트(a first difference count)를 얻는 단계와; 상기 복조기가, 하강 에지에 대한 변조되지 않은 카운트를 제2정상 레지스터(a second normal register)에 저장하고, 상기 제2정상 레지스터의 내용을 상기 제2카운터의 내용과 비교하여 제2차이 카운트(a second difference count)를 얻는 단계와; 상기 복조기가, 상기 제1 및 제2차이 카운트를 결합하여 상기 수신기에서 상기 변조 이진 신호의 복합 차이 카운트 표현(a composite difference count representation)을 제공하는 단계를 더 포함하는 디지탈 무선 신호를 복조하는 방법.
9. 위상 변조 무선 근거리 네트워크(a phase modulated wireless local area network: LAN)의 전송 노드에서, 원시 이진 신호(a source binary signal)에 접속된 입력을 구비하고, 상기 이진 신호가 제1상태(a first state)에서 제2상태(a second state)로 변할 때 위상 이동(a phase shift)에 의해 지연되고, 상기 이진 신호가 상기 제2상태에서 상기 제1상태로 변할 때 지연되는 PSK 변조 반송파 신호(a PSK modulated carrier signal)를 출력하는 위상 이동 PSK 변조기(a phase shift PSK modulator)로서, 상기 변조 반송파 신호는 무선 신호 전송 안테나(a radio signal transmitting antenna)로 인가되고 무선 전송에 의해 상기 LAN의 수신 노드의 수신기로 전송되는, 상기 위상 이동 PSK 변조기와; 상기 수신기에서, 무선 신호 수신 안테나(a radio signal receiving antenna)에 접속된 입력을 구비하고, 상기 변조 반송파 신호를 수신하고, 상기 수신 신호를 실질적으로 균일한 높이를 갖는 구형파 펄스로 제한 증폭하는 제한 증폭기와; 상기 수신기에서, 상기 제한 증폭기에 접속된 입력을 구비하고, 상기 구형파 펄스 내에서 상승 에지(a rising edge)의 발생을 검출하는 상승 에지 전이 검출기(a rising edge transition detector)와; 상기 수신기에서, 클럭 펄스 발생원(a source of clock pulses)에 접속된 클럭 입력(a clock input) 및 상기 검출기에 접속된 신호 입력(a signal input)을 구비하고, 상기 구형파 펄스의 연속적인 상승 에지 사이에어 발생하는 제1클럭 펄스의 수(a first quantity of clock pulses)를 카운트하는 제1클럭 펄스 카운터(a first clock pulse counter)와; 상기 수신기에서, 상기 반송파 신호가 상기 이진 신호 내의 변화(a change)에 의해 변조되지 않을 때 상기 구형파 펄스의 연속적인 상승 에지 사이에서 발생하는 클럭 펄스의 수에 대한 클럭 펄스 카운트 값(a clock pulse count value)을 저장하는 제1정상 카운트 레지스터(a first normal count register)와; 상기 제1카운터 및 상기 제1레지스터 사이에 접속되고, 상기 제1클럭 펄스의 수를 상기 제1클럭 펄스 카운트 값과 비교하고, 상기 이진 신호가 상기 제1상태에서 상기 제2상태로 변할 때 또는 상기 이진 신호가 상기 제2상태에서 상기 제1상태로 변할 때와 제각기 대응하는 제1이진 상승 신호 표시(a first binary rising signal indication) 또는 제2이진 상승 신호 표시(a second binary rising signal indication)를 출력하는 제1비교기(a first comparator)를 포함하므로써, 상기 수신기에서 상기 원시 이진 신호가 재구성(reconstruct)될 수 있도록 하는 위상 변조 무선 근거리 네트워크.
10. 제9항에 있어서, 상기 수신기에서, 상기 제한 증폭기에 접속된 입력을 구비하고, 상기 구형파 펄스의 하강 에지의 발생을 검출하는 하강 에지 전이 검출기(a falling edge transition detector)와; 상기 수신기에서, 상기 클럭 펄스 발생원에 접속된 클럭 입력 및 상기 검출기에 접속된 신호 입력을 구비하고, 상기 구형파 펄스의 연속적인 하강 에지 사이에 발생하는 제2클럭 펄스의 수를 카운트하는 제2클럭 펄스 카운터(a second clock pulse counter)와; 상기 수신기에서, 상기 반송파 신호가 상기 이진 신호내의 변화에 의해 변조되지 않을 때 상기 구형파 펄스의 연속적인 하강 에지 사이에서 발생하는 클럭 펄스의 수에 대한 클럭 펄스 카운트 값을 저장하는 제2정상 카운트 레지스터(a second normal count register)와; 상기 제2카운터 및 상기 제2레지스터 사이에 접속되고, 상기 제2클럭 펄스의 수를 상기 제2클럭 펄스 카운트 값과 비교하고, 상기 이진 신호가 상기 제1상태에서 상기 제2상태로 변할 때 또는 상기 이진 신호가 상기 제2상태에서 상기 제1상태로 변할 때와 제각기 대응하는 제1이진 하강 신호 표시(a first binary falling signal indication) 또는 제2이진 하강 신호 표시(a second binary falling signal indication)를 출력하는 제2비교기(a second comparator)와; 상기 제1 및 제2비교기에 접속된 입력을 구비하고, 상기 이진 신호가 상기 제1상태에서 상기 제2상태로 변동할 때와 대응하는 복합 제1이진 출력(a composite first binary output)으로서 상기 제1이진 상승 신호 표시 및 상기 제1이진 하강 신호 표시를 결합하고, 상기 이진 신호가 상기 제2상태에서 상기 제1상태로 변할 때와 대응하는 복합 제2이진 출력(a composite second binary output)으로서 상기 제2이진 상승 신호 표시 및 상기 제2이진 하강 신호 표시를 결합하는 결합 회로(a combining circuit)를 더 포함하는 위상 변조 무선 근거리 네트워크.