KR0152463B1 - 전압 제어형 발진기 - Google Patents

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신지 고마
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Abstract

본 발명은 소정의 주파수대 범위내의 이동 통신 장치에 사용하기에 적합한 저가의 전압 제어형 발진기에 대한 것이다.
본 발명의 전압 제어형 발진기는, 프린트 배선 기판상에 형성된 공진회로와 발진단을 포함하며, 제어 전압에 기초해서 발진단에 포함된 병렬공진회로의 공진주파수의 변화에 의해 소정의 주파수대 범위내에서 발진단의 발진주파수가 변하도록 작동한다. 병렬공진회로는, 바이어스 저항에 직렬로 접속된 스트립 라인과 스트립 라인에 병렬로 접속된 칩 커패시터를 포함한다. 스트립 라인은 저항의 인덕턴스보다 충분히 큰 인덕턴스를 가지며, 칩 커패시터는 커패시터가 스트립 라인과 함께 소정의 주파수에서 공진하도록 결정된 용량값을 갖는다.

Description

전압 제어형 발진기
제1도는 본 발명의 첫 번째 구현예에 따른 전압 제어형 발진기의 구조를 나타내는 회로도이다.
제2도는 제1도에 나타낸 병렬 공진 회로 21과 제3도에 나타낸 칩 유도자(inductor) LL의 특성을 비교한 스미스 선도(smith chart)이다.
제3도는 종래의 전압 제어형 발진기의 구조를 나타내는 회로도이다.
제4도는 제3도에 나타낸 칩 유도자 LL의 고주파 등가 회로도를 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
1 : 공진회로 2 : 발진기
Q1 : 발진용 트랜지스터(oscillation transistor)
R1∼R3 : 바이어스 저항(bias resistor)
SL : 스트립 라인(strip line) Cc : 칩 커패시터(chip capacitor)
본 발명은 수백 ㎒∼ 수 ㎓의 주파수대(周波數帶) 범위내의 이동 통신 장치에 적합한 전압 제어형 발진기(voltage control type oscillator)에 관한 것이고, 특히 프린트 배선 기판(prined wiring board)에 복수개의 부품들을 실장하여, 공진회로(resonance circuit)를 형성하며, 입력된 제어 전압에 기초해서 공진회로용 병렬공진회로의 공진 주파수를 변화시켜서, 발진단(oscillation stage)과 발진단의 발진주파수를 소정(所定)의 주파수대 범위내에서 변화시키는 전압 제어형 발진기에 관한 것이다.
제3도는 종래의 제어형 발진기의 구조를 나타내는 회로도이며, 제3도에 나타낸 바와 같은, 전압 제어형 발진기는, 예를 들면 900㎒의 주파수대이 이동 통신 장치에 사용된다. 전압 제어형 발진기는 대체적으로 제어 단자(control terminal) C ; 출력 단자(output terminal) P ; 제어 단자 C에 인가된 제어 전압 Vc에 따라 공진 주파수가 변화는 공진회로 1 ; 전기한 공진회로 1의공진 주파수에 의해 발진주파수가 결정되는 발진단 12 ; 전기한 발진단 12로부터 출력된 신호를 증폭시키고 부하변동(負荷變動 ; load variation)에 의해 발진단 12의 발진주파수 변동을 방지하는 완충단(buffer stage) 3 ; 및 출력 단자 P에 접속된 다음의 단 회로(stage circuit)와 정합(整合)하고, 고조파(高調波 ; higher harmonic)를 억제하는 출력정합단(output matching stage) 4를 포함한다. 제3도에 나타낸 전압 제어형 발진기의 각부는, 알루미나등으로 만든 프린트 배선 기판위에 복수개의 부품(이하에서 설명 함)들을 실장함으로써 형성되어진다.
공진 회로 1은 결합 커패시터(coupling capacitor) C1 ; 가역 용량 다이오드(variable capacitance diode) VD ; 공진용 유도자(resonance inductor) L1 ; 및 공진용 커패시터 C2를 포함한다. 제어 단자 C에 인가된 제어 전압 Vc는 쵸크 코일(choke coil) L2를 매개로하여 가역 용량 다이오드 VD에 작용한다. 제어 단자 C는 고주파 바이패스(bypass) 커패시터 C3에 의해 고주파 모드(mode)로 접지되어 있다.
콜피츠(colpitts) 발진단 12는 능동소자(active element)인 발진용 트랜지스터 Q1 ; 바이어스 저항(bias resistor) R1∼R3 ; 커패시터(capacitor) C4와 C5 ; 고주파 바이패스 커패시터 C6 ; 및 전압 전원(voltage supply) VB와 바이어스 저항 R3 사이에 직렬로 접속된 칩 유도자(chip inductor) LL을 포함한다. 발진단 12는 결합 커패시터 C7을 통해 공진회로 1과 접속되어 있다. 또한, 바이어스 저항 R3는, 발진용 트랜지스터 Q1의 전류출력단자(current outputting terminal)로서 작용하는 이미터(emitter)의 직류 바이어스를 규정(規定)한다. 칩 유도자 LL은 900㎒ 주파수대 범위내의 바이어스 저항 R3보다 충분히 큰 임피던스(impedance)를 나타내는 인덕턴스(inductance, 예를들면 수십 nH∼수 μH)를 갖는다.
공진 회로 1의 Q(반응회로의 양호도(quality), 회로의 전체저항에 대한 리액턴스의 비로 주어짐)는 공진회로 1에 부하되는 발진용 트랜지스터 Q1의 이미터의 임피던스에 의해 최대한 영향을 받아, 이미터의 임피던스가 증가할수록 공진회로 1의 Q의 열화(劣化 ; deterioratation)는 감소된다. 고주파수에서, 칩 유도자 LL의 임피던스는 높아져서 발진용 트랜지스터 Q1의 이미터의 임피던스도 증가한다. 따라서, 공진회로 1의 부하는 커지고, 공진회로 1의 Q의 열화는 감소되어져서 전압 제어형 발진기의 C/N(반송파(carrier) 대 잡음(noise) 비)특성이 향상된다.
발진단 12는 결합 커패시터 C8을 매개로, 2개의 직렬 접속된 바이어스 저항 R4와 R5 사이의 절점(node)에서, 완충단 3과 완충 트랜지스터 Q2의 게이트(gate)에 접속되어있다. 바이어스 저항은 구동용 전원 단자(驅動用電源端子 ; driving power supply terminal) B와 접지(ground)사이에 직렬로 접속되있다. 완충용 트랜지스터 Q2의 이미터 또한 접지에 접속되어있다.
출력정합단 4는 쵸크 코일 L3 ; 결합 커패시터 C10 ; 고주파 바이패스 커패시터 C11 ; 및 출력 단자 P를 포함한다. 또한, 발진용 트랜지스터 Q1과 완충용 트랜지스터 Q2의 구동용 전원 VB가 인가된 구동용 전원단자 B는 고주파 바이패스 커패시터 C12에 의해 고주파 모드에 접지시킨다.
제어 전압 Vc의 값에 비례하여 공진회로 1을 구성하는 가변 용량 다이오드 VD의 용량값을 변화시켜서, 공진회로 1의 공진주파수를 변화시키고, 이 변화된 공진주파수에서 발진단 12를 발진시켜 출력단자 P로 출력신호를 출력한다.
그런데, 전압 제어형 발진기의 C/N 특성을 향상시키기 위해서는, 소정의 주파수대 범위내의 발진주파수에서 능동소자의 전류 출력 단자의 임피던스를 무한대가 되게 하는 것이 이상적이다. 이것을 실현하기 위해서는, 소정의 주파수대 범위내에서 칩 유도자 LL의 임피던스를 오픈 상태(open state)로 하는 것이 필요하다.
그러나, 제4도에 나타낸 바와 같이, 칩 유도자 LL은 고주파수에서 인덕턴스 L, 저항 R 및 용량 C를 포함하는 병렬공진회로에 대하여 등가회로로 나타낼 수 있다. 또한, 칩 유도자 LL에서, 인덕턴스 L의 값과 저항 R 및 용량 C의 값은 일체적으로 정해지고, 전기한 인덕턴스 L의 값이 결정되었을 경우, 저항 R과 용량 C의 값이 자동적으로 결정되어 용량 C의 값만 변화시키는 것을 불가능하게 한다. 따라서, 칩 유도자 LL에서, 병렬공진회로의 공진주파수가 소정의 주파수대로부터 크게 벗어나서, 소정의 주파수대를 사용한 주파수에서의 임피던스는 그것의 오픈 상태로부터 작게 벗어나는 경우가 많다.
따라서, 종래의 전압 제어형 발진기는, 칩 유도자 LL을 사용하는 경우, 발진기의 C/N 특성의 향상 정도가 작은 첫번째 문제점을 가지고 있다. 또한, 종래의 전압 제어형 발진기는, 비교적 비싼 칩 유도자 LL를 사용하기 때문에 발진기를 고가로 만드는 두 번째 문제점을 가지고 있다.
전기한 첫번째 문제점을 해결하기 위해서, 칩 유도자 LL을 병렬로 칩 커패시터에 접속시키고, 칩 유도자 LL과 칩 커패시터의 접속에 의해 공진주파수를 소정의 주파수대와 일치하도록 고려하여야 한다. 이 경우에, 그러나, 부품의 수가 증가해서 전압 제어형 발진기가 대형화되는 다른 문제점을 야기시킨다.
따라서, 전기한 기술적 문제를 해결하기 위한 본 발명의 목적은 C/N 특성을 향상시키면서, 저렴한 제어형 발진기를 제공하는 것이다.
본 발명에 따르면, 프린트 배선 기판 위에 복수개의 부품들을 실장시켜서 형성한 공진회로와 발진단을 포함하고, 회로에 입력된 제어 전압에 기초해서 공진회로의 병렬 공진회로의 공진주파수를 변화시켜서, 발진단의 발진주파수가 소정의 주파수대 범위내에서 변화하도록 작동하는 전압 제어형 발진기를 제공한다. 또한, 전압 제어형 발진기의 발진단은, 병렬공진회로의 전력 손실을 보상하도록 조절된 능동소자 ; 능동소자의 전류 출력 단자의 직류 바이어스를 규정하는 바이어스 저항 ; 바이어스 저항과 직렬로 접속되고, 기판과 프린트 배선을 포함하며, 소정의 주파수대 범위내에서 바이어스 저항보다 큰 인덕턴스를 갖는 스트립 라인(strip line); 및 스트립 라인에 병렬로 접속되고 스트립 라인과 함께 소정의 주파수에서 공진하도록 결정된 용량값을 갖는 칩 커패시터를 포함한다.
그리고, 본 발명에 따르면, 발진단의 스트립 라인은 바이어스 저항과 직렬로 접속되고, 기판과 프린트 배선에 의해 형성된다. 스트립 라인은 바이어스 저항의 임피던스보다 큰 임피던스를 갖는다. 칩 커패시터는 스트립 라인과 병렬로 접속되고, 스트립 라인과 함께 소정의 주파수에서 공진하도록 결정된 용량값을 갖는다. 따라서, 칩 유도자의 경우에, 스트립 라인과 칩 커패시터를 포함하는 병렬공진회로를 형성한다.
전기한 병렬공진회로는, 회로의 인덕턴스와 용량을 개별적으로 변경할 수 있는 이점이 있고, 스트립 라인의 길이와 칩 커패시터의 용량을 조절해서 스트립 라인과 칩 커패시터의 공진주파수를 쉽게 소정의 주파수에 일치시켜, 소정의 주파수에서 임피던스를 최대로 하는 것이 가능하다. 따라서, 스트립 라인과 칩 커패시터의 임피던스를 오픈 상태에 근접시키고, 전압 제어형 발진기의 C/N 특성을 향상시키는 것이 가능하다. 또한, 스트립 라인이 기판과 프린트 배선에 의해 형성되기 때문에, 스트립 라인의 가격은 0으로 줄어들 수 있고, 칩 커패시터의 가격도 칩 유도자의1/10 이하로 줄어들 수 있다. 따라서, 전압 제어형 발진기를 저가(低價)로 구성할 수 있다.
이하, 도면을 참조하여 본 발명의 구현예를 보다 상세하게 설명한다.
제1도는 본 발명의 첫번째 구현예에 따른 전압 제어형 발진기의 구조를 나타내는 회로도이고, 제3도는 종래의 전압 제어형 발진기의 구조를 나타내는 회로도이다.
도면에서 동일한 부분에는 동일 번호를 부가한다.
제1도에서, 전압 제어형 발진기는, 예를 들면, 900㎒ 주파수대의 이동 통신 장치에 사용된다. 전압 제어형 발진기는, 대체적으로 제어 단자 C ; 출력 단자 P ; 제어 단자 C에 인가된 제어 전압 Vc에 따라 공진주파수가 변하는 공진회로 1 ; 전기한 공진회로 1의 공진주파수에 의해 발진주파수가 결정되는 발진단 2 ; 전기한 발진단 2로부터 출력되는 신호를 증폭시키고, 부하변동에 의해 발진단 2의 발진주파수 변동을 방지하는 완충단(buffer stage) 3 ; 및 출력 단자 P에 접속된 다음의 단 회로와 정합(整合)하고, 고주파를 억제하는 출력정합단(output matching stage) 4를 포함한다. 전압 제어형 발진기의 각부는, 알루미나등으로 만든 프린트 배선 기판(나타내지 않음)위에 복수개의 부품(이하에서 설명 함)들을 실장함으로써 형성되어진다.
본 구현예에서, 공진 회로 1, 완충단 3 및 출력 정합 단 4는, 제3도에 나타낸 종래의 전압 제어용 발진기와 동일한 방법으로 구성되므로, 이에 대한 설명은 생략한다. 또한, 공진 회로 1, 완충단 3 및 출력정합단 4의 회로 구성은, 동일한 기능을 갖기만 하면 다른 회로의 소자로 대체할 수 있고, 완충단 3과 출력정합단 4는 생략할 수 있다.
본 구현예의 콜피스 발진단 2는, 능동소자인 발진용 트랜지스터 Q1 ; 바이어스 저항 R1∼R3 ; 커패시터 C4와 C5 ; 고주파 바이패스 커패시터 C6 ; 바이어스 저항 C3에 직렬로 접속된 스트립 라인(strip line) SL ; 및 스트립 라인 SL과 병렬로 접속된 칩 커패시터 Cc를 포함한다. 발진단 2는 결합 커패시터 C7을 매개로하여 공진회로 1과 접속되어 있다. 또한, 바이어스 저항 R3는 발진용 트랜지스터 Q1의 전류 출력 단자로 작용하는 이미터(emitter)의 직류 바이어스를 규정(規定)한다.
제3도의 칩 유도자 LL과 같은, 스트립 라인 SL과 칩 커패시터 Cc는 제4도의 등가회로로 나타낸 병렬공진회로 21로 형성한다. 본 구현예에서는 병렬공진회로 21이 바이어스 저항 R3와 접지(接地)사이에 부가되지만, 바이어스 저항 R3는 병렬공진회로 21로 대체될 수 있고, 병렬공진회로 21은 발진용 트랜지스터 Q1의 전류 출력 단자로 작용하는 이미터와 바이어스 저항 R3 사이에 부가될 수 있다.
스트립 라인 SL이 프린트 배선 기판상에 형성되고, 900㎒대 범위내에서 바이어스 저항 R3보다 충분히 큰 인덕턴스(예를들면, 66nH)를 갖는다. 그런데 스트립 라인 SL은 사행(蛇行)형태나 직선형태 등의 임의의 형태로 형성될 수 있다. 또한, 병렬공진회로 21은, 네트워크 아날라이저(network analyzer)를 사용해서, 900㎒대의 범위내에서 교류 모드(mode)로 개방되도록, 스트립 라인 SL의 길이(예를들면, 15㎜)와 칩 커패시터 Cc의 용량 값(예를들면, 3pF)을 결정해서 형성한다. 따라서, 병렬공진회로 21은 900㎒대 범위내에서 공진한다.
스트립 라인 SL과 칩 커패시터 Cc를 포함하는 병렬공진회로 21을 사용한 본 발명의 전압 제어용 발진기의 C/N 특성을 25㎑의 이조주파수(離調周波數 ; detuning frequency)와 1㎑의 주파수대 조건하에서 실험을 통해 측정한 결과, 85dBc의 측정값을 얻었다. 또한, 병렬공진회로 21을 발진기로부터 제거한 동일 발진기의 C/N 특성을 동일한 조건에서 실험을 통해 측정한 결과 82dBc의 측정값을 얻었다. 따라서, 이 결과는 병렬공진회로 21이 설치된 발진기의 C/N 특성이 병렬공진회로가 없는 발진기보다 3dBc 향상된다는 것을 나타낸다.
한편, 병렬공진회로 21 대신에 칩 유도자 LL(인덕턴스 값 ; 100nH∼10μH)를 사용한 전압 제어용 발진기의 C/N 특성을 실험한 경우, 발진기의 C/N 특성은 최고 84dBc로 종래의 최고값보다 2dBc 향상되게 나타난다. 전기한 실험에서 사용한 칩 유도자 LL은 소형이며 저가(低價)인 적층(積層)형(인덕턴스의 값 ; 47nH∼5.6μH)이다. 다음의 표는 제2도의 스미스 선도에서 α1∼α7과 관련된 값이다.
Q값은 900 ㎒대에서 20정도로 낮아 개방점에 도달하지 못하고, 이것은 발진기의 C/N 특성의 향상 정도가 매우 작다는 것을 나타낸다. 따라서, C/N 특성을 2dBc 향상시키기 위해서는, 고가(高價)의 대형 유도자(큰 Q값을 가짐)를 사용해야 한다.
결과적으로, 칩 유도자 LL를 사용하는 대신에, 스트립 라인 SL가 칩 커패시터 Cc를 함께 포함하는 병렬공진회로 21를 사용해서, 회로의 임피던스를 개방점(open point)에 근접시키고, 회로의 C/N 특성의 향상 정도를 증가시키는 것은 쉽다. 또한, 종래의 전압 제어용 발진기는 고가 칩 유도자 LL 하나를 사용한 반면에, 본 발명의 발진기는 단지 저가의 칩 커패시터 Cc 하나를 사용함으로써 발진기의 제조 비용을 감소시킬 수 있다.
또한, 본 발명의 병렬공진회로 21은 스트립 라인 SL과 칩 커패시터 Cc를 포함하기 때문에, 다양한 주파수대 내에서 발진기의 C/N 특성이 최대 한도로 향상되도록 스트립 라인 SL의 길이와 칩 커패시터 Cc의 용량을 조절할 수 있어서, 설계 유연도(flexibillty)를 증가시킬 수 있다. 전기한 조절은 병렬공진회로(스트립 라인 SL과 칩 커패시터 Cc를 포함하는)의 공진주파수가 전압 제어용 발진기의 발진주파수와 동일할 때 C/N 특성이 가장 향상되기 때문에, 스트립 라인 SL의 길이를 전압 제어용 발진기의 발진주파수 이하의 주파수에서 자기 공진(self resonate)을 하지 못하는 스트립 라인의 길이와 동일하게 조절하는 단순한 방식으로 행해진다. 이득(gain)이 피크에 이는 고주파수에서, 스트립 라인 SL이 부동 용량(floating capacitance)을 가지고 있기 때문에, 스트립 라인 SL은 소정의 주파수에서 자기공진한다. 이것은 스트립 라인 SL이 더 길고 더 얇은 경우 저주파수에서 발생한다. 고주파수의 경우, 자기공진점을 낮게 하기 위해서 병렬로 커패시터 Cc를 첨가하여 공진주파수를 전압 제어용 발진기의 발진주파수로 조절될 수 있다. 그러나, 이득이 다른 피크에 있는 저주파수의 경우, 공진주파수는 스트립 라인 SL을 변화시키는 방법에 의해서만 조절될 수 있다. 따라서, 일반적으로 이득이 피크에 있는 고주파수에서 특성을 갖는 스트립 라인 SL이 형성된다. 스트립 라인 SL의 폭과 길이는 컴퓨터 시뮬레이션 등을 사용하여 결정할 수 있다. 마찬가지로, 칩 커패시터 Cc의 용량은 컴퓨터 시뮬레이션이나 전압 제어용 발진기의 C/N 특성이 가장 향상된 점을 찾는 것에 의해 선택될 수 있다. 또한, 보통 다양한 주파수대 범위내에서 프린트 배선 기판을 공통으로 사용하는 것이 가능하다.
본 구현예에서, 스트립 라인 SL의 길이는 15㎜, 인덕턴스 66nH, 칩 커패시터 Cc의 용량 값은 3pH로 설명되었지만, 스트립 라인 SL의 길이와 인덕턴스는 다른 값을 가질 수 있고, 칩 커패시터 Cc의 용량 값은 스트립 라인 SL의 상기 다른 값에 기초해서 결정될 수 있다.
또한, 본 구현예에서, 발진용 트랜지스터 Q1이 능동소자로서 사용되지만, 그것을 대신해서 전계효과트랜지스터(field effect transistor ; FET)를 사용할 수 있다. FET를 사용했을 경우에, FET의 소스(source)는 전류출력단자이다.
바림작한 구현예를 들어 본 발명을 상세히 설명하였지만, 본 발명에 따른 전압 제어용 발진기는 다음과 같은 다양한 장점을 가지고 있다는 것이 이해되어야만 한다. 즉, 스트립 라인의 인덕턴스와 칩 커패시터의 용량은 개별적으로 조절할 수 있고, 스트립 라인의 길이와 칩 커패시터의 용량을 조절함으로써 스트립 라인과 칩 커패시터의 공진주파수를 소정의 주파수와 쉽게 일치시킬 수 있다. 또한, 소정의 주파수에서 임피던스를 최대로 해서, 스트립 라인과 칩 커패시터의 임피던스를 오픈 상태에 근접시키고 전압 제어형 발진기의 C/N 특성을 향상시키는 것이 가능하다. 또한, 스트립 라인을 프린트 배선 기판상에 형성했기 때문에, 스트립 라인의 비용이 0으로 줄어들고, 칩 커패시터의 비용은 칩 유도자 비용의 1/10이하로 줄어들어서, 전압 제어형 발진기를 저가(低價)로 구성하는 것이 가능하다.
이상에서, 구체적인 구현예를 들어 본 발명을 설명하였지만, 이는 예시나 설명을 위한 것일 뿐으로서, 본 발며의 범위를 한정시키는 것이 아니며, 본 발명은 특허청구의 범위에 의해서만 한정되고, 특허청구의 범위란에 기재된 바와 같은 본 발명의 요지나 범위에서 벗어나지 않는한 다양한 변경, 수정 및 첨가까지도 본 발명으로 인정되어야만 한다.

Claims (17)

  1. 전압 제어형 발진기에 있어서, 병렬공진회로를 포함한 공진회로(resonance circuit) ; 및 입력된 제어 전압에 기초해서 전기한 공진회로의 병렬공진회로의 공진주파수를 변화시켜 발진주파수를 소정의 주파수대 범위내에서 변화시키는 발진단을 포함하며, 전기한 발진단은 ; 전류출력단자를 갖고있으며, 전기한 병렬공진회로의 전력 손실을 보상하도록 조절되어진 능동소자 ; 전기한 능동소자의 전류 출력 단자의 직류 바이어스를 규정하는 바이어스 저항 ; 전기한 바이어스 저항과 직렬로 접속되고, 소정의 자파수대 범위내에서 전기한 바이어스 저항보다 큰 인덕턴스를 갖는 스트립 라인 ; 및 전기한 스트립 라인과 병렬로 접속되고, 전기한 스트립 라인과 함께 소정의 주파수에서 전기한 칩 커패시터가 공진하도록 용량값이 결정되는 칩 커패시터 ;를 포함함을 특징으로 하는 전압 제어형 발진기.
  2. 제1항에 있어서, 전기한 발진단이 배선을 갖는 프린트 배선 기판상에 형성되고, 전기한 배선 중의 어느 하나가 스트립 라인임을 특징으로 하는 전압 제어형 발진기.
  3. 제1항에 있어서, 전기한 스트립 라인이 900㎒대에서 약 66 nH의 인덕턴스를 가짐을 특징으로 하는 전압 제어형 발진기.
  4. 제1항에 있어서, 전기한 스트립 라인과 전기한 칩 커패시터가 바이어스 저항과 접지사이에 인가됨을 특징으로 하는 전압 제어형 발진기.
  5. 제1항에 있어서, 전기한 스트립 라인과 전기한 칩 커패시터가 전기한 능동소자와 바이어스 저항사이에 인가됨을 특징으로 하는 전압 제어형 발진기.
  6. 제1항에 있어서, 전기한 능동소자가 트랜지스터임을 특징으로 하는 전압 제어형 발진기.
  7. 제1항에 있어서, 전기한 스트립 라인이 사행(蛇行)형태, 직선형태, 및 사행과 직선의 결합형태 중에서 어느 한 형태임을 특징으로 하는 전압 제어형 발진기.
  8. 제1항에 있어서, 전기한 스트립 라인이, 15㎜의 길이, 66nH의 인덕턴스를 가지며, 전기한 칩 커패시터가 3pF의 용량값을 가짐을 특징으로 하는 전압 제어형 발진기.
  9. 제1항에 있어서, 전기한 스트립 라인과 전기한 칩 커패시터가 병렬공진회로를 형성하고, 스트립 라인의 길이와 칩 커패시터의 용량이 전기한 공진회로가 전기한 소정의 주파수대 범위내에서 교류 모드로 개방되도록 결정됨을 특징으로 하는 전압 제어형 발진기.
  10. 제1항에 있어서, 전기한 소정의 주파수대의 범위가 900㎒ 주파수대임을 특징으로 하는 전압 제어형 발진기.
  11. 제1항에 있어서, 전기한 공진회로의 공진주파수가 제어 단자에 인가된 제어 전압에 따라 변하는 것을 특징으로 하는 전압 제어형 발진기.
  12. 제1항에 있어서, 전기한 발진단이 콜피츠 발진기임을 특징으로 하는 전압 제어형 발진기.
  13. 제1항에 있어서, 전기한 발진단이 고주파 바이패스 커패시터를 더 포함함을 특징으로 하는 전압 제어형 발진기.
  14. 제1항에 있어서, 전기한 발진단이 결합 커패시터를 매개로하여 공진회로에 접속됨을 특징으로 하는 전압 제어형 발진기.
  15. 제1항에 있어서, 전기한 공진회로가 결합 커패시터, 가역 용량 다이오드, 공진 유도자 및 공진 커패시터를 포함함을 특징으로 하는 전압 제어형 발진기.
  16. 제1항에 있어서, 전기한 발진단으로부터 출력된 신호를 증폭하고, 부하변동에 의해 발진단의 발진주파수의 변동을 방지하는 완충단을 더 포함함을 특징으로 하는 전압 제어형 발진기.
  17. 제1항에 있어서, 전기한 출력 단자에 접속된 다음의 단 회로와 정합(整合)하고, 고주파를 억제하는 출력정합단을 더 포함함을 특징으로 하는 전압 제어형 발진기.
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