KR0149468B1 - A method for forming a semiconductor device - Google Patents
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Abstract
본 발명은 기판위에 하부 배선층을 형성하는 공정과, 상기 하부 배선층을 전체적으로 피복할 수 있도록 소스로서 질소를 포함하는 유기실리콘 화합물을 사용하는 플라즈마 CVD 방법에 의해 상기 하부 배선층 상부에 제1절연막을 형성하는 공정과, TEOS-O3계를 사용한 상압 CVD 방법에 의해 상기 제1절연막 상부에 제2절연막을 형성하는 공정과, 이어서 유기 실라놀 글래스를 코팅한 후 열처리하여 경화시키는 공정과, 상기 제2절연막을 에치-백 시킨 후 플라즈마 CVD 방법에 의해 평활화 된 제3절연막을 형성하는 공정으로 이루어진다.The present invention provides a method of forming a lower insulating layer on a substrate, and forming a first insulating layer on the lower wiring layer by a plasma CVD method using an organosilicon compound containing nitrogen as a source to cover the lower wiring layer as a whole. Forming a second insulating film on the first insulating film by an atmospheric pressure CVD method using a TEOS-O 3 system, followed by coating and organizing an organic silanol glass, followed by heat treatment to harden the second insulating film. After etch-back to form a third insulating film smoothed by the plasma CVD method.
본 발명에 의하면, TEOS-O3계를 사용한 상압 CVD 방법에 의해 수분함량이 적고 고밀도의 절연막을 형성할 수 있다.According to the present invention, an insulating film having a low moisture content and a high density can be formed by an atmospheric pressure CVD method using a TEOS-O 3 system.
Description
제1도는 본 발명에 따른 반도체 장치의 제조방법의 실시예를 설명하는 도면.1 is a view for explaining an embodiment of a method for manufacturing a semiconductor device according to the present invention.
제2(a)도, 제2(b)도 및 제2(c)도는 본 발명에 따른 반도체 장치의 제조방법의 따른 실시예를 설명하는 도면.2 (a), 2 (b) and 2 (c) are views for explaining an embodiment of a method for manufacturing a semiconductor device according to the present invention.
제3도는 본 발명에 따른 반도체 장치의 제조방법의 또 다른 실시예를 설명하는 도면.3 is a view for explaining another embodiment of the method for manufacturing a semiconductor device according to the present invention.
제4(a)도와 제4(b)도는 배선을 구비한 종래기술의 반도체 장치의 요부의 단면도.4 (a) and 4 (b) are cross-sectional views of essential parts of a semiconductor device of the prior art having wiring.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 하부배선층 1a : Al-Si-Cu 합금층1: lower wiring layer 1a: Al-Si-Cu alloy layer
1b : TiW 또는 WSi 합금층 2 : 제1절연막1b: TiW or WSi alloy layer 2: first insulating film
3 : 제2절연막 4 : 유기 실라놀계 글래스3: second insulating film 4: organic silanol glass
5 : 제3절연막 6 : 관통홀5: third insulating film 6: through hole
7 : 하부배선층 8 : 플러그7: lower wiring layer 8: plug
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 특히 배선층을 구비한 반도체 기판의 평탄하지 않은 표면을 평탄화하기 위해 층간 절연막을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming an interlayer insulating film to planarize an uneven surface of a semiconductor substrate having a wiring layer.
반도체 소자의 고밀도화 및 고집적화를 이루기 위하여, 층간 절연막을 매개로 하여 배선층을 3차원적으로 적층하는 기술이 중요하다. 특히, 논리 시스템의 ULSI에는 3층 이상의 Al 배선이 적층된 배선층 구조를 필요로 한다. 배선을 3차원화하는 경우에 반도체 기판의 표면에 생기는 단차가 증대하므로, 그 단차의 생성을 제어하고 그 표면을 피복함으로써 평탄화하는 기술이 요구된다.In order to achieve high density and high integration of semiconductor devices, a technique of three-dimensional stacking of wiring layers via an interlayer insulating film is important. In particular, ULSI of a logic system requires a wiring layer structure in which three or more Al wirings are stacked. In the case where the wiring is three-dimensional, the level difference generated on the surface of the semiconductor substrate is increased. Therefore, a technique for controlling the generation of the level level and covering the surface is required to planarize.
Al 배선, Al 합금배선 또는, 배선을 구비하는 고융점 도체가 장벽금속으로서 적층되는 배선구조를 가지는 반도체 장치 내에 층간 절연막을 형성하는 방법으로서, TEOS(Tetra-ethoxysilan)-O3(ozone)계를 사용한 상압 CVD 방법이 좋은 장치에 사용되는 층간 절연막의 평탄화하기 위한 매우 유용한 방법으로 검토되고 있다. 왜냐하면, 저온에서의 막형성과 기판의 표면을 피복함으로써 뛰어난 평탄화를 실현히시키기 때문이다.A method for forming an interlayer insulating film in a semiconductor device having a wiring structure in which Al wiring, Al alloy wiring, or a high melting point conductor having wiring is stacked as a barrier metal, is a TEOS (Tetra-ethoxysilan) -O 3 (ozone) system. The atmospheric pressure CVD method used is considered as a very useful method for planarization of the interlayer insulating film used in a good apparatus. This is because excellent planarization can be realized by forming the film at a low temperature and coating the surface of the substrate.
그러나, Al-Si-Cu 합금(1a)과 TiW 합금(또는 WSi 합금)(1b)으로 형성된 금속적층구조의 하부배선층(1)을 하부배선층(1) 아래에 제공된 BPSG(Boron-doped Phospho Silicate Glass)(도시되지 않음)와 함께 이용하는 경우에, TEOS-O3계를 사용한 상압 CVD 방법으로 절연막(9)이 하부배선층(1) 위에 증착될 때에도 표면이 충분히 평탄화되지 못하는 문제점이 있었다. 왜냐하면, CVD막(9)의 성막속도는 제4(a)도에 도시된 바와 같이, TiW 합금(또는 WSi 합금)(1b) 위와 BPSG막 위에서 서로 상이하기 때문이다. 이 문제점을 극복하기 위하여, 일특개평 4-56323호와 일특개평 4-84424호에 제4(b)도에 도시된 바와 같이, TEOS-O3계를 이용한 상압 CVD법을 이용하여 절연막(9)을 형성하기 전에 플라즈마 TEOS법으로 절연막(10)을 형성하는 방법이 개시되어 있다. 또한, 제4(a)도와 제4(b)도는 배선층을 가지는 종래의 반도체 장치의 요부 단면도이다.However, a BPSG (Boron-doped Phospho Silicate Glass) provided with a lower wiring layer (1) of a metal laminated structure formed of an Al-Si-Cu alloy (1a) and a TiW alloy (or WSi alloy) (1b) provided under the lower wiring layer (1). (Not shown), there is a problem that the surface is not sufficiently flattened even when the insulating film 9 is deposited on the lower wiring layer 1 by the atmospheric pressure CVD method using the TEOS-O 3 system. This is because the deposition rate of the CVD film 9 is different from each other on the TiW alloy (or WSi alloy) 1b and on the BPSG film as shown in FIG. 4 (a). In order to overcome this problem, as shown in FIG. 4 (b) in Japanese Patent Application Laid-Open Nos. 4-56323 and 4-84424, an insulating film 9 using an atmospheric pressure CVD method using a TEOS-O 3 system is used. A method of forming the insulating film 10 by the plasma TEOS method is disclosed before forming the film. 4 (a) and 4 (b) are cross-sectional views of principal parts of a conventional semiconductor device having a wiring layer.
그러나, 그렇게 얻은 절연막(9)이 많은 양의 수분을 함유한다는 것이 알려져 있다. 그 막에 함유된 수분은 금속간의 접촉과 트랜지스터 특성에 역영향을 미쳐 소자의 수율과 신뢰도를 떨어뜨린다.However, it is known that the insulating film 9 thus obtained contains a large amount of water. The moisture contained in the film adversely affects the contact between the metals and the transistor characteristics, resulting in poor yield and reliability of the device.
본 발명은 소스로서 질소를 함유한 유기 실리콘 화합물을 사용한 플라즈마 CVD 방법에 의해, 배선층을 갖는 반도체 기판 위에 산화막인 제1절연막을 증착하여 상기 반도체 기판의 전표면을 피복하는 공정 및 TEOS-O3계를 사용한 상압 CVD 방법에 의해, 산화막인 제2절연막을 증착하여 상기 제1절연막의 표면을 피복하는 공정으로 이루어지는 반도체 장치의 제조방법을 제공한다.The present invention relates to a process of coating an entire surface of a semiconductor substrate by depositing a first insulating film, which is an oxide film, on a semiconductor substrate having a wiring layer by a plasma CVD method using an organic silicon compound containing nitrogen as a source and a TEOS-O 3 system. A method of manufacturing a semiconductor device, comprising the step of depositing a second insulating film, which is an oxide film, and covering the surface of the first insulating film, by an atmospheric pressure CVD method.
본 발명의 목적은 수분의 함량을 줄이고 막의 농도를 높인 제2절연감을 형성함으로써 반도체 기판의 평탄하지 않은 표면을 평탄화하는 층간 절연막을 형성하는 방법을 제공하는 데에 있다.It is an object of the present invention to provide a method of forming an interlayer insulating film for flattening an uneven surface of a semiconductor substrate by forming a second insulating film having a reduced moisture content and a higher film concentration.
다음과 같은 실시예에 기초하여 본 발명을 상세히 설명한다. 그런데, 이는 본 발명의 범위를 제한하기 위함이 아님을 밝혀둔다.The present invention will be described in detail based on the following examples. However, this is not intended to limit the scope of the present invention.
제1도는 본 발명에 따른 반도체 장치의 제조방법의 실시예를 설명하는 도면이고, 제2(a)도, 제2(b)도 및 제2(c)도는 본 발명에 따른 반도체 장치의 제조방법의 다른 실시예를 설명하는 도면이며, 제3도는 본 발명에 따른 반도체 장치의 제조방법의 또 다른 실시예를 설명하는 도면이다. 그리고, 제4(a)도와 제4(b)도는 배선을 구비한 종래기술의 반도체 장치의 요부의 단면도이다.1 is a view for explaining an embodiment of a method for manufacturing a semiconductor device according to the present invention, and FIGS. 2A, 2B, and 2C are a method for manufacturing a semiconductor device according to the present invention. 3 is a view for explaining another embodiment of the method for manufacturing a semiconductor device according to the present invention. 4 (a) and 4 (b) are cross-sectional views of principal parts of a semiconductor device of the prior art provided with wiring.
제1도는 도시된 바와 같이, 반도체 기판(도시되지 않음)상에는 하부배선층(1), 예를 들어, TiW 합금(또는 TiN 합금)(1b)이 반도체 기판(도시되지 않음) 상의 Al-Si-Cu 합금(1a) 위에 형성되어 있다. 이 도면에 나타난 바와 같이 기판은 평탄하지 않은 표면을 가진다.As shown in FIG. 1, a lower wiring layer 1, for example, a TiW alloy (or TiN alloy) 1b, is disposed on a semiconductor substrate (not shown) on the semiconductor substrate (not shown). It is formed on the alloy 1a. As shown in this figure, the substrate has an uneven surface.
산화될 수도 있는 어떤 금속이라도 하부배선층(1)으로서 사용될 수도 있다. 예를 들어, 적층구조를 가지는 배선층은 하부배선층(1)으로서 사용된다. 또한, Al, Al 합금 또는 고융점 도전체도 역시 배선층으로서 사용될 수도 있다.Any metal that may be oxidized may be used as the lower wiring layer 1. For example, a wiring layer having a laminated structure is used as the lower wiring layer 1. In addition, Al, Al alloys or high melting point conductors may also be used as the wiring layer.
평탄하지 않은 표면을 평탄화하기 위하여, 제1절연막(2)은 하부배선층(1) 위에 소스로서 질소를 포함하는 유기 실리콘 화합물을 사용한 플라즈마 CVD 방법으로써 다음 조건하에서 증착된다 : O2가스의 유량이 약 500~1000SCCM으로 바람직하게는 600 SCCM이며; 질소를 포함하는 유기 실란 화합물(캐리어 가스 : He)의 유량이 약 400~800SCCM으로 바람직하게는 800SCCM이며; 압력은 5~15Torr로 바람직하게는 약 9.0Torr이며; 기판(도시되지 않음)의 온도는 예를들어, Si 기판인 경우 390~410℃로 바람직하게는 400℃이며; 전력은 150~500W, 바람직하게는 450W이다.In order to planarize the uneven surface, the first insulating film (2) by the plasma CVD method using an organic silicon compound containing a nitrogen as a source on the lower wiring layer (1) is deposited under the following conditions: the flow rate of O 2 gas of about 500 to 1000 SCCM, preferably 600 SCCM; The flow rate of the organosilane compound (carrier gas: He) containing nitrogen is about 400 to 800 SCCM, preferably 800 SCCM; The pressure is 5-15 Torr, preferably about 9.0 Torr; The temperature of the substrate (not shown) is, for example, 390 to 410 ° C., preferably 400 ° C. for the Si substrate; The power is 150 to 500W, preferably 450W.
본 발명에서 사용된 질소를 포함하는 유기 실란 화합물은 그 화학구조가 질소-실란(N-Si) 결합이며, 증기압은 45℃~70℃로서 TEOS와 유사하며, 상온에서 액체의 형태로 존재한다. 예를 들어, 헥사메틸디실라젠(hexamethyldisilazane)이 사용된다. 이 때, 제1절연막은 질소를 포함하는 유기 화합물로써 헥사메틸디실라젠을 사용한 경우에 이하의 반응에 의해 형성된다.The organic silane compound containing nitrogen used in the present invention has a chemical structure of nitrogen-silane (N-Si) bond, and the vapor pressure is 45 ° C. to 70 ° C., similar to TEOS, and is present in liquid form at room temperature. For example, hexamethyldisilazane is used. At this time, the first insulating film is formed by the following reaction when hexamethyldisilazene is used as the organic compound containing nitrogen.
이 반응식과 같이 제1절연막은 전체에 질소원자를 함유한다. 따라서, 제1절연막은 표면이 질화되어 있지 않고 상기 반응식과 같이 전체가 질화되어 있다. 또한, N,O-비스(트리메틸실릴)아세토아미드(O-bis(trimethylsilyl)acetoamide), 헵타메틸디실라젠(heptamethyldisilazane), 1,1,3,3,5,5,7,7-옥타메틸사이클로테트라실라젠(octamethylcyclotetrasilazane) 또는 디에틸아미노트리메틸실란(diethylaminotrimethylsilane) 등이 본 발명의 유기 실란 화합물에 적용 가능하다.As shown in this scheme, the first insulating film contains nitrogen atoms in its entirety. Therefore, the entire surface of the first insulating film is not nitrided but is nitrided as in the above reaction formula. Also, N, O-bis (trimethylsilyl) acetoamide (O-bis (trimethylsilyl) acetoamide), heptamethyldisilazane, 1,1,3,3,5,5,7,7-octamethyl Cyclotetrasilazane (octamethylcyclotetrasilazane) or diethylaminotrimethylsilane can be applied to the organosilane compound of the present invention.
이렇게 형성된 제1절연막(2)의 표면은 질화되었으며, 하부배선층(1)의 표면과 측면을 설계규칙의 단차의 높이에 따라 원하는 두께로 피복하여 보이드(void)가 발생되지 않도록 한다. 예를 들어, 약 0.35㎛의 설계규칙과 약 0.5㎛의 단차의 높이와를 갖는 경우에 제1절연막(2)의 두께는 약 1,000~2,500Å 정도이며, 약 0.5㎛의 설계규칙과 약 0.7㎛의 단차의 높이를 갖는 경우에 제1절연막(2) 두께는 약 1,000~3,000Å 정도이다.The surface of the first insulating film 2 thus formed is nitrided, and the surface and side surfaces of the lower wiring layer 1 are coated with a desired thickness according to the height of the step of the design rule so that voids are not generated. For example, in the case of having a design rule of about 0.35 μm and a step height of about 0.5 μm, the thickness of the first insulating film 2 is about 1,000 to 2500 μm, and about 0.5 μm and about 0.7 μm. The thickness of the first insulating film 2 is about 1,000 to 3,000 kPa when the height of the step is.
그리고 나서, 제2절연막(3)은 제1절연막(2) 위에 TEOS-O3계를 이용한 상압 CVD 방법에 의해 다음 조건하에서 증착된다. : 기체로서는 1.8~2.2 SLM 바람직하게는 약 2.0 SLM의 TEOS 가스(캐리어 가스 : N2)가 사용되며, 5~10 SLM 바람직하게는 약 7.5 SLM의 O2가스가 사용되고, 20~130g/cm3바람직하게는 100g/cm3의 O3가 사용되며; 기판온도는 370~430℃ 바람직하게는 약 380℃이다. 제2절연막(3)은 막에 분열(cleavage)이 발생되지 않도록 약 1㎛ 이하의 두께를 갖도록 형성된다. 제2절연막(3)의 증착에 의해, 제1절연막(2) 위의 평탄하지 않은 표면은 피복되어 충분히 평탄화된다. 그 결과, 성막시 리플로우(reflow) 형상이 얻어질 수 있는 평탄화된 제2절연막(3)은 형성될 수 있다. TEOS-O3계를 사용한 상압 CVD 방법에 의해 제2절연막을 증착하는 경우, 이하의 반응에 의해 형성된다.Then, the second insulating film 3 is deposited on the first insulating film 2 under the following conditions by an atmospheric pressure CVD method using a TEOS-O 3 system. : As a gas, a TEOS gas (carrier gas: N2) of 1.8 to 2.2 SLM, preferably about 2.0 SLM is used, and 5 to 10 SLM is preferably an O 2 gas of about 7.5 SLM, preferably 20 to 130 g / cm 3. Preferably 100 g / cm 3 of O 3 is used; Substrate temperature is 370-430 degreeC, Preferably it is about 380 degreeC. The second insulating film 3 is formed to have a thickness of about 1 μm or less so that cleavage does not occur in the film. By the deposition of the second insulating film 3, the uneven surface on the first insulating film 2 is covered and sufficiently flattened. As a result, a planarized second insulating film 3 can be formed in which a reflow shape can be obtained during film formation. When the second insulating film is deposited by the atmospheric pressure CVD method using the TEOS-O 3 system, it is formed by the following reaction.
이때, 제1절연막과 제2절연막 모두 산화막(oxide film)이고, 다만, 제1절연막은 질소원자를 포함하고 있는 산화막이며, 제2절연막은 질소원자를 포함하지 않은 산화막이다.At this time, both the first insulating film and the second insulating film are oxide films, except that the first insulating film is an oxide film containing nitrogen atoms, and the second insulating film is an oxide film not containing nitrogen atoms.
또한, 제2(a)도~제2(c)도에 도시된 바와 같이, 반도체 기판이 복합단차를 가지거나 하부층들 상에 큰 단차가 존재할 때에 제2절연막(3)은 그 위에 형성된 절연막 표면의 평탄화를 더욱 향상시키기 위해 에치백 된다.In addition, as shown in FIGS. 2 (a) to 2 (c), when the semiconductor substrate has a compound step or a large step exists on the lower layers, the second insulating film 3 is formed on the insulating film surface formed thereon. It is etched back to further improve the flattening.
먼저, 제2(a)도에 도시된 바와 같이, 소스로서 질소를 포함한 유기 실리콘 화합물을 이용한 플라즈마 CVD 방법에 의해 제1절연막(2)을 증착한 후, 제2절연막(3)은 제2절연막(3)은 제1절연막(2) 위에 TEOS-O3계를 이용한 상압 CVD 방법에 의해 증착된다. 이어서, 유기 실라놀글래스(4)와 같은 유기 수지막이 증착되고, 열처리에 의해 경화된다.First, as shown in FIG. 2 (a), after depositing the first insulating film 2 by a plasma CVD method using an organic silicon compound containing nitrogen as a source, the second insulating film 3 is a second insulating film. (3) is deposited on the first insulating film 2 by the atmospheric pressure CVD method using the TEOS-O 3 system. Next, an organic resin film such as the organic silanol glass 4 is deposited and cured by heat treatment.
제2(b)도에 도시된 바와 같이, 제2절연막(3)을 에치-백 한 후, 표면을 평탄화하기 위해 유기 소스로서 TEOS 또는 질소를 포함한 유기 실리콘 화합물을 이용한 플라즈마 CVD 방법에 의해 제3절연막(5)이 형성된다.As shown in FIG. 2 (b), after the second insulating film 3 is etched back, a third method is performed by a plasma CVD method using an organic silicon compound containing TEOS or nitrogen as an organic source to planarize the surface. The insulating film 5 is formed.
이어서, 제2(c)도에 도시된 바와 같이, 절연막들(2,5)(또는, 제2절연막(3)이 하부배선층(1) 위에 잔류하는 경우에는, 절연막(2,3,5)이 선택적으로 제거되어 관통홀(6)을 형성한다. 이어서, 상부배선층(7)이 형성되고, 이 상부배선층(7)과 하부배선층(1)은 관통홀(6)을 통하여 전기적으로 연결된다.Subsequently, as shown in FIG. 2 (c), when the insulating films 2 and 5 (or the second insulating film 3 remain on the lower wiring layer 1), the insulating films 2 and 3 and 5, respectively. This is selectively removed to form the through hole 6. Then, the upper wiring layer 7 is formed, and the upper wiring layer 7 and the lower wiring layer 1 are electrically connected through the through hole 6.
관통홀(6)이 스퍼터링 방법에 의해 형성될 수 없다면, 제3도에 도시된 바와 같이, 플러그(8)가 관통홀(6) 내에 형성되어 배선층들(1,7)을 전기적으로 접속시킬 수도 있다.If the through hole 6 cannot be formed by the sputtering method, as shown in FIG. 3, a plug 8 may be formed in the through hole 6 to electrically connect the wiring layers 1 and 7. have.
상술한 바람직한 조건을 사용한 TEOS-O3계 상압 CVD 방법에 의해 제1절연막 위에 형성되는 제2절연막의 질은 다양한 형태의 제1절연막에 대하여 평가된다. 질소를 포함하는 유기 실리콘 화합물로서 헥사메틸디실라젠(hexamethyldisilazane)이 사용된다. 그 결과가 표 1에 도시되어 있다. 표 1에 나타낸 바와 같이, 소스로서 질소를 포함한 유기 실리콘 화합물을 이용한 플라즈마 CVD 방법에 의해 제1절연막이 형성될 때에, TEOS-O3계 상압 CVD 법에 의해 형성된 제2절연막은, 실리콘 기판인 제1절연막이나 플라즈마 TEOS 방법에 의해 형성된 제1절연막 위에 제공된 것보다 수분함량이 더 적다. 역시, 제1절연막이 소스로서 질소를 포함한 유기 실리콘 화합물계 플라즈마 CVD 방법에 의해 형성된 경우에, 그 위에 형성되는 제2절연막은 다른 두 가지 경우에 비해 낮은 에칭속도를 보여준다. 이러한 데이터는 소스로서 질소를 포함한 유기 실리콘 화합물을 이용한 플라즈마 CVD 방법에 의해 형성된 제1절연막을 사용하는 경우에 막의 밀도가 증가됨을 나타내고 있으며, 이로 인해 제2절연막의 질이 많이 향상되었다. 표 1에서 막에 포함되어 있는 수분의 함량은 TDS(Thermal Desorption Spectroscopy) 방법에 의해 측정되며, 에칭속도는 1%HF를 사용한 습식에칭 후의 막의 두께로부터 산출된다.The quality of the second insulating film formed on the first insulating film by the TEOS-O 3- based atmospheric CVD method using the above-described preferred conditions is evaluated for various types of first insulating films. Hexamethyldisilazane is used as the organosilicon compound containing nitrogen. The results are shown in Table 1. As shown in Table 1, when the first insulating film is formed by the plasma CVD method using an organic silicon compound containing nitrogen as a source, the second insulating film formed by the TEOS-O 3 based atmospheric CVD method is a silicon substrate. The moisture content is lower than that provided on the first insulating film or the first insulating film formed by the plasma TEOS method. Also, when the first insulating film is formed by an organic silicon compound-based plasma CVD method containing nitrogen as a source, the second insulating film formed thereon shows a lower etching rate than the other two cases. These data indicate that the density of the film is increased when the first insulating film formed by the plasma CVD method using an organic silicon compound containing nitrogen is used as a source, which greatly improves the quality of the second insulating film. The moisture content in the film in Table 1 is measured by the Thermal Desorption Spectroscopy (TDS) method, and the etching rate is calculated from the thickness of the film after wet etching using 1% HF.
상술한 바와 같이, 본 발명에 따르면, 반도체 기판의 평탄하지 않은 표면을 평탄화하기 위하여, 제1절연막의 표면은 소스로서 질소를 포함한 유기 실리콘 화합물을 이용한 플라즈마 CVD 방법으로 형성함으로써 질화된다. 이로써 그 위에 형성된 제2절연막은 플라즈마-TEOS 방법으로 제1절연막을 형성하는 경우에 비해 더 낮은 함량의 수분을 포함하게 된다. 그 결과, 제2절연막의 밀도가 증가하여 막의 질이 개선된다. 따라서, 막에 포함된 수분에 의해 야기되는 금속간의 접촉의 열화 및 트랜지스터의 특성의 열화가 제어되고, 소자의 수율 및 신뢰도가 향상될 수 있다.As described above, according to the present invention, in order to planarize the uneven surface of the semiconductor substrate, the surface of the first insulating film is nitrided by forming by a plasma CVD method using an organic silicon compound containing nitrogen as a source. As a result, the second insulating film formed thereon contains a lower moisture content than the case of forming the first insulating film by the plasma-TEOS method. As a result, the density of the second insulating film is increased to improve the quality of the film. Thus, deterioration of contact between metals and deterioration of characteristics of the transistor caused by moisture contained in the film can be controlled, and the yield and reliability of the device can be improved.
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