KR100272661B1 - Method of fabricating inter isolation film of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing an interlayer dielectric of a semiconductor device is provided to prevent a field inversion phenomenon and to improve an insulating characteristic, by using an amorphous silicon layer to capture a compound including hydrogen atoms generated from a spin-on-glass(SOG) layer. CONSTITUTION: The first interlayer dielectric(14), an amorphous silicon layer(15) and a spin-on-glass(SOG) layer(16) are sequentially formed on a semiconductor substrate(11) having a lower metal interconnection(13). The SOG layer is so etched back that the amorphous silicon layer on the metal interconnection is exposed and the SOG layer is formed only on the amorphous silicon layer between the metal interconnections. The exposed amorphous silicon layer is entirely etched to expose the upper portion of the first interlayer dielectric and to planarize the surface of the substrate. The second interlayer dielectric(17) is formed on the planarized substrate.

Description

반도체 디바이스의 층간절연막 형성방법Method of forming interlayer insulating film of semiconductor device

본 발명은 반도체 디바이스의 다층 금속 배선 형성방법에 관한 것으로, 특히 SOG(Spin On Glass)막을 평탄화막으로 이용하는 반도체 디바이스의 층간절연막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a multilayer metal wiring of a semiconductor device, and more particularly, to a method for forming an interlayer insulating film of a semiconductor device using a spin on glass (SOG) film as a planarization film.

최근 반도체 디바이스의 제조기술이 향상되면서, 디바이스의 고집적화 및 고속화가 급속히 진행되고 있다. 이에 따라, 배선설계가 자유롭고 배선저항 및 전류용량 등의 설정을 여유롭게 할 수 있는 다층 금속배선 기술에 관한 연구가 활발히 진행되고 있다. 이러한, 다층 금속배선 공정 중 상층 금속배선과의 극심한 단차를 감소시키면서 기판 표면을 평탄화하기 위하여, SOG(Spin-On-Glass)를 사용한다. 이러한 SOG는 산소, 수소 및 탄소의 결합으로 이루어진 유기화합물로서, 유동성이 크고, 실록산 또는 실리케이트와 알콜 용제로 구성된 액상물질로서, 절연층의 보이드를 제거할 수 있는 장점이 있다. 또한, 공정이 간단하고 가격이 저렴하기 때문에, 평탄화막으로서 많이 이용되고 있다.Recently, as the manufacturing technology of semiconductor devices is improved, high integration and high speed of devices are rapidly progressing. Accordingly, studies on multilayer metal wiring technology that can freely design wiring and allow setting of wiring resistance and current capacity, etc., have been actively conducted. In order to planarize the substrate surface while reducing the extreme step with the upper metallization during the multilayer metallization process, spin-on glass (SOG) is used. The SOG is an organic compound composed of a combination of oxygen, hydrogen, and carbon, has a high fluidity, and is a liquid material composed of siloxane or silicate and an alcohol solvent, and has an advantage of removing voids from the insulating layer. In addition, since the process is simple and the price is low, it is frequently used as a planarization film.

도 1a 내지 도 1c는 평탄화막으로서 SOG막을 이용한 종래의 반도체 디바이스의 층간절연막 형성방법을 설명하기 위한 단면도이다.1A to 1C are cross-sectional views for explaining a method for forming an interlayer insulating film of a conventional semiconductor device using an SOG film as a planarization film.

도 1a는 하부층 금속 배선이 형성된 상태의 단면도로서, 반도체 기판(1) 상에 절연막(2)을 형성하고, 절연막(2) 상에 금속배선(3)을 형성한다. 여기서, 금속배선(3)은 절연막(2) 내에 구비된 콘택홀(미도시)을 통하여 기판(1)과 콘택되어 있다. 도 1b에 도시된 바와 같이, 도 1a의 구조 상에 제 1 층간절연막(4) 및 SOG막(5)을 순차적으로 형성한다.FIG. 1A is a cross-sectional view of a lower layer metal wiring, in which an insulating film 2 is formed on a semiconductor substrate 1, and a metal wiring 3 is formed on an insulating film 2. Here, the metal wire 3 is in contact with the substrate 1 through a contact hole (not shown) provided in the insulating film 2. As shown in FIG. 1B, the first interlayer insulating film 4 and the SOG film 5 are sequentially formed on the structure of FIG. 1A.

도 1c에 도시된 바와 같이, SOG막(5)을 금속배선(3) 상부의 제 1 층간절연막(4)이 노출되도록 에치백하여 기판의 표면을 평탄화한다. 그런 다음, 평탄화된 기판 상에 제 2 층간절연막(6)을 형성하여, 제 1 층간절연막(4), SOG막(5), 제 2 층간절연막(6)으로 이루어진 샌드위치 구조의 층간절연막을 완성한다.As shown in FIG. 1C, the SOG film 5 is etched back to expose the first interlayer insulating film 4 on the metal wiring 3 to planarize the surface of the substrate. Then, a second interlayer insulating film 6 is formed on the planarized substrate to complete the sandwich insulating film having a sandwich structure composed of the first interlayer insulating film 4, the SOG film 5, and the second interlayer insulating film 6. .

상기한 샌드위치 구조의 층간절연막에서, 통상적으로 제 1 및 제 2 층간절연막(4, 6)은 실란(silane) 산화막 또는 과잉 실리콘 산화막을 플라즈마 보조 화학기상증착법으로 형성한다. 그러나, 이러한 플라즈마 보조 화학기상증착법에 의한 산화막을 SOG막(5)의 상부 및 하부에 적층할 경우 필드반전(field inversion) 현상이 발생한다. 필드반전 현상은 필드 영역의 NMOS 필드 트랜지스터의 특성을 열화시켜 액티브 영역의 NMOS 트랜지스터의 N 채널의 절연특성을 저하시키는 현상으로서, 공정진행에 따른 SOG막(5) 내부의 고정 양전하 또는 극성 양전하에 의해 발생하거나, 플라즈마 보조 화학기상증착법에 의한 산화막의 증착시, 플라즈마 반응기체 분위기에서 SOG막(5) 내부의 Si-OH 결합이 끊어짐으로 인해 형성되는 수소(H)를 포함하는 화합물, 예컨대 H, OH, H2O 등이 디바이스의 내부로 침투하여 O3≡Si 형성에 기인하는 양전하에 의해 주로 발생한다.In the sandwich insulating film of the sandwich structure described above, the first and second interlayer insulating films 4 and 6 typically form a silane oxide film or an excess silicon oxide film by plasma assisted chemical vapor deposition. However, a field inversion phenomenon occurs when the oxide film by the plasma assisted chemical vapor deposition is stacked on the upper and lower portions of the SOG film 5. The field inversion phenomenon is a phenomenon in which the characteristics of the NMOS field transistor in the field region are deteriorated and the insulation characteristics of the N channel of the NMOS transistor in the active region are degraded. Compounds containing hydrogen (H), such as H, OH, which are formed due to breakage of Si-OH bonds in the SOG film 5 in the plasma reactor body atmosphere during the deposition or deposition of the oxide film by plasma assisted chemical vapor deposition. , H 2 O and the like penetrate into the interior of the device and are mainly caused by positive charges due to O 3 ≡Si formation.

따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, SOG막에서 발생되는 수소원자를 포함하는 화합물을 비정질 실리콘막을 이용하여 포획함으로써, 필드반전 현상을 방지하여 반도체 디바이스의 절연특성을 향상시킬 수 있는 반도체 디바이스의 층간절연막 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention is to solve the above-described problems, and by trapping a compound containing a hydrogen atom generated in the SOG film using an amorphous silicon film, to prevent the field reverse phenomenon to improve the insulating properties of the semiconductor device It is an object of the present invention to provide a method for forming an interlayer insulating film of a semiconductor device.

도 1a 내지 도 1c는 평탄화막으로서 SOG막을 이용한 종래의 반도체 디바이스의 층간절연막 형성방법을 설명하기 위한 단면도.1A to 1C are cross-sectional views for explaining a method for forming an interlayer insulating film of a conventional semiconductor device using an SOG film as a planarization film.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 디바이스의 층간절연막 형성방법을 설명하기 위한 단면도.2A to 2D are cross-sectional views illustrating a method for forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 디바이스의 층간절연막 형성방법을 설명하기 위한 단면도.3A to 3D are cross-sectional views for explaining a method for forming an interlayer insulating film of a semiconductor device according to another embodiment of the present invention.

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

11, 21 : 반도체 기판 12, 22 : 절연막11 and 21: semiconductor substrate 12 and 22: insulating film

13, 23 : 금속배선 14, 24 : 제 1 층간절연막13, 23: metal wiring 14, 24: first interlayer insulating film

15, 26 : 비정질 실리콘막 16, 27 : SOG막15, 26: amorphous silicon film 16, 27: SOG film

17, 28 : 제 2 층간절연막 24 : 플라즈마 보조 TEOS 산화막17, 28: second interlayer insulating film 24: plasma assisted TEOS oxide film

상기 목적을 달성하기 위한 본 발명에 따른 반도체 디바이스의 층간절연막 형성방법은 하부층 금속배선이 구비된 반도체 기판 상에 제 1 층간절연막, 비정질 실리콘막 및 SOG막을 순차적으로 형성하는 단계; 상기 금속배선 상부의 비정질 실리콘막이 노출되도록 상기 SOG막을 에치백하여 상기 금속배선 사이에서 상기 비정질 실리콘막이 상기 SOG막을 둘러싸도록 하는 단계; 상기 노출된 비정질 실리콘막을 상기 제 1 층간절연막의 상부가 노출되도록 전면식각하여 기판의 표면을 평탄화하는 단계; 및, 상기 평탄화된 기판 상에 제 2 층간절연막을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of forming an interlayer insulating film of a semiconductor device, the method comprising sequentially forming a first interlayer insulating film, an amorphous silicon film, and an SOG film on a semiconductor substrate provided with a lower metal wiring; Etching back the SOG film to expose the amorphous silicon film over the metal wire so that the amorphous silicon film surrounds the SOG film between the metal wires; Planarizing the surface of the substrate by etching the exposed amorphous silicon film so that an upper portion of the first interlayer insulating film is exposed; And forming a second interlayer insulating film on the planarized substrate.

여기서, 상기 제 1 층간절연막 및 제 2 층간절연막은 실란 산화막 또는 과잉 실리콘 산화막을 플라즈마 보조 화학기상증착법으로 각각 형성하고, 상기 비정질 실리콘막은 SiCl2H2또는 SiH4개스를 이용하여 200 내지 400 Torr의 압력과, 400 내지 550℃의 온도하에서 형성한다.Here, the first interlayer insulating film and the second interlayer insulating film are each formed of a silane oxide film or an excess silicon oxide film by plasma assisted chemical vapor deposition, and the amorphous silicon film is formed of 200 to 400 Torr using SiCl 2 H 2 or SiH 4 gas. It forms under pressure and the temperature of 400-550 degreeC.

또한, 상기 SOG막의 에치백은 CF4및 CHF3개스에 의한 반응성 이온 식각으로 진행하되, 상기 SOG막의 높이가 상기 금속배선 상의 제 1 층간절연막의 높이와 동일하게 되도록 상기 비정질 실리콘막을 식각 정지층으로 하여 과도식각으로 진행한다.In addition, the etch back of the SOG film proceeds with reactive ion etching by CF 4 and CHF 3 gas, wherein the amorphous silicon film is used as an etch stop layer so that the height of the SOG film is the same as the height of the first interlayer insulating film on the metallization. Proceed to transient etching.

또한, 상기 하부층 금속배선이 낮은 단차부위에 형성되어 있는 경우, 상기 하부층 금속배선 상에 단차조절을 위한 소정의 절연막, 바람직하게 플라즈마 보조 TEOS 산화막을 구비하도록 한다.In addition, when the lower layer metal wiring is formed at a low step portion, a predetermined insulating film for adjusting the step difference, preferably a plasma assisted TEOS oxide film, is provided on the lower layer metal wiring.

상기한 본 발명에 의하면, 금속배선 사이의 층간절연막을 비정질 실리콘막이 SOG막을 둘러싸도록 형성하여, SOG막 내부의 Si-OH 결합의 끊어짐으로 인하여 발생되는 수소원자를 포함하는 화합물을 포획함으로써, 상기 화합물이 디바이스 내부로 침투하는 것을 억제한다. 따라서, 상기한 화합물로 인한 양전하의 발생이 억제되어 필드반전 현상을 방지할 수 있으므로, 디바이스의 절연특성 및 신뢰성을 향상시킬 수 있다.According to the present invention described above, the interlayer insulating film between the metal wirings is formed so that the amorphous silicon film surrounds the SOG film, thereby trapping a compound containing hydrogen atoms generated due to breakage of the Si-OH bond inside the SOG film. It inhibits penetration into the device. Therefore, the generation of positive charges due to the above-described compounds can be suppressed to prevent the field reversal phenomenon, thereby improving the insulation characteristics and reliability of the device.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.

(실시예 1)(Example 1)

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 디바이스의 층간절연막 형성방법을 설명하기 위한 단면도이다.2A to 2D are cross-sectional views illustrating a method of forming an interlayer insulating film of a semiconductor device according to an embodiment of the present invention.

도 2a는 하부층 금속 배선이 형성된 상태의 단면도로서, 반도체 기판(11) 상에 절연막(12)을 형성하고, 절연막(12)의 소정 부분을 식각하여 콘택홀(미도시)을 형성한다. 그런 다음, 절연막(12) 상에 상기 콘택홀을 통하여 기판(11)과 콘택하는 금속배선(3)을 형성한다. 여기서, 절연막(12)은 BPSG막 또는 BPTEOS 산화막을 포함하고, 금속배선(13)은 약 300Å 두께의 Ti막과 약 1,200Å 두께의 TiN막의 복합막으로 이루어진 배리어 금속막과, Al-0.5%Cu, Al-1%Si-0.5%Cu 또는 Al-1%Si 중 하나로 구성된 5,000 내지 8,000Å의 두께의 알루미늄 합금막과, 약 300Å 두께의 TiN막을 포함한다.FIG. 2A is a cross-sectional view of a lower layer metal wiring, in which an insulating film 12 is formed on a semiconductor substrate 11, and a predetermined portion of the insulating film 12 is etched to form a contact hole (not shown). Then, the metal wiring 3 is formed on the insulating film 12 to contact the substrate 11 through the contact hole. Here, the insulating film 12 includes a BPSG film or a BPTEOS oxide film, the metal wiring 13 is a barrier metal film composed of a composite film of a Ti film of about 300 GPa thick and a TiN film of about 1,200 GPa thick, and Al-0.5% Cu. , Al-1% Si-0.5% Cu or Al-1% Si includes an aluminum alloy film having a thickness of 5,000 to 8,000 kPa, and a TiN film having a thickness of about 300 kPa.

도 2b에 도시된 바와 같이, 도 2a의 구조 상에 제 1 층간절연막(14), 비정질 실리콘막(15) 및 SOG막(16)을 순차적으로 형성한다. 제 1 층간절연막(14)은 실란 산화막 또는 과잉 실리콘 산화막을 플라즈마 보조 화학기상증착법으로 1,000 내지 2,000Å의 두께로 형성한다. 비정질 실리콘막(15)은 SiCl2H2또는 SiH4개스를 이용하여 200 내지 400 Torr의 압력과, 400 내지 550℃의 온도하에서 2,000 내지 4,000Å의 두께로 형성한다. 또한, SOG막(16)은 3,000 내지 5,000Å의 두께로 도포한 다음, 400 내지 450℃의 온도로 질소 분위기에서 열처리하여 형성한다. 여기서, 비정질 실리콘막(15)은 실리콘 댕글링 결합밀도가 가장 큰 물질로서, 이후 SOG막(16) 내부의 Si-OH 결합의 끊어짐으로 인하여 발생되는 수소원자를 포함하는 화합물, 예컨대 H, OH, H2O 등을 포획하여, 상기 화합물이 디바이스 내부로 침투하는 것을 억제한다.As shown in FIG. 2B, the first interlayer insulating film 14, the amorphous silicon film 15, and the SOG film 16 are sequentially formed on the structure of FIG. 2A. The first interlayer insulating film 14 is formed of a silane oxide film or an excess silicon oxide film to a thickness of 1,000 to 2,000 kPa by plasma assisted chemical vapor deposition. The amorphous silicon film 15 is formed to a thickness of 2,000 to 4,000 Pa using a SiCl 2 H 2 or SiH 4 gas under a pressure of 200 to 400 Torr and a temperature of 400 to 550 ° C. In addition, the SOG film 16 is formed by applying a thickness of 3,000 to 5,000 Pa, and then heat-treating in a nitrogen atmosphere at a temperature of 400 to 450 ℃. Here, the amorphous silicon film 15 is a material having the largest silicon dangling bond density, and then includes a compound including hydrogen atoms generated by breaking of Si-OH bonds in the SOG film 16, such as H, OH, H 2 O and the like are trapped to inhibit the compound from penetrating into the device.

도 2c에 도시된 바와 같이, CF4및 CHF3개스에 의한 반응성 이온 식각법으로 SOG막(16)을 에치백하여 비정질 실리콘막(15)을 노출시킨다. 이때, 에치백은 비정질 실리콘막(15)을 식각 정지층으로 하여 과도식각으로 진행함으로써, 금속배선(13) 사이의 SOG막(16)의 높이를 금속배선(13) 상의 제 1 층간절연막(14)의 높이와 동일하게 유지하도록 한다. 또한, 에치백 후 금속배선(13) 상의 SOG막(16)을 완전히 제거함으로써, 이후 비아홀의 형성시 SOG막(16)으로 인한 문제를 방지할 수 있다.As shown in FIG. 2C, the SOG film 16 is etched back by the reactive ion etching method using CF 4 and CHF 3 gas to expose the amorphous silicon film 15. At this time, the etch back proceeds to transient etching using the amorphous silicon film 15 as an etch stop layer, so that the height of the SOG film 16 between the metal wires 13 is increased by the first interlayer insulating film 14 on the metal wires 13. Keep the same height). In addition, by completely removing the SOG film 16 on the metal wiring 13 after the etch back, it is possible to prevent the problem caused by the SOG film 16 in the subsequent formation of the via hole.

도 2d에 도시된 바와 같이, Cl2및 HBr 개스에 의한 반응성 이온식각법으로 비정질 실리콘막(15)을 전면식각하여 금속배선(13) 상의 제 1 층간절연막(14)을 노출시키고 기판 표면을 평탄화시킨다. 그런 다음, 평탄화된 기판 상에, 실란 산화막 또는 실리콘 산화막을 플라즈마 보조 화학기상증착법으로 4,000 내지 7,000Å의 두께로 제 2 층간절연막(17)을 형성한다.As shown in FIG. 2D, the amorphous silicon film 15 is etched by reactive ion etching using Cl 2 and HBr gas to expose the first interlayer insulating film 14 on the metallization 13 and to planarize the substrate surface. Let's do it. Then, on the planarized substrate, a second interlayer insulating film 17 is formed with a silane oxide film or a silicon oxide film with a thickness of 4,000 to 7,000 Å by plasma assisted chemical vapor deposition.

상기한 실시예에 의하면, 제 1 층간절연막(14)과 SOG막(16) 사이에 비정질 실리콘막(15)을 개재하여 형성함으로써, 금속배선(13) 사이의 층간절연막은 비정질 실리콘막(15)이 SOG막(16)을 둘러싸는 구조가 된다. 이에 따라, 비정질 실리콘막(15)이 SOG막(16) 내부의 Si-OH 결합의 끊어짐으로 인하여 발생되는 수소원자를 포함하는 화합물, 예컨대 H, OH, H2O 등을 포획함으로써, 상기 화합물이 디바이스 내부로 침투하는 것을 억제한다.According to the above embodiment, the interlayer insulating film between the metal wirings 13 is formed between the first interlayer insulating film 14 and the SOG film 16 via the amorphous silicon film 15. The structure surrounding the SOG film 16 is obtained. Accordingly, the amorphous silicon film 15 traps a compound containing hydrogen atoms, such as H, OH, H 2 O, or the like, which is generated due to breakage of Si—OH bonds in the SOG film 16. Suppresses penetration into the device.

(실시예 2)(Example 2)

한편, 낮은 단차 부위에 형성되어 있는 금속배선의 경우, 상기 금속배선의 상부에 높은 단차 부위에 형성되어 있는 금속배선과의 단차를 조절하기 위한 소정의 절연막을 형성하여, 이후 금속배선 상에 형성되는 SOG막을 완전히 제거할 수 있다. 이러한 방법을 도 3a 내지 도 3d를 참조하여 자세하게 설명한다.On the other hand, in the case of the metal wiring formed at the low stepped portion, a predetermined insulating film for controlling the step with the metal wiring formed at the high stepped portion is formed on the upper portion of the metal wiring, and then formed on the metal wiring. The SOG film can be completely removed. This method is described in detail with reference to FIGS. 3A to 3D.

도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체 디바이스의 층간절연막 형성방법을 설명하기 위한 단면도이다.3A to 3D are cross-sectional views illustrating a method for forming an interlayer insulating film of a semiconductor device according to another embodiment of the present invention.

도 3a는 낮은 단차 부위에 하부층 금속배선이 형성된 상태의 단면도로서, 본 실시예에서는 금속배선(23) 상에 단차조절을 위한 절연막으로서 플라즈마 보조 TEOS 산화막 패턴(24)이 형성되어 있다. 즉, 3a를 참조하면, 반도체 기판(21) 상에 절연막(22)을 형성하고, 절연막(22)의 소정 부분을 식각하여 콘택홀(미도시)을 형성한다. 절연막(12)은 BPSG막 또는 BPTEOS 산화막을 포함한다. 그런 다음, 상기 콘택홀에 매립되도록 배선용 금속층을 형성하고, 상기 배선용 금속층 상에 플라즈마 보조 TEOS 산화막을 2,000 내지 4,000Å의 두께로 형성한다. 여기서, 상기 배선용 금속층은 약 300Å 두께의 Ti막과 약 1,200Å 두께의 TiN막의 복합막으로 이루어진 배리어 금속막과, Al-0.5%Cu, Al-1%Si-0.5%Cu 또는 Al-1%Si 중 선택되는 하나로 구성된 5,000 내지 8,000Å의 두께의 알루미늄 합금막과, 약 300Å 두께의 TiN막을 포함한다.FIG. 3A is a cross-sectional view of a lower layer metal wiring formed at a low stepped portion. In the present embodiment, a plasma assisted TEOS oxide pattern 24 is formed on the metal wiring 23 as an insulating film for step adjustment. That is, referring to 3a, an insulating film 22 is formed on the semiconductor substrate 21, and a predetermined portion of the insulating film 22 is etched to form a contact hole (not shown). The insulating film 12 includes a BPSG film or a BPTEOS oxide film. Then, a wiring metal layer is formed to be filled in the contact hole, and a plasma assisted TEOS oxide film is formed on the wiring metal layer to a thickness of 2,000 to 4,000 kPa. Here, the wiring metal layer is a barrier metal film composed of a composite film of a Ti film having a thickness of about 300 kPa and a TiN film having a thickness of about 1,200 kPa, and Al-0.5% Cu, Al-1% Si-0.5% Cu or Al-1% Si. And an aluminum alloy film having a thickness of 5,000 to 8,000 kPa and a TiN film having a thickness of about 300 kPa.

그리고 나서, 상기 플라즈마 보조 TEOS 산화막을 CF4및 CHF3개스에 의한 반응성 이온식각법으로 이후 형성될 금속배선의 형태로 패터닝하여, 플라즈마 보조 TEOS 산화막 패턴(24)을 형성한다. 그런 다음, 인시튜(in-situ) 방식으로 Cl2개스에 의한 반응성 이온식각법으로 상기 배선용 금속층을 패터닝하여, 상부에 플라즈마 보조 TEOS 산화막 패턴(24)이 형성된 금속배선(23)을 형성한다. 여기서, 플라즈마 보조 TEOS 산화막 패턴(24)은, 이후 진행되는 SOG막의 에치백시, 금속배선(23) 상에 형성되어 있는 SOG막을 완전히 제거하기 위하여 형성한다.Then, the plasma assisted TEOS oxide layer is patterned in the form of a metal wiring to be subsequently formed by reactive ion etching using CF 4 and CHF 3 gas to form a plasma assisted TEOS oxide pattern 24. Then, the metal layer for wiring is patterned by reactive ion etching by Cl 2 gas in an in-situ manner, thereby forming a metal wiring 23 having a plasma assisted TEOS oxide pattern 24 formed thereon. Here, the plasma assisted TEOS oxide film pattern 24 is formed so as to completely remove the SOG film formed on the metal wiring 23 when the SOG film is subsequently etched back.

도 3b에 도시된 바와 같이, 도 3a의 구조 상에 제 1 층간절연막(25), 비정질 실리콘막(26) 및 SOG막(27)을 순차적으로 형성한다. 제 1 층간절연막(25)은 실란 산화막 또는 과잉 실리콘 산화막을 플라즈마 보조 화학기상증착법으로 1,000 내지 2,000Å의 두께로 형성한다. 비정질 실리콘막(26)은 SiCl2H2또는 SiH4개스를 이용하여 200 내지 400 Torr의 압력과, 400 내지 550℃의 온도하에서 2,000 내지 4,000Å의 두께로 형성한다. 또한, SOG막(27)은 3,000 내지 5,000Å의 두께로 도포한 다음, 400 내지 450℃의 온도로 질소 분위기에서 열처리하여 형성한다. 여기서, 비정질 실리콘막(26)은 실리콘 댕글링 결합밀도가 가장 큰 물질로서, 이후 SOG막(27) 내부의 Si-OH 결합의 끊어짐으로 인하여 발생되는 수소원자를 포함하는 화합물, 예컨대 H, OH, H2O 등을 포획하여, 상기 화합물이 디바이스 내부로 침투하는 것을 억제한다.As shown in FIG. 3B, the first interlayer insulating film 25, the amorphous silicon film 26, and the SOG film 27 are sequentially formed on the structure of FIG. 3A. The first interlayer insulating film 25 is formed of a silane oxide film or an excess silicon oxide film to a thickness of 1,000 to 2,000 kPa by plasma assisted chemical vapor deposition. The amorphous silicon film 26 is formed to a thickness of 2,000 to 4,000 Pa using a SiCl 2 H 2 or SiH 4 gas under a pressure of 200 to 400 Torr and a temperature of 400 to 550 ° C. In addition, the SOG film 27 is applied by a thickness of 3,000 to 5,000 Pa, and then formed by heat treatment in a nitrogen atmosphere at a temperature of 400 to 450 ° C. Here, the amorphous silicon film 26 is the material having the largest silicon dangling bond density, and then includes a compound including hydrogen atoms generated by breaking of the Si-OH bond inside the SOG film 27, such as H, OH, H 2 O and the like are trapped to inhibit the compound from penetrating into the device.

도 3c에 도시된 바와 같이, CF4및 CHF3개스에 의한 반응성 이온 식각법으로 SOG막(27)을 에치백하여 비정질 실리콘막(26)을 노출시킨다. 이때, 에치백은 비정질 실리콘막(26)을 식각 정지층으로 하여 과도식각으로 진행함으로써, 금속배선(23) 사이의 SOG막(27)의 높이를 금속배선(23) 상의 제 1 층간절연막(25)의 높이와 동일하게 유지하도록 한다. 또한, 에치백 후 금속배선(23) 상의 SOG막(27)을 완전히 제거함으로써, 이후 비아홀의 형성시 SOG막(27)으로 인한 문제를 방지할 수 있다.As shown in FIG. 3C, the SOG film 27 is etched back by the reactive ion etching method using CF 4 and CHF 3 gas to expose the amorphous silicon film 26. At this time, the etch back proceeds to transient etching using the amorphous silicon film 26 as an etch stop layer, so that the height of the SOG film 27 between the metal wirings 23 is increased by the first interlayer insulating film 25 on the metal wirings 23. Keep the same height). In addition, by completely removing the SOG film 27 on the metal wiring 23 after the etch back, it is possible to prevent the problem caused by the SOG film 27 in the subsequent formation of the via hole.

도 3d에 도시된 바와 같이, Cl2및 HBr 개스에 의한 반응성 이온식각법으로 비정질 실리콘막(26)을 전면식각하여 금속배선(23) 상의 제 1 층간절연막(25)을 노출시키고 기판 표면을 평탄화시킨다. 그런 다음, 평탄화된 기판 상에, 실란 산화막 또는 실리콘 산화막을 플라즈마 보조 화학기상증착법으로 4,000 내지 7,000Å의 두께로 제 2 층간절연막(28)을 형성한다.As shown in FIG. 3D, the amorphous silicon film 26 is etched by the reactive ion etching method using Cl 2 and HBr gas to expose the first interlayer insulating film 25 on the metal wiring 23 and to planarize the substrate surface. Let's do it. Then, on the planarized substrate, a second interlayer insulating film 28 is formed with a silane oxide film or a silicon oxide film with a thickness of 4,000 to 7,000 Å by plasma assisted chemical vapor deposition.

상기한 본 발명의 다른 실시예에 의하면, 제 1 층간절연막(25)과 SOG막(27) 사이에 비정질 실리콘막(26)을 개재하여 형성함으로써, 금속배선(23) 사이의 층간절연막은 비정질 실리콘막(26)이 SOG막(27)을 둘러싸는 구조가 된다. 이에 따라, 비정질 실리콘막(26)이 SOG막(27) 내부의 Si-OH 결합의 끊어짐으로 인하여 발생되는 수소원자를 포함하는 화합물, 예컨대 H, OH, H2O 등을 포획함으로써, 상기 화합물이 디바이스 내부로 침투하는 것을 억제한다. 뿐만 아니라, 금속배선(23) 상에 플라즈마 보조 TEOS 산화막 패턴(24)을 형성함으로써, 낮은 단차부위에 형성되어 있는 금속배선(23) 상의 SOG막을 완전히 제거할 수 있다.According to another embodiment of the present invention described above, the interlayer insulating film between the metal wirings 23 is formed by interposing an amorphous silicon film 26 between the first interlayer insulating film 25 and the SOG film 27. The film 26 has a structure surrounding the SOG film 27. Accordingly, the amorphous silicon film 26 traps a compound containing hydrogen atoms generated by breaking of Si—OH bonds in the SOG film 27, such as H, OH, H 2 O, and the like, thereby trapping the compound. Suppresses penetration into the device. In addition, by forming the plasma assisted TEOS oxide film pattern 24 on the metal wiring 23, it is possible to completely remove the SOG film on the metal wiring 23 formed at the low stepped portion.

이상 설명한 바와 같이 본 발명에 의하면, 금속배선 사이의 층간절연막을 비정질 실리콘막이 SOG막을 둘러싸도록 형성하여, SOG막 내부의 Si-OH 결합의 끊어짐으로 인하여 발생되는 수소원자를 포함하는 화합물을 포획함으로써, 상기 화합물이 디바이스 내부로 침투하는 것을 억제한다. 따라서, 상기한 화합물로 인한 양전하의 발생이 억제되어 필드반전 현상을 방지할 수 있으므로, 디바이스의 절연특성 및 신뢰성을 향상시킬 수 있다.As described above, according to the present invention, the interlayer insulating film between the metal wirings is formed so that the amorphous silicon film surrounds the SOG film, thereby trapping a compound containing hydrogen atoms generated due to the breakage of the Si-OH bond inside the SOG film. Inhibits penetration of the compound into the device. Therefore, the generation of positive charges due to the above-described compounds can be suppressed to prevent the field reversal phenomenon, thereby improving the insulation characteristics and reliability of the device.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.

Claims (9)

하부층 금속배선이 구비된 반도체 기판 상에 제 1 층간절연막, 비정질 실리콘막 및 SOG막을 순차적으로 형성하는 단계;Sequentially forming a first interlayer insulating film, an amorphous silicon film, and an SOG film on a semiconductor substrate having a lower metal wiring; 상기 금속배선 상부의 비정질 실리콘막이 노출되고 상기 SOG막이상기 금속 배선 사이의 비정질 실리콘막 상부에만 형성되도록 상기 SOG막을 에치백하는 단계;Etching back the SOG film such that an amorphous silicon film over the metal wire is exposed and the SOG film is formed only on the amorphous silicon film between the metal wires; 상기 노출된 비정질 실리콘막을 상기 제 1 층간절연막의 상부가 노출되도록 전면식각하여 기판의 표면을 평탄화하는 단계; 및,Planarizing the surface of the substrate by etching the exposed amorphous silicon film so that an upper portion of the first interlayer insulating film is exposed; And, 상기 평탄화된 기판 상에 제 2 층간절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 층간절연막 형성방법.Forming a second interlayer insulating film on the planarized substrate. 제 1 항에 있어서, 상기 제 1 층간절연막 및 제 2 층간절연막은 실란 산화막 또는 과잉 실리콘 산화막을 플라즈마 보조 화학기상증착법으로 각각 형성하는 것을 특징으로 하는 반도체 디바이스의 층간절연막 형성방법.The method of claim 1, wherein the first interlayer insulating film and the second interlayer insulating film are formed by a silane oxide film or an excess silicon oxide film by plasma assisted chemical vapor deposition. 제 1 항에 있어서, 상기 비정질 실리콘막은 SiCl2H2또는 SiH4개스를 이용하여 200 내지 400 Torr의 압력과, 400 내지 550℃의 온도하에서 형성하는 것을 특징으로 하는 반도체 디바이스의 층간절연막 형성방법.The method of claim 1, wherein the amorphous silicon film is formed at a pressure of 200 to 400 Torr and a temperature of 400 to 550 ° C. using SiCl 2 H 2 or SiH 4 gas. 제 5 항에 있어서, 상기 비정질 실리콘막은 2,000 내지 4,000Å의 두께로 형성하는 것을 특징으로 하는 반도체 디바이스의 제조방법.The method of manufacturing a semiconductor device according to claim 5, wherein the amorphous silicon film is formed to a thickness of 2,000 to 4,000 kPa. 제 1 항에 있어서, 상기 SOG막의 에치백은 CF4및 CHF3개스에 의한 반응성 이온 식각으로 진행하는 것을 특징으로 하는 반도체 디바이스의 층간절연막 형성방법.2. The method of claim 1, wherein the etch back of the SOG film proceeds by reactive ion etching with CF 4 and CHF 3 gases. 제 5 항에 있어서, 상기 에치백은 상기 SOG막의 높이가 상기 금속배선 상의 제 1 층간절연막의 높이와 동일하게 되도록 상기 비정질 실리콘막을 식각 정지층으로 하여 과도식각으로 진행하는 것을 특징으로 하는 반도체 디바이스의 층간절연막 형성방법.6. The semiconductor device as claimed in claim 5, wherein the etch back is subjected to transient etching using the amorphous silicon film as an etch stop layer so that the height of the SOG film is equal to the height of the first interlayer insulating film on the metal wiring. Interlayer insulating film formation method. 제 1 항에 있어서, 상기 비정질 실리콘막의 전면식각은 Cl2및 HBr 개스에 의한 반응성 이온식각법으로 진행하는 것을 특징으로 하는 반도체 디바이스의 층간절연막 형성방법.The method of claim 1, wherein the entire surface etching of the amorphous silicon film is performed by reactive ion etching using Cl 2 and HBr gas. 제 1 항에 있어서,The method of claim 1, 상기 하부층 금속배선이 낮은 단차부위에 형성되어 있는 경우, 상기 하부층 금속배선 상에 단차조절을 위한 절연막을 구비하는 것을 특징으로 하는 반도체 디바이스의 층간절연막 형성방법.And forming an insulating film for step adjustment on the lower metal wiring, when the lower metal wiring is formed at a low stepped portion. 제 8 항에 있어서, 상기 절연막은 플라즈마 보조 TEOS 산화막으로 형성하는 것을 특징으로 하는 반도체 디바이스의 층간절연막 형성방법.The method of claim 8, wherein the insulating film is formed of a plasma assisted TEOS oxide film.
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