KR0143075B1

KR0143075B1 - 2진 소스 신호 전송 시스템

Info

Publication number: KR0143075B1
Application number: KR1019900000856A
Authority: KR
Inventors: 빌헬무스 마리아 베르크만스 요한네스; 세이이찌 미따; 모리시 이즈미따; 노부까즈 도이
Original assignee: 프레데릭 얀 스미트; 필립스 일렉트로닉스 킨. 브이.; 아오야마 하지메; 가부시끼 가이샤 히다찌 세이사꾸쇼
Priority date: 1989-01-27
Filing date: 1990-01-25
Publication date: 1998-08-01
Also published as: EP0380172A3; US5036524A; DE69023675T2; ATE130715T1; EP0380172A2; JPH02199948A; EP0380172B1; DE69023675D1; KR900012458A; JP2834170B2

Abstract

내용없음

Description

2 진 소스 신호 전송 시스템

제1도는 종래 기술의 오버 샘플된 수신기를 가진 데이타 전송 시스템의 기능 모델을 도시한 도면.

제2도는 종래 기술의 MFM 변조 코드용 수신기의 블럭도를 도시한 도면.

제3도는 메모리를 구비한 디코더와 검출기로 구성되는 재구성 회로를 가진 본 발명의 수시기를 블럭도로 도시한 도면.

제4도는 디코딩 규칙의 식별을 위한 시스템의 블럭도를 도시한 도면.

제5도는 본 발명에 따른 디코더의 블럭도를 도시한 도면.

제6도는 Miller-Squared 코드의 상태도를 도시한 도면.

제7도는 본 발명에 따른 Miller-Squared 코드를 위한 디코더의 회로도를 도시한 도면.

제8도는 Miller-Squared 코드를 사용하는 제1도와 제3도의 수신기의 비트 에러 특성을 도시한 도면.

제9도는 메모리를 가진 검출기의 재구성 회로와 함께 본 발명에 따른 수신기의 블럭도를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

REC : 수신기 CHN : 노이즈 분산 채널

_K

bn : 2 진 데이타 신호 DEF : 한계 검출기

RC : 재구성 회로

본 발명은 노이즈 분산 채널을 통하여 데이타 송신기로부터 데이타 수신기로 2 진 소스 신호를 전송하기 위한 시스템에 관한 것이며, 데이타 송신기는 주어진 심벌 비율 1/T의 2 진 소스 신호를 심벌 비율 P/(NT)의 인코드된 2 진 데이타 신호로 변환시키는 슬라이딩 블럭 인코더(sliding block encoder)를 포함하고 있으며; 여기서 P와 N은 정수이고 N/P≤2 log(3)/2=0.79248이며, 상기의 채널은 인코드된 데이타 신호 중간 심벌 간섭과 노이즈로 유입되며, 데이타 수신기는 심벌 비율 1/T의 2 진소스 신호를 재구성하는데 활용되는 재구성 회로와 샘플러 및 직렬의 이퀄라이저(equalizer)를 포함하고 있다.

그러한 시스템은 1985년 IEEE Trans. Magn., 제 MAG-21권, 제5호, pp 1344 내지 1349와 특히 제1도 및 제2도에서 P.H. Siegel씨에 의한 디지탈 자기 저장용 기록 코드에 공지되어 있다. 심벌 비율 P/(NT)의 인코드된 2 진 데이타 신호로 심벌비율 1/T의 2 진 소스 신호의 슬라이딩 블럭 인코더에 의한 변형은 간결하게 하기 위해 2 진 변조 코드로서 언급될 것이다.

상기 형태의 시스템에서, 재구성 회로는 공통적으로 디코더와 직렬로 결합된 메모리 없는 검출기로 구성된다. 이퀄라이저, 샘플러 및 검출기는 심벌 비율 P/(NT)의 인코드된 2 진 데이타 신호를 재구성하는데 사용되며, 심벌 비율 1/T의 2 진 소스 신호는 디코더에 의해 원상태로 된다. 이러한 접근에 따라, 수신기는 심벌 비율 1/T의 2 진 소스 신호에 따라 P/N의 오버 샘플 처리 인자로 동작한다. 2 또는 3/2의 통상적인 값 P/N에 있어서, 이러한 오버 샘플 처리(oversampling)는 심벌 비율 1/T이 높을 때 기계적 문제점을 야기시킬 수 있다. 그러한 문제점을 감소시키려면, 오버 샘플처리 없이 전체적으로 수신기를 동작시키는 것이 바람직하다.

그러한 방법은 Siegel씨에 의해 상기 기사에서 기술된 바와같은 MFM 변조 코드용으로 공지되어 있다. P=2와 N=1인 이러한 코드에 대해, 샘플링은 심벌 비율 1/T에서 발생할 수 있으며, 이퀄라이저는 인코드된 데이타의 선형 변화와 데시메이트(decimate)변환 뿐만 아니라 샘플된 출력 신호용으로 비슷하게 디멘션되어야만 한다. 이러한 것은 기본적으로 심벌 비율 1/T에서 3 진 신호를 생성시키며, 이것으로부터 2 진 소스 신호가 메모리 없이 검출기에 의해 직접 원상태로 복귀될 수 있다.

본 발명은 2 진 변조 코드의 확대된 범위에서 수신기내의 오버샘플링을 피하기 위한 목적을 가지고 있다.

그래서, 본 발명에 따른 시스템은 재구성 회로가 메모리를 가진 디코더와 직렬로 된 검출기로 구성되는 것을 특징으로 하며, 반면에 이퀄라이저, 샘플러 및 검출기는 심벌 비율 P/(2NT)로 3 진 데이타 신호의 검출을 위해 배치된다.

메모리를 가진 상기 디코더의 광범위한 응용 형태는 심벌 비율 P/(2NT)로 클럭되는 시프트 레지스터와, 길이 2NT의 연속적인 간격동안 상기 시프트 레지스터의 M 연속 스테이지의 주어진 많은 출력을 저장하는 버퍼와, 2 진 소스 신호의 2N의 연속 숫자의 예측값이 엔트리인 상기 버퍼의 내용에 의해 어드레스된 표와, 연속적으로 어드레스된 표 엔트리로부터 데이타 비율 1/T로 디코더 출력 신호를 구성하는 선택 수단을 포함하는 것을 특징으로 한다.

P의 짝수값으로 응용할 수 있는상기 디코더의 형태는 심벌 비율 P/(2NT)로 클럭된 시프트 레지스터와, 길이 NT의 연속적인 간격 동안 상기 시프트 레지스터의 주어진 많은 M의 연속적인스테이지의 출력을 저장하는 버퍼와, 2 진 소스 신호의 N 연속 숫자의 예측값인 엔트리인 상기 버퍼의 내용에 의해 어드레스된 표와, 연속적으로 어드레스된 표 엔트리로부터 데이타 비율 1/T로 디코더 출력 신호를 구성하는 선택 수단을 포함하는 것을 특징으로 한다.

본 발명의 목적을 충족시키는 제 2 방법에 따라, 상기의 시스템은 메모리를 가진 검출기로 구성되는 재구성 회로를 가지고 있고, 반면에 이퀄라이저와 샘플러는 심벌 비율 1/T로 3 진 검출기 입력 신호의 구성을 위해 배치되는 것을 특징으로 한다.

본 발명은 첨부된 도면에 따라 이후에 상세히 설명될 것이다.

모든 도면에서, 대응하는 성분은 동일한 참조 숫자로 표기된다.

제1도는 노이즈 분산 채널(CHN)을 통하여 주어진 심벌 비율 1/T의 2 진 소스 신호(

_K

m=[_mN-N+1,....,

_mN

m는 그후 길이 L의 워드

m=[b_mp-p+1,...,b_mp]로 변형된다. 그리고 그러한 2 진 심벌 bmp-p+1,...,bmp은 인코드된 데이타 신호 bn의 P 연속 2 진 심벌을 구성한다. N=1과 P=2인 2 진 변조 코드의 예는 MFM, Miller-Squared 및 (2,7)코드이며, 이러한 것은 Siegel씨에 의한 기사에서 언급된 바와 같으며, 또한 페이지 1348에는 (1.7) 코드로서 언급된 N=2와 P=3인 코드가 설명되어 있다. 1977년 G.J. Jacoby씨에 의해 IEEE Trans. Magn., 제 MAG-13권, 제5호, pp 1202 내지 1204에서 증가된 데이타 밀도를 위한 예견-능력(Look-Ahead)코드라는 기사에서 설명된 3 PM 코드는 N=3과 P=6인 2 진 변조 코드의 한 예이다.

인코드된 2 진 데이타 신호 bn는 중간 심벌 간섭과 노이즈를 bn에 유입시키는 채널(CHN)에 인가된다. 간단히 하기 위해, 일반적으로 중간 심벌 간섭과 노이즈가 유입되기 전에 발생하는 연속적인 시간 파형으로의 bn 변형은 제1도에서 수신기(REC)를 앞서는 선치-균등화(pre-equalization) 또는 가능한 형태의 필터링과 같은 채널(CHN)의 동작의 한 부분으로서 고려된다. 채널(CHN)의 출력 신호 r(t)는 제1도 및 제2도를 참고로 하고, Siegel씨에 의하여 이전에 언급된 바와같은 종래 기술의 수신기(REC)에 인가된다. 이러한 수신기(REC)는 이퀄라이저(EQ), 샘플러(SMP) 및 디코더(DEC)와 메모리 없는 한계 검출기(memory less threshold detector) (DEF)로 구성되어 있는 재구성 회로(RC)를 포함하고 있다. 이퀄라이저(EQ)는 수신된 신호 r(t)상에서 동작하며, 출력 신호는 인코드된 데이타 신호 bn의 심벌 비율 P/(NT)로 샘플된다. 이러한 것은

_K-K에 따라 2 진 결정

_K-K를 획득하는 디코더(DEC)에 인가되고, bn에 따라 2 진 결정 bbn을 획득하는 검출기(DEF)에 인가되는 불연속 시간 신호 Zn를 생성시킨다. 여기서, K는 심벌 간격 T으로 표기된 디코딩 지연을 나타낸다.

제1도의 수신기(REC)의 단점은 이전에 언급된 2 진 변조 코드에서 직면하고 있는 바와같이, 2/1, 3/2 및 6/3과 같은 P/N의 통상적인 값에 대해 심벌 비율 1/T에서 출력 신호

_K-K보다 훨씬 더 큰 비율 P/(NT)로 초기에 상기의 수신기가 동작한다는 점이다. 이러한 동작 속도는 심벌 비율 1/T이 높을 때 기계적 문제점을 발생시킬 수도 있다. 이러한 것은, 예를들면 1988년, U.K, York에서 R. Brush씨에 의해 Proc. 7th Int. Conf. Video, Audio and Data Recording 잡지의 Design Considerations for the D-2 PAL Composite DVTR이란 기사에서 설명된 바와같은 디지탈 비디오 테이프 레코딩을 위한 D-2 표준에서의 경우이다. 이러한 표준에서, 이전에 언급된 Miller-Squared 코드는 대략 64 MB/S의 심벌 비율 1/T로 사용되어 P/(NT)는 현재 VLSI 기술의 최고 한계에 있는 128 MB/S의 값을 가지게 된다.

종래 기술에 따른 시스템에 대해, 수신기(REC)에서 오버 샘플 처리를 피하는 방법은 이전에 언급된 바와같이 P=2와 N=1인 MFM 변조 코드용으로 공지되어 있다. 이러한 방법은 심벌 비율 1/T로 동작하는 MFM 변조 코드를 위한 수신기(REC)를 나타내고 있는 제2도로 윤곽이 잡힐 것이다. 제2도의 수신기(REC)에서, 샘플러(SMP)는 2 진 소스 신호

_K의 심벌 비율 1/T로 동작하고, 이퀄라이저(EQ)는 3 진 신호

에 가능할 뿐만 아니라 샘플된 출력 신호 Zk를 위해 유사하게 디멘션되며, 3 진 신호의 심벌 비율은 1/T과 같다. 재구성 회로(RC)는 메모리없는 검출기만을 구비하며, 이 검출기는

｜Z｜＞1이면 _K=1이고 그렇지 않으면

인 식을 따라

_K와 관련하여 2 진 결정

_K을 위하여 Zk상에서 동작한다.

이러한 처리는 Siegel씨에 의해 이전에 언급된 기사에 간략히 설명되어 있으며, 특히 섹션 2와 1346페이지의 마지막 부분에 참고될 수 있다. 위의 식에서

_K와

_K는 알파벳 0, 1에서 가정된다. 또한, bn과 bbn은 알파벳 -1, +1에서 취해지어, Ck와 CCk에 대한 가능한 값은 -2, 0 및 +2가 된다. 이러한 가정은 제한되는 것을 의미하는 것이 아니고 간단히 하기 위한 것이다. 제2도의 수신기(REC)에서 오버 샘플 처리를 피할 수 있다는 사실은 Siegel씨에 의해 언급된 기사에서와 같이 MFM 코드의 간단한 구조에 기인한 것이다. 더 복잡한 2 진 변조 코드에 대해, 제2도의 수신기 구조는 응용할 수 없으며, 이러한것은 오버 샘플 처리를 필요로 하게 된다. 본 발명은 이러한 것이 종종 그러한 경우가 아님을 도시한 것이다.

본 발명에 따른 제1 실시예에서, 재구성 회로(RC)는 메모리 없는 검출기(DEF)가 2 진 결정보다는 3 진 결정을 취하고 메모리를 가진 디코더(DEC)에 의해 뒤따르게 된다는 점에서 제2도의 재구성 회로와 다르다. 이러한 변조의 결과는 제3도를 참고로 하여 설명될 것이다. 제3도의 수신기(REC)에서, 샘플러(SMP)는 제1도에 있는 수신기(REC)의 값 P/(NT)보다 2배 낮은 심벌 비율 P/(2NT)로 동작한다. 이퀄라이저(EQ)는 심벌 비율 P/(2NT)의 신호

를 가능하게 할 뿐만 아니라 샘플된 출력 신호 Zℓ를 유사하게 하도록 디멘션된다. 중요한 실제 경우에서, P/N=2와 신호 c1는 심벌 비율 1/T을 가지며, 식(3)과 이전의 식에서 인덱스 ℓ는 제1도 및 식(1)과 식(2)에서 인덱스 K와 같게 될 수 있다. 식(3)에서, 심벌 *은 선형 불연속 시간 컨벌루션을 나타내며, gn은

과 같이 한정된 부분 응답 다항식 g(D)으로 규정된 주어진 임펄스 응답이다.

이러한 부분-응답 다항식에 대한 상세한 내용과 관련된 부분-응답 기술은 P. Kabal과 S. Pasupathy씨에 의해 1975년 9월, IEEE Trans. Commun., 제 COM-23권, 제9호, pp 921 내지 934에 있는 부분 응답(Partial-Response)신호 처리라는 기사에서 찾아 볼 수 있다. 본 발명에 따라, 신호 cℓ는 3 진 신호가 된다. 본 발명과 관계없이 스케일링 인자와 지연을 별도로 하여, 이러한 것은 어떤 양의 정수 L에 대해

의 형태를 가지는 g(D)를 필요로 한다. L에 대한 통상적인 선택은 L=1과 L=3이지만, 다른 선택도 배제되지는 않는다. 식 (3), (4) 및 (5)를 결합시킴으로써, 신호 cℓ은 다음과 같이 표기될 수 있다.

이러한 것은 식(1)의 일반화된 형태이다. 샘플된 출력 신호 z1가 몇몇의 이퀄라이저 형태에 대한 잘 기록되어 있는 서류에서와 같이 신호 c1을 유사하게 하고 가능하게 해주는 그러한 방법에서 이퀄라이저(EQ)를 디멘션시키는 기술은 여기서 설명되지 않으며, 이러한 것은 선형 이퀄라이저에 대한 이러한 점을 토론하고 있는 1987년, J.W.M Bergmans와 A.J.E.M. Janssen씨에 의해 Philips Journal of Research, 제42권, 제4호, pp 351 내지 398에 있는 Robust Data Equalization, Fractional Tap Spacing and Zak Transform이란 기사를 참고하면 된다. 유사한 설명은 1987년 J.W.M. Bergmans씨에 의해 Philips Journal of Research의 제42권, 제2호, pp 209 내지 245에 있는 Partial-Response Equalization이라는 기사에서 결정-궤환 이퀄라이저(decision-feedback equalizer)를 찾아 볼 수 있다.

식(6)의 신호 cℓ는 본 발명에 대한 부분-응답 신호의 잇점은 아니다. 또한 그러한 잇점은 부분-응답 신호, 즉,

의 제2 범주이며, 이러한 것은 시간 간격 NT/P상에서 시프트에 의한 신호 cℓ로부터 얻어진다. 대응하는 부분 응답 다항식 g(D)은

의 형태이다.

cℓ에 근접하는 샘플된 출력 신호 Zℓ에 대해 디멘션되어온 이퀄라이저에 대해, dℓ을 유사하게 하는 Zℓ에 대한 순서에서 간격(NT/P)에 의해 샘플러(SMP)의 샘플링 위상을 앞서게 하는데 충분하다. 비록 이전의 설명을 간단히 하기 위한 이유가 식(6)에서 신호 cℓ를 전체적으로 계산한다고 하더라도, 그러한 것은 방정식(7)에서 한정된 바와같은 신호 d1에 균등하게 응용될 수 있음은 확실하다.

제3도의 수신기(REC)에서, 이퀄라이저(EQ)의 샘플된 출력 신호 z1는 c1에 따라 3 진 결정 ccℓ을 취하는 검출기(DET)에 인가된다. 이러한 결정 ccℓ은

_K-K에 따라 2 진 결정

_K-K을 획득하는 디코더(DEC)에 인가된다. 여기서 K는 심벌 간격 T에서 디코딩 지연을 나타낸다. 본 발명에 따라, 이러한 디코더(DEC)는 메모리를 가져야 하고, 예를들면 몇몇의 정의 메모리 길이 M에 대해 가장 최신의 M심벌 ccℓ,...,ccℓ-M과 현재의 결정

_K-K을 기초로 해야만 한다.

디코딩 처리를 더욱 상세히 설명하기 전에 결정 에러가 없을 때는 완전한 재구성의

_K-K

_K

이러한 것은 제3도의 수신기 구조가 본 발명에서 배제된 범위에 있는 N/P＞2 log(3)/2=0.79248에 대해 실질적이지 못하다는 것을 도시한 것이다. 처음에 언급된 2 진 변조 코드의 1/2, 2/3 및 3/6의 N/P에 대한 전형적인 값은 모두 2 log(3)/2 보다 더 작다는 사실에 주의해야 한다. 원칙적으로 최소한, 제3도의 수신기 구조는 그러한 값에 응용될 수 있다. 대강 보면, 그러한 것은 완전한 디코딩이 가능하고 대응하는 디코딩 법칙의 제3도에 있는 디코더(DEC)에 대해 부분 응답 다항식 g(D)을 동일하게 하는 다른 작업이 될 수 있다. 제4도는 이러한 작업이 간단하게 실현될 수 있음을 도시하기 위해 활용한 것이다.

제4도의 시스템에서, 인코더(ENC)는 심벌 비율 P/(NT)에서 인코드된 2 진 데이타 신호 bn로 심벌 비율 1/T에서 랜덤 2 진 소스 신호를 변형시키는 비율 N/P≤2 log(3)/2을 가진 주어진 2 진 변조 코드를 사용한다. 회로 PRM는 상기의 신호 bn를 심벌 비율 P/(2NT)로 신호 c1로 변형시키는 형태(6)의 부분 응답 매핑(mapping)을 사용한다. 이러한 신호 c1는 심벌 비율 P/(2NT)로 클럭된 유니트 지연 2NT/P의 M 스테이지를 가진 직렬 시프트 레지스터 SR에 인가되어, 정확하게 신호 c1의 새로운 P 심벌은 모든 2N의 심벌 간격 T으로 시프트 레지스터 SR를 입력시킨다. 일단 2N 심벌 간격 T의 그러한 모든 주기에서, 시프트 레지스터 SR의 연속적인 스테이지의 출력은 버퍼 출력 벡터

를 획득하는 (M+1)-비트 대역 버퍼(BUF)로 래치되며, 이러한 것은 표(TBL)에 대한 어드레스로서 활용된다. 식(9)에서, 정수 인덱스 i의 1씩 증가하는 것은 2N 심벌 간격 T의 시간증가와 대응한다. 3^M+1의 가능한 어드레스 Ci의 각각에 대해, 상기의 표는 벡터

를 저장한다. 이러한 벡터

의 2N 성분 X-_2N+1

,...,Xo

은 2N 심벌 간격 T의 주어진 간격 동안에 재구성되는 2 진 소스 심벌

_2in-2N+1-K

_2iN-K

_2iN-K-N+1

_2iN-K

를 획득하는 감산기 SUB1에 의해 X(Ci)로부터 감산된 성분과 지연 회로(DEL)에 의해 구성된다.

이러한 에러 벡터 ei는 새롭고 이상적으로 향상된 표 엔트리

를 획득하는 감산기 SUB2에 의해

로부터 감산된 성분과 승산기(MUL)에서 스칼라 스텝 사이즈 μ에 의해 성분이 곱하여진다. 이러한 것은

대신에 표 TBL에 저장된다. 식(10)과 식(11)에 의해 규정된 조정 연산은 LMS 연산으로서 공지되어 있다. 이것의 성질은 여기서 설명되지 않으며, 예를들면 P.J. Van Gerwen과 N.A.M. Verhoeckx 및 T.A.C.M. Claasen씨에 의해 IEEE J. Selected Areas in Commun., 제 SAC-2권, 제2호, pp. 314 내지 323에서 Design Considerations for a 144 kbit/s Digital Transmission Unit for the Local Telephone Network라는 기사에 잘 정지되어 있다. 이러한 기사는 조정 표 조사 필터에 대한 LMS 연산의 응용에 관하여 언급하고 있으며, 현재 언급되고 있는 디코더 식별 방법과 밀접하게 관련지어진다. LMS연산은 기존의 응용에서, 추가 관찰 노이즈는 큰 스텝 사이즈 μ의 사용을 제외한 것이다. 그러나, 제4도의 시스템은 라운드 오프-에러를 무시할 수 있다면 노이즈 없이 수치적으로 쉽게 실시될 수 있다. 이러한 것은 μ가 1 정도로 되게 허용해 주고, 그러한 선택은 표 엔트리의 성분이 모두 0.5에서 초기화될 때, 즉 2개의 가능한 데이타 레벨

_K=0

_K=1

가 결코 발생하지 않을 수도 있다. 그러한 불가능한 어드레스를 위한 표 엔트리는 결코 갱신되지 않으며, 성분은 0 또는 1인 잔류 엔트리의 성분과 달리 식별 처리 완료에 따라 초기값 0.5을 계속 가지고 있게 된다.

표 TBL의 초기화 후에, (10)과 (11)의 조정은 통상적으로 10,000과 1000,000 사이의 길이 2NT의 많은 주기 동안에 에러 벡터 ei의 성분이 전력에서 더 이상 쇠퇴하지 않는 안정한상태에 도달할 때까지 수행된다. 이러한 전력은 다른 편리한 방법이나 또는 성분의 가장 최신의 100 값의 제곱의 합과 같이 측정될 수 있다. 하나 이상의 안정 상태의 전력이 현저하게 제로를 초과할 때, 완전한 디코딩은 M과 K의 선택된 값과 연관하여 부분 응답 다항식과 인가된 변조 코드에 대해 불가능하다. 모든 전력이 기본적으로 제로와 같을 때, 완전한 디코딩이 가능하며, 표 TBL의 내용은 디코딩 규칙을 규정한다.

N=1과 P=2를 가진 중요한 실제 경우에서, 제4도에 있는 3 진 신호 cℓ의 심벌 비율 P/(2NT)은 심벌 비율 1/T과 같게 되어, 정확히 한 심벌 C_K의 정수 숫자가 모든 심벌 간격 T 동안에 시프트 레지스터 SR를 입력시킨다. 이러한 것은 위에서 표시된, 즉 모든 심벌 간격 T보다 두배 빠르게 발생하는 래칭을 허용시켜 준다. 또한, 단지 하나의 심벌

_K-K이 이러한 간격 동안에 재구성되기 때문에, 상술된 벡터

,

i 및 ei는 각각 X(C_K-M,...C_K),

_K-K및 ℓ_K인 스칼라로 저하된다. 이러한 간략화는 특히 N=1과 P=2에 대한 간단한 디코더 식별을 행하게 된다. 비슷한 간략화는 P의 어떤 짝수값에 대해 가능하며, 이러한 경우에서 심벌 cℓ의 정수 숫자는 N(2N과 반대인) 심벌 간격 T만큼 작은 주기에서 시프트 레지스터 SR를 입력시킨다. 이러한 것은 상술된 것보다 2배 더 빠르게 발생하도록 래칭시킬 수 있어서, 이전에 한정된 벡터의 성분 숫자는 2의 인자에 의해 감소될 수 있다.

g(D), M 및 K에 대해 허용 가능하고 실현 가능한 모든 선택을 위한 식별 공정을 반복함으로써, 대응하는 디코딩 규칙 뿐만 아니라 주어진 2 진 변조 코드에 대한 응용 가능한 부분 응답 다항식을 간단히 찾을 수 있다. 실제로 관심있는 다양한 2 진 변조 코드에 대해, 처음에 언급된 Miller-Squared, (2,7), (1,7) 및 3PM 코드를 보유하고 있는 이러한 절차는 완전한 디코딩이 엄격하게 정의 디코딩 지연 M에 대해서만 가능하며, 이러한 것은 본 발명이 메모리를 가지고 있는 디코더(DEC)를 필요로 하는 이유를 명확히 밝혀준다.

제5도는 방금 설명된 절차와 동일한 표 TBL과 협조하여 디코더(DEC)가 어떻게 구성되는가를 도시한 것이다. 이러한 블럭 다이어그램에서, c1에 따른 3 진 결정 cc1은 심벌 비율 P/(2NT)로 클럭된 M 스테이지를 가진 시프트 레지스터 SR에 인가되어, 정확히 새로운 신호 cc1의 P 심벌은 모든 2N의 심벌 간격 T마다 시프트 레지스터 SR를 입력시킨다. 2N의 심벌 간격 T의 그러한 모든 주기에서, 시프트 레지스터 SR의 연속적인 스테이지의 출력은 표 TBL에 대한 어드레스로서 활용하는 버퍼 출력 벡터

를 획득하는 (M+1)-비트 광 버퍼로 래치된다. 식(12)에서, 1씩 정수 인덱스 i의 증가는 2N 심벌 간격 T의 시간 증가와 대응한다. 성분

_2in-2N+1-K,...,

_2in-K을 가진 벡터 aai는 즉, 어드레스 CCi에 의해 규정된 장소에서 표로부터 판독되는 벡터

i는 선택 회로 SEL에 인가된다. 연속적인 순간 K에서, 이러한 회로는 심벌 비율 1/T에서 출력 신호

_K-K를 구성하는

의 연속적인 성분을 선택한다.

처음에 설명된 바와같이, P의 어떤 짝수값에 대해 제5도의 디코더(DEC)는 2N의 심벌 간격 T보다 오히려 모든 N에서 일단 시프트 레지스터 SR의 출력을 버퍼 BUF로 래칭시킴으로써 간단하게 되고, 그럼으로써 벡터

성분의 숫자를 반감시킬 수 있게 된다. 또한, P=2와 N=1에 대해 벡터

는 스칼라

_K-K

비록 제5도의 디코더가 본 발명에 따라 시스템에 인가될 수 있다고 하더라도, 신호 C_1-M,...,cℓ상에서 논리동작으로 디코딩 작용을 규정하는 것은 가능하다. 이러한 가능성은 디코더(DEC)의 더 간단한 실시를 유도할 수 있으며 이것은 후에 설명될 것이다.

전술한 설명을 예시하기 위하여, 제3도의 수신기를 밀러-스퀘어드(Miller-Squared) 변조 코드에 대하여 더욱 상세히 설명하기로 한다. 여기서 부분-응답 다항식 g(D)=1+D에 관련하여 보면 P=2이고 N=1이다. 이것을 위하여, 제6도는 우드(wood)로 전술된 바와같이 밀러-스퀘어드 코드의 상태 다이어그램이다. 다이어그램은 A,B,...,I로 레벨된 10 상태 Sk를 포함한다. 어느 상수 K에서, 현행 상태 Sk는 심벌

_K의 제어하에 신규 상태 S_K+1로 변화된다. 동시에 2 인코드된 2 진수 b_2k-1및 b_2k가 발생된다.상태간의 가능 전이는 제6도에서 화살표로 표시된다. 화살표에 따른 주석은 형태

_K: b_2K-1b_2K이며, '+' 및 '-'은 제각기 +1 및 -1을 표시한다.

부분-응답 다형식 g(D)=1+D에 대하여, 식(3) 및 (6)의 신호 CK는 아래와 같다.

이 식에서, 인덱스 1 보다는 K는 cℓ이 2 진 소스 신호

_K의 것과 같은 심벌 비율 1/T을 가진 것을 표시하는 데에 이용된다. 부분-응답 다항식 g(D)=1+D과 관련한 밀러-스퀘어드 코드로 기술된 디코더 식별 처리의 응용은 메모리 길이 M=1 및 디코딩 지연 K=2를 가진 디코더 DEC에 대하여 디코딩할 수 있음을 나타낸다. 이에 대응하는 디코딩 표 TBL는 식별 처리의 완료와 동시에 값이 표 1에 도시되는 2^K+1=9 엔트리를 갖는다.

표 1은 밀러-스퀘어드 변조 코드 및 부분-응답 다항식 g(D)=1+D을 가진 시스템용 디코딩 표 TBL이다.

이런 디코딩 표의 정확성을 증명하기 위하여, 표 2는

_K-2, C_K-1및 C_K의 관련된 값과 함께 3개의 연속 상태 S_K-1, S_K및 S_K+1사이의 모든 가능 전이를 요약한 것이다. 식(13)으로, 제6도의 상태 다이어그램에서 표 2를 모으는 것은 간단하다.

표 2는 모든 허용 가능한 전이 S, SS에 대한

_K-1, C_K-1및 C_K의 가능값이다.

표 1는 표 2의 최종 3열과 명백히 양립한다. 두 표에 따르면, C_K-1=0일 때마다

_K-2=1이다. 더우기, C_K-1=C_K일 때마다

_K-2=1이다. 이것은

_K-2=1인 모든 가능성을 커버한다. 즉 모든 다른 경우에서,

_K-2=0이다. 그래서,

_K-2은 디코딩 룰(rule)에 따른 디코딩 지연 K=2 및 메모리 길이 M=1를 가진 디코더에 의해 CK로부터 복원될 수 있다.

디코딩 룰(14)에 따른 디코더 DEC의 한 실시예가 제7도에 도시된다. 디코더 DEC의 심벌비율 1/T로 3 진 입력 신호 CCK는 한 심볼 구간 T의 지연을 유발시키는 지연 소자 C1에 인가된다. 상기 지연 소자 D₁의 출력 신호 CC_K-1는 비교기 CP₁내의 CC_K와 비교되며, 상기 비교기의 2 진 출력 신호 X_K는 CC_K및 CC_K-1가 같거나 0 일시에 1과 같다. 제2 비교기 CP₂는 CC_K-1를 고정치 0과 비교한다. 합성 신호 Y_K는 CC_K-1가 0 일시에 1이다. X_K및 Y_K상에서 동작하는 논리 'OR'-게이트 OR는 최종으로 2 진 소스 신호

_K-2에 관한 결정

_K-2을 발생시킨다.

완성을 위해, 여기서 밀러-스퀘어드 코드에 대한 두부가 디코더 DEC가 존재함을 알게 된다. 첫번째 하나는 부분-응답 다항식 g(D)=D+D²(즉, 식(7)의 범주내에서의 부분-응답 신호 d_K=b_2K-1+b_2K-2)에 속하며, 디코딩 룰을 갖는다.

d_K-2=0 또는 d_K-1=0 또는 d_K-2=d_K-1=d_K이면 이다.

이런 룰은 2 심벌 구간 T의 디코딩 지연 K과 2 심벌 구간 T의 메모리 길이 M를 갖는다. 제2 디코더 DEC는 부분-응답 다항식 g(D)=1-D³(즉, 식(6)의 범주내의 부분-응답 신호 C_K=b_2K-b_2K-3)에 속하며, 디코딩 룰을 갖는다.

C_K-1=C_K또는 (C_K-1=0이고(C_K-2=0 또는 C_K=C_K-3))이다.

여기서, K=2 및 M=3이다. 두 디코더는 제7도의 디코더 DEC의 회로와 유사한 회로로 쉽게 구현된다.

전술한 설명의 제2 예시로서, 제3 및 제5에 따른 수신을 위한 가능성은 3PM 변조 코드에 대해 약간 상세히 손질된다. Jacoby로 전술된 페이퍼내에 기술된 이런 코드는 P=6 및 N=3을 가짐으로써, 제3도의 신호 c1의 심벌 비율 P/(2NT)은 1/T로 된다. 전술된 디코더 식별 절차를 이용함으로써 디코더 DEC는 부분 응답 다항식 g(D)=1+D, D+D², 1-D³및 D-D⁴에 존재함을 알게 된다. 이것은 제3도의 수신기 REC에서의 오버 샘플링을 피하도록 전체 4 가능성을 제공한다. 예로서, 표 3는 식(7)의 범주내에서 부분-응답 신호 d_K=b_2K-1-b_2K-4에 속하는 부분-응답 다항식 g(D)=D-D⁴에 대한 디코딩 표 TBL를 제공한다.

표 3은 3PM 코드에 대한 D-D디코딩 표이다.

표 3에 따르면, 단 3개의 3 진 심볼 d, d및 d은 디코딩 처리에 포함된 어느 모멘트에서 있다. 이것은 Jacoby로 상세히 전술된 바와같이 종래 기술에 따른 3PM에 대한 오버 샘플된 수신기내의 그런 처리내에 포함되는 7개의 2 진수와 양호하게 비교한다. 콤팩트(compact)하기 위하여, 표 3의 교정은 증명되지 않거나, 부분-응답 다항식 g(D)=D+D, g(D)=1-D및 g(D)=D-D에 제공된 디코딩 표가 아니다. 전술된 바와같이, 3PM에 대한 디코더 DEC는 제5도의 회로와 표 3의 디코딩 표에 의해 쉽게 구현된다.

Sigel 및 Jacoby로 전술된 변조 코드에 대해, 표 4는 필요한 디코더 DEC의 디코딩 지연 K 및 메모리 길이 M와 함께 완전한 코딩이 가능한 다른 일예의 부분-응답 다항식 g(D)으로서 요약한다.

표 4는 전술된 각종 변조 코드에 대한 응용 가능한 부분-응답 다항식이다.

콤팩트를 위하여, 디코딩 표는 여기서 재생되지 않거나, 그의 유효성이 증명되지 않는다.

제3도의 수신기 구조에 관한 최종 실시예로서, 제8도는 Bergmans로 전술된 바와같이 비교적 높은 정상 정보 밀도 2로 디지탈 자기 기록하는 특성을 가진 채널 CHN과 전술된 밀러-스퀘어드 변조 코드를 가진 시스템용 시물레이션으로 성취된 비트 에러 특성을 나타낸다. 제8도의 구형 곡선은 제1도에 따른 종래 기술의 수신기 REC에 속하는 반면에 삼각형 곡선은 제3도에 도시된 바와같은 본 발명에 따른 수신기 REC에 속한다. 후자 수신기 REC는 부분-응답 다항식 g(D)=1+D을 기초로 하여, 제7도의 디코더 DEC를 이용한다. 그의 성능은 종래 수신기의 성능보다 명백히 우수하다. 따라서, 본 발명의 전술한 목적을 이행하는 이외에, 제3도의 수신기는 또한 그의 성능의 견지에서 우수할 수 있다.

제9도는 본 발명에 따른 수신기의 제2 블럭도이다. 제9도의 수신기 REC에서, 재구성 회로 RC는 2 진 소스 신호

_K의 추정치

_K-K를 형성하는 메모리를 가진 검출기 DET를 포함하며, 여기서 K는 심벌 구간 T내에 표시된 검출지연을 나타낸다. 제3도에서, 샘플러 SMP는 심볼율 P/(2NT)로 동작하며, 이퀄라이저 EQ는 식(7)의 범주내의 한 가능 신호 cℓ뿐만 아니라 리젬블(resemble)할 샘플된 출력 신호에 대해 치수가 정해진다. 전술된 바와같이, 물론 완전한 재구성

_K-K가 적어도 원리상 가능한 신호 cℓ를 선택할 필요가 있다. 적당한 부분-응답 다항식 g(D)은 예를들어 전술된 디코더 식별처리로 결정될 수 있으며, 표 사실상 중요한 어떤 이진 변조코드에 대해 표 4 내에 제공된다. 노이즈와 같은 부가적인 방해 및 잔여 중간 심벌 간섭이 없는 상태에서, 이퀄라이저 EQ의 샘플된 출력 신호 zℓ는 선택된 신호 cℓ와 같다. 게다가, 이런 신호 cℓ는 완전히 공지된 식으로 2 진 소스 신호

_K에 의존한다. 이런 의존 상태는 2 진 소스 신호

_K

완성을 위해, 소정의 변조 코드는 P 및 N의 단일 값이 지정될 수 없는 것을 주지할 필요가 있다. 이것은 예를들어 P=2 및 N=1을 가지는 바와같이 Siegel로 전술된 FM 변조코드에 대한 케이스이다. 이런 코드에서, 모든 제 2 이진 인코드 디지트 b_2K+1는 중간 선행자 b_2K의 반대이다. 이런 b_2K및 b_2K+1사이의 선행 관계는 채널 CHN의 동작의 일부로서 간주될 시에, FM 코드는 또한 P=1 및 N=1 가진 바와같이 기술될 수 있음으로써, 종래 수신기는 Siegel로 간단히 전술된 바와같이 심벌 비율 1/T로 완전히 동작한다. 후자 기술에 대해 N/P는 1이 되어, 본 발명의 요건 N/P＜2 log(3)/2=0.79248을 충족시키지 않는다. 따라서, 본 발명은 N/P2log(3)/2 이도록 매개 변수 N 및 P로 기술될 시에 FM과 같은 2 진 변조코드를 커버할 수 없다.

사실상, 식(4)의 임펄스 응답 gn이 제1도의 채널 CHN의 임펄스 응답의 샘플된 변환을 아주 유사하게 하고, 노이즈가 심각한 문제가 안되게 된다. 그러한 경우에, 제3 및 9도의 시스템내의 이퀄라이저 EQ는 불필요하게 되어, 제3 및 9도가 기능적인 존재를 나타내는 사실에도 불구하고 사실상 생략될 수 있다.

최종으로, P＞1을 가진 변조 코드에 대한 어느 수신기에서 일어나는 동기 문제를 주시할 필요가 있다. 제 1 및 2도에 도시된 바와같은 종래 기술의 수신기 REC에 대해, 디코더 DEC는 일반적으로 예를들어 MFM 변조 코드에 대해 Siegel에 의해 상세히 전술된 바와같이 샘플러 SMP의 샘플링이 잘못된 위상으로 일어날 시에 정정 결정을 하지 못한다. 이런 동일 문제는 본 발명에 따른 제3 및 9도의 수신기내에서 일어난다. 여기서, 크기 NT/P의 샘플링 위상 에러는 이퀄라이저 EQ가 식(6)의 cℓ보다는 식(7)에 따른 신호 dℓ를 추정할 수 있게 한다. 더우기, 샘플러 SMP가 정점 샘플링 위상으로 동작할 지라도 P 부분-응답 디지트 cℓ(또는 짝수 P에 대한 P/2 디지트)의 블럭에 대한 블럭방향으로 디코딩되므로, 잘못된 워드 동기에 대한 P-1 가능성(또는 짝수 P에 대한 P/2-1)이 있다. 이러한 두 문제점(후자 문제점은 중요한 실제 케이스 P=2에는 존재하지 않음)은 동기 메카니즘을 필요하게 한다. 샘플링 위상 동기를 성취하기 위하여, 두 가능 샘플링 위상중의 하나만에서 일어날 수 있는 부분-응답패턴을 검출할 수 있다. 그러한 특성 패턴은 전술된 모든 변조코드에 대해 존재하지만, 여기서 간략화하기 위하여 제공되지 않는다. 특히 P의 작은 값에 대해, 특성 패턴은 짧고, 빈번히 일어난다. 패턴 존재의 검출은 비교적 간단하며, 정정 또는 잘못된 샘플링 위상이 이용됨을 신속히 확인하게 한다. 한편으로 큰 P에 대해, 특성 패턴을 길고, 덜 자주 일어난다. 이것은 비교적 복잡하고 느린 특성 패턴에 의해 동기한다.

동기에 대한 더욱 양호한 방법은 실제 데이타 전송을 개시하기 전에 적당한 프리앰블(preamble)을 전송하는 것이다. 전술된 (2,7) 변조 코드에 대해, 예를들어 모든-0 신호

_K의 잘못된 샘플링 위상에서의 수신은 모든 응용 가능한 부분-응답에 대한 형태 ..010101010...의 디코드 신호를 유발시킨다. 마찬가지로, 모든-1 신호

_K는 또한 실제 데이타와 쉽게 구별되는 패턴 ...01000100010...이 되게 한다. 따라서, 인코드된 모든-0 또는 모든-1 패턴형의 프리앰블은 신속하고 간단한 동기를 인에이블한다. 같은 기술은 전술된 MFM 및 밀러-스퀘어드 코드에 이용될 수 있다. 여기서, 모든-0 및 모든-1 신호

_K의 인코드된 변환은 T/2로 위상차까지 식별한다. 따라서, 잘못된 샘플링 위상은 디코딩과 동시에 인코드된 0의 프리앰블을 모든-1 신호로 변환하며, 사용된 부분-응답 다항식 g(D)에 무관하게 그 역으로 변환한다. 이런 성질은 소수 심볼 구간내와 간소한 하드웨어 비용으로 동기하는 데에 이용될 수 있다. 전술된 3PM 코드에 대해, 주기 3에 따른 주기적 데이타 패턴

_K

Claims

데이타 송신기로부터 노이즈 분산 채널을 통해 데이타 수신기로 2 진 소수 신호를 전송하기 위한 시스템으로서, 상기 데이타 송신기는 소정의 심벌 비율 1/T에서의 2 진 소스 신호를 심벌 비율 P/(NT)에서의 인코드된 2 진 데이타 신호로 변환하는 슬라이딩 블럭 인코더를 포함하며, 여기서 P 및 N은 N/P≤2 log(3)/2=0.79248인 양의 정수이며, 상기 채널은 인코드된 데이타 신호의 중간 심벌 간섭 및 노이즈를 유발시키며, 그리고 상기 데이타 수신기는 이퀄라이저, 샘플러 및 심벌 비율 1/T의 2 진 소스 신호를 재구성하는 재구성 회로를 직렬로 구비하는 2 진 소스 신호 전송 시스템에 있어서, 상기 재구성 회로는 메모리를 가진 디코더와 직렬로 연결된 검출기로 구성되는 반면에, 이퀄라이저, 샘플러 및 검출기는 심벌 비율 P/(2NT)의 3 진 데이타 신호를 검출하기 위해 배치되는 것을 특징으로 하는 2 진 소스 신호 전송 시스템.
제1항에 있어서, 메모리를 가진 상기 디코더는 심벌 비율 P/(2NT)로 클럭되는 시프트 레지스터와, 길이 2NT의 연속 구간 동안에 상기 시프트 레지스터의 소정수의 M 연속단의 출력을 저장하는 버퍼와, 엔트리가 2 진 소스 신호의 2N 연속 디지트의 추정치인 상기 버퍼의 내용으로 어드레스된 표와, 연속적으로 어드레스된 표 엔트리로부터 데이타율 1/T의 디코더 출력 신호를 형성하는 선택 수단을 포함하는 것을 특징으로 하는 2 진 소스 신호 전송 시스템.
제1항에 있어서, 정수 P가 짝수인 것으로 가정하며, 상기 메모리를 가진 상기 디코더는 심벌 비율 P/(2NT)로 클럭되는 시프트 레지스터와, 길이 NT의 연속 구간 동안에 상기 시프트 레지스터의 소정수의 M 연속단의 출력을 저장하는 버퍼와, 엔트리가 2 진 소스 신호의 N 연속 디지트의 추정치인 상기 버퍼의 내용으로 어드레스된 표와, 연속적으로 어드레스된 표 엔트리로부터 데이타율 1/T의 디코더 출력 신호를 형성하는 선택 수단을 포함하는 것을 특징으로 하는 2 진 소스 신호 전송 시스템.
데이타 송신기로부터 노이즈 분산 채널을 통해 데이타 수신기로 2 진 소스 신호를 전송하기 위한 시스템으로서, 상기 데이타 송신기는 소정의 심벌 비율 1/T에서의 2 진 소스 신호를 심벌 비율 P/(NT)에서의 인코드된 2 진 데이타 신호로 변환하는 슬라이딩 블럭 인코더를 포함하며, 여기서 P 및 N은 N/P≤21 log(3)/2=0.79248인 양의 정수이며, 상기 채널은 인코드된 데이타 신호의 중간 심벌 간섭 및 노이즈를 유발시키며, 그리고 상기 데이타 수신기는 이퀄라이저, 샘플러 및 심벌 비율 1/T로 2 진 소스 신호를 재구성하는 회로를 직렬로 구비하는, 2 진 소스 신호 전송 시스템에 있어서, 상기 재구성 회로는 메모리를 가진 검출기로 구성되는 반면에, 이퀄라이저 및 샘플러는 심벌 비율 1/T의 3 진 검출기 입력 신호를 필수적으로 형성하기 위해 배치되는 것을 특징으로 하는 2 진 소스 신호 전송 시스템.