KR0143008B1 - 직렬데이타 통신에서의 어드레스 수신장치 - Google Patents

직렬데이타 통신에서의 어드레스 수신장치

Info

Publication number
KR0143008B1
KR0143008B1 KR1019940033795A KR19940033795A KR0143008B1 KR 0143008 B1 KR0143008 B1 KR 0143008B1 KR 1019940033795 A KR1019940033795 A KR 1019940033795A KR 19940033795 A KR19940033795 A KR 19940033795A KR 0143008 B1 KR0143008 B1 KR 0143008B1
Authority
KR
South Korea
Prior art keywords
address
node
logic unit
signal
receiving
Prior art date
Application number
KR1019940033795A
Other languages
English (en)
Other versions
KR960027666A (ko
Inventor
이현철
Original Assignee
정장호
엘지정보통신주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정장호, 엘지정보통신주식회사 filed Critical 정장호
Priority to KR1019940033795A priority Critical patent/KR0143008B1/ko
Publication of KR960027666A publication Critical patent/KR960027666A/ko
Application granted granted Critical
Publication of KR0143008B1 publication Critical patent/KR0143008B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Small-Scale Networks (AREA)
  • Multi Processors (AREA)

Abstract

본 발명은 직렬데이타 통신에서의 어드레스 수신장치에 관한 것이다.
본 발명의 어드레스 수신장치는 자신의 고유어드레스를 수신하는 경우 뿐만 아니라 다른 노드의 어드레스를 수신하는 경우에도 주소일치통보신호를 해당수신노드의 프로세서측에 출력하여 주므로 자신에게 전송되는 데이타 뿐만 아니라 다른 노드측에 전송되는 데이타도 수신할 수 있어 송신 노드가 동일 내용의 방송형 메세지를 다수의 노드측에 반복 전송하지 않아도 된다.
따라서, 메세지 전송효율을 대폭 증가 시킬 수 있으며 수신 노드군을 임의로 설정하고 이를 대상으로 하는 메세지 전송이 가능하다.

Description

직렬데이타 통신에서의 어드레스 수신장치
제1도는 종래 직렬데이타 통신에서의 어드레스 수신장치 구성도.
제2도는 본 발명의 따른 직렬데이타 통신에서의 어드레스 수신장치 구성도.
*도면의 주요부분에 대한 부호의 설명
10,40:시프트레지스터 20,50:어드레스 설정부
30:비교부 60:제1로직부
70:제2로직부 80:제3로직부
90:제어용 래치
본 발명은 직렬데이타 통신에서의 어드레스 수신장치에 관한 것으로, 특히 임의의 노드(node)가 직렬데이타를 수신하는 경우 자신에게 할당된 고유어드레서의 직렬데이타 외에 다른 노드에게 할당된 어드레스의 직렬데이타도 수신하도록 하는 직렬데이타 통신에서의 어드레스 수신장치에 관한 것이다.
종래 직렬데이타 통신에서의 어드레스 수신장치은 제1도에 도시된 바와 같이 시프트레지스터(10) 어드레스 설정부(20) 및 비교부(30)를 구비하여 이루어진다. 시프트레지스터(10)는 송신노드로 부터 직렬로 수신되는 어드레스를 저장하였다가 병렬로 변환하여 비교부(30)측에 출력한다. 어드레스 설정부(20)는 다수의 스위치를 구비하여 이루어지며, 다수의 스위치에 의해 설정된 해당 수신노드의 어드레스를 비교부(30)측에 인가한다. 비교부(30)는 시프트레지스터(10)로 부터 인가되는 수신어드레스와 어드레스 설정부(20)로 부터 인가되어 어드레스를 비교하여 일치하는 경우 주소 일치 통보 신호를 해당 수신노드의 프로세서측에 출력한다. 이때, 해당 수신노드의 프로세서는 자신에게 할당된 데이타가 입력됨을 인지하고 데이타를 수신하다.
이와같은 어드레스 수신장치는 어드레스 설정부(20)에 의해 설정된 어드레스와 동일한 어드레스가 수신되는 경우에는 주소 일치 통보신호를 해당 노드의 프로세서측에 출력하고, 어드레스 설정부(20)에 의해 설정된 어드레스와 다른 어드레스가 수신되는 경우에는 주소 일치 통보신호를 해당 노드의 프로세서측에 출력하지 않으므로, 해당 노드의 프로세서는 자신의 어드레스를 갖는 데이타만을 수신할 수 있다. 따라서, 임의의 송신노드가 다수의 노들들에게 동일한 내용의 방송혀 메세지를 전달하는 경우, 동일한 내용의 방송형 메세지를 각 노드의 어드레스를 부여하여 각 노드마다 반복전송해야 되기때문에 메세지 전송에 많은 시간이 소요되어 메세지 전송효율이 저하되는 문제점이 있었다.
본 발명은 상술한 바와같은 문제점을 해결하기 위하여 안출된 것으로, 임의의 노드가 직렬데이타를 수신하는 경우 자신에게 할당된 교유어드레스의 직렬데이타외에 다른 노드에게 할당된 어드레스의 직렬데이타도 수신가능하게 제어함으로써 방송형 메세지를 다수의 프로세서가 동시에 수신할 수 있게 하도록 하는 직렬데이타 통신에서의 어드레스 수신장치를 제공하는데에 목적이 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명에 따른 직렬데이타 통신에서의 어드레스 수신장치는 제2도에 도시된 바와같이 시프트레지스터(40), 어드레스 설정부(50), 제1로직부(60), 제2로직부(70), 제3로직부(80)및 제어용 래치(90)를 구비하여 이루어진다. 시프트레지스터(40)는 송신 노드로 부터 직렬로 수신되는 어드레스를 저장하였다가 병렬로 변환하여 제1로직부(60)측에 출력한다. 어드레스 설정부(50)는 다수의 스위치를 구비하여 이루어지며, 다수의 스위치에 의해 설정된 해당 수신노드의 어드레스를 제1로직부(60)측에 인가한다. 제1로직부(60)는 다수의 XNOR게이트(Exclusive NOR Gate)를 구비하여 이루어지며, 시프트레지스터(40)로 부터 인가되는 다수의 어드레스비트와 어드레스 설정부(50)로 부터 인가되는 다수의 어드레스비트를 XNOR연산처리하여 처리결과 비트를 제2로직부(70)측에 출력한다. 제어용 래치(90)는 해당 수신노드의 프로세서로 부터 인가되는 제어신호를 래치하였다가 제2로직부(70)측에 출력한다. 제2로직부(70)는 다수의 OR게이트를 구비하여 이루어지며, 제1로직부(60)로 부터 인가되는 신호비트와 제어용 래치(90)로 부터 인가되는 제어신호비트를 OR연산처리하여 제3로직부(80)측에 출력한다. 제3로직부(80)는 AND게이트를 구비하여 이루어지며, 제2로직부(70)로 부터 인가되는 신호비트를 AND연산처리하여 처리결과신호를 해당 수신노드의 프로세서측에 주소일치통보신호로서 출력한다.
본 발명의 어드레서 수신장치는 제어용 래치(90)의 제어신호를 변경함으로써 해당 수신노드의 어드레스와 다른 노드의 어드레스 모두에 대해서 선택적으로 주소일치통보신호를 해당 수신노드의 프로세서 측에 출력한다. 이에 따라, 해당 수신노드는 자기 어드레스의 데이타 뿐만 아니라, 다른 어드레스의 데이타도 수신하게 된다.
이와같이 본 발명의 어드레스 수신장치는 다음과 같이 동작한다.
예를 들어, 어드레스 설정부(50)에 어드레스가 111로 설정된 상태에서, 송신노드로 부터 자신의 어드레스 111이 시프트레지스터(40)에 입력되는 경우 제1로직부(60)는 시프트레지스터(40)의 어드레스 111와 어드레스 설정부(50)의 어드레서 111을 XNOR연산처리하여 처리결과 신호비트 111을 제2로직부(70)측에 출력한다. 이때, 해당 수신노드의 프로세서는 제어용 래치(90)에 제어신호비트 0을 입력시킨다. 제2로직부(70)는 제1로직부(60)로 부터의 신호비트 111와 제어용 래치(90)로 부터의 제어신호비트 0을 OR연산처리하여 처리결과 신호비트 111을 제3로직부(80)측에 출력하며, 제3로직부(80)는 제2로직부(70)로 부터의 신호비트 111을 AND연산처리하여 처리결과 신호비트1을 주소일치통보신호로서 해당 수신노드의 프로세서측에 출력한다. 이에 따라, 해당노드의 프로세서는 자신의 데이타가 입력됨을 인지하고 해당 데이타를 수신하게 된다.
또한, 예를 들어 어드레스 설정부(50)에 어드레스가 111로 설정된 상태에서, 송신노드로 부터 다른 노드의 어드레스 10이 시프트레지스터(40)에 입력되는 경우 제1로직부(60)는 시프트레지스터(40)의 어드레스10과 어드레스 설정부(50)의 어드레스 111을 XNOR연산처리하여 처리결과 신호비트 10을 제2로직부(70)측에 출력한다. 이때, 해당 수신노드의 프로세서가 해당 어드레스를 갖는 다른 노드의 데이타를 수신하기 위하여 제어용 래치(90)에 제어신호비트 101를 인가하면, 제2로직부(70)는 제1로직부(60)로 부터의 신호비트 10과 제어용 래치(90)로 부터의 제어신호비트 101을 OR연산처리하여 처리결과신호비트 111을 제3로직부(80)측에 출력한다. 제3로직부(80)는 제2로직부(70)로 부터의 신호비트 111을 AND연산처리하여 처리결과신호비트 1을주소일치통보신호로서 해당 수신 노드의 프로세서측에 출력한다. 이에 따라, 해당 수신노드의 프로세서는 자신이 원하는 다른 노드의 데이타가 입력됨을 인지하고 해당 데이타를 수신하게 된다.
상술한 바와 같이 수신노드의 프로세서가 원하는 어드레스의 데이타를 수신하게 하기 위해서는 제3로직부(80)로 부터 1'의 주소일치통보신호가 출력되어야 한다. 이와 같이 제3로직부(80)로 부터 1의 주소일치통보신호를 출력시키기 위해서는 제2로직부(70)로 부터 인가되는 신호비트 모두가 1이 되어야 한다. 자신의 고유어드레스가 수신되는 경우에는 제1로직부(60)로 부터 전체비트가 1인 신호가 제2로직부(70)에 인가되므로 제어용 래치(90)에 전체비트가 0인 제어신호가 입력되면 제2로직부(70)가 제3로직부(80)측에 모든 비트가 1인 신호를 출력할 수 있어 제3로직부(80)가 1의 주소일치통보신호를 출력할 수 있다. 그러나, 자신의 고유어드레스가 아닌 다른 노드의 어드레스가 수신되는 경우에는 제1로직부(60)로 부터 1과 0비트를 포함하는 신호가 제2로직부(70)에 인가되므로, 제1로직부(60)로 부터의 0비트를 인가받은 제2로직부(70)의 게이트 소자가 1비트를 출력할 수 있도록 해주어야 한다. 이를 위해서 해당 수신노드의 프로세서는 제2로직부(70)의 해당 게이트 소자가 1의 비트 신호를 출력 할 수 있도록 제어용 래치(90)에 대응되는 제어신호 비트를 1로 인가하여 준다. 즉, 제1로직부(60)로 부터 제2로직부(70)측에 101비트가 인가될 때 제어용 래치(90)에 10비트가 인가되므로써 제2로직부(70)가 111비트를 출력하여 제3로직부(80)에 인가되는 모든 비트가 1로 되게 된다. 이에 따라 제3로직부(80)가 1인 주소일치통보신호를 출력하므로, 해당 수신노드의 프로세서는 다른 노드측에 송신되는 데이타도 수신할 수 있게 된다.
이상 설명한 바와 같이, 본 발명은 자신의 고유어드레스를 수신하는 경우 뿐만아니라 다른 노드의 어드레스를 수신하는 경우에도 주소일치통보신호를 해당 수신노드의 프로세서측에 출력하여 주므로, 자신에게 전송되는 데이타 뿐만아니라 다른 노드측에 전송되는 데이타도 수신할 수 있어 송신 노드가 동일 내용의 방송형 메세지를 다수의 노드측에 반박전송하지 않아도 된다. 따라서, 메세지 전송효율을 대폭 증가 시킬 수 있으며 임의로 설정되는 수신 노드군의 메세지들을 임의로 수신할 수 있어 특정 집단을 대상으로 하는 방송형 메세지의 방송형태를 쉽게 구형가능하다.

Claims (1)

  1. 직렬데이타 통신에서의 어드레스 수신장치에 있어서, 직렬로 입력되는 어드레스를 병렬로 변환하여 출력한 시프트레지스터, 어드레스를 설정하는 어드레스 설정부, 상기 시프트레지스터로 부터의 어드레스비트와 상기 어드레스 설정부로 부터의 어드레스비트를 XNOR연산처리하여 출력하는 제1로직부, 인가받은 제어신호비트를 래치하여 출력하는 제어용 래치, 상기 제1로직부로부터의 신호비트와 상기 제어용 래치로 부터의 제어신호비트를 OR연산처리하여 출력하는 제2로직부, 상기 제2로직부로 부터의 신호비트를 AND연산 처리하여 연산처리결과신호를 주소일치통보신호로서 출력하는 제3로직부를 포함하는 것을 특징으로 하는 직렬데이타 통신에서의 어드레스 수신장치.
KR1019940033795A 1994-12-12 1994-12-12 직렬데이타 통신에서의 어드레스 수신장치 KR0143008B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940033795A KR0143008B1 (ko) 1994-12-12 1994-12-12 직렬데이타 통신에서의 어드레스 수신장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940033795A KR0143008B1 (ko) 1994-12-12 1994-12-12 직렬데이타 통신에서의 어드레스 수신장치

Publications (2)

Publication Number Publication Date
KR960027666A KR960027666A (ko) 1996-07-22
KR0143008B1 true KR0143008B1 (ko) 1998-08-01

Family

ID=19401095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940033795A KR0143008B1 (ko) 1994-12-12 1994-12-12 직렬데이타 통신에서의 어드레스 수신장치

Country Status (1)

Country Link
KR (1) KR0143008B1 (ko)

Also Published As

Publication number Publication date
KR960027666A (ko) 1996-07-22

Similar Documents

Publication Publication Date Title
US4307446A (en) Digital communication networks employing speed independent switches
US4016369A (en) Addressing arrangements for communications networks
US4428046A (en) Data processing system having a star coupler with contention circuitry
US4251879A (en) Speed independent arbiter switch for digital communication networks
US4132975A (en) Majority decision device
EP0214840B1 (en) Method of conflict resolution in a parallel processor network
US5502817A (en) Ultra high speed data collection, processing and distribution ring with parallel data paths between nodes
US4866706A (en) Token-passing local area network with improved throughput
EP0787327B1 (en) Data processing system comprising an asynchronously controlled pipeline
KR0143008B1 (ko) 직렬데이타 통신에서의 어드레스 수신장치
US5890001A (en) Arbitration apparatus employing token ring for arbitrating between active jobs
KR19980036007A (ko) 비교기
JP2002507084A (ja) 複数個のノードのためのデータバス
RU2084950C1 (ru) Устройство для модификации адреса в цифровой сети
JPH0630003A (ja) 多重伝送装置
KR940008602Y1 (ko) 디지탈 교환기의 동시 위치 변환 회로
US5239499A (en) Logical circuit that performs multiple logical operations in each stage processing unit
US6091348A (en) Circuit and method for on-the-fly bit detection and substitution
SU1667045A1 (ru) Устройство дл сдвига и нормализации
KR0177751B1 (ko) 프로토콜을 이용한 수신 고유주소 인식방법
JP3083738B2 (ja) バイナリ選択エンコーダ
KR940008483B1 (ko) 인터럽트 제어기
KR100231487B1 (ko) 공통 버스 방식을 이용한 통신 시스템에서의 자기인식신호(sid) 발생장치
KR0143047B1 (ko) 데이타링크에서의 폴링정합장치
GB1586153A (en) Data transmission

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050330

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee