KR0139905Y1 - 출력전압 검출장치 - Google Patents

Abstract

본 고안은 CPU 내부의 씨리얼클럭을 이용하여 출력전압을 검출함으로써 종래의 삼각파 발생부를 제거하여 회로구성을 간소화할 수 있고, 상기 CPU 내부의 프로그램의 오류를 즉시 발견할 수 있음은 물론, 프로그램에 의해 검출출력전압을 간단히 가변시킬 수 있다.

Description

출력전압 검출장치

제1a도는 종래의 출력전압 검출장치의 구성 블럭도이다.

제1b도는 종래의 출력전압 검출장치의 주요부의 동작을 나타내는 타이밍도이다.

제2도는 본 고안인 출력전압 검출장치의 대략적인 구성 블럭도이다.

제3도는 본 고안에 따른 일 실시예의 회로도이다.

제4a도는 조건1인 경우의 본 고안에 따른 일 실시예의 동작을 설명하기 위한 타이밍도이다.

제4b도는 조건2인 경우의 본 고안에 따른 일 실시예의 동작을 설명하기 위한 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

200 : CPU 206 : 펄스발생부

208 : 증폭부

본 고안은 출력전압 검출장치에 관한 것으로, 특히 소정의 시스템의 출력전압이 원하는 출력인지를 검사하기 위하여 중앙처리장치(Central Processing Unit; 이하 CPU라고 함)의 씨리얼클럭(Serial Clock; 이하 SCLK이라고 함)을 이용하여 출력전압에 비례하는 전압을 검출하기 위한 출력전압 검출장치에 관한 것이다.

일반적으로 CPU를 이용하여 소정의 구동장치를 동작시키기 위하여 출력전압을 제어하는 시스템에 있어서, 상기 CPU는 원하는 출력전압에 해당되는 데이타를 데이타버스를 통해서 디지탈-아날로그 변환기로 출력하여 상기 데이타에 해당되는 아날로그 전압을 출력한다. 이때, 상기 구동장치를 제어하기 위한 상기 출력전압은 매우 중요하기 때문에 상기 출력전압을 검출하여 검사할 필요가 있다. 이에 대한 종래의 기술을 먼저 알아보면 다음과 같다.

제1a도는 종래의 출력전압 검출장치의 구성 블럭도이다. 상기 제1a도를 참조로 하여 종래의 출력전압 검출장치의 구성을 알아보면 다음과 같다.

CPU(100)는 데이타버스를 통하여 디지탈-아날로그 변환기(102)에 연결되어 있다. 상기 디지탈-아날로그 변환기(102)의 출력은 연산증폭기(104)의 양극단자에 연결되어 있고, 상기 연산증폭기(104)의 출력은 피드백하여 상기 연산증폭기(104)의 음극단자에 연결되어 있다.

상기 연산증폭기(104)의 출력은 연산증포기(108)의 양극단자에 연결되어 있고, 삼각파발생부(106)의 출력은 상기 연산증폭기(106)의 음극단자에 연결되어 있다. 상기 연산증폭기(108)의 출력은 평활부(116) 및 증폭부(118)를 거쳐 출력전압 검출단자를 통해서 상기 출력전압에 비례하는 검출전압이 출력된다.

검출부(114)는 상기 삼각파발생부(106), 연산증폭기(108), 평활부(116), 및 증폭부(118)로 구성되어 있다.

상기 구성에 있어서, 상기 종래의 출력전압 검출장치의 동작을 이해하기 위하여 주요부의 타이밍도를 이용하여 설명하고자 한다.

제1b도는 종래의 출력전압 검출장치의 주요부의 동작을 나타내는 타이밍도이다. 상기 제1b도를 참조로 하여 상기 종래의 출력전압 검출장치의 동작을 설명하면 다음과 같다.

(A)의 입력전압과 (B)의 삼각파가 연산증폭기(108)로 입력되어서 상기 (A)의 입력전압이 상기 (B)의 삼각파의 전압보다 높은 경우에는 전압이 15볼트이고 폭이 τ(타우)인 하이레벨펄스가 발생하고 상기 (A)의 입력전압이 상기 (B)의 삼각파의 전압보다 낮은 경우에는 0볼트를 유지한다.((C)의 파형)

상기 (C)의 파형을 입력으로 하여 상기 평활부(116) 및 증폭부(118)를 거친후의 출력전압인 Vout은 다음과 같은 수식에 의해서 얻을 수 있다.((D)의 파형)

Vout=(15τ/T)×[(Zf1×Zf2)/(R3×R6)]

여기서, Zf1=R3/(1+s×C2×R3)

Zf2=R6/(1+s×C2×R6) 이고,

s는 복소변수를 나타낸다.

상기 종래의 출력전압 검출장치는 디지탈-아날로그 변환기(102)를 통과한 후의 출력전압으로부터 검출을 하기 때문에 상기 디지탈-아날로그 변화기(102)의 오프셋으로 인한 오차의 영향으로 발생하는 오류가 상기 CPU(100)내의 프로그램상의 오류인지 아닌지를 판단하기가 어려운 문제점이 있다.

즉, 상기 CPU(100)에서 데이타버스에 보내는 출력을 직접 검출하지 못하기 때문에 상기 CPU(100)내의 프로그램에서 제대로 데이타를 상기 디지탈-아날로그 변환기(102)에 보내도 상기 디지탈-아날로그 변환기(102)의 오프셋으로 인한 영향으로 출력전압이 이상이 있어도 프로그램의 오류인지 상기 디지탈-아날로그 변환기(102)의 오프셋으로 인한 오류인지를 판단하기가 어렵게된다.

따라서, 본 고안의 목적은 CPU가 출력하는 데이타에 해당되는 출력전압을 상기 CPU마다 가지고 있눈 씨리얼클럭(SCLK) 단자를 이용하여 디지탈-아날로그 변환기를 통과하기 전에 직접 검출하기 위한 출력전압 검출장치를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 고안인 출력전압 검출장치는 출력전압에 해당하는 데이타신호에 동기되어 출력됨으로써 상기 출력전압값을 간접적으로 표시하는 씨리얼클럭을 발생하는 씨스템을 위한 출력전압 검출장치에 있어서, 상기 씨리얼클럭을 입력으로 하여 상기 씨리얼클럭에 응답하여 펄스를 발생함으로써 소정의 펄스폭을 갖는 출력전압 검출펄스를 발생하기 위한 펄스발생부; 및 상기 출력전압 검출펄스를 입력으로 하여 상기 출력전압 검출펄스를 적분증폭함으로써 검출가능한 전압형태로 증폭시키기 위한 증폭부를 구비한 것을 특징으로 한다.

이하 도면을 참조로 하여 좀더 상세히 설명하면 다음과 같다.

제2도는 본 고안인 출력전압 검출장치의 대략적인 구성 블럭도이다. 제2도를 참조로 하여 상기 출력전압 검출장치의 구성을 살펴보자.

CPU(200)는 데이타버스를 통해서 소정의 출력전압에 해당되는 디지탈 신호를 디지탈-아날로그 변환기(202)로 출력한다. 상기 디지탈-아날로그 변환기(102)는 연산증폭기(204)의 포지티브 단자에 연결되어 있다.

상기 연상증폭기(204)의 출력단자는 상기 연산증폭기(204)의 네가티브 단자로 피드백되어 유니트 게인을 얻는다.

상기 CPU(200)의 SCLK는 펄스발생부(206)로 씨리얼클럭을 제공하고, 상기 펄스발생부(206)는 상기 씨리얼클럭에 해당하는 펄스를 증폭부(208)로 출력한다. 상기 증폭부(208)로부터의 출력이 본 고안의 목적인 출력전압의 검출전압이 된다.

제3도는 본 고안에 따른 일 실시예의 회로도이다. 제3도를 참조로 하여 본 고안에 따른 일 실시예의 구성을 상세히 설명하면 다음과 같다.

CPU(200)는 데이타버스를 통해서 소정의 출력전압에 해당되는 디지탈신호를 디지탈-아날로그 변환기(202)로 출력한다. 상기 디지탈-아날로그 변환기(102)는 연산증폭기(204)의 포지티브 단자에 연결되어 있다.

상기 연산증폭기(204)의 출력단자는 상기 연산증폭기(204)의 네가티브 단자로 피드백되어 유니트 게인을 얻는다.

상기 CPU(200)의 SCLK은 멀티 바이브레이터인 74LS123(300)의 T1단자로 씨리얼클럭을 제공한다. 상기 74LS123(300)의 CLR단자 및 T2단자로는 전원전압(Vcc)이 저항(R8)을 통해서 공급된다.

상기 74LS123(300)의 C단자에는 캐패시터(C4)가 연결되어 있고, R단자에는 저항(R9)과 상기 캐패시터(C4)가 병렬로 연결되어 있다. 상기 저항(R9)을 통해서 전원전압(Vcc)이 공급된다.

상기 74LS123(300)의 출력단자인 Q단자는 저항(R10)을 통해서 연산증폭기(302)의 네가티브 단자에 연결되어 있고, 포지티브 단자는 저항(R12)을 통해서 그라운드에 연결되어 있다.

상기 연산증폭기(302)의 포지티브 단자와 출력단자 사이에 캐패시터(C5)와 저항(R11)이 병렬로 연결되어 있다. 상기 연산증폭기(302)의 출력단은 저항(R13)을 통해서 연산증폭기(304)의 네가티브 단자에 연결되어 있다.

상기 연산증폭기(304)의 포지티브 단자는 저항(R15)을 통해서 그라운드에 연결되어 있다. 상기 연산증폭기(304)의 네가티브 단자와 출력단자 사이에는 캐패시터(C6)와 저항(R14)이 병렬로 연결되어 있고, 상기 연산증폭기(304)의 출력단은 출력전압 검출단자로 사용된다.

상기 구성에 있어서, 상기 74LS123(300), 저항(R8), 저항(R9), 및 캐패시터(C4)는 상기 펄스발생부(206)의 구성요소이며, 상기 연산증폭기(302), 연산증폭기(304), 저항들(R10, R11, R12, R13, R14, R15), 및 캐패시터들(C5, C6)은 상기 증폭부(208)의 구성요소이다.

즉, 종래의 출력전압 검출장치와의 구성상의 비교에 있어서 가장 큰 차이점은 출력전압의 검출을 위해 종래의 출력전압 단자로부터 검출하던 방식과는 대조적으로 본 고안에 있어서는 CPU 내부의 SCLK을 이용하여 출력전압을 검출하도록 구성되어 있다는 점이다. 이는 프로그램상의 문제점을 바로 발견할 수 있다는 장점이 있다.

상기 구성에 대한 동작의 설명을 하기 위해서 다음과 같은 두가지 조건으로 나누어 타이밍도를 도시하기로 한다.

조건1 상기 SCLK의 주기가 2a 일 때

조건2 상기 SCLK의 주기가 3a 일 때

제4a도는 상기 조건1인 경우의 본 고안에 따른 일 실시예의 동작을 설명하기 위한 타이밍도이다.

제4b도는 상기 조건2인 경우의 본 고안에 따른 일 실시예의 동작을 설명하기 위한 타이밍도이다.

상기 제4a도 및 제4b도를 참조로 하여 본 고안에 따른 일 실시예의 동작을 설명하면 다음과 같다.

먼저 조건1의 경우, 상기 SCLK가 주기는 2a이고 전압은 5볼트라고 하면 상기 제3도에 도시된 (A)부분의 파형은 제4a도의 (1)과 같이 도시된다.

상기 (1)의 파형이 상기 74LS123(300)을 통과하면 상기 (1)의 파형의 하강엣지에 응답하여 폭이 τ(타우)인 하이레벨펄스가 발생하는데((2)의 파형), 상기 τ는 다음과 같이 정의된다.

τ=0.45×R9×C4

상기 (2)의 파형이 상기 연산증폭기(302)를 통과하면 다음과 같은 V1((3)의 파형)이 출력된다.

V1=[(5×τ)/(2×a)]×(-Zf1/R10)

여기서, Zf1=R11/(1+s×C5×R11)이고,

s는 복소변수를 나타낸다.

상기 (3)의 파형이 상기 연산증폭기(304)를 통과하면 다음과 같은 V2((4)의 파형)가 출력된다.

V2=[(5×τ)/(2×a)]×[(Zf1×Zf2)/(R10×R13)]

여기서, Zf1=R11/(1+s×C5×R11)

Zf2=R14/(1+s×C6×R14)이고,

s는 복소변수를 나타낸다.

다음은 조건2의 경우, 상기 SCLK가 주기는 3a이고 전압은 5볼트라고 하면 상기 제3도에 도시된 (A)부분의 파형은 제4b도의 (5)와 같이 도시된다.

상기 (5)의 파형이 상기 74LS123(300)을 통과하면 상기 (5)의 파형의 하강엣지에 응답하여 폭이 τ는 다음과 같이 정의된다.

τ=0.45×R9×C4

상기 (6)의 파형이 상기 연산증폭기(302)를 통과하며 다음과 같은 V3((7)이 출력된다.

V3=[(5×τ)/(3×a)]×(-Zf1/R10)

여기서, Zf1=R11/(1+s×C5×R11)이고,

s는 복소변수를 나타낸다.

상기 (7)의 파형이 상기 연산증폭기(304)를 통과하면 다음과 같은 V4((8)의 파형)가 출력된다.

V4=[(5×τ)/(3×a)]×[(Zf1×Zf2)/(R10×R13)]

여기서, Zf1=R11/(1+s×C5×R11)

Zf2=R14/(1+s×C6×R14)이고,

s는 복소변수를 나타낸다.

상기 조건1과 조건2에서 SCLK와 검출출력전압과의 관계를 알 수 있는데, 상기 SCLK의 주기가 2a에서 3a로 되었을 때 상기 V2와 V4의 관계식은 다음과 같다.

V4=(2/3)×V2

즉, 상기 검출출력전압은 상기 SCLK의 주기에 반비례함을 알 수 있다.

상기 동작의 원리를 간단히 요약하면, 상기 출력전압에 해당되는 씨리얼클럭((1) 또는 (5)의 파형)에 대해서 상기 씨리얼클럭의 하강엣지에서 일정한 폭의 펄스가 발생한다.((2) 또는 (6)의 파형)

상기 (2) 또는 (6)의 파형은 제1반전증폭기인 상기 연산증폭기(302)에서 적분되어 평활되며, 제2반전증폭기인 상기 연산증폭기(304)에서 최종 원하는 검출출력전압으로 증폭되어 진다.

따라서, 본 고안은 CPU 내부의 씨리얼클럭을 이용하여 출력전압을 검출함으로써 종래의 삼각파 발생부를 제거하여 회로구성을 간소화할 수 있고, 상기 CPU 내부의 프로그램이 오류를 즉시 발견할 수 있음은 물론, 프로그램에 의해 검출출력전압을 간단히 가변시킬 수 있다.

Claims (4)

1. CPU에서 출력되는 디지탈 전압데이타를 A/D 변환기를 통하여 아날로그로전압으로 변환하여 출력하며, 상기 아날로그전압이 정상인지를 체크하기 위해 상기 아날로그전압과 대응된 기준전압을 검출하는 출력전압 검출장치에 있어서, 상기 CPU의 출력단자로서 구성되며, 상기 CPU에서 프로그래밍된 상기 디지탈 전압데이타의 값에 따라 비례하는 주기값을 갖는 씨리얼클럭을 출력하는 씨리얼포트; 상기 씨리얼포트에 접속되어 상기 씨리얼클럭의 소정의 에지 타이밍마다 일정한 펄스폭을 갖는 출력전압검출펄스를 발생하기 위한 펄스발생부; 및 상기 아날로그전압과 비교할 수 있도록 상기 출력전압 검출펄스를 검출가능한 전압형태로 적분증폭시키기 위한 증폭부를 구비한 것을 특징으로 하는 출력전압 검출장치.
2. 제1항에 있어서, 상기 출력전압 검출장치는 내부프로그램으로 조정함으로써 상기 출력전압 검출장치의 검출전압을 가변시킬 수 있는 것을 특징으로 하는 출력전압 검출장치.
3. 제1항에 있어서, 상기 펄스발생부는 상기 씨리얼클럭을 유입하여 소정의 펄스폭을 출력하는 단안정 멀티바이브레이터임을 특징으로 하는 출력전압 검출장치.
4. 제1항에 있어서, 상기 증폭부는 상기 출력전압 검출펄스를 적분하여 평활하는 제1반전증폭기인 연산증폭기와 상기 제1반전증폭기에서 출력된 전압을 반전증폭하여 검출출력전압을 출력하는 제2반전증폭기인 연산증폭기를 포함함을 특징으로 하는 출력전압 검출장치.