JPH0275972A - クロックパルス幅変動検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック信号のパルス幅変動検出回路に関し、
特にノイズ重畳に起因するパルス幅変動の検出に好適な
回路である。

〔従来の技術〕

従来クロック信号のパルス幅変動検出方法としく１）単
安定マルチバイブレータによるパルス幅測定 （２）高速、高精度の基準クロックによるパルス幅測定 が代表的方法であった。この種の回路として関連するも
のには例えば特公昭５６−１１００５７号が挙げられる
。

〔発明が解決しようとする課題〕

上記従来技術（１）、即ち単安定マルチバイブレータに
よる方法では抵抗、コンデンサによる時定数を基準にパ
ルス幅を測定していた。しかしながら抵抗、コンデンサ
の抵抗値、静電容量は温度、湿度等外部要因により影響
を受ける上、経年変化も有り高精度で信頼性の高い回路
を構成することは困難であった。

また上記従来技術（２）、即ち高速クロックによる方法
では９本来のクロック信号の他に、測定用の高速クロッ
ク信号を持たねばならない、クロックは通常システム内
で最も高速の信号であり、この監視のために更に高速な
別クロックを設けることは、コスト上問題であった。

本発明の目的は高速クロックを用いる事なく、高精度、
高信頼性の周期変動検出回路を提供することにある。

〔課題を解決するための手段〕

上記目的は積分回路を用い、クロックのハイレベル期間
とローレベル期間を測定するとともに、ハイレベル期間
とローレベル期間で積分器が逆方向に積分動作を行なう
ことにより、積分器を構成する抵抗、コンデンサの定数
変動をキャンセルすることにより達成される。

〔作用〕

本発明において、積分器は入力パルス信号を１周期にわ
たって積分する。ここで入力パルス信号はハイレベルの
ときＶ　（ｖ　）、ローレベルの時０（ｖ）の振幅を持
ち１周期Ｔ　（ｓｅｅ）、デユーティ５Ｑ％とする。ま
た積分器は初期状態で出力電圧Ｖ／２（ｖ）、時定数Ｃ
−Ｒ（ｓｅｅ）とする、入力パルス信号の立上りから積
分を開始すると、入カバゝ″−′ 更に積分を継続し、１周期経過時点での積分器出力電圧
は ２　　４・Ｃ−Ｒ４・Ｃ−Ｒ２ り初期電圧に戻る。積分器を構成する抵抗、コンデンサ
が温度、湿度、経年変化等の影響を受けたとしても積分
器によってキャンセルされ、１周期積分後の積分器出力
電圧は−（Ｖ）となる。

ここで入力パルス周期に変動が発生し、ハイレったとす
る。

この場合１周期積分後の積分器出力電圧はとなる。

以上述べたことより、１周期積分後の積分器出力電圧ｔ
！電圧コンパレータによって　　（ｖ）か否かチエツク
することにより周期変動検出ができる。また、入力パル
ス信号のデユーティが５０％でないときは、パルス信号
を１７２分周して用いれば同様に周期変動検出が可能で
ある。

なお本発明を構成する制御信号発生部は、積分器のリセ
ット及び電圧コンパレータのチエツクタイミング信号を
発生するために有る。

〔実施例〕

以下、本発明の一実施例を第１図、第２図を用いて説明
する。

第１図は本発明の構成を示すもので、クロック入力４が
積分器１に入力される。積分器１の出力５はコンパレー
タ２に入力され、コンパレータ２の出力信号６がクロッ
クノイズ検出信号となる。

制御信号発生回路３は入力クロック信号４から積分器１
のリセット信号７及びコンパレータのイネーブル信号８
を出力する。

リタイミングでまず積分器１をリセットする。このとき
基準電圧発生回路１０の電圧をＶ／２（ｖ）とすると積
分器出力５の電圧もＶ／２（ｖ）となる。

積分器１のリセットが完了したら次にクロック入力がハ
イレベルの期間積分動作を行なう。次にクロック入力が
ローレベルの期間同様に積分動作を行なう、ここでクロ
ック入力のデユーティが５０％であれば前記作用にて述
べた通り積分終了時点で積分器出力電圧はＶ／２（ｖ）
となる。またクロック入力にノイズが重畳し、デユーテ
ィ５０％でなくなった場合、積分器出力電圧はＶ／２（
ｖ）から偏位する。

コンパレータ２は１周期分の積分が完了した時点で制御
信号発生回路３からのイネーブル信号８を受け、積分器
出力５の電圧と基準電圧１０を比較し、デユーティ変動
が有ったかどうかをチエツクし、出力信号６として出力
する。

第２図イの周期はパルス幅変動がなかった場合、同口の
周期はノイズによりパルス幅が変動した場合の動作を示
す。

第３図は本発明の他の実施例を示すもので、クロック入
力を分周器９により１／２に分周した後積分している６
本実施例によれば入力クロックのデユーティは５０％で
なくともデユーティ変動を検出可能である。

〔発明の効果〕

本発明によれば積分器を構成する抵抗、コンデンサは、
温度変化等により定数が変化しても、入力パルス１周期
（ハイレベル期間及びローレベル期間）の積分によって
キャンセルされるため積分結果には影響を及ぼさない、
またクロック信号を監視するための更に高速なりロック
も不要である。

以上述べた通り、本発明によれば、従来技術で問題であ
った回路定数変化の影響を受けず、かつ高速の別クロッ
クも使用せずにパルス幅変動検出回路を構成できるため
１例えばクロック信号に重畳したノイズの検出を低コス
トで行なえる。

【図面の簡単な説明】

第１図は本発明の一実施例であるクロックノイズ検出回
路図、第２図は第１図の動作タイムチャート、第３図は
他の実施例を示すブロック図である。 １・・・積分器、２・・・コンパレータ、３・・・制御
信号発生回路、４・・・入力クロック信号、５・・・積
分器出力信号、６・・・クロックパルス幅変動検出信号
、７・・・積分器リセット信号、８・・・コンパレータ
イネーブル信号、９・・・１／２分周器、１０・・・基
準電圧発生回路。

Claims (1)

【特許請求の範囲】
1. １、クロック信号を入力とし、クロック１周期毎に積分
   を繰り返す積分器と、前記積分器の出力電圧を基準電圧
   と比較するコンパレータと、前記クロック信号に同期し
   て積分器を初期化するリセット信号及び前記コンパレー
   タに比較を指示するコンパレータイネーブル信号を発生
   する制御信号発生回路より構成されたことを特徴とする
   クロックパルス幅変動検出回路。