KR0138852B1 - 매몰-채널 금속 산화물 반도체 트랜지스터 - Google Patents
매몰-채널 금속 산화물 반도체 트랜지스터Info
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Abstract
채널의 길이가 짧은 매몰-채널 금속 산화물 반도체 소자에서 나타나는 높은 전류누설을 억제하고 소스/드레인의 저항의 감소를 도모하기 위한 것이며, 특히 p채널 MOS트랜지스터인 경우에 붕소의 확산이 커서 소스와 드레인을 얕은 접합으로 실현하는 것이 어려운 경우에 유효한 것으로서, 본 발명에 의하면, 소스와 드레인의 채널쪽에는 일정 깊이의 홈형태를 갖는 게이트 전극을 형성시켜서 상기와 같은 목적을 달성한다.
그래서 초고집적화에 장애가 되는 0.3μm 이하의 채널길이를 확보하는 것이 가능하게 된다.
Description
제1도는 종래 매몰-채널 MOS트랜지스터의 구조 단면도
제2도는 본 발명에 의한 매몰-채널 MOS트랜지스터의 구조
제3도의 (가)-(바)는 본 발명에 의한 매몰-채널MOS트랜지스터의 제조공정 흐름도
*도면의 주요 부분에 대한 부호의 설명*
1,7 : 실리콘 기판,
2,8,13 : 불순물 보상층(impurity compansation layer),
3,5,9,14,15,17,18,20 : 실리콘 산화막,
4,10 : 게이트 전극(다결정 실리콘), 6,12 : 소스/드레인,
11 : 측벽 게이트 전극, 16 : 실리콘 질화막
산업상 이용분야
본발명은 금속 산화물 반도체 소자(metal oxide semiconductor device:이하 MOS 소자라 함)의 구조에 관한 것이며, 특히 짧은 채널 MOS소자에서 나타나는 누설 전류를 억제하고 소스/드레인의 저항을 감소시킨 매몰-채널MOS 소자의 구조에 관한 것이다.
[발명의 배경]
반도체 메모리 장치의 용량이 증가함에 따라 MOS소자의 집적도가 높아지게 되면 채널길이가 짧아져야 한다. 채널길이가 짧아지면 여러 가지 문제점들이 생기는데,예컨테 제조공정이 점점 더 까다로와지고 비례축소 방법(scaling scheme)이 종국에는 물리적인 한계에 부딪힐 것이라는 것을 들 수 있다.또한 MOS 소자의 전기적인 특성에도 문제점이 생기는데, 채널길이가 짧아지면 채널-드레인간 공핍층의 크기가 채널길이에 필적할 만하게 되고 바이어스에 의해 드레인의 전기장이 커지면 punchthrough 또는 DIBL(drain induced barrier lowering) 의해 소스-드레인간 누설전류가 급격하게 증가한다.
도면 제 1도는 종래의 매몰채널 MOS 소자의 단면도이다.제1도에서 다결정 실리콘 등으로 이루어진 게이트(4)의 양쪽에 있는 것은 실리콘 산화막 따위로 형성되는 스페이서(spacer:5)로서 소스 및 드레인(6)을 형성하기 위한 것이다.
도면에 구체적으로 나타나 있지는 않지만, 제1도에서는 소스/드레인(6)을 LDD(lightly Doped Drain)형태의 구조를 가지도록 하여 채널(2)과 접하는 부분의 도핑농도는 소스/드레인(6)의 나머지 부분의 도핑농도보다 낮게 하였다.
이러한 종래의 매몰채널 MOS소자에서는 위에서 설명했던 것처럼 채널길이가 짧아지면 소스-드레인 사이의 누설전류가 급격하게 증가한다.
이를 억제하기 위해서는 소스/드레인의 접합깊이가 얕아져야 하는데,소스/드레인의 접합깊이가 얕아지면 보상층의 깊이 또는 이온주입영역도 얕아져야 펀치쓰루(punch-through)에 의한 전류누설을 억제할 수 있다.
그런데, 특히 피-채널(p-channel)MOS트렌지스터인 경우에는 보상층과 소스/드레인은 붕소(Boron)의 확산이 크기 때문에 얕은 접합을 얻기 어렵다.
또한,표면채널에 비하여 드레인에 의하여 유기된 장벽저하(drain induced barrier lowering: DIBL)가 표면채널에 비하여 상당히 크다.
이러한 문제점 때문에 0.3㎛이하의 길이를 확보하기가 어려워 초고집적화(ULSI)에 장애가 된다.
[발명의 요약]
본 발명은 상기한 문제점을 감안한 것으로서, 본 발명의 목적은 채널길이가 짧아짐에 따른 소스/드레인간 누설전류를 줄이기 위한 것이다.
본 발명의 또 다른 목적은 채널의 유효길이를 확보하여 소스/드레인의 얕은 접합을 형성하지 않고서도 단채널 효과(short channel effect)를 개선하기 위한 것이다.
양호한 실시예의 설명
이제,도면 제 2도,제 3 도를 참조하여 본 발명의 실시예를 설며하기로 한다.
제 2 도는 본발명에서 제안한 매몰채널MOS 소자의 구조로서,그 제작 공정은 제 3도의 (가)-(바)의 흐름을 따른다.
제2도에서 게이트(10)와 인접한 소스/드레인(12)가장자리에 흠이 형성되어 드레인 부근에서 발생되는 전기장이 채널영역으로 침투하는 것을 방지하여 전류누설을 억제할 수 있으며,드레인에 의해 유기된 장벽저하(이냐)도 피할 수 있다.
또한 소스/드레인 가장자리에 형성된 흠에 의하여 유효채널 길이가 늘어나기 때문에 종래 구조에 비하여 소스/드레인에 금속도선을 접속시킬 때 AL등이 소스/드레인 영역에 파고드는 금속 스파이크(spike)나 일렉트로마이그레이션(electro-migration)에 의한 신뢰성 저하를 방지할 수 있다.
제 3 도의 (가)-(바)는 이러한 구조의 MOS소자를 만드는 공정의 흐름을 나타낸다.
제 3 도의 (가)에 나타낸 바와 같이,매몰-채널 MOS트랜지스터의 채널,게이트절연막,게이트 전극과 게이트 절연막을 형성하는 것은 기존의 MOS 제작공정으로 구현할 수 있다.
매몰-채널의 표면에는 불순물 보상층(13)이 형성되어 있다.
제 3 도의 (나)는 게이트 가장자리에 측벽 실리콘 질화막을 형성한 것을 나타낸 것이다.
제 3 도의 (가)를 형성한 후 전기로에서 열산화하거나 화학적 기상증착(CVD)에 의하여 실리콘 표면에 상기 실리콘 산화막(14)두께정도의 실리콘 산화막을 형성한 후 저압 화학적 기상증착(LPCVD)에 의하여 실리콘 질화막을 형성한 다음 반응성 이온식각(RIE)에 의하여 비등방성 식각을 수행하여 게이트 측벽에 실리콘 질화막(16)을 남긴다.
제 3도의 (다)는 제 3도의 (나)의 구조를 열산화하여 상기구조에서 노출된 실리콘 표면에 열산화막(17)을 기른 것을 나타낸 것이다.
상기의 실리콘 산화막(17)은 상기의 실리콘 산화막(14)보다 더 두껍게 한다.
제 3도의 (라)는 소스/드레인 모서리에 흠을 형성한 것을 나타낸 것이다.
습식식각 방법으로 상기 제 3 도의 (다)에 나타낸 실리콘 질화막(16)을 제거한 후 게이트(10)와 인접한 소스/드레인 영역에 노출된 실리콘 산화막의 일부를 RIE 또는 습식식각 방법에 의하여 제거한 뒤 남아 있는 실리콘 산화막18 을 마스크로 하여 소스/드레인 가장자리에 노출된 실리콘을 RIE,플라즈마 식각, 또는 습식식각으로 깍아내어 흠(19)의 깊이가 보상층(13)정도로 되게 한다.
제 3도의 (마)는 상기의 제 3 도의 (라)의 구조에 보상층(13)과 동일한 형의 불순물을 이온주입한 다음 열처리하여 제 2보상층(8)을 형성한 후 열산화하여 열산화막(20)을 형성한 것을 나타낸다.
이 과정에서 열처리와 열산화를 동시에 수행하여도 무방하다.
제 3 도의 (바)는 게이트의 가장자리에 다결정 실리콘 측벽(11)과 소스/드레인(12)을 형성한 것을 나타낸다.
제 3 도의 (마)의 구조를 전기로에서 열산화하거나 CVD에 의하여 표면에 산화막을 형성한 후 LPCVD 방법에 의하여 다결정 실리콘을 증착한 후 RIE에 의하여 비등방성 식각을 수행하여 게이트 측벽에 다결정 실리콘(11)을 남긴다.
소스/드레인을 형성하기 위하여 보상층의 불순물과 동일한 형의 불순물을 이온주입한 다음 일반적인 MOS소자의 제조공정을 수행하여 제 2 도에 나타낸 매몰-채널 MOS트랜지스트를 완성할 수 있다.
이러한 상기 구조는 드레인 가장자리의 흠에 의하여 소스/드레인 확산층이 매몰-채널 MOS트랜지스터의 채널로 침투하는 것을 억제할 수 있으므로 동일한 마스크 채널 길이를 가지는 종래의 매몰-채널 MOS 트랜지스터와 비교하여 유효채널 길이가 늘어나므로 펀치쓰루, DIBL 등에 의한 오프(off)누설전류가 작아진다.
그런데,유효 채널길이가 길어지면, MOS 트랜지스터의 전류 구동능력이 낮아져 매몰-채널MOS 회로의 성능을 다소 떨어뜨릴 수 있다.
그러나,드레인 가장자리의 흠만큼 또는 그 이상으로 접합깊이를 깊게 하여도 전류누설이 크지 않으므로 종래의 MOS 트랜지스터에 비하여 접합을 더 깊게 할 수 있다.
따라서,소스/드레인 저항의 감소를 유발하여 전류 구동능력 저하에 의한 MOS회로 성능의 손실을 보장할 수 있다.
Claims (6)
- 제 1도전형의 기판(7)과 이 기판(7)상에 형성된 상기 제 1도전형과 반대도전형인 제 2도전형의 소스/드레인(12)과 상기 기판(7)상부에 형성된 게이트 전극(10)과, 이 게이트 전극(10)아래의 소스/드레인(12) 사이의 영역에 형성된 제1 보상층(13)을 구비하는 매몰-채널 금속 산화물 반도체 소자에 있어서, 상기 소스/드레인(12)이 상기 게이트 전극(10)과 접하는 양쪽 가장자리 부분에 흠구조의 게이트 전극(11)을 형성하고,상기 흠구조 아래에 제 2 보상층(8)이 각각 형성되어 있는 것을 특징으로 하는 매몰-채널 금속 산화물 반도체 소자,
- 제 1항에 있어서,상기 흠구조의 깊이는 상기 제 1 보상층의 두께와 같은 것을 특징으로 하는 매몰-채널 금속산화물 반도체 소자.
- 제 1항에 있어서,상기 흠구조의 깊이는 상기 소스/드레인의 접합깊이와 같은 것을 특징으로 하는 매몰-채널 금속 산화물 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극(10)과 상기 흠구조의 게이트 전극(11)은 다결정 실리콘으로 이루어진 것을 특징으로 하는 매몰-채널 금속 산화물 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 도전형은 n형이고 상기 제 2 도전형은 P형인 것을 특징으로 하는매몰-채널 금속 산화물 반도체 소자.
- 제 1 항에 있어서,상기 제 1 도전형은 P 형이고 상기 제 2 도전형은 n형인 것을 특징으로 하는 매몰-채널 금속 산화물 반도체 소자.
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