KR0137227B1 - 고압 안정화 회로 - Google Patents

고압 안정화 회로

Info

Publication number
KR0137227B1
KR0137227B1 KR1019940005930A KR19940005930A KR0137227B1 KR 0137227 B1 KR0137227 B1 KR 0137227B1 KR 1019940005930 A KR1019940005930 A KR 1019940005930A KR 19940005930 A KR19940005930 A KR 19940005930A KR 0137227 B1 KR0137227 B1 KR 0137227B1
Authority
KR
South Korea
Prior art keywords
circuit
high voltage
voltage
period
converter
Prior art date
Application number
KR1019940005930A
Other languages
English (en)
Other versions
KR940023158A (ko
Inventor
히로유끼 소메야
Original Assignee
보조 다꾸로
니뽕 빅터 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 보조 다꾸로, 니뽕 빅터 가부시끼 가이샤 filed Critical 보조 다꾸로
Publication of KR940023158A publication Critical patent/KR940023158A/ko
Application granted granted Critical
Publication of KR0137227B1 publication Critical patent/KR0137227B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/16—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by deflecting electron beam in cathode-ray tube, e.g. scanning corrections
    • H04N3/18—Generation of supply voltages, in combination with electron beam deflecting
    • H04N3/19—Arrangements or assemblies in supply circuits for the purpose of withstanding high voltages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F38/00—Adaptations of transformers or inductances for specific applications or functions
    • H01F38/42—Flyback transformers
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Dc-Dc Converters (AREA)
  • Details Of Television Scanning (AREA)

Abstract

목적 CRT용인 고압 안정화 회로에 있어서 강압형 DC-DC콘버터를 사용한 1차 보정형에서 시정수를 작게 하여 응답성을 향상시킨다.
구성 집적회로 IC1의 출력이 트랜지스터 Q1와 콘덴서 C6의 샘플링 및 홀드 회로에 의해서 거의 고압 출력 펄스 기간에만 샘플링되어 1H 기간 홀드되고 노이즈성분이 제거된다. 또, 쵸퍼용 트랜지스터 Q4의 드레인의 쵸퍼 펄스의 하이 레벨 기간이 댐필 기간으로 되게 톱니형파가 미리 정형되고 또한, 강압형 DC-DC 콘버터를 구성하는 LC 회로, L1, C8의 공진점을 플라이백 트랜스포머의 고압 변동의 상승 시간으로부터 근사적으로 구하는 값으로 선택하므로서 콘덴서 C8를 역전류 흡수용으로서 동작시킨다.

Description

고압 안정화 회로
제1도는 본 발명에 대한 고압 안정화 회로의 일실시예를 도시하는 회로도.
제2도는 제1도의 회로에서의 주요 신호를 도시하는 파형도.
제3도는 종래예와 본 실시예의 필터를 도시하는 회로도.
제4도는 실제의 고압 변동을 도시하는 파형도.
제5도는 본 실시예의 필터를 설명하기 위한 회로도.
제6도는 본 실시예의 각 주파수 대 이득/위상 특성을 도시하는 설명도.
제7도는 플라이백 트랜스포머의 구동 전류를 도시하는 파형도.
제8도는 백 레벨과 흑 레벨에서의 고압 변동을 도시하는 파형도.
제9도는 고압 항복점을 나타내는 설명도.
제10도는 CRT의 화면을 도시하는 설명도.
제11도는 종래의 2차 보정형 고압 안정화 회로를 도시하는 회로도.
제12도는 종래의 1차 보정형 고압 안정화 회로를 도시하는 회로도.
제13도는 종래의 다른 1차 보정형 고압 안정화 회로를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
C8: 역전류 흡수 콘덴서,FBT : 플라이백 트랜스포머,
L1: 쵸크 코일,Q2: 샘플 및 홀드용 트랜지스터,
Q4: 쵸퍼용 트랜지스터,Q6: 스위치용 트랜지스터,
R2, RL: 고압 검출용 저항
[산업상의 이용분야]
본 발명은 텔레비젼 수상기나 디스플레이 모니터 등에 사용하는 고압 안정화 회로에 관하여 특히, 플라이백 트랜스포머의 1차 권선축을 보정하므로서 고압을 안정화시키는 고압 안정화 회로에 관한다.
[종래의 기술]
일반적으로 CRT(음극선관)를 사용한 텔레비젼 수상기나 디스플레이 모니터 등에선 고압의 안정도가 특히 화면의 왜곡의 점에서 문제로 된다. 특히, CPU가 단말 정보를 표시하는 디스플레이 모니터에선 정지 화상을 표시하는 경우가 많으므로 화면의 왜곡에 대한 요구가 엄격하고 게다가 근래에는 고압 전류가 흐르는 백을 배경(back)으로 한 윈도우의 표시가 증가하고 있으므로 흑에서 백 또는 그 역의 화면 변화에 대한 응답, 소위 동적 레규레이션에 대한 개선 요구가 강해지고 있다. 또, 텔레비젼 수상기에 대해서도 고해상도 텔레비젼(HDTV) 등같이 고품위 화면이 요구되는 경우에 화면의 왜곡이 문제로 되어 있다.
본원에서 제3도의 (a)에서 도시하듯이 플라이백 트랜스포머(FBT)의 1차 권선을 트랜지스터에 의해 구동해서 고압을 발생시키는 회로에선 FBT의 고압 출력부의 레규레이션을 임피던스로 나타내면 대체로 1.2㏁ 전후이며 따라서, 1㎃의 빔 전류가 흐르면 전압이 1kV 변환한다. 이것은 단일 수평 주파수로 최량 조건으로 설계된 경우의 평균적인 값이며 폭이 보다 넓은 수평 주파수 범위를 갖는 멀티스캔 모니터에선 귀선 시간을 일정으로 한 경우엔 수평 주파수가 저하할수록에 고압 레규레이션이 악화된다. 또, 고압 단독 동작형(고압/편향 분리형)에선 편향 요크에 상당하는 인덕터를 갖는 더미요크(DY)를 사용한 것이 많으나 이 더미 요크를 벗기면 레규레이션이 악화된다.
특히, 제9도에서 도시하는 고압 빔 전류의 관계가 있으므로 제9도의 2차 항복점이 사용 빔 전류의 범위 내에 들어가며 또, 2차 항복점 이상의 빔 전류에선 고압은 급속히 저하된다. 또, 일반적으로는 디스플레이 모니터의 피크 전류는 높은 것이어도 1.1~1.2㎃이다. 실험 결과에선, 더미 요크(DY)가 없고 80kHz 내지 30kHz의 범위의 수평 주파수에 대응하게 셋트한 고압 레규레이션은 0 내지 1.2㎃에 있어서 80kHz에선 1.8kV였는데 30kHz에선 7 내지 8kV(귀선 시간 일정)로 악화한다. 또, 디스플레이 모니터의 CRT 화면상에서 제10도에 도시하듯이 축의 배경에 대해서 어느 쪽의 백색지대를 표시하고 화면 왜곡이 느껴지지 않을 경우엔 백과 흑의 고압차가 20V 이내인 경우이며 적어도 50V 이내에 억제하지 않으면 화면의 품질을 확보할 수 없다.
종래, 이같은 고압 레규레이션을 개선하는 방법으로서 여러가지 제안이 이뤄지고 있다. 종래의 방식을 크게 나누면 예컨대 특공평 3-73191호 공보에 나타내어지듯이 FBT의 1차측을 보정하는(FB 펄스의 파고치를 변경하는) 방법과 특개평 2-108373호 공보에 나타내어지듯이 FBT의 2차측을 보정하는(고압 권선의 로우측에 보정 전압을 인가한다) 방법의 2가지가 있는데 각각 장점 및 단점이 있다. 또한, 동적 레규레이션을 개선하기 위한 종래 방법의 일반적인 경향으로선 2차측 보정이 많지만 단일 주파수에선 1차측 보정도 제안되어 있다(상기 특공평 3-73191호 공보 이외에는 거의 발견되지 않는다).
제11도는 대표적인 2차 보정형의 회로를 도시하며 이 회로에선 FBT의 2차 권선과 자기적으로 비결합인 보조 트랜스포머 T가 설치되며 FBT의 고압을 저항 R1, R2에 의해 분압해서 검출한다. 또한, FBT의 2차 코일에는 1차 FB 펄스가 유기되어서 직류 고압이 발생하고 또, 스위칭 코일 L에도 FB 펄스가 발생한다. 스위칭 코일 L은 정 펄스측 단자가 스위칭 소자 Q의 게이트에 접속되며 부 펄스측 단자가 차동 증폭기 AMP의 출력 단자에 접속되어 있으며 이 차동 증폭기 AMP는 부출력에 대해서 동작하게 바이어스되어 있다. 보조 트랜스포머 T의 1차 코일에는 스위칭 소자 Q와 직렬로 직류 전원이 접속되고 2차 코일에는 다이오드 D와 콘덴서 C에 의해 정류 회로가 접속되며 이 정류 전압이 FBT의 2차 코일의 최초 권선에 인가된다.
즉, FBT의 고압 출력이 저하되면 검출 전압이 저하되고 차동 증폭기 AMP의 출력이 마이너스에서 0V로 근접하면 스위칭 소자 Q의 게이트 전압이 저하된다. 이 때문에 게이트 펄스의 DC전압이 상승하고 스위칭 소자 Q의 온 기간이 길어지며 FBT의 2차 출력이 상승해서 고압 출력이 보정된다.
그러나, 이같은 2차 보정형의 고압 안정화 회로에선 빔 전류가 0 내지 1㎃에서 스태틱이 100V 이하, 동적이 300V 이하이므로 화면 왜곡에 대해서 불충분하다는 문제점이 있다. 또, 이 회로를 멀티 스캔으로서 사용하는 경우에는 FBT의 1차 권선의 인가 전압을 주파수에 따라서 가변으로 하기 위한 DC-DC 콘버터를 조합시킬 필요가 있으며 또, 상술한 바와 같이 주파수 범위가 넓고 더미 요크(DY)가 없는 회로에서 6 내지 7kV까지 고압 변동에 대응가능으로 하면 보조 트랜스포머 T나 제어 회로가 상당한 면적을 차지하며 콤팩트성이나 코스트면에서 불리해진다.
그런데, 제어 범위를 크게 하기 위해서 다음 식같은 FB 펄스를 생각하는 방법이 생각된다.
[수식 1]
Vcp∝Vcc/(LC)1/2
단, Vcp는 FB 펄스의 P-P값
Vcc는 FBT이 인가 전압
L은 더미 요크(DY)의 인덕턴스
C는 공진 용량 또는 FBT의 1차 인덕턴스
그러나, 상기 L, C를 크게 가변시키기는 곤란하므로 FBT의 인가 전압 Vcc를 가변으로 하는 것이 가장 용이하다. 특히, 멀티스캔을 고려하면 인가 전압 Vcc를 가변으로 하므로서 필요한 성능을 얻을 수 있으면 콤팩트성이나 코스트의 면에서 유리하다.
다음에 제12도를 참조해서 종래의 1차 보정형의 회로를 설명한다. 이 회로에선 시리즈 레규레이터가 사용되며, FBT의 고압이 저하되면 저항 R1, R2에 의한 검출 전압이 저하되어서 트랜지스터 Q1의 에미터 전류가 저하되고 오차 증폭용 차동 트랜지스터 Q2의 베이스 전압이 저하되고 트랜지스터 Q5의 콜렉터 전류가 증가한다. 따라서, 입력 전압 제어 트랜지스터 Q4의 베이스 전압이 저하되고 그 결과 FBT의 1차측 인가 전압이 상승해서 FB 펄스의 P-P값이 커지며 FBT의 고압이 안정화된다. 또, 역전류 흡수용 콘덴서 C1와 역류 방지용 제너 다이오드 D2등을 설치하므로서 응답을 신속히 하도록 구성되어 있다.
[발명이 해결하려는 과제]
그러나, 이 종래의 1차 보정형의 회로에선 시리즈 레규레이터를 사용하고 있으므로 큰 가변 범위를 확보하려고 하면 입력 전압 제어 트랜지스터 Q4와 다이오드 D2에 의해서 방열기(heatsink) 등이 대형화하거나 전력 손실이 크게 되며 따라서 효율이 나쁘다는 결점이나 멀티 싱크 모니터에는 대응할 수 없다는 결점이 있다.
제12도는 멀티 싱크 모니터용으로서 강압형 DC-DC 콘버터에 의해서 FBT의 인가 전압을 제어하는 다른 종래의 1차 보정형의 회로를 도시하고 있다. 이 회로에선 FBT의 고압을 저항 R1, R2에 의해 검출하고 이 검출 전압을 전압 V1과 비교 증폭해서 톱니형 파형과 비교하고 펄스폭 변조용 트랜지스터 Q1를 구동시킴으로써 입력 전압을 쵸프(chop)하고 다이오드 D1과 인덕턴스 L1이 콘덴서 C3로 이루는 필터 회로에 의해서 평활화된 강하 전압에 의해 각 수평 주파수로 일정의 고압을 얻을 수 있고 따라서 정적인 고압 부하 변동에 대응할 수 있다.
그러나, 이 회로에선 저항 R1, R2의 고압 검출 회로가 하이 임피던스이므로 각종의 스위칭 노이즈가 발생하기 쉽다는 문제점이 있고 또, 비교 증폭 회로에선 콘덴서 C1에 의해 적분 파형 등의 기복을 제거하므로 비교 증폭 회로에도 시정수 회로가 필요로 되어서 응답이 늦어지며 또한 필터 회로의 인덕턴스 L1와 콘덴서 C3도 마찬가지로 입력 전압을 평활화하기 위해서 상당히 큰 시정수로 된다.
따라서, 강압형 DC-DC 콘버터를 사용한 회로에선 고압 변동에 대한 동적인 응답 속도는 2 내지 5msec로 늦으며 윈도우 패턴 등의 화면에선 화면 왜곡이 현저하게 나타난다는 문제점이 있다. 또한, 이 회로에선 고압 변동의 제어 범위라는 점에선 입력 전압을 크게 할수록에 큰 제어 범위를 얻을 수 있다는 잇점이 있다.
본 발명은 종래 동적 특성이 양호한 2차 보정형에선 제어 범위를 넓게 하기 어렵다는 문제점, 정적 및 동적 특성이 불충분하다는 문제점 및 콤팩트가 아니라는 문제점을, 종래 동적 특성을 향상시킬 수 없다는 강압형 DC-DC 콘버터를 사용한 1차 보정형으로 해결하는 것을 목적으로 한다.
[과제를 해결하기 위한 수단]
본 발명은 상기 목적을 달성하기 위해서 고압 변동을 플라이백 트랜스포머의 펄스 기간 샘플링하고 1 수평 기간동안 홀드하는 동시에 강압형 DC-DC 콘버터의 쵸퍼 전압의 하이 레벨 기간이 댐핑 기간으로 되게 쵸퍼용 트랜지스터를 구동하고 또한, 강압형 DC-DC 콘버터를 구성하는 LC 회로의 공진점을 플라이백 트랜스포머의 고압 변동이 상승 시간으로부터 근사적으로 구하는 값으로, 선택하므로서 LC 회로의 콘덴서를 역전류 흡수용으로서 동작시키도록 하고 있다.
즉, 본 발명에 의하면 쵸퍼용 트랜지스터의 필터용의 LC 회로를 가지며 플라이백 트랜스포머의 1차 권선의 일단에 입력 전압을 인가하는 강압형 DC-DC 콘버터와 상기 플라이백 트랜스포머의 1차 권선의 타단을 펄스 구동하는 트랜지스터와 상기 플라이백 트랜스포머의 2차 권선측의 고압을 검출하는 고압 검출회로와 상기 고압 검출 회로에 의해서 검출된 전압에 의해서 고압 변동의 상승 및 강하를 검출하는 고압 변동 검출 회로와 상기 고압 변동 검출 회로에 의해서 검출된 고압 변동을 상기 플라이백 트랜스포머의 펄스 기간 샘플링하고 1 수평기간동안 홀드하는 샘플 및 홀드회로와 상기 샘플 및 홀드회로에 의해 홀드된 전압을 상기 플라이백 트랜스포머의 구동 펄스와 동기하여 펄스폭 변조하고 상기 강압형 DC-DC 콘버터의 쵸퍼 전압의 하이 레벨 기간이 댐핑 기간으로 되게 상기 쵸퍼용 트랜지스터를 구동하는 펄스폭 변조 회로를 가지며 상기 LC 회로의 공진점을 상기 플라이백 트랜스포머의 고압 변동의 상승의 시간으로부터 근사적으로 구하는 값으로 선택하므로서 상기 LC 회로의 콘덴서를 역전류 흡수용으로서 동작시키는 고압 안정화 회로가 제공된다.
[작용]
본 발명에선 고압 변동을 플라이백 트랜스포머의 펄스 기간 샘플링하여 1 수평기간 홀드하므로 고압 검출 회로의 노이즈 흡수용 콘덴서를 생략할 수 있으며, 또, 강압형 DC-DC 콘버터의 쵸퍼 전압의 하이레벨 기간이 댐퍼 기간으로 되게 쵸퍼용 트랜지스터를 구동하고 강압형 DC-DC 콘버터를 구성하는 LC 회로의 공진점을 플라이백 트랜스포머의 고압 변동의 상승의 시간으로부터 근사적으로 구하는 값에 선택하므로서 LC 회로의 콘덴서를 역전류 흡수용으로서 동작시키므로서 시정수를 작게 해서 응답성을 향상시킬 수 있다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 설명한다. 제1도는 본 발명에 관한 고압 안정화 회로의 1 실시예를 도시하는 회로도이며, 제2도는 제1도의 회로에서의 주요 신호를 도시하는 파형도이며, 제3도는 종래예와 본 실시예의 필터를 도시하는 회로도이며, 제4도는 실제의 고압 변동을 도시하는 파형도이며 제5도는 본 실시예의 필터를 설명하기 위한 회로도이며 제6도는 본 실시예의 각 주파수 대 이득/위상 특성을 도시하는 설명도이며, 제7도는 플라이백 트랜스포머의 구동 전류를 도시하는 파형도이며, 제8도는 백 레벨과 흑 레벨에서의 고압 변동을 도시하는 파형도이다.
제1도에서 플라이백 트랜스포머(FBT)의 1차 권선의 일단에는 입력 전압 +B2가 쵸퍼용 트랜지스터 Q4를 갖는 강압형 DC-DC 콘버터를 거쳐서 인가되는 타단에는 스위칭 및 댐퍼용 트랜지스터(FET) Q5와 공진 콘덴서 C9가 접속되어 있다. 따라서, 트랜지스터 Q5가 제2도의 (a) 내지 (c)에서 도시하듯이 온-오프하면 FBT의 2차 권선측에 고압 HV가 발생하며 이 고압 HV는 도시되지 않은 CRT의 애노드에 인가된다.
쵸퍼용 트랜지스터 Q4의 게이트는 커플링 콘덴서 C7를 거쳐서 버퍼용 트랜지스터 Q2, Q3의 각각 에미터에 공통 접속되며 버퍼용 트랜지스터 Q2의 콜렉터에는 전압 B1이 인가되어서 버퍼용 트랜지스터 Q2, Q3의 베이스에 후술하는 비교기용 IC3의 출력 신호가 인가되어 있다. 또, 강압형 DC-DC 콘버터는 다이오드 D1와 쵸크 코일 L1과 역전류 흡수 콘덴서 C8를 가지며 쵸퍼용 트랜지스터 Q4의 드레인 펄스(Vc)와 쵸크 코일 L1의 출력 전류 IL2와 역전류 흡수 콘덴서 C8의 통과 전류 IC8와 2차 권선 L2의 입력 전류 IL2와 역전류 흡수 콘덴서 C8의 충전 전압 VC8은 각각 제2도의 (f) 내지 (i)에서 도시할 수 있다.
FBT가 출력하는 고압 HV는, 저항 R1, R2에 의해 분압되고 저전압화되어 검출 전압 V1이 얻어져서 FBT의 1차측에 피이드백된다. 또한, 이 실시예에선 AC 응답을 스피드업하기 위한 콘덴서 C1, C3가 설치되며 이 콘덴서 C1, C3의 분압비는 피이드백계가 불안정이 되지 않게 설정된다. 특히, 제1도에서 도시하듯이 동적 포커스용의 가변 저항 VR이 저항 R1, R2와 동일한 기판상에 실장되어 있는 경우엔 저항 R1이 통상은 수 100㏁로 높으므로 검출 전압 V1이 동적 포커스용의 수평, 수직 파라보라파가 유도되는 일이 많으며 이 파라보라파를 흡수하기 위해서 콘덴서 C1, C3가 필요로 된다.
상기 검출 전압 V1은 차동 증폭기를 구성하는 집적 회로 IC2에 의해서 저임피던스화되고 이어서 저항 R5, R6과 비교 증폭기를 구성하는 집적 회로 IC1에 의해서 규격 고압치로 되게 미리 설정된 기준 전압 V2과 비교 증폭된다. 여기서 집적 회로 IC1의 이득은 정적 고압 안정도가 충분히 얻어지게 설정되고 또, 집적 회로 IC1을 구성하는 차동 증폭기의 회전율(slew rate)은 루프로서 필요한 응답속도가 얻어지게 고속의 것이 선택된다.
그리고, 본 실시예에선 FBT의 펄스 기간 이외에선 여러가지 노이즈가 혼입하는 수가 많으므로 집적 회로 IC1의 출력이 트랜지스터 Q1와 콘덴서 C6의 샘플 및 홀드 회로에 의해서 대략 고압 출력 펄스 기간만에 있어서 샘플링되어서 1H 기간 홀드되고 상기 노이즈분이 제거된다. 따라서, 이 회로의 집적 회로 IC1에선 제12도에 도시하는 시정수 회로를 필요로 하지 않는다.
상기 샘플 및 홀드 회로를 구성하는 트랜지스터 Q1의 출력은 비교기를 구성하는 집적 회로 IC3에 의해 톱니형파와 비교되어서 펄스폭 변조(PWM)된다. 또한, 이 톱니형파는 고압 출력 FET Q5또는 트랜지스터의 구동 펄스와 동기하고 있다.
집적 회로 IC3에 의해 펄스폭 변조된 펄스는 트랜지스터 Q2, Q3에 의해 구성되는 버퍼를 거쳐서 쵸퍼용 트랜지스터 Q4, 다이오드 D1, 쵸크 코일 L1및 역전류 흡수 콘덴서 C8에 의해 구성되는 강압형 DC-DC 콘버터의 전원을 동작시킨다. 여기서 쵸크 코일 L1은 PWM 펄스 전압을 개략 평균화해서 제2도의 (g)에서 도시하는 전류 IL1를 콘덴서 C8에 공급하고 콘덴서 C8은 역전류 IC8을 흡수하여 제3도의 (a)에서 도시하듯이 소위 편향 회로에서의 S형 왜곡보정용 콘덴서의 역할을 다하고 있다.
또한, 이 역전류는 거의 스위칭 및 댐퍼용 트랜지스터 Q5내의 댐퍼 다이오드로 흐르는데 일부는 강압형 DC-DC 콘버터의 다이오드 D1에 흘러들어가므로 이것을 방지하기 위해서 쵸퍼용 트랜지스터 Q4의 드레인의 쵸퍼 펄스의 하이 레벨 기간이 댐핑 기간으로 되게 즉, 제2도의 (f)에서 도시하는 파형 Vc로 되게 톱니형파가 미리 정형되어 있다.
이와 같이 고압 출력 펄스 HV의 주기와 PWM 펄스의 주기가 동기하고 또, 쵸퍼 전압 Vc의 파형의 위상이 상기 관계에 있는 경우, 제3도 (b)에서 도시하듯이 일반 DC-DC 콘버터의 필터로서의 쵸크 코일 L1및 콘덴서 C8에서의 전압 리플(ripple)의 제거 기능은 거의 없다.
다음에 고압 변동에 대한 응답을 설명한다. 단, 고압 검출 회로로부터 PWM 회로까지의 피이드백계는 응답에 관해서 이득 이외의 응답에 대해서 무시할 수 있는 것으로 한다. 우선, 응답 지연의 1개는 FBT의 1차 권선-2차 권선간 및 제1도에 도시하는 2차 권선축의 다이오드 D10, 저항 R10, 고압 콘덴서 C2와 CRT 덕크(duck) 용량 CD로 구성되는 고압 정류 회로에 의해 발생한다. 또한, 이것은 계산으로 구하기가 곤란하므로 제4도에 도시하듯이 실제의 고압 HV를 관측하면 대체로 500㎲/100V 전후이다. 따라서, DC-DC 콘버터의 쵸크 코일 L1및 콘덴서 C8의 응답이 최대의 문제로 된다.
본원에서, 본 실시예 DC-DC 콘버터의 필터를 제5도에 도시하는 회로로 생각한 경우, 이 회로의 지연함수는
[수식 2]
G(S) = e0/e1
= (1/L1C8)/{S2+ (S/C8R0) + (1/L1C8)}
2ξωn= 1/C8R0, ωn= 1/(L1C8)1/2S = j
로 하면,
G(jω) = 1/{1-(ω/ωn)2+ j2ξω/ωn}
｜Gjω｜= 1/[{1-(ω/ωn)2}2+ (2ξω/ωn)2]1/2.............................. (1)
∠G = -tan-1[(2ξω/ωn)/{1-(ω/ωn)2}]
ω《 ωn｜G｜dB = 0
ω 》ωn｜G｜dB = -40log(ω/ωn)
ω = ωn｜G｜dB = 20log(1/2ξ)
∠G = -90°
따라서, 최대 이득 Wp는 식(1)로부터
[수식 3]
ωp= ωn(1-2ξ2)1/2) ........................................................... (2)
이때의 ｜G(jW)｜를 Mp로 하면
[수식 4]
Mp= 1/2ξ(1-ξ2)1/2
따라서, 1/(21/2)의 경우에 G dB 0으로 되며 이득이 발생하는데 근사적으로는 Wp = Wn로 생각해도 된다. 또, 이 회로에선 대체 1/21/2로 되며 Wn에서 이득이 발생하고 발진을 일으키기 쉽다. 또, 상기 식에 의해서 제6도에 도시하듯이 Wn 이상의 주파수에선 이득이 급속이 내려가고 또, 위상이 늦어진다.
이상을 고려해서 쵸크 코일 L1및 콘덴서 C8을 검토한다.
1. L1은 IL이 최저 전류로 불연속이 되지 않게 결정한다. 이것은 제5도에서 도시하는 필터 회로에선 다음식으로 구할 수 있다.
[수식 5]
L1= e0(1-D) / (2·I0·f)
단 D : 듀티비
f : 주파수
I0: 최정 평균 전류
2. L1은 IL1이 불연속인 조건에 의해 결정되므로 Wn을 올리기 위해서 C8은 되도록 작게한다. 단 C8는 지나치게 작게 하면 제7도에서 도시하듯이 FET Q5의 드레인(또는 출력 트랜지스터의 콜렉터) 전류가 S자에 근접하며 손실이 커진다. 그래서, 화면이 흑에서 백 피크로 될 때의 고압 저하 경사 이하의 전위 상승 특성이 얻어지게 C8을 결정한다.
이것을 근사적으로 K를 고압 변동의 조건(㎲)/V)로 하고 V1을 제8도에서 도시하듯이 눌러넣는 고압 변동치라 하면,
[수식 6]
1(K×V1) = f/2에서
π(L1C8)1/2= KV1
C8= (KV1/π)2×(1/L1)
로 되며, C8는 C8(KV1/π)2×(1/L1)을 선택한다.
또한, 앞에서 말했듯이 C8는 발진을 피하기 위해서도
[수식 7]
f0= 1/{2π(L1C8)1/2)} 》 f = 2×(1/KV1)
로 되게 가능한 한 작게 할 것이 바람직하다.
따라서, 상기 실시예에 의하면 고압의 제어 범위는 FBT의 레규레이션과 인가 전압에 의해 결정되므로 매우 크게 할 수는 있다. 또, 피이드백 이득을 크게 할 수 있으므로 정적 레규레이션에서 1V/평균 빔 전류 (100㎂) 이하, 정전 레규레이션에서 3V/피크 빔 전류 (100㎂) 이하와 같이 매우 우수한 레규레이션 특성을 얻을 수 있다.
또한, 멀티 스캔 모니터에서 귀선이 일정한 경우에는 주파수가 낮을수록 레규레이션이 악화되는데 입력 전압과 FBI의 인가 전압으로의 인가 전압의 차가 커지므로 제어 범위가 커진다. 또, 멀티 스캔 모니터에선 강압형 DC-DC 콘버터를 쓰는 것이 일반적이므로 회로부품의 실장 면적이 거의 증가하지 않으며 따라서, 콤팩트한 회로를 실현할 수 있다.
[발명의 효과]
이상, 설명한 대로 본 발명에 의하면 고압 변동을 플라이백 트랜스포머의 펄스 기간 샘플링 하여 1 수평 기간이 홀드하므로 고압 검출 회로의 노이즈 흡수용 콘덴서를 생략할 수 있으며 또, 강압형 DC-DC 콘버터의 쵸퍼 전압의 하이레벨 기간이 덤핑 기간으로 되게 쵸퍼용 트랜지스터를 구동하여 강압형 DC-DC 콘버터를 구성하는 LC 회로의 공진점을 플라이백 트랜스포머의 고압 변동의 상승시간으로부터 근사적으로 구하는 값으로 선택하므로서 LC 회로의 콘덴서를 역전류 흡수용으로서 동작시키므로서 시정수를 작게 하여 응답성을 향상시킬 수 있다.

Claims (1)

  1. 고압 안정화 회로에 있어서, 쵸퍼용 트랜지스터와 필터용의 LC 회로를 가지며 플라이백 트랜스포머의 1차 권선의 일단에 입력 전압을 인가하는 강압형 DC-DC 콘버터와, 상기 플라이백 트랜스포머의 1차 권선의 타단을 펄스 구동하는 트랜지스터와, 상기 플라이백 트랜스포머의 2차 권선축의 고압을 검출하는 고압 검출 회로와, 상기 고압 검출 회로에 의해서 검출된 전압에 의해 고압 변동의 상승 및 하강을 검출하는 고압 변동 검출 회로와, 상기 고압 변동 검출 회로에 의해 검출된 고압 변동을 상기 플라이백 트랜스포머의 구동펄스와 동기하여 펄스폭 변조하고 상기 강압형 DC-DC 콘버터의 쵸퍼 전압의 하이 레벨 기간이 댐핑기간으로 되게 상기 쵸퍼용 트랜지스터를 구동하는 펄스폭 변조 회로를 구비하며, 상기 LC의 공진점을 상기 플라이백 트랜스포머의 고압 변동의 상승의 시간으로부터 근사적으로 구하는 값으로 선택하므로서 상기 LC 회로의 콘덴서를 역전류 흡수용으로 동작시키는 것을 특징으로 하는 고압 안정화 회로.
KR1019940005930A 1993-03-26 1994-03-24 고압 안정화 회로 KR0137227B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP93-92041 1993-03-26
JP5092041A JPH06284306A (ja) 1993-03-26 1993-03-26 高圧安定化回路

Publications (2)

Publication Number Publication Date
KR940023158A KR940023158A (ko) 1994-10-22
KR0137227B1 true KR0137227B1 (ko) 1998-04-28

Family

ID=14043446

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940005930A KR0137227B1 (ko) 1993-03-26 1994-03-24 고압 안정화 회로

Country Status (3)

Country Link
JP (1) JPH06284306A (ko)
KR (1) KR0137227B1 (ko)
TW (1) TW247387B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100313764B1 (ko) * 1998-12-31 2002-01-12 구자홍 직류/직류컨버터의스위칭리플노이즈제거회로

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100351384B1 (ko) * 1996-05-31 2002-12-26 엘지이노텍 주식회사 전자 포커스회로
KR100575629B1 (ko) * 1999-02-08 2006-05-03 엘지전자 주식회사 고압 안정화 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100313764B1 (ko) * 1998-12-31 2002-01-12 구자홍 직류/직류컨버터의스위칭리플노이즈제거회로

Also Published As

Publication number Publication date
JPH06284306A (ja) 1994-10-07
TW247387B (ko) 1995-05-11
KR940023158A (ko) 1994-10-22

Similar Documents

Publication Publication Date Title
US5598324A (en) Resonance power circuit with clamping circuit
EP0414184B1 (en) High voltage regulator circuit for picture tube
US5010281A (en) High voltage stabilization circuit for video display apparatus
US5883794A (en) High voltage generating circuit including high voltage circuit section having voltage dividing resistor and speed-up capacitor
KR0137227B1 (ko) 고압 안정화 회로
US5714849A (en) Circuit and method for adjusting horizontal retrace time and limiting pulse peak in display device
US5550442A (en) Horizontal deflection circuit
JP3271581B2 (ja) 偏向高圧一体型電源装置
EP1135927B1 (en) Dynamic s-correction
US5285133A (en) Deflection current generating circuits
JP3097315B2 (ja) 高電圧発生回路
JP3082423B2 (ja) 水平偏向電流の制御回路およびその回路を備えた水平偏向回路と高電圧・水平偏向一体型回路と糸巻き歪補正回路
JP2531008B2 (ja) 共振型電源回路
US6384548B1 (en) Horizontal deflection circuit
JP2650566B2 (ja) 高電圧発生回路
JP2993361B2 (ja) 水平偏向高圧発生回路
JP3988297B2 (ja) 高圧電源回路
JP2002135615A (ja) フィードバック制御型容量性変圧機能を備えた偏向回路
JPS61134181A (ja) 水平偏向回路
KR0113917Y1 (ko) 수평 라스터 센터링 회로
JP3045047B2 (ja) ダイナミックフォーカス回路
JPS6012873A (ja) テレビジヨン受信機の黒レベル補正回路
JP2003143430A (ja) 偏向高圧回路
JPH05183770A (ja) 高圧発生回路
JPH10336476A (ja) 水平偏向高圧発生回路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20001215

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee