KR0135870B1

KR0135870B1 - 입출력 인터페이스 제어장치

Info

Publication number: KR0135870B1
Application number: KR1019920015486A
Authority: KR
Inventors: 우태진
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1992-08-27
Filing date: 1992-08-27
Publication date: 1998-06-15
Also published as: KR940004415A

Abstract

본 발명은 컴퓨터 시스템에 있어서 입출력 인터페이스 제어장치에 관한 것으로, 특히 시스템 슬롯과 주변장치사이의 인터페이스를 제어하는 입출력 인터페이스 제어장치에 관한 것이다.

이를 위하여 리셋트신호를 처리하기 위한 리세트신호 처리부와 DMA 데이타 엑세스에 따른 신호를 처리하는 DMA신호 처리부와 데이타 송수신을 제어하는 데이타 입출력 제어부를 포함한다.

따라서 제어신호의 선택을 용이하게 하고 DMA신호등을 시스템 슬롯에 고정시키지 않고 3-상태 출력으로 제어함으로서 다른 주변장치들로부터 시스템 슬롯의 제어신호를 변경하지 않고도 손쉽게 인터페이스할 수 있는 효과가 있다.

Description

입출력 인터페이스 제어장치

제1도는 본 발명에 따른 입출력 인터페이스 제어장치의 시스템 블럭도

제2도는 본 발명에 따른 입출력포트 어드레스비교부의 블럭도

제3도는 본 발명에 따른 리세트신호 처리부의 블럭도

제4도는 본 발명에 따른 인터럽트신호 처리부의 블럭도

제5도는 본 발명에 따른 DMA신호 처리부의 블럭도

제6도는 본 발명에 따른 데이타입출력 제어부의 블럭도

제7도는 본 발명에 따른 SCSI인터페이스부의 단자 접속도

제8도는 본 발명에 따른 데이타-인 위상 검출부의 블럭도

제9도는 본 발명에 따른 SCSI터미네이트 회로도

*도면의 주요부분에 대한 부호의 설명

10 : 시스템슬롯 20 : 입출력포트어드레스비교부

30 : 리세트신호 처리부 40 : 인터럽트신호 처리부

50 : DMA신호 처리부60 : 데이타 입출력 제어부

70 : SCSI인터페이스부 80 : 데이타 -인 위상 검출부

90 : SCSI버스100 : 비교기

110,110',110 : 스위치부120,120' : 3-상태 버퍼

130,130': 인버터 140 : 버스 트랜시이버

150 : 제1 논리수단 160 : 제2 논리수단

R1,R2 : 저항

일반적으로 컴퓨터 시스템은 다양한 데이타들의 입출력을 처리하기위해 주변장치를 사용한다. 여기서 주변장치들로는 자기테이프, 하드디스크, 롬디스크와 같은 대용량 저장장치와 프린터, 플로터, 모니터와 같은 출력장치등을 예로 들 수 있다.

또한 시스템과 주변장치간의 데이타전송은 입출력 인터페이스를 통해 가능해진다. 입출력 인터페이스는 인터페이스 제어장치를 접속하여 데이타의 입출력을 제어한다. 즉, 컴퓨터 시스템측의 시스템 슬롯과 주변장치측의 인터페이스 버스사이에 인터페이스 제어장치를 두어 시스템 내의 프로세서나 주기억장치와 주변장치들간의 데이타 전송을 제아한다.

종래의 입출력 인터페이스 제어장치는 SCSL(Small Computer System Interface, 이하 SCSI라 함)과 같은 범용 입출력 인터페이스를 사용하여 시스템 슬롯과 주변장치를 인터페이스하는데 있어서 주로 인터페이스에 따른 제어신호들을 시스템 슬롯에 고정시켜 데이타의 입출력을 제어하였다. 제어신호들을 시스템 슬롯에 고정시켜 사용하기 때문에 다른 주변장치를 인터페이스할 때 제어신호의 변경에 제약을 받는다는 문제점이 있었다.

따라서 본 발명의 목적은 상술한 문제점을 해결하기 위해서 제어신호의 선택이 용이하면서 다른 주변장치와의 데이타 입출력제어가 가능한 입출력 인터페이스 제어장치를 제공함에 있다.

상술한 목적을 달성하기 위하여 본 발명은 주변장치로부터 데이타를 입출력하기 위하여 시스템 슬롯과 인터페이스부(SCSI)와 SCSI버스와 입출력 어드레스 비교부와 인터럽트신호 처리부를 구비한 컴퓨터 시스템의 입출력 인터베이스 제어장치에 있어서,

상기 시스템 슬롯으로부터 리세트신호가 들어오면 상기 인터베이스부와 상기 SCSI버스에 리세트신호를 인가시키기 위한 리세트신호 처리부와 ;

직접 메모리 액세스(Direct Memory Access, 이하 DMA라 함)에 따른 DMA인지신호(DMA Acknowledge)와 DMA요청신호(DMA Request)가 발생할 때 각각 상기 DMA인지신호를 상기인터페이스부에, 상기 DMA요청신호를 상기 시스템 슬롯에 전달하기 위한 DMA신호 처리부와 ;

데이타의 입출력방향과 데이타 전달여부를 결정하기 위한 데이타 입출력 제어부와 ;

주변장치에서 시스템으로 데이타 입력에 따른 데이타-인 위상을 검출하기 위한 데이타-인 위상 검출부를 포함함을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.

제1도는 본 발명에 따른 입출력 인터페이스 제어장치의 시스템 블록도이다. 제1도에서, 시스템 슬롯(10)은 시스템내에 메모리카드, 비디오카드, 통신 어뎁터와 같은 주변장치들을 시스템보드에 접속하는데 이용한다. 시스템의 각 슬롯은 시스템을 많은 외부장치와 인터페이스할 수 있도록 어드레스 버스 및 데이타 버스를 비롯하여 각종 제어신호, 전원 및 접지를 제공해준다. 표 1은 시스템 슬롯(10)의 핀 번호와 신호이름에 대한 표이다.

여기서, 각 신호이름 앞에 /표시는 로우레벨(Low Level)논리에서 액티브(Active)됨을 의미한다. /I/O CH CK는 입출력 채널 체크신호이고, /I/O CH RDY는 입출력 채널 준비신호이다. SD7~SD0는 시스템 슬롯의 데이타신호이다. AEN은 어드레스 인에이블신호이다. SA19~SA0는 통상적으로 시스템 슬롯의 어드레스 신호이다. GND는 접지이고, RESET DRV는 리세트 드라이브이다. IRQ2~IRQ7은 인터럽트 요청신호이고, /SMEMW는 시스템 슬롯 메모리 기입신호이고, /SMEMR는 시스템 슬롯 메모리 독출신호이다. /IOW는 입출력 기입신호이고, /IOR는 입출력 독출신호이다. /DACK는 DMA인지신호이고, /DRQ는 DMA 요청신호이다. /REFRESH는 리프레쉬 신호이고, CLK은 클럭이고, T/C는 터미날 카운터신호이다. BALE는 어드레스 레치 인에이블신호이다. OSC는 클럭 펄스 발진신호이다.

인터페이스부(70)는 상용칩인 SCSI를 사용한다. SCSI는 소형 컴퓨터 시스템 인터페이스로서 주로 소형 컴퓨터 시스템에서나 랩탑과 같은 휴대용 컴퓨터 시스템에서 주변장치들을 접속하는데 이용된다. 즉, 하드 디스크 드라이브 또는 플로피 디스크 드라이브등의 입출력기기들을 시스템에 인터페이스 시킨다.

제7도는 SCSI에 대한 단자 접속과 명칭을 도시한 단자 접속도이다.

/RESET는 리세트 입력핀, IRQ(Interrupt Request)는 인터럽트 요청신호핀, DRQ(DMA Request)는 DMA요청신호핀, /EOP(End of Procedure)는 실행 종료핀, /DACK(DMA Acknowledge)는 DMA인지신호핀, GND는 접지핀, REAEY는 데이타 레디신호핀, A0 ~ A2는 어드레스핀, /CS(Chip Select)는 칩 선택핀, /IOW(Input Output Write)는 입출력 기입핀, /IOR(Input Output Read)는 입출력 독출핀, D7~D0는 Vcc는 데이타 입출력핀, Vcc는 전원핀, /MSG(Message)는 메세지 정보핀, /C/D(Control/Data)는 제어신호/데이타핀, /I/O는 입출력신호핀, /ACK(Acknowledge)는 데이타 인지신호핀, /REQ(Request)는 요청신호핀, SDB0~SDB7는 데이타 버스핀, SDBP는 데이타 버스 패어런트핀, /RST는 리세트핀, /BSY(Busy)는 데이타 포화신호핀, /SEL는 선택핀, /ATN(Attention)는 시스템의 실행 개입 유무에 대한 신호핀이다.

SCSI버스(90)는 입출력버스로서 인터페이스부(70)와 외부 주변장치와의 통로를 제공한다. 표 2는 SCSI버스의 신호이름을 표시한 표이다.

입출력포트 어드레스 비교부(20)는 시스템 슬롯(10)으로부터의 입출력포트 어드레스신호를 받아서 인터페이스부(70)의 /CS(Chip Select)단을 인에이블(enable)시키고 데이타 입출력 제어부(60)를 제어한다. 즉, 인터페이스부(70)가 동작하는 어드레스신호가 들어오면 인터페이스부(70)의 동작을 인에이블시킨다. 또한 데이타 입출력 제어부(60)에서 DMA가 아닌 경우의 데이타를 입출력할 수 있도록 제어한다. 여기서, DMA란 직접 메모리 엑세스란 뜻으로 주변장치의 데이타를 중앙처리장치를 거치지 않고 직접 주기억장치로 입출력할 수 있는 기법이다. 그러므로 입출력포트 어드레스 비교부(20)는 직접 주기억장치이외의 장치로 입출력하는 데이타를 제어한다.

제2도는 본 발명에 따른 입출력포트 어드레스 비교부의 블럭도이다.

제2도에서, 입출력포트 어드레스 비교부(20)는 비교기(100)와 스위치부(110)로 구성한다. 비교기(100)에서 A측에는 시스템 슬롯(10)의 입출력포트의 어드레스비트와 접속하고 B측에는 스위치부(110)의 접점과 접속한다. 또한 /CE(Chip Enable)단은 시스템 슬롯(10)의 어드레스 인에이블(AEN)단과 접속한다. /A=B단은 인터페이스부(70)의 /CS단과 입출력 제어부(60)의 /G단과 접속한다.

제2도에 도시된 블럭도의 동작관계를 설명하면 스위치부(110)에서 미리 시스템 슬롯(10)의 입출력포트 어드레스비트의 출력값과 대응되는 스위치에 온/오프를 설정한다. 어드레스비트의 출력값이 1에 해당되는 스위치는 오프(Off)으로 설정하고, 어드레스 비트의 출력값이 0에 해당되는 스위치는 온(ON)로 설정한다. 여기서, 어드레스 비트 출력값은 인터페이스부(70)를 동작시키는 어드레스값이다. 시스템 슬롯(10)에서 어드레스 인에이블(AEN)이 로우레벨 논리값일때 비교기(100)는 인에이블된다.

비교기(100)에서는 A측의 입출력포트 어드레스 비트값과 B측의 스위치값을 비교한다. A측과 B측의 값이 동일할 때 로우레벨 논리값인 출력신호를 내보낸다. 즉, A측에서 인터페이스부(70)자신의 어드레스값이 입력되고, B측에서 인터페이스부(70)를 동작시키기 위해 미리 설정된 스위치값이 입력될때 출력신호를 로우레벨 논리값으로 전환한다.

리세트신호 처리부(30)는 시스템 슬롯(10)의 리세트신호를 인터페이스부(70)와 SCSI버스(90)에 전달한다. 리세트신호는 인터페이스부(70)와 SCSI버스(90)의 동작상태를 초기화시킨다.

제3도는 본 발명에 따른 리세트신호 처리부의 블럭도이다.

제3도에서, 리세트신호 처리부(30)는 3-상태 버퍼(120)와 인버터(130)로 구성한다. 3-상태 버퍼(120)는 3개의 출력상태가 존재한다. 3개의 출력상태는 하이레벨과 로우레벨및 고임피던스(High Impedence)이다. 고임피던스 상태는 출력이 이용될 수 없거나,유동(floating)된 것처럼 동작한다. 3-상태 버퍼(120)에서 입력단은 접지(ground)에 접속한다. 출력단은 SCSI버스(90)의 리세트(/RST)라인과 인터페이스부(70)의 /RST단에 접속한다. 그리고 인에이블단은 시스템 슬롯(10)의 RESET단과 접속한다. 인버터(130)에서 입력단은 시스템 슬롯(10)의 RESET단과 접속하고 출력단은 인터페이스부(70)의 /RESET과 접속한다.

제3도에 도시된 블럭도의 동작관계를 설명하면 시스템 슬롯(10)에서 리세트신호가 출력하면 각각 3-상태 버퍼(120)의 인에이블단과 인버터(130)의 입력단에 입력된다. 3-상태 버퍼(120)에서 인에이블단이 액티브하면 입력단에 접속된 접지값 즉, 로우레벨 값이 출력한다. 3-상태 버퍼(120)에서 로우레벨 값이 출력하면 SCSI버스(90)의 /RST라인은 로우레벨 논리가 되면서 SCSI버스(90)가 리세트된다. 만약 시스템 슬롯(10)에서 리세트 신호가 로우레벨이면 3-상태 버퍼(120)의 출력은 고임피던스가 되어 SCSI버스(90)의 /RST라인은 터미네이트(Terminate)상태가 된다.

인버터(130)에서 시스템 슬롯(10)의 리세트신호가 입력되면 리세트신호가 반전되면서 인터페이스부(70)의 /RESET값이 로우레벨이된다. 이때 인터페이스부(70)는 리세트동작을 한다.

인터럽트신호 처리부(40)는 인터페이스부(70)에서 발생한 인터럽트신호를 시스템 슬롯(10)에 전달한다. 인터럽트신호는 인터페이스부(70)에서 데이타 전송준비가 완료됐음을 시스템 내부에 알리기 위한 신호이다. 인터페이스부(70)의 인터럽트 요청신호를 인지하면 진행중인 프로세서를 중지하고 입출력 인터페이스를 관장하는 프러세서로 분기한다.

제4도는 본 발명에 따른 인터럽트신호 처리부의 블럭도이다. 제4도에서, 인터럽트신호 처리부(40)는 스위치부(110')로 구성한다. 스위치부(110')의 접점은 인터페이스부(70)의 인터럽트 요청신호단(IRQ)과 접속한다. 스위치부(110')의 다른 접점은 시스템 슬롯(10)의 IRQ2~IRQ7단에 접속한다. IRQ2~IRQ7까지의 선택은 스위치부(110')의 온/오프(On/Off)로 설정한다.

제4도에 도시된 블럭도의 동작관계를 설명하면 인터페이스부(70)에서 시스템으로의 데이타 전송준비가 완료되면 인터럽트신호를 발생한다. 인터럽트신호는 스위치부(110')의 온(On)으로 접속된 시스템 슬롯(10)의 인터럽트신호단에 입력되어 입력된 인터럽트신호단은 로우레벨에서 하이레벨 논리가 된다. 시스템은 시스템 슬롯(10)에서 하잉레벨 논리가 인터럽트신호를 인지한다.

DMA신호 처리부(50)는 시스템 슬롯(10)과 인터페이스부(70)사이의 DMA신호를 처리한다. 인터페이스부(70)에서 DMA데이타 전송준비가 되면 DMA요청신호를 출력한다. 시스템 슬롯(10)에서는 DMA요청신호가 입력되면 현재 프로세서를 중지하고 DMA데이타를 받아 들일 준비가 되었다는 DMA인지신호를 출력한다.

제5도는 본 발명에 따른 DMA신호 처리부의 블럭도이다.

제5도에서 DMA신호 처리부(50)는 스위치부(110)와 3-상태 버퍼(120')와 인버터(130')로 구성한다. 시스템 슬롯(10)의 T/C단은 인버터(130')의 입력단에 접속한다. 인버터(130')의 출력단은 인터페이스부(70)의 /EOP단에 접속한다. 시스템 슬롯(10)의 /DACK1단 또는 /DACK3단은 스위치부(110)와 접속하고 스위치부(110)는 인터페이스부(70)의 /DACK단과 접속한다.

인터페이스부(70)의 DRQ단은 3-상태 버퍼(120')의 입력단에 접속하고 3-상태 버퍼(120')의 출력단은 스위치부(110)와 접속하고 스위치부(110)는 시스템슬롯(10)의 DRQ1단 또는 DRQ3단과 접속한다.그리고 3-상태 버퍼(120')의 인에이블단은 후술할 데이타-인 위상 검출부(80)의 출력신호와 접속한다.

/DACK1과 DRQ1이 한 조로서 제1 채널을 이루고 /DACK3과 DRQ3이 한 조로서 제 3 채널을 이루므로 스위치부(110')는 같은 조끼릴 맞추어 온(On)으로 설정한다.

제5도에 도시된 블럭도의 동작관계를 설명하면 주변장치로부터 DMA데이타 액세스동작을 할 때 인터페이스부(70)는 DRQ신호를 발생한다. DRQ신호는 3-상태 버퍼(120')의 입력단에 입력되고 데이타-인 위상 검출부(80)에서 데이타 입력에 따른 위상이 검출되면 데이타-인 위상이 3-상태 버퍼(120')를 인에이블시킨다.

3-상태 버퍼(120')는 입력된 DRQ신호를 출력하고, 출력된 DRQ신호는 미리 설정된 스위치부(110)를 거쳐 시스템 슬롯(10)의 DRQ1 또는 DRQ3단에 입력된다. 여기서, 시스템 슬롯(10)의 DRQ1단 또는 DRQ3단을 하이레벨 또는 로우레벨로 고정시키지 않고 3-상태 버퍼(120')를 이용하여 데이타-인 위상 검출부(80)에서 데이타-인 위상이 발생할 때만 인터페이스부(70)의 DRQ신호가 전달되도록한다. 데이타-인 검출부(80)에서 데이타-인 위상이 검출되지 않을때는 3-상태 버퍼(120')가 디스에이블(disable)되므로 시스템 슬롯(10)의 DRQ1단 또는 DRQ3단은 하이레벨이나 로우레벨이 아닌 고임피던스 즉, 디스에이블상태가 된다. 따라서 시스템 슬롯(10)의 DRQ'단 또는 DRQ3단은 다른 주변장치로부터의 DMA데이타 액세스에 따른 DRQ신호를 받아들일 수 있다.

시스템에서 DMA데이타 액세스에 따른 준비가 완료되면 시스템 슬롯(10)에서는 /DACK1 또는 /DACK3신호를 출력한다.출력된 /DACK1 또는 /DACK3신호는 스위치부(110')를 거쳐 인터페이스부(70)의 /DACK단에 입력된다.

DMA데이타 액세스 실행이 종료되면 시스템 슬롯(10)에서는 T/C신호를 출력하여 인버터(130')에 입력된다. 인버터(130')는 T/C신호를 반전시켜 로우레벨 논리를 출력한다. 인버터(130')에서 출력된 로우레벨 논리는 인터페이스부(70)의 /EOP를 액티브시킨다.

이때 인터페이스부(70)는 주변장치와 시스템간의 인터페이스동작을 종료한다.

데이타 입출력 제어부(60)는 시스템 슬롯(10)과 인터페이스부(70)간의 데이타 전송허가 여부와 전송방향을 제어한다.

제6도는 본 발명에 따른 데이타입출력 제어부의 블럭도이다.

제6도에 있어서, 데이타 입출력 제어부(60)는 버스 트랜시버(140)와 A∧ (B ∨ /C)논리를 만족하는 제1 논리수단(150)으로 구성한다. 버스 트랜시이버(Bus Tranceiver, 140)는 버스 송수신기로서 데이타의 Transmitter와 Receiver기능을 한다. 또한 버스 트랜시이버(140)는 3-상태출력 버퍼로 구성한다. 버스 트랜시이버(140)의 /DIR단은 시스템 슬롯(10)의 /IQR단과 접속한다.

/G단은 제1 논리수단(150)의 출력신호와 접속한다. 또한 데이타 입출력단은 각각 시스템 슬롯(10)의 D0~D7단과 인터페이스부(70)의 D0~D7단과 접속한다.

제1 논리수단(150)의 A단은 입출력포트 어드레스 비교부(20)의 출력신호와 접속하고, B단은 DMA신호 처리부(50)의 /DACK단과 접속하고, C단은 데이타-인 위상 검출부(80)의 데이타-인 위상신호와 접속한다.

제6도에 도시된 블럭도의 동작관계를 설명하면 시스템 슬롯(10)에서 /IOR신호가 출력하면/IOR신호는 인터페이스부(70)의 /IOR단과 버스 트랜시이버(140)의 /DIR단에 입력한다. /IOR신호는 Input Output Read신호로서 시스템이 주변장치로부터 데이타를 독출하는 신호이다. /DIR은 Direction으로서 데이타의 전송 방향을 결정한다. 즉, 데이타를 시스템 슬롯(10)측에서 인터페이스부(70)측으로 전송할 것인가, 인터페이스부(70)측에서 시스템 슬롯(10)측으로 전송할 것인가를 결정한다. 시스템 슬롯(10)의 /IOR신호가 로우레벨 논리값일 때 버스 트랜시이버(140)의 /DIR단은 액티브되므로 데이타가 인터페이스부(70)측에서 시스템 슬롯(10)측으로 전송된다. 시스템 슬롯(10)의 /IOR신호가 하이레벨 논리값일 때는 데이타가 시스템 슬롯(10)측에서 인터페이스부(70)측으로 전송된다. 버스 트랜시이버(140)의 /G단은 데이타 전송의 허가와 금지및 데이타 버스의 고임피던스를 결정한다. 제1 논리수단(150)의 A∧ (B ∨ /C)논리를 만족할 때 버스 트랜시이버(140)의 데이타 전송을 허가한다. 즉, 입출력포트 어드레스 비교부(20)의 출력신호가 로우레벨이고 /DMA신호가 로우레벨이거나 데이타-인 위상 검출부(80)에서 데이타-인 위상이 검출될 때 버스 트랜시이버(140)를 통해 데이타 전송이 일어난다.

데이타-인 위상 검출부(80)는 인터페이스부(70)와 SCSI버스(90)사이의 데이타-인 위상을 검출한다.

제8도는 본 발명에 따른 데이타-인 위상 검출부의 블럭도이다.

제8도에 있어서, 데이타-인 위상 검출부(80)는 제2 논리수단(160)으로 구성한다. 제2 논리수단(160)의 A단은 인터페이스부(70)와 SCSI버스(90)의 /MSG신호와 접속하고 B단은 /C/D신호와 접속하고 C단은 /I/O신호와 접속한다. /MSG신호는 데이타 정보를 시스템에 전송하기 위해 구동되는 신호이고, /C/D신호는 현재의 신호정보가 제어신호인지 데이타인지를 알려주기 위한 신호이고, /I/O신호는 입출력 정보에 대한 신호를 의미한다.

데이타-인 위상신호 검출은 /MSG 신호가 하이레벨이고, /C/D신호가 하이레벨이고, /I/O신호가 로우레벨일 때 발생한다. 즉, 제2 논리수단(160)이 A∧ (B ∨ /C) 논리를 만족할 때 데이타-인 위상 검출신호를 출력한다.

제9도는 본 발명에 따른 SCSI터미네이트 회로도이다.

SCSI터미네이트(SCSI Terminate)회로는 SCSI버스(90)전위를 안정하게 유지하기 위한 것으로서 220ohm의 R1과 330ohm의 R2의 저항기를 SCSI버스(90)에 병렬로 접속한다. 전원(Vdc)이 저항 R1과 R2에 의해 분압되어 안정된 전위가 SCSI버스(90)에 공급된다.

상술한 바와같이 본 발명은 입출력 제어신호를 스위치수단을 통해 이용함으로서 제어신호의 선택을 용이하게 하고 DMA신호등을 시스템 슬롯(10)에 고정시키지 않고 3-상태 출력으로 제어함으로서 다른 주변장치들로부터 시스템 슬롯의 제어신호를 변경하지 않고도 손쉽게 인터페이스할 수 있는 효과가 있다.

Claims

주변장치로부터 데이타를 입출력하기 위하여 시스템 슬롯(10)과 인터페이스부(SCSI, 70)와 SCSI버스(90)와 어드레스 신호가 들어오면 미리 설정된 스위치값과 비교하여 어드레스 신호값과 일치할 때, 상기 인터페이스부(70)의 동작을 선택하고 직접 주기억장치로의 데이타 액세스가 아닌 경우의 데이타 입출력을 제어하기 위한 입출력포트 어드레스 비교부(20)와 상기 인터페이스부(70)에서 인터럽트신호가 발생할 때 인터럽트신호를 상기 시스템슬롯(10)으로 전달하기 위한 인터럽트 신호 처리부(40)를 구비한 컴퓨터 시스템에 있어서, 상기 시스템 슬롯(10)으로부터 리세트신호가 들어오면 상기 이너페이스부(70)와 SCSI버스(90)에 리세트신호를 인가시키기위한 리세트신호 처리부(30)와; 직접 메모리 액세스(Direct Memory Access, 이하 DMA라 함)에 따른 DMA인지신호(DMA Ackowledge)와 DMA요청신호(DMA Request)가 발생할 때 각각 상기 DMA인지신호를 상기 인터페이스부(70)에, 상기 DMA요청신호를 상기 시스템 슬롯(10)에 전달하기 위한 DMA신호처리부(50)와 ; 데이타의 입출력방향과 데이타 전달여부를 결정하기 위한 데이타 입출력 제어부(60)와 ; 주변장치에서 시스템으로 데이타 입력에 따른 데이타-인 위상을 검출하기 위한 데이타-인 위상 검출부(80)를 포함함을 특징으로 하는 입출력 인터페이스 제어장치.
제1항에 있어서, 상기 리세트신호 처리부(30)는 상기 시스템 슬롯(10)의 리세트신호에 의해 인에이블되고 접지(ground)값 즉, 로우레벨 값을 상기 SCSI버스(90)로 출력하기 위한 버퍼수단(120)과 ; 상기 시스템 슬롯(10)에서 출력하는 리세트신호를 반전시켜 인터페이스부(70)를 리세트 동작을 시키는 인버터수단(130)으로 구성됨을 특징으로 하는 입출력 인터페이스 제어장치.
제1항에 있어서, 상기 DMA신호 처리부(50)는 미리 상기 시스템 슬롯(10)에 DMA 인지신호(DACK)단과 DMA 요청신호(DRQ)단이 하이 임피던스상태에서 상기 데이타-인 위상 검출부(80)로부터 출력신호가 발생할 때 상기 인터페이스부(70)의 DMA 요청신호(DRQ)를 상기 스위치수단(110)에 출력하기 위한 버퍼수단(120)과 ; 상기 시스템 슬롯(10)의 터미날 카운트신호(T/C)를 반전시켜 인터페이스부(70)에 입력하여 실행을 종료시키는 인버터(130')으로 구성됨을 특징으로 하는 입출력 인터페이스 제어장치.
제1항에 있어서, 상기 데이타 입출력 제어부(60)는 상기 시스템 슬롯(10)측과 상기 인터페이스부(70)측간의 데이타를 송수신하는 트랜시이버수단(140)과 ; 상기 트랜시이버수단(140)을 인에이블시키는 제1 논리수단(150)으로 구성됨을 특징으로 하는 입출력 인터페이스 제어장치.
제4항에 있어서, 상기 제1 논리수단(150)은 상기 입출력포트 어드레스 비교부(20)의 출력신호를 A라 하고, 상기 DMA신호 처리부(50)의 /DACK신호를 B라 하고, 상기 데이타-인 위상 검출부(80)의 데이타-인 위상 검출신호를 C라 하면 A∧ (B ∨ /C)논리를 만족함을 특징으로 하는 입출력 인터페이스 제어장치.
제1항에 있어서, 상기 데이타-인 위상 검출부(80)는 상기 인터페이스부(70)와 상기 SCSI버스(90)의 /MSG신호를 A라 하고, /C/D신호를 B라 하고, /I/O신호를 C라 하면 A∧ (B ∨ /C) 논리를 만족하는 제2 논리수단(160)으로 구성됨을 특징으로 하는 입출력 인터페이스 제어장치.