KR0135870B1

KR0135870B1 - Input/output interface device

Info

Publication number: KR0135870B1
Application number: KR1019920015486A
Authority: KR
Inventors: 우태진
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1992-08-27
Filing date: 1992-08-27
Publication date: 1998-06-15
Also published as: KR940004415A

Abstract

본 발명은 컴퓨터 시스템에 있어서 입출력 인터페이스 제어장치에 관한 것으로, 특히 시스템 슬롯과 주변장치사이의 인터페이스를 제어하는 입출력 인터페이스 제어장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output interface controller in a computer system, and more particularly, to an input / output interface controller for controlling an interface between a system slot and a peripheral device.

이를 위하여 리셋트신호를 처리하기 위한 리세트신호 처리부와 DMA 데이타 엑세스에 따른 신호를 처리하는 DMA신호 처리부와 데이타 송수신을 제어하는 데이타 입출력 제어부를 포함한다.To this end, it includes a reset signal processor for processing the reset signal, a DMA signal processor for processing a signal according to the DMA data access, and a data input / output controller for controlling data transmission and reception.

따라서 제어신호의 선택을 용이하게 하고 DMA신호등을 시스템 슬롯에 고정시키지 않고 3-상태 출력으로 제어함으로서 다른 주변장치들로부터 시스템 슬롯의 제어신호를 변경하지 않고도 손쉽게 인터페이스할 수 있는 효과가 있다.Therefore, it is easy to select a control signal and control the DMA signal to a three-state output without fixing it to the system slot, thereby effectively interfacing without changing the control signal of the system slot from other peripheral devices.

Description

I / O interface controller

제1도는 본 발명에 따른 입출력 인터페이스 제어장치의 시스템 블럭도1 is a system block diagram of an input / output interface control apparatus according to the present invention.

제2도는 본 발명에 따른 입출력포트 어드레스비교부의 블럭도2 is a block diagram of an input / output port address comparison unit according to the present invention.

제3도는 본 발명에 따른 리세트신호 처리부의 블럭도3 is a block diagram of a reset signal processing unit according to the present invention.

제4도는 본 발명에 따른 인터럽트신호 처리부의 블럭도4 is a block diagram of an interrupt signal processing unit according to the present invention.

제5도는 본 발명에 따른 DMA신호 처리부의 블럭도5 is a block diagram of a DMA signal processing unit according to the present invention.

제6도는 본 발명에 따른 데이타입출력 제어부의 블럭도6 is a block diagram of a data input / output control unit according to the present invention.

제7도는 본 발명에 따른 SCSI인터페이스부의 단자 접속도7 is a terminal connection diagram of the SCSI interface unit according to the present invention

제8도는 본 발명에 따른 데이타-인 위상 검출부의 블럭도8 is a block diagram of a data-in phase detection unit according to the present invention.

제9도는 본 발명에 따른 SCSI터미네이트 회로도9 is a schematic diagram of a SCSI terminal according to the present invention

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 시스템슬롯 20 : 입출력포트어드레스비교부10: system slot 20: I / O port address comparison

30 : 리세트신호 처리부 40 : 인터럽트신호 처리부30: reset signal processor 40: interrupt signal processor

50 : DMA신호 처리부60 : 데이타 입출력 제어부50: DMA signal processing unit 60: data input and output control unit

70 : SCSI인터페이스부 80 : 데이타 -인 위상 검출부70: SCSI interface unit 80: data-in phase detection unit

90 : SCSI버스100 : 비교기90: SCSI bus 100: comparator

110,110',110 : 스위치부120,120' : 3-상태 버퍼110,110 ', 110: Switch part 120,120': 3-state buffer

130,130': 인버터 140 : 버스 트랜시이버130,130 ': Inverter 140: Bus Transceiver

150 : 제1 논리수단 160 : 제2 논리수단150: first logic means 160: second logic means

R1,R2 : 저항R1, R2: resistance

일반적으로 컴퓨터 시스템은 다양한 데이타들의 입출력을 처리하기위해 주변장치를 사용한다. 여기서 주변장치들로는 자기테이프, 하드디스크, 롬디스크와 같은 대용량 저장장치와 프린터, 플로터, 모니터와 같은 출력장치등을 예로 들 수 있다.In general, computer systems use peripherals to handle the input and output of various data. The peripheral devices may include mass storage devices such as magnetic tapes, hard disks, and ROM disks, and output devices such as printers, plotters, and monitors.

또한 시스템과 주변장치간의 데이타전송은 입출력 인터페이스를 통해 가능해진다. 입출력 인터페이스는 인터페이스 제어장치를 접속하여 데이타의 입출력을 제어한다. 즉, 컴퓨터 시스템측의 시스템 슬롯과 주변장치측의 인터페이스 버스사이에 인터페이스 제어장치를 두어 시스템 내의 프로세서나 주기억장치와 주변장치들간의 데이타 전송을 제아한다.In addition, data transfer between the system and peripherals is made possible through the I / O interface. The input / output interface connects an interface controller to control input and output of data. That is, an interface control device is provided between the system slot on the computer system side and the interface bus on the peripheral device side to control data transfer between the processor or main memory and the peripheral devices in the system.

종래의 입출력 인터페이스 제어장치는 SCSL(Small Computer System Interface, 이하 SCSI라 함)과 같은 범용 입출력 인터페이스를 사용하여 시스템 슬롯과 주변장치를 인터페이스하는데 있어서 주로 인터페이스에 따른 제어신호들을 시스템 슬롯에 고정시켜 데이타의 입출력을 제어하였다. 제어신호들을 시스템 슬롯에 고정시켜 사용하기 때문에 다른 주변장치를 인터페이스할 때 제어신호의 변경에 제약을 받는다는 문제점이 있었다.Conventional I / O interface control device uses a general-purpose I / O interface such as SCSL (Small Computer System Interface, SCSI) to interface system slots and peripheral devices. I / O was controlled. Since the control signals are fixed to the system slot, there is a problem in that the control signals are restricted when the peripheral devices are interfaced.

따라서 본 발명의 목적은 상술한 문제점을 해결하기 위해서 제어신호의 선택이 용이하면서 다른 주변장치와의 데이타 입출력제어가 가능한 입출력 인터페이스 제어장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an input / output interface control device that can easily select a control signal and control data input / output with another peripheral device in order to solve the above-mentioned problem.

상술한 목적을 달성하기 위하여 본 발명은 주변장치로부터 데이타를 입출력하기 위하여 시스템 슬롯과 인터페이스부(SCSI)와 SCSI버스와 입출력 어드레스 비교부와 인터럽트신호 처리부를 구비한 컴퓨터 시스템의 입출력 인터베이스 제어장치에 있어서,In order to achieve the above object, the present invention provides an input / output interbase control apparatus of a computer system including a system slot, an interface unit (SCSI), a SCSI bus, an input / output address comparison unit, and an interrupt signal processing unit for inputting / outputting data from a peripheral device. ,

상기 시스템 슬롯으로부터 리세트신호가 들어오면 상기 인터베이스부와 상기 SCSI버스에 리세트신호를 인가시키기 위한 리세트신호 처리부와 ;A reset signal processing unit for applying a reset signal to the interbase unit and the SCSI bus when a reset signal is received from the system slot;

직접 메모리 액세스(Direct Memory Access, 이하 DMA라 함)에 따른 DMA인지신호(DMA Acknowledge)와 DMA요청신호(DMA Request)가 발생할 때 각각 상기 DMA인지신호를 상기인터페이스부에, 상기 DMA요청신호를 상기 시스템 슬롯에 전달하기 위한 DMA신호 처리부와 ;When the DMA acknowledgment (DMA Acknowledge) and the DMA request signal (DMA request) occurs according to the direct memory access (DMA), the DMA acknowledgment signal to the interface, respectively, the DMA request signal to the A DMA signal processor for transmitting to a system slot;

데이타의 입출력방향과 데이타 전달여부를 결정하기 위한 데이타 입출력 제어부와 ;A data input / output control unit for determining an input / output direction of data and whether data is transmitted;

주변장치에서 시스템으로 데이타 입력에 따른 데이타-인 위상을 검출하기 위한 데이타-인 위상 검출부를 포함함을 특징으로 한다.And a data-in phase detector for detecting a data-in phase according to data input from the peripheral device to the system.

이하, 첨부된 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention.

제1도는 본 발명에 따른 입출력 인터페이스 제어장치의 시스템 블록도이다. 제1도에서, 시스템 슬롯(10)은 시스템내에 메모리카드, 비디오카드, 통신 어뎁터와 같은 주변장치들을 시스템보드에 접속하는데 이용한다. 시스템의 각 슬롯은 시스템을 많은 외부장치와 인터페이스할 수 있도록 어드레스 버스 및 데이타 버스를 비롯하여 각종 제어신호, 전원 및 접지를 제공해준다. 표 1은 시스템 슬롯(10)의 핀 번호와 신호이름에 대한 표이다.1 is a system block diagram of an input / output interface control apparatus according to the present invention. In FIG. 1, system slot 10 is used to connect peripheral devices such as memory cards, video cards, and communication adapters in the system to the system board. Each slot in the system provides an address bus and data bus, as well as various control signals, power and ground to interface the system with many external devices. Table 1 is a table of pin numbers and signal names of the system slot 10.

여기서, 각 신호이름 앞에 /표시는 로우레벨(Low Level)논리에서 액티브(Active)됨을 의미한다. /I/O CH CK는 입출력 채널 체크신호이고, /I/O CH RDY는 입출력 채널 준비신호이다. SD7~SD0는 시스템 슬롯의 데이타신호이다. AEN은 어드레스 인에이블신호이다. SA19~SA0는 통상적으로 시스템 슬롯의 어드레스 신호이다. GND는 접지이고, RESET DRV는 리세트 드라이브이다. IRQ2~IRQ7은 인터럽트 요청신호이고, /SMEMW는 시스템 슬롯 메모리 기입신호이고, /SMEMR는 시스템 슬롯 메모리 독출신호이다. /IOW는 입출력 기입신호이고, /IOR는 입출력 독출신호이다. /DACK는 DMA인지신호이고, /DRQ는 DMA 요청신호이다. /REFRESH는 리프레쉬 신호이고, CLK은 클럭이고, T/C는 터미날 카운터신호이다. BALE는 어드레스 레치 인에이블신호이다. OSC는 클럭 펄스 발진신호이다.Here, a / mark in front of each signal name means that the signal is activated at a low level logic. / I / O CH CK is an input / output channel check signal, and / I / O CH RDY is an input / output channel ready signal. SD7 to SD0 are data signals of a system slot. AEN is an address enable signal. SA19 to SA0 are typically address signals of system slots. GND is ground and RESET DRV is a reset drive. IRQ2 to IRQ7 are interrupt request signals, / SMEMW is a system slot memory write signal, and / SMEMR is a system slot memory read signal. / IOW is an input / output signal and / IOR is an input / output read signal. / DACK is a DMA recognition signal, / DRQ is a DMA request signal. / REFRESH is a refresh signal, CLK is a clock, and T / C is a terminal counter signal. BALE is an address latch enable signal. OSC is a clock pulse oscillation signal.

인터페이스부(70)는 상용칩인 SCSI를 사용한다. SCSI는 소형 컴퓨터 시스템 인터페이스로서 주로 소형 컴퓨터 시스템에서나 랩탑과 같은 휴대용 컴퓨터 시스템에서 주변장치들을 접속하는데 이용된다. 즉, 하드 디스크 드라이브 또는 플로피 디스크 드라이브등의 입출력기기들을 시스템에 인터페이스 시킨다.The interface unit 70 uses a commercially available SCSI. SCSI is a small computer system interface that is primarily used to connect peripherals in small computer systems or in portable computer systems such as laptops. That is, I / O devices such as hard disk drives or floppy disk drives are interfaced to the system.

제7도는 SCSI에 대한 단자 접속과 명칭을 도시한 단자 접속도이다.Fig. 7 is a terminal connection diagram showing terminal connection and names for SCSI.

/RESET는 리세트 입력핀, IRQ(Interrupt Request)는 인터럽트 요청신호핀, DRQ(DMA Request)는 DMA요청신호핀, /EOP(End of Procedure)는 실행 종료핀, /DACK(DMA Acknowledge)는 DMA인지신호핀, GND는 접지핀, REAEY는 데이타 레디신호핀, A0 ~ A2는 어드레스핀, /CS(Chip Select)는 칩 선택핀, /IOW(Input Output Write)는 입출력 기입핀, /IOR(Input Output Read)는 입출력 독출핀, D7~D0는 Vcc는 데이타 입출력핀, Vcc는 전원핀, /MSG(Message)는 메세지 정보핀, /C/D(Control/Data)는 제어신호/데이타핀, /I/O는 입출력신호핀, /ACK(Acknowledge)는 데이타 인지신호핀, /REQ(Request)는 요청신호핀, SDB0~SDB7는 데이타 버스핀, SDBP는 데이타 버스 패어런트핀, /RST는 리세트핀, /BSY(Busy)는 데이타 포화신호핀, /SEL는 선택핀, /ATN(Attention)는 시스템의 실행 개입 유무에 대한 신호핀이다./ RESET is the reset input pin, IRQ (Interrupt Request) is the interrupt request signal pin, DRQ (DMA Request) is the DMA request signal pin, / EOP (End of Procedure) is the execution termination pin, / DACK (DMA Acknowledge) is the DMA Acknowledgment signal pin, GND is ground pin, REAEY is data ready signal pin, A0 ~ A2 is address pin, / CS (Chip Select) is chip select pin, / IOW (Input Output Write) is input / output write pin, / IOR (Input Output Read) is input / output read pin, D7 ~ D0 is Vcc data input / output pin, Vcc is power pin, / MSG (Message) is message information pin, / C / D (Control / Data) is control signal / data pin, / I / O is input / output signal pin, / ACK (Acknowledge) is data acknowledge signal pin, / REQ (Request) is request signal pin, SDB0 ~ SDB7 is data bus pin, SDBP is data bus parent pin, / RST is reset Pin, / BSY (Busy) is the data saturation signal pin, / SEL is the selection pin, / ATN (Attention) is the signal pin for the presence or absence of system intervention.

SCSI버스(90)는 입출력버스로서 인터페이스부(70)와 외부 주변장치와의 통로를 제공한다. 표 2는 SCSI버스의 신호이름을 표시한 표이다.The SCSI bus 90 is an input / output bus that provides a path between the interface unit 70 and an external peripheral device. Table 2 shows the signal names of SCSI buses.

입출력포트 어드레스 비교부(20)는 시스템 슬롯(10)으로부터의 입출력포트 어드레스신호를 받아서 인터페이스부(70)의 /CS(Chip Select)단을 인에이블(enable)시키고 데이타 입출력 제어부(60)를 제어한다. 즉, 인터페이스부(70)가 동작하는 어드레스신호가 들어오면 인터페이스부(70)의 동작을 인에이블시킨다. 또한 데이타 입출력 제어부(60)에서 DMA가 아닌 경우의 데이타를 입출력할 수 있도록 제어한다. 여기서, DMA란 직접 메모리 엑세스란 뜻으로 주변장치의 데이타를 중앙처리장치를 거치지 않고 직접 주기억장치로 입출력할 수 있는 기법이다. 그러므로 입출력포트 어드레스 비교부(20)는 직접 주기억장치이외의 장치로 입출력하는 데이타를 제어한다.The input / output port address comparison unit 20 receives the input / output port address signal from the system slot 10 and enables the / CS (Chip Select) terminal of the interface unit 70 to control the data input / output control unit 60. do. That is, when an address signal for operating the interface unit 70 comes in, the operation of the interface unit 70 is enabled. In addition, the data input / output control unit 60 controls the input / output of data in a case other than DMA. Here, DMA means direct memory access, which is a technique for directly inputting / outputting data of peripheral devices to a main memory without passing through a central processing unit. Therefore, the input / output port address comparison section 20 controls data input / output to devices other than the main memory directly.

제2도는 본 발명에 따른 입출력포트 어드레스 비교부의 블럭도이다.2 is a block diagram of an input / output port address comparison unit according to the present invention.

제2도에서, 입출력포트 어드레스 비교부(20)는 비교기(100)와 스위치부(110)로 구성한다. 비교기(100)에서 A측에는 시스템 슬롯(10)의 입출력포트의 어드레스비트와 접속하고 B측에는 스위치부(110)의 접점과 접속한다. 또한 /CE(Chip Enable)단은 시스템 슬롯(10)의 어드레스 인에이블(AEN)단과 접속한다. /A=B단은 인터페이스부(70)의 /CS단과 입출력 제어부(60)의 /G단과 접속한다.In FIG. 2, the input / output port address comparison unit 20 includes a comparator 100 and a switch unit 110. In the comparator 100, the A side is connected to the address bits of the input and output ports of the system slot 10, and the B side is connected to the contacts of the switch unit 110. In addition, the / CE (Chip Enable) terminal is connected to the address enable (AEN) terminal of the system slot 10. The / A = B stage is connected to the / CS stage of the interface unit 70 and the / G stage of the input / output control unit 60.

제2도에 도시된 블럭도의 동작관계를 설명하면 스위치부(110)에서 미리 시스템 슬롯(10)의 입출력포트 어드레스비트의 출력값과 대응되는 스위치에 온/오프를 설정한다. 어드레스비트의 출력값이 1에 해당되는 스위치는 오프(Off)으로 설정하고, 어드레스 비트의 출력값이 0에 해당되는 스위치는 온(ON)로 설정한다. 여기서, 어드레스 비트 출력값은 인터페이스부(70)를 동작시키는 어드레스값이다. 시스템 슬롯(10)에서 어드레스 인에이블(AEN)이 로우레벨 논리값일때 비교기(100)는 인에이블된다.Referring to the operation relationship of the block diagram shown in FIG. 2, the switch unit 110 sets on / off the switch corresponding to the output value of the input / output port address bits of the system slot 10 in advance. A switch whose output value of the address bit corresponds to 1 is set to Off, and a switch whose output value of the address bit corresponds to 0 is set to ON. Here, the address bit output value is an address value for operating the interface unit 70. The comparator 100 is enabled when the address enable AEN is a low level logic value in the system slot 10.

비교기(100)에서는 A측의 입출력포트 어드레스 비트값과 B측의 스위치값을 비교한다. A측과 B측의 값이 동일할 때 로우레벨 논리값인 출력신호를 내보낸다. 즉, A측에서 인터페이스부(70)자신의 어드레스값이 입력되고, B측에서 인터페이스부(70)를 동작시키기 위해 미리 설정된 스위치값이 입력될때 출력신호를 로우레벨 논리값으로 전환한다.The comparator 100 compares the input / output port address bit value on the A side with the switch value on the B side. When the values on the A and B sides are the same, the output signal is sent as a low level logic value. That is, when the address value of the interface unit 70 itself is input from the A side, and a preset switch value is input from the B side to operate the interface unit 70, the output signal is converted into a low level logic value.

리세트신호 처리부(30)는 시스템 슬롯(10)의 리세트신호를 인터페이스부(70)와 SCSI버스(90)에 전달한다. 리세트신호는 인터페이스부(70)와 SCSI버스(90)의 동작상태를 초기화시킨다.The reset signal processor 30 transmits the reset signal of the system slot 10 to the interface unit 70 and the SCSI bus 90. The reset signal initializes the operating states of the interface unit 70 and the SCSI bus 90.

제3도는 본 발명에 따른 리세트신호 처리부의 블럭도이다.3 is a block diagram of a reset signal processing unit according to the present invention.

제3도에서, 리세트신호 처리부(30)는 3-상태 버퍼(120)와 인버터(130)로 구성한다. 3-상태 버퍼(120)는 3개의 출력상태가 존재한다. 3개의 출력상태는 하이레벨과 로우레벨및 고임피던스(High Impedence)이다. 고임피던스 상태는 출력이 이용될 수 없거나,유동(floating)된 것처럼 동작한다. 3-상태 버퍼(120)에서 입력단은 접지(ground)에 접속한다. 출력단은 SCSI버스(90)의 리세트(/RST)라인과 인터페이스부(70)의 /RST단에 접속한다. 그리고 인에이블단은 시스템 슬롯(10)의 RESET단과 접속한다. 인버터(130)에서 입력단은 시스템 슬롯(10)의 RESET단과 접속하고 출력단은 인터페이스부(70)의 /RESET과 접속한다.In FIG. 3, the reset signal processor 30 includes a three-state buffer 120 and an inverter 130. The tri-state buffer 120 has three output states. The three output states are high level, low level, and high impedance. The high impedance state behaves as if the output is not available or is floating. In tri-state buffer 120, the input is connected to ground. The output terminal is connected to the reset (/ RST) line of the SCSI bus 90 and the / RST terminal of the interface unit 70. The enable end is connected to the RESET end of the system slot 10. In the inverter 130, the input terminal is connected to the RESET terminal of the system slot 10, and the output terminal is connected to / RESET of the interface unit 70.

제3도에 도시된 블럭도의 동작관계를 설명하면 시스템 슬롯(10)에서 리세트신호가 출력하면 각각 3-상태 버퍼(120)의 인에이블단과 인버터(130)의 입력단에 입력된다. 3-상태 버퍼(120)에서 인에이블단이 액티브하면 입력단에 접속된 접지값 즉, 로우레벨 값이 출력한다. 3-상태 버퍼(120)에서 로우레벨 값이 출력하면 SCSI버스(90)의 /RST라인은 로우레벨 논리가 되면서 SCSI버스(90)가 리세트된다. 만약 시스템 슬롯(10)에서 리세트 신호가 로우레벨이면 3-상태 버퍼(120)의 출력은 고임피던스가 되어 SCSI버스(90)의 /RST라인은 터미네이트(Terminate)상태가 된다.Referring to the operation of the block diagram shown in FIG. 3, when the reset signal is output from the system slot 10, the input signal is input to the enable terminal of the tri-state buffer 120 and the input terminal of the inverter 130, respectively. When the enable stage is active in the tri-state buffer 120, a ground value, that is, a low level value, connected to the input terminal is output. When the low level value is output from the tri-state buffer 120, the / RST line of the SCSI bus 90 becomes low level logic and the SCSI bus 90 is reset. If the reset signal is low level in the system slot 10, the output of the tri-state buffer 120 becomes high impedance, and the / RST line of the SCSI bus 90 is terminated.

인버터(130)에서 시스템 슬롯(10)의 리세트신호가 입력되면 리세트신호가 반전되면서 인터페이스부(70)의 /RESET값이 로우레벨이된다. 이때 인터페이스부(70)는 리세트동작을 한다.When the reset signal of the system slot 10 is input from the inverter 130, the reset signal is inverted and the / RESET value of the interface unit 70 becomes low level. At this time, the interface unit 70 performs a reset operation.

인터럽트신호 처리부(40)는 인터페이스부(70)에서 발생한 인터럽트신호를 시스템 슬롯(10)에 전달한다. 인터럽트신호는 인터페이스부(70)에서 데이타 전송준비가 완료됐음을 시스템 내부에 알리기 위한 신호이다. 인터페이스부(70)의 인터럽트 요청신호를 인지하면 진행중인 프로세서를 중지하고 입출력 인터페이스를 관장하는 프러세서로 분기한다.The interrupt signal processor 40 transmits the interrupt signal generated by the interface unit 70 to the system slot 10. The interrupt signal is a signal for notifying the system that the data transmission preparation is completed in the interface unit 70. Upon recognizing the interrupt request signal of the interface unit 70, the processor stops the process in progress and branches to the processor managing the input / output interface.

제4도는 본 발명에 따른 인터럽트신호 처리부의 블럭도이다. 제4도에서, 인터럽트신호 처리부(40)는 스위치부(110')로 구성한다. 스위치부(110')의 접점은 인터페이스부(70)의 인터럽트 요청신호단(IRQ)과 접속한다. 스위치부(110')의 다른 접점은 시스템 슬롯(10)의 IRQ2~IRQ7단에 접속한다. IRQ2~IRQ7까지의 선택은 스위치부(110')의 온/오프(On/Off)로 설정한다.4 is a block diagram of an interrupt signal processing unit according to the present invention. In FIG. 4, the interrupt signal processor 40 is composed of a switch 110 '. The contact point of the switch unit 110 'is connected to the interrupt request signal terminal IRQ of the interface unit 70. The other contact of the switch unit 110 'is connected to the IRQ2 to IRQ7 stages of the system slot 10. Selection from IRQ2 to IRQ7 is set to on / off of the switch unit 110 '.

제4도에 도시된 블럭도의 동작관계를 설명하면 인터페이스부(70)에서 시스템으로의 데이타 전송준비가 완료되면 인터럽트신호를 발생한다. 인터럽트신호는 스위치부(110')의 온(On)으로 접속된 시스템 슬롯(10)의 인터럽트신호단에 입력되어 입력된 인터럽트신호단은 로우레벨에서 하이레벨 논리가 된다. 시스템은 시스템 슬롯(10)에서 하잉레벨 논리가 인터럽트신호를 인지한다.Referring to the operation relationship of the block diagram shown in FIG. 4, an interrupt signal is generated when the interface unit 70 is ready to transmit data to the system. The interrupt signal is input to the interrupt signal terminal of the system slot 10 connected to the ON of the switch unit 110 'so that the input interrupt signal becomes low level to high level logic. The system recognizes the interrupt signal by the low level logic in system slot 10.

DMA신호 처리부(50)는 시스템 슬롯(10)과 인터페이스부(70)사이의 DMA신호를 처리한다. 인터페이스부(70)에서 DMA데이타 전송준비가 되면 DMA요청신호를 출력한다. 시스템 슬롯(10)에서는 DMA요청신호가 입력되면 현재 프로세서를 중지하고 DMA데이타를 받아 들일 준비가 되었다는 DMA인지신호를 출력한다.The DMA signal processor 50 processes the DMA signal between the system slot 10 and the interface unit 70. When the interface unit 70 is ready for transmission of DMA data, the interface unit 70 outputs a DMA request signal. When the DMA request signal is input, the system slot 10 outputs a DMA acknowledgment signal indicating that the current processor is stopped and ready to accept DMA data.

제5도는 본 발명에 따른 DMA신호 처리부의 블럭도이다.5 is a block diagram of a DMA signal processing unit according to the present invention.

제5도에서 DMA신호 처리부(50)는 스위치부(110)와 3-상태 버퍼(120')와 인버터(130')로 구성한다. 시스템 슬롯(10)의 T/C단은 인버터(130')의 입력단에 접속한다. 인버터(130')의 출력단은 인터페이스부(70)의 /EOP단에 접속한다. 시스템 슬롯(10)의 /DACK1단 또는 /DACK3단은 스위치부(110)와 접속하고 스위치부(110)는 인터페이스부(70)의 /DACK단과 접속한다.In FIG. 5, the DMA signal processor 50 includes a switch 110, a three-state buffer 120 ′, and an inverter 130 ′. The T / C terminal of the system slot 10 is connected to the input terminal of the inverter 130 '. The output terminal of the inverter 130 'is connected to the / EOP terminal of the interface unit 70. The / DACK1 terminal or the / DACK3 terminal of the system slot 10 is connected to the switch unit 110, and the switch unit 110 is connected to the / DACK terminal of the interface unit 70.

인터페이스부(70)의 DRQ단은 3-상태 버퍼(120')의 입력단에 접속하고 3-상태 버퍼(120')의 출력단은 스위치부(110)와 접속하고 스위치부(110)는 시스템슬롯(10)의 DRQ1단 또는 DRQ3단과 접속한다.그리고 3-상태 버퍼(120')의 인에이블단은 후술할 데이타-인 위상 검출부(80)의 출력신호와 접속한다.The DRQ terminal of the interface unit 70 is connected to the input terminal of the three-state buffer 120 ', the output terminal of the three-state buffer 120' is connected to the switch unit 110, and the switch unit 110 is a system slot ( 10 is connected to the DRQ1 stage or the DRQ3 stage. The enable stage of the tri-state buffer 120 'is connected to the output signal of the data-in phase detector 80, which will be described later.

/DACK1과 DRQ1이 한 조로서 제1 채널을 이루고 /DACK3과 DRQ3이 한 조로서 제 3 채널을 이루므로 스위치부(110')는 같은 조끼릴 맞추어 온(On)으로 설정한다.Since / DACK1 and DRQ1 form a first channel as a group and / DACK3 and DRQ3 form a third channel as a group, the switch unit 110 'is set to On according to the same vest reel.

제5도에 도시된 블럭도의 동작관계를 설명하면 주변장치로부터 DMA데이타 액세스동작을 할 때 인터페이스부(70)는 DRQ신호를 발생한다. DRQ신호는 3-상태 버퍼(120')의 입력단에 입력되고 데이타-인 위상 검출부(80)에서 데이타 입력에 따른 위상이 검출되면 데이타-인 위상이 3-상태 버퍼(120')를 인에이블시킨다.Referring to the operation relationship of the block diagram shown in FIG. 5, the interface unit 70 generates a DRQ signal when a DMA data access operation is performed from a peripheral device. The DRQ signal is input to the input terminal of the three-state buffer 120 'and the data-in phase enables the three-state buffer 120' when the phase according to the data input is detected by the data-in phase detector 80 '. .

3-상태 버퍼(120')는 입력된 DRQ신호를 출력하고, 출력된 DRQ신호는 미리 설정된 스위치부(110)를 거쳐 시스템 슬롯(10)의 DRQ1 또는 DRQ3단에 입력된다. 여기서, 시스템 슬롯(10)의 DRQ1단 또는 DRQ3단을 하이레벨 또는 로우레벨로 고정시키지 않고 3-상태 버퍼(120')를 이용하여 데이타-인 위상 검출부(80)에서 데이타-인 위상이 발생할 때만 인터페이스부(70)의 DRQ신호가 전달되도록한다. 데이타-인 검출부(80)에서 데이타-인 위상이 검출되지 않을때는 3-상태 버퍼(120')가 디스에이블(disable)되므로 시스템 슬롯(10)의 DRQ1단 또는 DRQ3단은 하이레벨이나 로우레벨이 아닌 고임피던스 즉, 디스에이블상태가 된다. 따라서 시스템 슬롯(10)의 DRQ'단 또는 DRQ3단은 다른 주변장치로부터의 DMA데이타 액세스에 따른 DRQ신호를 받아들일 수 있다.The tri-state buffer 120 'outputs the input DRQ signal, and the output DRQ signal is input to the DRQ1 or DRQ3 stage of the system slot 10 via the preset switch unit 110. Here, only when the data-in phase occurs in the data-in phase detection unit 80 using the 3-state buffer 120 'without fixing the DRQ1 or DRQ3 end of the system slot 10 to a high level or a low level. The DRQ signal of the interface unit 70 is transmitted. When the data-in phase is not detected by the data-in detector 80, the 3-state buffer 120 'is disabled, so that the DRQ1 stage or the DRQ3 stage of the system slot 10 has a high level or a low level. High impedance, that is, disabled. Accordingly, the DRQ 'end or the DRQ3 end of the system slot 10 may receive a DRQ signal according to DMA data access from another peripheral device.

시스템에서 DMA데이타 액세스에 따른 준비가 완료되면 시스템 슬롯(10)에서는 /DACK1 또는 /DACK3신호를 출력한다.출력된 /DACK1 또는 /DACK3신호는 스위치부(110')를 거쳐 인터페이스부(70)의 /DACK단에 입력된다.When the system is ready to access the DMA data, the system slot 10 outputs a / DACK1 or / DACK3 signal. The outputted / DACK1 or / DACK3 signal is transmitted to the interface unit 70 via the switch unit 110 '. It is input to / DACK stage.

DMA데이타 액세스 실행이 종료되면 시스템 슬롯(10)에서는 T/C신호를 출력하여 인버터(130')에 입력된다. 인버터(130')는 T/C신호를 반전시켜 로우레벨 논리를 출력한다. 인버터(130')에서 출력된 로우레벨 논리는 인터페이스부(70)의 /EOP를 액티브시킨다.When the DMA data access execution is completed, the system slot 10 outputs a T / C signal and is input to the inverter 130 '. The inverter 130 'inverts the T / C signal and outputs a low level logic. The low level logic output from the inverter 130 ′ activates / EOP of the interface unit 70.

이때 인터페이스부(70)는 주변장치와 시스템간의 인터페이스동작을 종료한다.At this time, the interface unit 70 terminates the interface operation between the peripheral device and the system.

데이타 입출력 제어부(60)는 시스템 슬롯(10)과 인터페이스부(70)간의 데이타 전송허가 여부와 전송방향을 제어한다.The data input / output controller 60 controls whether data transmission is allowed between the system slot 10 and the interface unit 70 and the transmission direction.

제6도는 본 발명에 따른 데이타입출력 제어부의 블럭도이다.6 is a block diagram of a data input / output control unit according to the present invention.

제6도에 있어서, 데이타 입출력 제어부(60)는 버스 트랜시버(140)와 A∧ (B ∨ /C)논리를 만족하는 제1 논리수단(150)으로 구성한다. 버스 트랜시이버(Bus Tranceiver, 140)는 버스 송수신기로서 데이타의 Transmitter와 Receiver기능을 한다. 또한 버스 트랜시이버(140)는 3-상태출력 버퍼로 구성한다. 버스 트랜시이버(140)의 /DIR단은 시스템 슬롯(10)의 /IQR단과 접속한다.In FIG. 6, the data input / output control unit 60 is composed of a bus transceiver 140 and first logic means 150 that satisfies A '(B' / C) logic. The bus transceiver (140) is a bus transceiver that functions as a transmitter and receiver of data. The bus transceiver 140 also consists of a three-state output buffer. The / DIR end of the bus transceiver 140 is connected to the / IQR end of the system slot 10.

/G단은 제1 논리수단(150)의 출력신호와 접속한다. 또한 데이타 입출력단은 각각 시스템 슬롯(10)의 D0~D7단과 인터페이스부(70)의 D0~D7단과 접속한다.The / G stage is connected to the output signal of the first logic means 150. The data input / output terminals are connected to the D0 to D7 stages of the system slot 10 and the D0 to D7 stages of the interface unit 70, respectively.

제1 논리수단(150)의 A단은 입출력포트 어드레스 비교부(20)의 출력신호와 접속하고, B단은 DMA신호 처리부(50)의 /DACK단과 접속하고, C단은 데이타-인 위상 검출부(80)의 데이타-인 위상신호와 접속한다.The A stage of the first logic means 150 is connected to the output signal of the input / output port address comparison section 20, the B stage is connected to the / DACK stage of the DMA signal processing section 50, and the C stage is a data-in phase detection section. A data-in phase signal of 80 is connected.

제6도에 도시된 블럭도의 동작관계를 설명하면 시스템 슬롯(10)에서 /IOR신호가 출력하면/IOR신호는 인터페이스부(70)의 /IOR단과 버스 트랜시이버(140)의 /DIR단에 입력한다. /IOR신호는 Input Output Read신호로서 시스템이 주변장치로부터 데이타를 독출하는 신호이다. /DIR은 Direction으로서 데이타의 전송 방향을 결정한다. 즉, 데이타를 시스템 슬롯(10)측에서 인터페이스부(70)측으로 전송할 것인가, 인터페이스부(70)측에서 시스템 슬롯(10)측으로 전송할 것인가를 결정한다. 시스템 슬롯(10)의 /IOR신호가 로우레벨 논리값일 때 버스 트랜시이버(140)의 /DIR단은 액티브되므로 데이타가 인터페이스부(70)측에서 시스템 슬롯(10)측으로 전송된다. 시스템 슬롯(10)의 /IOR신호가 하이레벨 논리값일 때는 데이타가 시스템 슬롯(10)측에서 인터페이스부(70)측으로 전송된다. 버스 트랜시이버(140)의 /G단은 데이타 전송의 허가와 금지및 데이타 버스의 고임피던스를 결정한다. 제1 논리수단(150)의 A∧ (B ∨ /C)논리를 만족할 때 버스 트랜시이버(140)의 데이타 전송을 허가한다. 즉, 입출력포트 어드레스 비교부(20)의 출력신호가 로우레벨이고 /DMA신호가 로우레벨이거나 데이타-인 위상 검출부(80)에서 데이타-인 위상이 검출될 때 버스 트랜시이버(140)를 통해 데이타 전송이 일어난다.Referring to the operation relationship of the block diagram shown in Figure 6 when the / IOR signal is output from the system slot 10 / IOR signal is the / IOR terminal of the interface unit 70 and / DIR terminal of the bus transceiver 140 Type in The / IOR signal is an input output read signal that the system reads data from the peripheral device. / DIR is a direction that determines the direction of data transmission. That is, it is determined whether to transmit data from the system slot 10 side to the interface unit 70 side or from the interface unit 70 side to the system slot 10 side. When the / IOR signal of the system slot 10 is a low level logic value, the / DIR terminal of the bus transceiver 140 is active, so that data is transmitted from the interface unit 70 side to the system slot 10 side. When the / IOR signal of the system slot 10 is a high level logic value, data is transmitted from the system slot 10 side to the interface unit 70 side. The / G stage of the bus transceiver 140 determines the permission and prohibition of data transmission and the high impedance of the data bus. When the A? (B? / C) logic of the first logic means 150 is satisfied, data transmission of the bus transceiver 140 is allowed. That is, when the output signal of the input / output port address comparison unit 20 is low level and the / DMA signal is low level or the data-in phase is detected by the data-in phase detection unit 80, the bus transceiver 140 transmits the signal. Data transfer takes place.

데이타-인 위상 검출부(80)는 인터페이스부(70)와 SCSI버스(90)사이의 데이타-인 위상을 검출한다.The data-in phase detection unit 80 detects the data-in phase between the interface unit 70 and the SCSI bus 90.

제8도는 본 발명에 따른 데이타-인 위상 검출부의 블럭도이다.8 is a block diagram of a data-in phase detection unit according to the present invention.

제8도에 있어서, 데이타-인 위상 검출부(80)는 제2 논리수단(160)으로 구성한다. 제2 논리수단(160)의 A단은 인터페이스부(70)와 SCSI버스(90)의 /MSG신호와 접속하고 B단은 /C/D신호와 접속하고 C단은 /I/O신호와 접속한다. /MSG신호는 데이타 정보를 시스템에 전송하기 위해 구동되는 신호이고, /C/D신호는 현재의 신호정보가 제어신호인지 데이타인지를 알려주기 위한 신호이고, /I/O신호는 입출력 정보에 대한 신호를 의미한다.In FIG. 8, the data-in phase detection unit 80 is constituted by second logic means 160. As shown in FIG. The A stage of the second logic means 160 is connected to the / MSG signal of the interface unit 70 and the SCSI bus 90, the B stage is connected to the / C / D signal, and the C stage is connected to the / I / O signal. do. The / MSG signal is a signal driven to transmit data information to the system, the / C / D signal is a signal for indicating whether the current signal information is a control signal or data, and the / I / O signal is used for input / output information. Means signal.

데이타-인 위상신호 검출은 /MSG 신호가 하이레벨이고, /C/D신호가 하이레벨이고, /I/O신호가 로우레벨일 때 발생한다. 즉, 제2 논리수단(160)이 A∧ (B ∨ /C) 논리를 만족할 때 데이타-인 위상 검출신호를 출력한다.Data-in phase signal detection occurs when the / MSG signal is high level, the / C / D signal is high level, and the / I / O signal is low level. That is, the second logic means 160 outputs a data-in phase detection signal when the second logic means 160 satisfies the logic A (B B / C).

제9도는 본 발명에 따른 SCSI터미네이트 회로도이다.9 is a schematic diagram of a SCSI termination circuit according to the present invention.

SCSI터미네이트(SCSI Terminate)회로는 SCSI버스(90)전위를 안정하게 유지하기 위한 것으로서 220ohm의 R1과 330ohm의 R2의 저항기를 SCSI버스(90)에 병렬로 접속한다. 전원(Vdc)이 저항 R1과 R2에 의해 분압되어 안정된 전위가 SCSI버스(90)에 공급된다.The SCSI Terminate circuit is to maintain the SCSI bus 90 potential in a stable manner and connects a resistor of 220 ohms R1 and 330 ohms R2 in parallel to the SCSI bus 90. The power supply Vdc is divided by the resistors R1 and R2 so that a stable potential is supplied to the SCSI bus 90.

상술한 바와같이 본 발명은 입출력 제어신호를 스위치수단을 통해 이용함으로서 제어신호의 선택을 용이하게 하고 DMA신호등을 시스템 슬롯(10)에 고정시키지 않고 3-상태 출력으로 제어함으로서 다른 주변장치들로부터 시스템 슬롯의 제어신호를 변경하지 않고도 손쉽게 인터페이스할 수 있는 효과가 있다.As described above, the present invention facilitates the selection of the control signal by using the input and output control signal through the switch means, and the system from other peripheral devices by controlling the DMA signal or the like to the tri-state output without fixing the system slot 10. There is an effect that can easily interface without changing the control signal of the slot.

Claims

When the system slot 10, the interface unit (SCSI, 70), the SCSI bus 90, and the address signal are inputted to input and output data from the peripheral device, the interface signal is compared with a preset switch value, and the interface signal is matched. An interrupt signal is generated when an interrupt signal is generated in the input / output port address comparison unit 20 and the interface unit 70 for selecting the operation of the unit 70 and controlling data input / output when the data is not directly accessed to the main memory. In a computer system having an interrupt signal processing unit 40 for transmitting to the system slot 10, when the reset signal is received from the system slot 10, the inner face unit 70 and the SCSI bus 90 A reset signal processor 30 for applying a reset signal to the reset signal; When the DMA acknowledgment signal (DMA Ackowledge) and the DMA request signal (DMA request) is generated according to the direct memory access (hereinafter referred to as DMA), the DMA acknowledgment signal is transmitted to the interface unit 70, respectively. A DMA signal processor 50 for transmitting a signal to the system slot 10; A data input / output control unit 60 for determining an input / output direction of data and whether data is transmitted; And a data-in phase detection unit (80) for detecting a data-in phase in accordance with data input from a peripheral device to the system.

The method of claim 1, wherein the reset signal processor 30 is enabled by the reset signal of the system slot 10 and outputs a ground value, that is, a low level value, to the SCSI bus 90. Buffer means 120 and; And an inverter means (130) for resetting the interface unit (70) by inverting the reset signal output from the system slot (10).

The phase detecting unit (80) of claim 1, wherein the DMA signal processing unit (50) is a data-in-preset state in which the DMA acknowledgment signal (DACK) stage and the DMA request signal (DRQ) stage are high-impedance in the system slot 10 in advance. Buffer means (120) for outputting the DMA request signal (DRQ) of the interface unit (70) to the switch means (110) when an output signal is generated from the apparatus; And an inverter (130 ') for inverting the terminal count signal (T / C) of the system slot (10) and inputting it to the interface unit (70) to terminate execution.

The apparatus of claim 1, wherein the data input / output control unit (60) comprises: transceiver means (140) for transmitting and receiving data between the system slot (10) side and the interface unit (70) side; Input and output interface control device characterized in that it comprises a first logic means (150) for enabling the transceiver means (140).

The data processing apparatus of claim 4, wherein the first logic means 150 denotes an output signal of the input / output port address comparator 20 as A, the / DACK signal of the DMA signal processor 50 as B, and the data. And the data-in phase detection signal of the in-phase detection unit 80 satisfies the logic of A (B ∨ / C).

2. The data-in phase detection unit 80 according to claim 1, wherein the / MSG signal of the interface unit 70 and the SCSI bus 90 is A, / C / D signal is B, / I I / O signal C is composed of a second logic means 160 that satisfies the logic A (B ∨ / C).