Claims (6)
주변장치로부터 데이타를 입출력하기 위하여 시스템 슬롯(10)과 인터페이스부(SCSI, 70)와 SCSI버스(90)와 어드레스 신호가 들어오면 미리 설정된 스위치값과 비교하여 어드레스 신호값과 일치할 때, 상기 인터페이스부(70)의 동작을 선택하고 직접 주기억장치로의 데이타 액세스가 아닌 경우의 데이타 입출력을 제어하기 위한 입출력포트 어드레스 비교부(20)와 상기 인터페이스부(70)에서 인터럽트신호가 발생할 때 인터럽트신호를 상기 시스템슬롯(10)으로 전달하기 위한 인터럽트 신호 처리부(40)를 구비한 컴퓨터 시스템에 있어서, 상기 시스템 슬롯(10)으로부터 리세트신호가 들어오면 상기 이너페이스부(70)와 SCSI버스(90)에 리세트신호를 인가시키기위한 리세트신호 처리부(30)와; 직접 메모리 액세스(Direct Memory Access, 이하 DMA라 함)에 따른 DMA인지신호(DMA Ackowledge)와 DMA요청신호(DMA Request)가 발생할 때 각각 상기 DMA인지신호를 상기 인터페이스부(70)에, 상기 DMA요청신호를 상기 시스템 슬롯(10)에 전달하기 위한 DMA신호처리부(50)와 ; 데이타의 입출력방향과 데이타 전달여부를 결정하기 위한 데이타 입출력 제어부(60)와 ; 주변장치에서 시스템으로 데이타 입력에 따른 데이타-인 위상을 검출하기 위한 데이타-인 위상 검출부(80)를 포함함을 특징으로 하는 입출력 인터페이스 제어장치.When the system slot 10, the interface unit (SCSI, 70), the SCSI bus 90, and the address signal are inputted to input and output data from the peripheral device, the interface signal is compared with a preset switch value, and the interface signal is matched. An interrupt signal is generated when an interrupt signal is generated in the input / output port address comparison unit 20 and the interface unit 70 for selecting the operation of the unit 70 and controlling data input / output when the data is not directly accessed to the main memory. In a computer system having an interrupt signal processing unit 40 for transmitting to the system slot 10, when the reset signal is received from the system slot 10, the inner face unit 70 and the SCSI bus 90 A reset signal processor 30 for applying a reset signal to the reset signal processor; When the DMA acknowledgment signal (DMA Ackowledge) and the DMA request signal (DMA request) is generated according to the direct memory access (hereinafter referred to as DMA), the DMA acknowledgment signal is transmitted to the interface unit 70, respectively. A DMA signal processor 50 for transmitting a signal to the system slot 10; A data input / output control unit 60 for determining an input / output direction of data and whether data is transmitted; And a data-in phase detection unit (80) for detecting a data-in phase in accordance with data input from a peripheral device to the system.
제1항에 있어서, 상기 리세트신호 처리부(30)는 상기 시스템 슬롯(10)의 리세트신호에 의해 인에이블되고 접지(ground)값 즉, 로우레벨 값을 상기 SCSI버스(90)로 출력하기 위한 버퍼수단(120)과 ; 상기 시스템 슬롯(10)에서 출력하는 리세트신호를 반전시켜 인터페이스부(70)를 리세트 동작을 시키는 인버터수단(130)으로 구성됨을 특징으로 하는 입출력 인터페이스 제어장치.The method of claim 1, wherein the reset signal processor 30 is enabled by the reset signal of the system slot 10 and outputs a ground value, that is, a low level value, to the SCSI bus 90. Buffer means 120 and; And an inverter means (130) for resetting the interface unit (70) by inverting the reset signal output from the system slot (10).
제1항에 있어서, 상기 DMA신호 처리부(50)는 미리 상기 시스템 슬롯(10)에 DMA 인지신호(DACK)단과 DMA 요청신호(DRQ)단이 하이 임피던스상태에서 상기 데이타-인 위상 검출부(80)로부터 출력신호가 발생할 때 상기 인터페이스부(70)의 DMA 요청신호(DRQ)를 상기 스위치수단(110)에 출력하기 위한 버퍼수단(120)과 ; 상기 시스템 슬롯(10)의 터미날 카운트신호(T/C)를 반전시켜 인터페이스부(70)에 입력하여 실행을 종료시키는 인버터(130')으로 구성됨을 특징으로 하는 입출력 인터페이스 제어장치.The phase detecting unit (80) of claim 1, wherein the DMA signal processing unit (50) is a data-in-preset state in which the DMA acknowledgment signal (DACK) stage and the DMA request signal (DRQ) stage are high-impedance in the system slot 10 in advance. Buffer means (120) for outputting the DMA request signal (DRQ) of the interface unit (70) to the switch means (110) when an output signal is generated from the apparatus; And an inverter (130 ') for inverting the terminal count signal (T / C) of the system slot (10) and inputting it to the interface unit (70) to terminate execution.
제1항에 있어서, 상기 데이타 입출력 제어부(60)는 상기 시스템 슬롯(10)측과 상기 인터페이스부(70)측간의 데이타를 송수신하는 트랜시이버수단(140)과 ; 상기 트랜시이버수단(140)을 인에이블시키는 제1 논리수단(150)으로 구성됨을 특징으로 하는 입출력 인터페이스 제어장치.The apparatus of claim 1, wherein the data input / output control unit (60) comprises: transceiver means (140) for transmitting and receiving data between the system slot (10) side and the interface unit (70) side; Input and output interface control device characterized in that it comprises a first logic means (150) for enabling the transceiver means (140).
제4항에 있어서, 상기 제1 논리수단(150)은 상기 입출력포트 어드레스 비교부(20)의 출력신호를 A라 하고, 상기 DMA신호 처리부(50)의 /DACK신호를 B라 하고, 상기 데이타-인 위상 검출부(80)의 데이타-인 위상 검출신호를 C라 하면 A∧ (B ∨ /C)논리를 만족함을 특징으로 하는 입출력 인터페이스 제어장치.The data processing apparatus of claim 4, wherein the first logic means 150 denotes an output signal of the input / output port address comparator 20 as A, the / DACK signal of the DMA signal processor 50 as B, and the data. And the data-in phase detection signal of the in-phase detection unit 80 satisfies the logic of A (B ∨ / C).
제1항에 있어서, 상기 데이타-인 위상 검출부(80)는 상기 인터페이스부(70)와 상기 SCSI버스(90)의 /MSG신호를 A라 하고, /C/D신호를 B라 하고, /I/O신호를 C라 하면 A∧ (B ∨ /C) 논리를 만족하는 제2 논리수단(160)으로 구성됨을 특징으로 하는 입출력 인터페이스 제어장치.2. The data-in phase detection unit 80 according to claim 1, wherein the / MSG signal of the interface unit 70 and the SCSI bus 90 is A, / C / D signal is B, / I I / O signal C is composed of a second logic means 160 that satisfies the logic A (B ∨ / C).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.