KR0133241B1 - 동조 회로 - Google Patents

동조 회로

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KR0133241B1
KR0133241B1 KR1019940020361A KR19940020361A KR0133241B1 KR 0133241 B1 KR0133241 B1 KR 0133241B1 KR 1019940020361 A KR1019940020361 A KR 1019940020361A KR 19940020361 A KR19940020361 A KR 19940020361A KR 0133241 B1 KR0133241 B1 KR 0133241B1
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쯔지 하루오
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Abstract

동조 회로는 기본적으로 신호측 상의 배치된 직렬 구성의 저대역 코일과 고대역 코일; 어스측 상에 배치된 직렬 구성의 저대역 코일과 고대역 코일; 및 신호 측 상의 저대역 코일과 고대역 코일의 한 접속점과 어스측 상의 저대역 코일과 고대역 코일의 다른 접속 점 사이에 배치된 스위칭 다이오드로 구성된다. 또한, 신호측 상의 저대역 코일과 고대역 코일의 접속점은 제1바이어스 저항을 통해서 대역 전환 단자에 접속되고, 신호측 상의 저대역 코일의 입력측 단자는 제2 바이어스 저항과 접속된다.

Description

동조 회로
제1도는 종래 기술의 동조 회로의 한 예를 도시하는 회로도.
제2a도는 저대역 선택시의 제1도에 도시된 회로의 등가 회로를 도시하는 회로도.
제2b도는 제2a도에 도시된 등가 회로를 더 간단히 도시하는 단일 동조 회로의 회로도.
제3도는 고대역 선택시의 제1도에 도시된 회로의 등가 회로를 도시하는 회로도.
제4도는 본 발명에 의해 우수하게 제안된 동조 회로를 도시하는 회로도.
제5도는 저대역 선택시의 제4도에 도시된 회로의 등가 회로를 더 간단히 도시하는 회로도.
제6도는 본 발명의 동조 회로의 제1 실시 예를 도시하는 회로도.
제7a도는 저대역 선택시의 제6도에 도시된 회로의 등가 회로를 도시하는 회로도.
제7b도는 제7a도에 도시된 회로의 등가 회로를 더 간단히 도시하는 단일 동조 회로의 회로도.
제8도는 고대역 선택시의 제6도에 도시된 회로의 등가 회로를 도시하는 회로도.
제9도는 본 발명의 동조 회로의 제2 실시 예를 도시하는 회로도.
제10도는 본 발명의 동조 회로의 제3 실시 예를 도시하는 회로도.
제11도는 저대역 선택시 제10도에 도시된 회로의 등가 회로를 도시하는 회로도.
제12도는 고대역 선택시 제10도에 도시된 회로의 등가 회로를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명
C1, C2, C6 : 결합 캐패시터 C3, C5 : 바이패스 캐패시터
L1 : 어스측 저대역 코일 L2 : 어스측 고대역 코일
L3 : 핫측 저대역 코일 L4 : 핫측 고대역 코일
D1 : 용량 가변 다이오드 D2 : 스위칭 다이오드
R1 : 동조 전압 인가 저항 R2, R3 : 바이어스 저항
Ra : 합성 저항 La : 합성 인덕턴스
VC : 용량 가변 다이오드의 용량
본 발명은 텔레비젼 수상기, 비디오 테이프 레코드 내의 고주파수 회로에 사용하기 위한 동조 회로에 관한 것으로, 특히 수신 대역을 변경시키는 스위칭 다이오드를 사용하는 회로를 포함하는 동조 회로에 관한 것이다.
텔레비젼 수상기 등의 사용된 동조 회로는 안테나에 의해 수신된 VHF 또는 UHF 대역의 텔레비전 신호로부터 원하는 채널에 속하는 신호를 입력될 중간 주파수 신호를 변환시킨다.
최근 동조 회로의 대부분은 동조 회로 내의 코일이 스위칭 다이오드에 의해 전환되고, 동조 회로 내의 캐패시터의 용량 조절이 용량 가변 다이오드에 의해 수행되는 전자 동조형 동조 회로이다.
제1도는 이러한 동조 회로에서의 입력 동조 회로의 종래예를 도시하는 도면이다. 입력 동조 회로는 결합 캐패시터(C1)를 거쳐 전단의 필터 회로(도시되지 않음)에 접속되고, 다른 결합 캐패시터(C2)를 거쳐 후단 고주파수 증폭 회로(도시되지 않음)에 접속된다.
결합 캐패시터(C1)의 출력은 어스측(earth side)과 핫측(hot side)으로 분할된다. 어스측은 어스측 저대역 코일(low-band coil; L1)과 어스측 고대역 코일(high-band coil; L2)의 직렬 회로에 접속되고, 핫측은 핫측 저대역 코일(L3) 및 핫측 고대역 코일(L4)의 직렬 회로에 접속된다.
어스측 고대역 코일(L2)의 어스측 단자는 고대역용 전원 단자(BH) 및 다른 단 부에서 접지 되는 바이패스 캐패시터(C3)에 접속된다. 핫측 상의 고대역 코일(L4)의 출력 단자는 결합 캐패시터(C2)를 통해 다음 단에 접속된다. 고대역 코일(L4)의 출력 단자는 또한 차례로 접지 되는 동조 캐패시터(C4)와 용량 가변 다이오드(D1)의 직렬 회로에 접속된다. 용량 가변 다이오드(D1)의 캐소드 동조 전압 인가 저항(R1)을 거쳐 동조 전압 단자(VT)에 접속된다.
순방향으로 배열된 스위칭 다이오드(D2)와 바이어스 저항(R2)의 직렬 회로는 코일(L3)과 코일(L4)의 접합 점으로부터 접지에 접속되고, 바이어스 저항(R3)과 바이어스 캐패시터(C5)의 다른 직렬 회로는 바이어스 저항(R2)와 병렬로 접속된다. 또한, 저항(R3)의 어스측 단자는 전원 단자(BL)에 접속된다.
어스측 상의 코일(L1)과 코일(L2) 사이의 접합은 다이오드(D2)의 캐소드에 결합 캐패시터(C6)을 거쳐 접속된다. 어스측(L1)의 어스측 단자와 핫측 코일(13)의 출력측 단자 사이에는 후술될 댐핑 저항(R4)가 배치된다.
이러한 방식으로, VHF 동조 회로의 경우에, 용량 가변 다이오드(D1)의 용량 변환만으로는 전체 주파수 범위를 커버할 수 없으므로, 고대역 코일과 저대역 코일의 직렬 접속점이 각각의 어스측 및 핫측에 제공되고, 대역을 전환시키기 위한 스위칭 다이오드(D2)가 다이오드의 활성 및 비활성이 회로의 인덕턴스의 변화에 대응하도록 제공된다.
이러한 구성에서, 저대역이 선택되면, 정전압(positive voltage)이 저대역 전원 단자(BL)에 인가될 것이고, 고대역 전원(BH)가 개방될 것이다. 그러므로, 바이어스 저항(R2 및 R3)을 대역 변환시키므로서 생성된 비례적으로 할당된 전압은 스위칭 다이오드(D2)의 캐소드에 인가되어, 다이오드(D2)가 비도통으로 된다.
제2A도는 저대역 선택시의 동조 회로의 등가 회로를 도시한다. 등가 회로에서, 어스측은 코일 (L1)과 (L2)의 직렬 접속에 의해 형성되고, 핫측은 코일 (L3)과 (L4)의 직렬 접속에 의해 형성된다. 스위칭 다이오드(D2)가 비도통이기 때문에, 댐핑 저항(R4)는 어스측 코일(L1)의 어스측 단자와 핫측 코일(L3)의 출력 단자 사이에 접속되고, 바이어스 저항 (R2)와 (R3)의 합성 저항(Ra)는 코일(L2)과 병렬로 댐핑 저항(R4)에 접속된다. 코일(L4)의 출력측 상의 용량(VC)는 동조 캐패시터(C4)와 용량 가변 다이오드(D1)의 합성 용량이다.
이런 경우에, 고대역 코일(L2 및 L4)의 효과는 저대역 코일(L1 및 L3)에 비해 현저하게 낮기 때문에, 저대역 선택시 고대역 코일을 무시할 수 있게 된다. 따라서, 저대역 선택시의 등가 회로는 제3B도에 도시한 바와 같이, 핫측 저대역 코일(L3), 어스측 저대역 코일(L1) 및 용량(VC)로 구성되며, 코일(L3)의 출력 측에는 댐핑 접속 저항(R4)가 접속되는 단일 동조 회로로 될 수 있다.
고대역이 선택될 때 정전압이 고대역 전원 단자(BH)에 인가될 것이고, 저대역 전원(BL)가 개방될 것이다. 그러므로, 다이오드(D2)는 도통으로 된다.
제3도는 고대역 선택시의 동조 회로의 등가 회로를 도시한다. 등가 회로에서, 어스측 저대역 코일(L1) 및 핫측 저대역 코일(L3)이 결합 캐패시터(C6) 및 스위칭 다이오드(D2)에 의해 서로 병렬로 접속되어 합성 인덕턴스(La)를 형성하고, 바이어스 저항(R2 및 R3)는 합성 저항(6Ra)로 표시된다. 따라서, 단일 동조 회로는 핫측 고대역 코일(L4), 어스측 고대역 코일(L2) 및 용량(VC)에 의해 구성된다.
그런데, 전계 효과 트랜지스터(Field Effect Transistor; FET)가 후단 또는 고주파수 증폭 회로에 사용되고, 저대역과 고대역간의 전환이 채널 신호를 선택하도록 구성된 동조 회로의 경우, 일반적으로 사용된 FET의 특성에 따라 저대역에서의 이득이 고대역에서의 이득보다 크게 되는 경향이 있다. 이득차를 없애기 위해 제1도에 도시된 바와 같은 저대역 댐핑 저항(R4)가 제공된다. 즉, 댐핑 저항(R4)는 제2B도에 도시된 저대역 선택시에만 동조 회로의 이득이 댐핑되도록 하는데 효과적이다.
그러나, 이러한 구성의 동조 회로는 많은 부품 및 많은 접속 부를 포함한다. 더욱이, 모든 부품들은 결정된 크기의 보드 상에 제공된다면, 팩키징 밀도가 높아져서, 납땜 작업이 어려워지고 수율이 낮아진다. 그러므로, 수율이 저하되고, 부품 및 제작비용이 상당한 정도로 높아지게 된다.
이를 해결하기 위해, 본 발명은 제4도에 도시된 바와 같이 우수하게 제안된 동조 회로를 갖는다. 이 회로에서는, 저대역 코일(L4)가 제공되지 않고, 결합 캐패시터(C6)이 핫측 상의 고대역 코일(L3)과 고대역 코일(14)의 접속 점과 바이어스 저항 (R2)와 (R3) 사이의 접속 점 사이에 배치되고, 스위칭 다이오드(D2)가 어스측의 저대역 코일(L1)과 고대역 코일(L)의 접속 점과 바이어스 저항 (R2)와 (R3)의 접속 점 사이에 제공된다. 다른 구성은 제1도에 도시된 것과 동일하다. 즉, 제1도에 도시된 구성에서, 저대역 댐핑 저항(R4)가 제거되고 스위칭 다이오드(D2) 및 결합 캐패시터(C6)으로 교체된다.
이 구성에 있어서, 저대역이 선택될 때, 스위칭 다이오드(D2)가 비도통으로 되기 때문에, 단일 동조 회로는 제5도의 등가 회로에 도시된 바와 같이, 핫측 저대역 코일(L3), 어스측 저대역 코일(L1) 및 용량(VC)로 구성된다. 이 경우에, 바이어스 저항 (R2 및 R3)의 합성 저항(Ra)는 동조 회로용 댐핑 저항으로 기능 하여서, 댐핑 저항(R4)가 종래와 같이 분리될 필요가 없고, 부품의 수 및 접속 부의 수가 감소될 수 있다.
그럼에도 불구하고, 상술된 종래 기술의 동조 회로는 상술한 문제를 즉시 해결하는데 어려움이 있다. 즉, 고대역 선택시 스위칭 다이오드(D2) 양단의 순방향 전류를 확립하기 위해, 임계 레벨보다 낮은 바이어스 저항(R2)의 저항값이 필요하고, 저대역 선택시 스위칭 다이오드(D2)에 인가된 역방향 전압을 확립하기 위해서는 임계 레벨보다 작은 바이어스 저항비 R2/R3이 필요하다. 이들 요구조건은 댐핑 설정 등을 결정하기 위해 회로 설계의 자유도를 제한한다.
그러므로, 본 발명의 목적은 납땜 작업의 수율을 개선하여 비용을 절감하기 위해 부품 수들이 감소될 수 있고, 회로 설계의 자유도가 넓어질 수 있는 동조 회로를 제공하는 것이다.
본 발명의 제1 특징에 따라, 동조 호로는 입력 동조 회로; 수신 대역을 전환시키기 위한 입력 동조 회로 내의 스위칭 다이오드; 신호측 상에 배치된 직렬 구성의 저대역 코일과 고대역 코일; 및 어스측 상에 배치된 직렬 구성의 저대역 코일과 고대역 코일을 포함하고, 스위칭 다이오드가 신호측 상의 저대역 코일과 고대역 코일의 한 접속 점과 어스측 상의 저대역 코일과 고대역 코일의 다른 접속 점 사이에 배치되도록 구성된다.
이 경우, 본 발명의 동조 회로는 신호측 상의 상기 저대역 코일과 고대역 코일의 접속점이 제1 바이어스 저항을 통해 대역 전환 단자에 접속되고, 신호측 상의 상기 저대역 코일의 입력측 단자가 제2 바이어스 저항과 접속되도록 구성된다.
이 경우, 본 발명의 동조 회로는 신호측 상의 상기 저대역 코일과 고대역 코일의 접속점이 제1 바이어스 저항을 통해 대역 전환 단자에 접속되고, 신호측 상의 상기 저대역 코일의 입력측 단자가 제2 바이어스 저항과 접속되도록 구성된다.
본 발명의 제2 실시예에 따라, 동조 회로는 입력 동조 회로; 수신 대역을 전환시키기 위한 입력 동조 회로 내의 스위칭 다이오드; 어스측 상에 순서대로 접속된 직렬 구성의 저대역 코일, 결합 캐패시터 및 고대역 코일; 및 신호측 상에 배치된 직렬 구성의 저대역 코일과 고대역 코일을 포함하고, 스위칭 다이오드가 어스측 고대역 코일과 결합 캐패시터의 한 접속 점과 신호측 상의 저대역 코일과 고대역 코일의 다른 접속 점 사이에 배치되도록 구성된다.
이 경우에, 본 발명의 동조 회로는 신호측 상의 저대역 코일과 고대역 코일의 접속점이 제1 저항을 통해 대역 전환 단자에 접속되고, 어스측 저대역 코일과 결합 캐패시터의 접속점이 제2 바이어스 저항에 접속되도록 구성된다.
본 발명의 구성에서, 저대역이 선택될 때, 대역 전환 단자 전압이 스위칭 다이오드를 비활성화시키기 위해 역방향으로 인가된다. 결과적으로, 화로가 단일측 저대역 코일, 어스측 저대역 코일 및 동조 용량으로 구성된 동조 회로라고 가정된다. 또한, 신호측 상의 저대역 코일과 고대역 코일의 접속 점 사이에 배치된 바이어스 저항 및 대역 전환 단자는 동조 회로를 댐프시키기 위해 사용된다. 기본적으로, 댐핑은 바이어스 저항에 의해서만 지배된다.
반면, 고대역이 선택될 때, 스위칭 다이오드가 활성화되므로, 신호측 및 어스측 저대역 코일은 동조 회로 외부에 병렬 회로를 형성하고, 단일 동조 회로는 신호측 고대역, 어스측 고대역 및 동조 용량으로 구성된다.
이와 동시에, 또는 고대역이 선택될 때, 본 발명의 제1 구성으로서, 스위칭 다이오드를 통과하는 순방향 전류는 신호측 저대역 코일의 입력 단자에 접속된 제2 바이어스 저항에 의해서만 지배되고, 본 발명의 제2 구성에 대해서는, 스위칭 다이오드를 통과하는 순방향 전류는 어스측 저대역 코일과 결합 캐패시터 사이에 배치된 제2 바이어스 저항에 의해서만 지배된다.
결과적으로, 고대역 선택시 순방향 전류에 대한 댐핑을 설정하는 자유도 뿐만 아니라 저대역 선택시 스위칭 다이오드에 인가될 역방향 전압을 설정하는 회로 설계의 자유도를 향상시키는 것이 가능하다.
제6도는 본 발명의 동조 회로의 제1 실시 예를 도시하는 회로도이다. 결합 캐패시터(C6)이 결합 캐패시터(C1)과 핫측 저대역 코일(L3) 사이에 직렬로 배치되고, 바이어스 저항(R2)가 핫측 저대역 코일(L3)의 입력 단자와 어스측 사이에 접속되는 것을 제외하고, 본 실시 예는 제4도에 도시된 구성과 동일하게 구성된다.
따라서, 핫측 저대역 코일(L3)과 고대역 코일(L4) 사이의 접속점이 스위칭 다이오드(D2)의 캐소드와 바이어스 저항(R3)과 접속된다. 바이어스 저항(R3)의 다른 단 부는 저대역 전원 단자(BL)에 접속되어, 바이패스 캐패시터(C5)를 거쳐 접지 된다. 스위칭 다이오드(D2)의 애노드는 어스측 상에 배치된 저대역 코일(L1)과 고대역 코일(L2) 사이에 접속 점에 접속된다.
이러한 구성에서, 저대역이 선택될 때, 정전압이 저대역 전원 단자(BL)에 인가될 것이고, 고대역 전원(BH)은 개방될 것이다. 따라서, 바이어스 저항(R2 및 R3)에 의해 발생된 비례적으로 할당된 전압이 스위칭 다이오드(D2)의 캐소드에 인가되어, 다이오드(D2)는 비도통으로 된다.
제7A도는 저대역 선택시 본 실시예의 동조 회로의 등가 회로를 도시한다. 등가회로에서, 바이어스 저항(R2)는 회로의 입력 측에 병렬로 접속된다. 핫측은 코일 (L3)과 (L4)의 직렬 접속에 의해 형성되고, 어스측 코일 (L1)과 (L2)의 직렬 접속에 의해 형성된다. 동조 캐패시터(C4)와 용량 가변 다이오드(D1)의 합성 용량(VC)는 코일(L4)의 출력 측에 접속된다. 바이어스 저항(R3)은 코일 (L3)과 (L4)의 접속점과 어스 사이에 접속된다.
이러한 경우에, 고대역 코일(L2 및 L4)의 효과는 저대역 코일(L1 및 L2)에 비해 현저하게 낮기 때문에, 저대역 선택시 고대역 코일을 무시할 수 있게 된다. 또한, 회로의 입력 임피던스가 바이어스 저항(R2)에 비해 작기 때문에, 저대역 선택시의 등가 회로는 제7B도에 도시된 바와 같이 단일 동조 회로로 될 수 있고, 출력 측이 바이어스 저항(R3)에 의해 댐핑되는 코일(L3)과 함께 핫측 저대역 코일(L3), 어스측 저대역 코일(L1) 및 용량(VC)으로 구성된다.
이 방식에서, 저대역이 선택되고 바이어스 저항(R3)이 동조 회로용 댐핑 저항으로 가능하므로, 부가적인 댐핑 저항이 필요하지 않고, 부품 수 및 접속 부의 수를 감소시킬 수 있다.
다음으로, 고대역 선택시, 저대역 전원 단자(BL)이 개방되고 정전압이 고대역 전원 단자(BH)에 인가될 것이다. 결과적으로, 스위칭 다이오드(D2)에는 순방향 전압이 인가되어 도통으로 된다. 결과로서, 고대역 선택시의 동조 회로의 등가 회로가 제8도에 도시될 수 있다. 특히, 핫측 저대역 코일(L3) 및 어스측 저대역 코일(L1)은 결합 캐패시터(C6) 및 스위칭 다이오드(D2)에 의해 서로 평행하게 접속되고, 동조 회로의 입력 측에 직렬 접속되는 동조 회로 이외의 합성 인덕턴스(La)를 형성하며, 바이어스 저항(R3)이 병렬로 접속된다. 동조 회로 성분으로서, 단일 동조 회로는 핫측 고대역 코일(L4), 어스측 고대역 코일(L2) 및 용량(VC)로 구성된다.
제9도는 본 발명의 동조 회로의 제2 실시 예를 도시하는 회로도이다. 이 실시 예는 결합 캐패시터(C6)이 결합 캐패시터(C1)과 어스측 저대역 코일(L1) 사이에 직렬로 배치되는 것을 제외하고는 제6도에 도시된 상술한 제1 실시예의 구성과 동일하게 구성된다. 저대역이 선택될 때 및 고대역이 선택될 때의 동작은 상술된 제1 실시 예에서 동작과 동일하다.
제10도는 본 발명의 동조 회로의 제3 실시 예를 도시하는 회로도이다. 이 실시 예는 다음의 점들을 제외하고는 제6도에 도시된 상술된 제1 실시예의 구성과 동일하게 구성된다. 즉, 제1 실시예(제6도)에서, 저대역 코일(L3) 및 고대역 코일(L4)는 핫측 상에 직렬로 접속되고, 어스측 상에는 결합 캐패시터(C6)이 저대역 코일(L1)과 고대역 코일(L2) 사이에 직렬로 삽입되며, 캐패시터(C6)과 코일(L2) 사이에 접속 점은 스위칭 다이오드(D2)와 접속된다. 또한, 바이패스 저항기(R2)는 어스측 저대역 코일(L1)의 어스측 단자에 접속된다.
이러한 구성에서, 저대역이 선택될 때, 정전압이 저대역 전원 단자(BL)에 인가될 것이고, 고대역 전원 단자(BH)가 개방될 것이다. 이 결과로, 바이어스 저항(R2 및 R3)에 의해 생산된 비례적으로 할당된 전압이 스위칭 다이오드(D2)의 캐소드에 인가되어, 다이오드(D2)가 비도통으로 된다.
제11도는 저대역 선택시의 동조회로의 등가회로를 도시한다. 등가 회로에서, 핫측은 저대역 코일(L3)과 고대역 코일(L4)의 직렬 접속에 의해 선택되고, 어스측은 저대역 코일(L1)과 고대역 코일(L2)의 직렬 접속에 의해 선택된다. 그러나, 저대역 선택시 고대역 코일(L2 및 L4)의 효과가 저대역 코일(L1 및 L3)에 비해 현저하게 낮고, 회로의 입력 임피던스가 바이어스 저항(R2)에 비해 낮기 때문에, 저대역 선택시의 등가 회로는 제7B도에 도시된, 코일(L3)의출력측이 바이어스 저항(R3)에 의해 댐핑되는 상술된 실시예의 회로와 유사하게 단일 동조 회로로 될 수 있다.
고대역 선택시, 저대역 전원 단자(BL)이 개방될 것이고, 정전압이 고대역 전원 단자(BH)에 인가될 것이다. 따라서, 스위칭 다이오드(D2)에는 순방향 전류가 인가되어, 도통으로 된다. 이 결과로서, 고대역이 선택될 때의 동조 회로의 등가 회로는 제12도에 도시될 수 있다. 특히, 핫측 저대역 코일(L3) 및 어스측 저대역 코일(L1)은 결합 캐패시터(C6) 및 스위칭 다이오드(D2)에 의해 서로 평행하게 접속되고, 동조 회로의 입력 측에 직렬 접속되는 동조 회로 이외의 합성 인덕턴스(La)를 형성하며, 바이어스 저항(R2 및 R3)의 합성 저항(Ra)이 병렬로 접속된다. 동조 회로 성분으로서, 단일 동조 회로는 핫측 고대역 코일(L4), 어스측 고대역 코일(L2) 및 용량(VC)로 구성된다.
상술한 바와 같이, 본 발명에 따라, 저대역이 선택될 때. 핫측 상의 저대역 코일과 고대역 코일의 접속 점과 대역 전환 단자 사이에 배치된 바이어스 저항이 동조 회로용 댐핑 저항으로 기능하기 때문에, 부가적인 댐핑 저항이 제공될 필요가 없고, 부품 수 및 접속 부의 수를 감소시킬 수 있다. 따라서, 결정된 면적을 갖는 회로 보드 상의 팩키징 밀도를 감소시키고, 수율의 향상 및 용이한 납땜 작업이 가능해진다. 동시에, 제조 및 인건비의 감소는 생산비용을 절감하는 것을 가능하게 해준다.
또한, 저대역 선택시의 동조 회로의 댐핑이 핫측 상의 저대역 코일과 고대역 코일의 접속 점과 대역 전환 단자 사이에 배치된 바이어스 저항에 의해서만 지배를 받기 때문에, 회로 설계의 자유도를 현저하게 향상시킬 수 있다.

Claims (4)

  1. 입력 동조 회로; 수신 대역을 전환시키기 위한 입력 동조 회로 내의 스위칭 다이오드; 신호측 상에 배치된 직렬 구성의 저대역 코일과 고대역 코일; 및 어스측 상에 배치된 직렬 구성의 저대역 코일과 고대역 코일을 포함하고, 상기 스위칭 다이오드는 신호측 상의 저대역 코일과 고대역 코일의 한 접속 점과 어스측 상의 상기 저대역 코일과 고대역 코일의 다른 접속 점 사이에 배치되는 것을 특징으로 하는 동조 회로.
  2. 제1항에 있어서, 신호측 상의 상기 저대역 코일과 고대역 코일의 접속 점은 제1 바이어스 저항을 통해서 대역 전환 단자에 접속되고, 신호측 상의 상기 저대역 코일의 입력측 단자는 제2 바이어스 저항과 접속되는 것을 특징으로 하는 동조 회로.
  3. 입력 동조 회로; 수신 대역을 전환시키기 위한 상기 입력 동조 회로 내의 스위칭 다이오드; 어스측 상에 순서대로 접속된 직렬 구성의 저대역 코일, 결합 캐패시터 및 고대역 코일; 및 신호측 상에 배치된 직렬 구성의 저대역 코일과 고대역 코일을 포함하고, 상기 스위칭 다이오드는 상기 어스측 고대역 코일과 상기 결합 캐패시터의 한 접속 점과 신호측 상의 상기 저대역 코일과 고대역 코일의 다른 접속점 사이에 배치되는 것을 특징으로 하는 동조 회로.
  4. 제3항에 있어서, 상기 신호측 상의 상기 저대역 코일과 고대역 코일의 접속 점은 제1 바이어스 저항을 통해서 대역 전환 단자에 접속되고, 상기 어스측 저대역 코일 및 상기 결합 캐패시터의 접속 점은 제2 바이어스 저항과 접속되는 것을 특징으로 하는 동조 회로.
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