JPWO2023013668A5 - - Google Patents

Claims (10)

1. マスターとしての制御装置と、
   前記マスターに対してバスによって後段側に順に接続されるスレーブとしての複数の制御装置と、
   を有する通信システムであって、
   前記マスターは、電源電圧の印加端とグランド電位の印加端との間に直列に接続される第１プルアップ抵抗と、第１トランジスタと、を含む第１トランスミッターを有し、
   前記スレーブは、それぞれ、
   前記電源電圧の印加端と前記バスとの間に配置されるスイッチおよび第２プルアップ抵抗と、前記バスと前記グランド電位との間に配置される第２トランジスタと、を含む第２トランスミッターと、
   前記バスと前記グランド電位の印加端との間、または前記電源電圧の印加端と前記バスとの間に配置される定電流源と、
   前記バスにおいて、前記定電流源が前記バスに接続されるノードよりも後段側に配置される識別電流検出部と、
   を有し、
   前記スイッチおよび前記第２トランジスタをオフ状態としつつ前記定電流源により識別電流出力を生成したときに、前記識別電流検出部により識別電流入力の有無を検出する第１処理と、
   前記識別電流入力が検出された前記スレーブについては前記識別電流出力の生成を以降停止しつつ前記第１処理を繰り返し実施し、前記識別電流入力が検出されなかった１つの前記スレーブについてはアドレスを割り当てる第２処理と、
   を含むアドレス割り当て処理を実施可能に構成され、かつ、
   前記アドレスを割り当て済の前記スレーブを除きながら前記アドレス割り当て処理を実施可能に構成される、通信システム。
2. 前記識別電流出力は、Ｉｃ／（Ｎ－（ｍ－１））（ただし、Ｉｃ：所定値、ｍ：処理回数、Ｎ：すべての前記スレーブの個数）として生成される、請求項１に記載の通信システム。
3. 前記識別電流出力は、Ｉｃ／（Ｎ－（ｍ－１））（ただし、Ｉｃ：所定値、ｍ：処理回数、Ｎ：前記アドレスを割り当て済の前記スレーブを除く前記スレーブの個数）として生成される、請求項１に記載の通信システム。
4. Ｎ回目の前記識別電流出力の生成のときにそれまでに１度も前記識別電流入力が検出されていない前記スレーブに前記アドレスを割り当てる、請求項２に記載の通信システム。
5. １つの前記スレーブ以外の前記スレーブにおいてすでに前記識別電流入力が検出されている場合、その時点で前記１つのスレーブに前記アドレスを割り当てる、請求項２に記載の通信システム。
6. 前記識別電流検出部は、前記識別電流入力と検出閾値との比較に基づき前記識別電流入力の有無を検出し、
   前記検出閾値は、Ｉｃ／２以下である、請求項２に記載の通信システム。
7. 前記識別電流検出部は、
   前記バスに配置されるセンス抵抗と、
   前記センス抵抗の両端間の電位差を増幅するアンプと、
   前記アンプの出力を基準電圧と比較するコンパレータと、
   を有する、請求項１に記載の通信システム。
8. 前記識別電流検出部は、
   前記バスに配置されるセンス抵抗と、
   前記センス抵抗の両端間の電位差を増幅するアンプと、
   前記アンプの出力をＡ／Ｄ変換するＡＤコンバータと、
   前記ＡＤコンバータの出力が入力される信号処理回路と、
   を有し、
   前記信号処理回路は、前記識別電流出力＝０ｍＡでの前記ＡＤコンバータの出力をオフセットとして保存し、前記ＡＤコンバータの出力から前記オフセットを減算した結果に基づいて前記識別電流入力の有無を検出するように構成される、請求項１に記載の通信システム。
9. ＬＩＮ（Local Interconnect Network）に準拠する、請求項１に記載の通信システム。
10. 請求項１から請求項９のいずれか１項に記載の通信システムを有する車両。