JPWO2022145453A5 - 半導体基板、その製造方法および製造装置、電子部品、電子機器、並びに半導体デバイスの製造方法および半導体デバイス - Google Patents

Claims (40)

1. シード部および非シード部を含むテンプレート基板と、
   前記シード部上から前記非シード部上にわたって位置している、ＧａＮ系半導体を含む半導体層と、を備え、
   前記半導体層は、
   前記非シード部上に位置している第１部分と、
   前記シード部上に位置しているとともに、前記半導体層を厚み方向に切断した断面における非貫通転位の転位密度が前記第１部分よりも小さい第２部分と、を有している、半導体基板。
2. 前記第１部分において、前記半導体層の上面における貫通転位密度は、前記半導体層を厚み方向に切断した断面における非貫通転位密度よりも小さい、請求項１に記載の半導体基板。
3. 前記第２部分において、前記半導体層の上面における貫通転位密度は、前記半導体層を厚み方向に切断した断面における非貫通転位密度よりも大きい、請求項１または２に記載の半導体基板。
4. 前記第１部分の貫通転位密度が、５×１０^６／ｃｍ^２以下である、請求項１～３の何れか１項に記載の半導体基板。
5. 平面視において、前記第１部分が前記シード部と前記非シード部の中央との間に位置する、請求項１～４の何れか１項に記載の半導体基板。
6. 前記半導体層を厚み方向に切断した断面における、前記第１部分における非貫通転位の転位密度は、５×１０^８／ｃｍ^２以下である、請求項１～５の何れか１項に記載の半導体基板。
7. 前記テンプレート基板は、単結晶のシリコン基板を有している、請求項１～６の何れか１項に記載の半導体基板。
8. 前記非シード部は、酸化シリコン、窒化シリコン、酸窒化シリコン、または窒化チタンを含む、請求項１～７の何れか１項に記載の半導体基板。
9. 前記シード部は、前記半導体層の＜１－１００＞方向に延びるスリット形状である、請求項１～８の何れか１項に記載の半導体基板。
10. 前記シード部の幅は、０．１μｍ以上３０μｍ以下である、請求項１～９の何れか１項に記載の半導体基板。
11. 前記非シード部であるマスク部と前記シード部と重なる開口部とを含むマスク層を備える、請求項１～１０の何れか１項に記載の半導体基板。
12. 前記半導体層は、前記第１部分において、
    前記非シード部上に位置した第３部分と、
    前記第３部分よりも前記半導体層の表面側に位置するとともに前記第３部分よりも非貫通転位密度の小さい第４部分と、を有する請求項１～１１の何れか１項に記載の半導体基板。
13. 前記半導体層を厚み方向に切断した断面において、前記第１部分の不純物濃度は、前記第２部分の不純物濃度よりも大きい、請求項１に記載の半導体基板。
14. 前記半導体層は、前記第１部分において、
    前記非シード部上に位置した第３部分と、
    前記第３部分よりも前記半導体層の表面側に位置するとともに前記第３部分よりも不純物濃度の小さい第４部分と、を有する請求項１～１１の何れか１項に記載の半導体基板。
15. 前記半導体層は、前記第１部分において前記半導体層の厚み方向における前記第３部分と前記第４部分との間に位置するとともに、前記第３部分よりも不純物濃度の大きい、第５部分を有している、請求項１４に記載の半導体基板。
16. 前記第１部分は、前記半導体層の前記第１部分の表面において、
    第６部分と、
    前記第６部分よりも前記第２部分側に位置するとともに、前記第６部分よりも不純物濃度の小さい第７部分と、を有している、請求項１に記載の半導体基板。
17. 前記第３部分は、平面視で前記シード部に隣接する内側部と、平面視において前記内側部よりも前記シード部から遠く、前記内側部よりも不純物濃度が低い外側部とを含む、請求項１４に記載の半導体基板。
18. 前記半導体層は、前記非シード部上にエッジを有する、請求項５に記載の半導体基板。
19. 前記半導体層は、前記非シード部上にエッジを有さない一体形状であり、平面視で前記非シード部の中央と重なる中空部を含む、請求項５に記載の半導体基板。
20. 前記中空部が前記非シード部の表面上に位置する、請求項１９に記載の半導体基板。
21. 前記中空部は、前記非シード部の表面に近づく方向に向けて幅広となる形状である、請求項２０に記載の半導体基板。
22. 前記半導体層の表面は、平面視で前記中空部と重なる凹部を含む、請求項１９～２１のいずれか１項に記載の半導体基板。
23. 前記第１部分は、平面視における前記シード部と前記中空部との間に位置する、請求項１９～２２のいずれか１項に記載の半導体基板。
24. 前記半導体層は、前記第１部分のみと重なる、電子部品形成領域を有する、請求項４に記載の半導体基板。
25. 前記シード部は、長手形状を有しており、
    前記半導体層は、前記シード部の長手方向に沿って、それぞれが前記第１部分と重なる複数の電子部品形成領域を有する、請求項４に記載の半導体基板。
26. 前記半導体層は、前記シード部の長手方向に交わる方向に沿って、それぞれが前記第１部分と重なる複数の電子部品形成領域を有する、請求項４に記載の半導体基板。
27. 前記半導体層は、前記半導体層の表面に位置した貫通転位を含む転位領域をさらに有し、
    前記転位領域から前記第２部分の表面領域を差し引いた差分領域は、前記第２部分の表面領域よりも小さい、請求項１に記載の半導体基板。
28. 前記半導体層の厚みは、前記シード部の幅よりも小さい、請求項１～２７の何れか１項に記載の半導体基板。
29. 前記第１部分は、表面における貫通転位密度が５×１０^６／ｃｍ^２以下であり、前記非シード部と重なる１５μｍ×１５μｍ以上の領域である、請求項１～２８の何れか１項に記載の半導体基板。
30. 前記第２部分は、前記第１部分よりも貫通転位の転位密度が高い、請求項１に記載の半導体基板。
31. 前記シード部は長手形状を有し、
    前記第１部分は、平面視において、前記シード部の長手方向におけるサイズが１００μｍ以上である、請求項１～３０の何れか１項に記載の半導体基板。
32. 前記半導体層は、前記半導体層を厚み方向に切断した断面において、前記半導体層を厚み方向に貫通する複数の貫通転位を有しており、
    前記複数の貫通転位の全ては、前記シード部から生じる、請求項１～３１の何れか１項に記載の半導体基板。
33. シード部および非シード部を含むテンプレート基板を準備する工程と、
    前記非シード部上に位置し、ＧａＮ系半導体を含む第１部分と、前記シード部上に位置し、ＧａＮ系半導体を含む第２部分とを、前記第２部分を厚み方向に切断した断面における非貫通転位の転位密度が、前記第１部分を厚み方向に切断した断面における非貫通転位の転位密度よりも小さくなるように形成する工程と、を含む、半導体基板の製造方法。
34. シード部および非シード部を含むテンプレート基板上に、前記非シード部上に位置し、ＧａＮ系半導体を含む第１部分と、前記シード部上に位置し、ＧａＮ系半導体を含む第２部分とを、前記第２部分を厚み方向に切断した断面における非貫通転位の転位密度が、前記第１部分を厚み方向に切断した断面における非貫通転位の転位密度よりも小さくなるように形成する半導体層形成部と、
    前記半導体層形成部を制御する制御部とを備える、半導体基板の製造装置。
35. 請求項１～３２の何れか１項に記載の半導体基板のうち少なくとも前記半導体層を備える電子部品。
36. 請求項３５に記載の電子部品を備える電子機器。
37. 請求項１～３２のいずれか１項に記載の半導体基板を準備する工程と、
    前記半導体層の上層にデバイス積層構造を形成する工程と、
    前記テンプレート基板から前記半導体層および前記デバイス積層構造を剥離する工程とを含む、半導体デバイスの製造方法。
38. 第１部分と、厚み方向に切断した断面における非貫通転位の転位密度が前記第１部分よりも小さい第２部分とを有するＧａＮ系半導体層と、
    前記第１部分の上方に位置するデバイス積層構造とを備える、半導体デバイス。
39. 前記第１部分の貫通転位密度が、５×１０ ^６ ／ｃｍ ^２ 以下である、請求項３８に記載の半導体デバイス。
40. 前記第１部分および前記第２部分が、前記ＧａＮ系半導体層のａ軸方向に並ぶ、請求項３８または３９に記載の半導体デバイス。