JPWO2020225896A1 - 整流回路、直流電源合成回路、及び全波整流回路 - Google Patents

Abstract

ＰチャンネルＭＯＳＦＥＴ（ＱＭｐ）のドレイン端子に入力端子（Ｖｉ）が接続され、ソース端子に出力端子（Ｖｏｕｔ）が接続され、ＰチャンネルＭＯＳＦＥＴ（ＱＭｐ）がオフすることで出力端子（Ｖｏｕｔ）から入力端子（Ｖｉ）への逆電流を阻止する。ＰＮＰトランジスタ（Ｑ１）及びＰＮＰトランジスタ（Ｑ２）は、逆電流を検出してＰチャンネルＭＯＳＦＥＴ（ＱＭｐ）をオフさせる。ＰＮＰトランジスタ（Ｑ３）及びＮＰＮトランジスタ（Ｑ４）は、ＰチャンネルＭＯＳＦＥＴ（ＱＭｐ）のゲートを充放電するための電流ブースト回路であり、ＰチャンネルＭＯＳＦＥＴ（ＱＭｐ）の過渡応答性を向上させる。

Description

この発明は、整流回路、直流電源合成回路、及び全波整流回路に関するものである。

バックアップ電源等を使用する目的で、複数の直流電源の出力を合成して負荷に接続する場合、当該複数の直流電源のうちのある直流電源から他の直流電源に電流が逆流しないように、各直流電源と負荷との間に、ＭＯＳＦＥＴ（Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ-Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いた逆電流阻止回路が接続される（例えば、特許文献１参照）。

特開昭６２−１２３３２号公報

特許文献１に記載された逆電流阻止回路は、逆電流発生時にＭＯＳＦＥＴをオフさせるためのバイポーラトランジスタを有する。この逆電流阻止回路には、入出力間の電位差が定常的にバイポーラトランジスタのベースエミッタ間電圧（通常、０．７Ｖ程度）以上ないと逆電流を阻止できないという課題があった。

この発明は、上記のような課題を解決するためになされたもので、入出力間の電位差が従来（例えば、０．７Ｖ）に比べて極めて低い場合（例えば、２００ｍＶ）でも逆電流を阻止することを目的とする。

この発明に係る整流回路は、ＰチャンネルＭＯＳＦＥＴ素子と、第１ＰＮＰバイポーラトランジスタ素子と、第２ＰＮＰバイポーラトランジスタ素子と、互いに逆極性を持つ第３トランジスタ素子及び第４トランジスタ素子と、第１抵抗器と、第２抵抗器と、第３抵抗器と、第４抵抗器と、入力端子と、出力端子とを備え、ＰチャンネルＭＯＳＦＥＴ素子のドレイン端子と第１抵抗器の一方端子との接続点が入力端子に接続され、第１ＰＮＰバイポーラトランジスタ素子は等価ダイオード素子を構成し、等価ダイオード素子のアノード端子と第１抵抗器の他方端子とが接続され、等価ダイオード素子のカソード端子と第２ＰＮＰバイポーラトランジスタ素子のベース端子と第２抵抗器の一方端子とが接続され、第２抵抗器の他方端子と第３抵抗器の一方端子と第３トランジスタ素子の第１端子との接続点がグラウンドに接続され、第３抵抗器の他方端子と第２ＰＮＰバイポーラトランジスタ素子のコレクタ端子と第３トランジスタ素子の第３端子と第４トランジスタ素子の第３端子と第４抵抗器の一方端子とが接続され、第３トランジスタ素子の第２端子と第４トランジスタ素子の第２端子と第４抵抗器の他方端子とＰチャンネルＭＯＳＦＥＴ素子のゲート端子とが接続され、第２ＰＮＰバイポーラトランジスタ素子のエミッタ端子とＰチャンネルＭＯＳＦＥＴ素子のソース端子と第４トランジスタ素子の第１端子との接続点が出力端子に接続されているものである。

この発明によれば、入出力間の電位差が従来に比べて極めて低い場合でも逆電流を阻止することができる。

実施の形態１に係る整流回路ＩＤＰの構成例を示す回路図である。 図２Ａ及び図２Ｂは、等価ダイオード素子として構成されたＰＮＰトランジスタＱ１の例を示す図である。 実施の形態１において、外部要因による出力電位上昇時の整流回路ＩＤＰの動作を説明する図である。 ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート容量を説明する図である。 実施の形態１における電流ブースト回路の変形例を示す図である。 実施の形態２に係る整流回路ＩＤＮの構成例を示す回路図である。 図７Ａ及び図７Ｂは、等価ダイオード素子として構成されたＮＰＮトランジスタＱ１１の例を示す図である。 実施の形態２において、外部要因による出力電位上昇時の整流回路ＩＤＮの動作を説明する図である。 ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート容量を説明する図である。 実施の形態２における電流ブースト回路の変形例を示す図である。 実施の形態２における電源Ｖｃｃの回路例を示す図である。 実施の形態３に係る整流回路ＩＤＰの構成例を示す回路図である。 実施の形態３において、ツェナーダイオードＤＺが存在する場合の整流回路ＩＤＰの動作を説明する図である。 実施の形態４に係る整流回路ＩＤＮの構成例を示す回路図である。 実施の形態４において、ツェナーダイオードＤＺが存在する場合の整流回路ＩＤＮの動作を説明する図である。 実施の形態５に係る直流電源合成回路１の構成例を示す回路図である。 実施の形態６に係る全波整流回路２の構成例を示す回路図である。 実施の形態７に係る全波整流回路３の構成例を示す回路図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、実施の形態１に係る整流回路ＩＤＰの構成例を示す回路図である。整流回路ＩＤＰは、ＰチャンネルＭＯＳＦＥＴＱＭｐ、ＰＮＰトランジスタＱ１、ＰＮＰトランジスタＱ２、ＰＮＰトランジスタＱ３、ＮＰＮトランジスタＱ４、抵抗器Ｒ１、抵抗器Ｒ２、抵抗器Ｒ３、及び抵抗器Ｒ４を備える。

整流回路ＩＤＰは、ＰチャンネルＭＯＳＦＥＴＱＭｐを用いて、出力端子Ｖｏｕｔから入力端子Ｖｉへの電流の逆流を阻止するものである。このＰチャンネルＭＯＳＦＥＴＱＭｐは、エンハンスメント型のＰチャンネルＭＯＳＦＥＴ素子である。グラウンドＧＮＤは、入力端子Ｖｉの電位よりも、少なくともＰチャンネルＭＯＳＦＥＴＱＭｐがオンできるゲートソース間電位Vｔｈ分低い電位である。つまり、電位の大小関係は、ＧＮＤ＜Ｖｉ＋Vｔｈである。

ＰＮＰトランジスタＱ１は、第１ＰＮＰバイポーラトランジスタ素子に相当し、ＰＮＰトランジスタＱ２は、第２ＰＮＰバイポーラトランジスタ素子に相当する。ＰＮＰトランジスタＱ１とＰＮＰトランジスタＱ２は、整流回路ＩＤＰの入力端子Ｖｉと出力端子Ｖｏｕｔとの電位差を検出するものである。

ＰＮＰトランジスタＱ３は、第３トランジスタ素子に相当する、ＰＮＰバイポーラトランジスタ素子である。ＮＰＮトランジスタＱ４は、第３トランジスタとは逆極性を持つ第４トランジスタ素子に相当する、ＮＰＮバイポーラトランジスタ素子である。また、ＰＮＰトランジスタＱ３及びＮＰＮトランジスタＱ４において、コレクタ端子は第１端子に、エミッタ端子は第２端子に、ベース端子は第３端子に相当する。ＰＮＰトランジスタＱ３とＮＰＮトランジスタＱ４は、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲートを充放電するための電流ブースト回路である。定常状態では、ＰＮＰトランジスタＱ３のコレクタエミッタ間、及びＮＰＮトランジスタＱ４のコレクタエミッタ間に電流は流れない。入力端子Ｖｉ又は出力端子Ｖｏｕｔに電圧変動があり、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位が変化する過渡状態では、ＰＮＰトランジスタＱ３のコレクタエミッタ間、又はＮＰＮトランジスタＱ４のコレクタエミッタ間に電流が流れ、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート容量が急速に充放電される。

図１に示されるように、ＰチャンネルＭＯＳＦＥＴＱＭｐのドレイン端子と抵抗器Ｒ１の一方端子との接続点が、入力端子Ｖｉに接続されている。

なお、図１において、ＰＮＰトランジスタＱ１のベース端子とコレクタ端子とは短絡されており、このＰＮＰトランジスタＱ１は、等価ダイオード素子として構成されている。図２Ａ及び図２Ｂは、等価ダイオード素子として構成されたＰＮＰトランジスタＱ１の例を示す図である。図１及び図２Ａに示されるように、ＰＮＰトランジスタＱ１において、エミッタ端子は、等価ダイオード素子のアノード端子（Ａ）に相当し、ベース端子とコレクタ端子との接続点は、等価ダイオード素子のカソード端子（Ｋ）に相当する。この例において、ＰＮＰトランジスタＱ１のエミッタ端子は、抵抗器Ｒ１の他方端子と接続されている。ＰＮＰトランジスタＱ１のベース端子とコレクタ端子の接続点は、ＰＮＰトランジスタＱ２のベース端子と抵抗器Ｒ２の一方端子とに接続されている。

図２Ｂの例では、ＰＮＰトランジスタＱ１のコレクタ端子は、等価ダイオード素子のアノード端子（Ａ）に相当し、このコレクタ端子に抵抗器Ｒ１の他方端子が接続される。ＰＮＰトランジスタＱ２のベース端子は、等価ダイオード素子のカソード端子（Ｋ）に相当し、このベース端子にＰＮＰトランジスタＱ２のベース端子と抵抗器Ｒ２の一方端子が接続される。ＰＮＰトランジスタＱ１のエミッタ端子は、開放される。

図１において、抵抗器Ｒ２の他方端子と、抵抗器Ｒ３の一方端子と、ＰＮＰトランジスタＱ３のコレクタ端子との接続点は、グラウンドＧＮＤに接続されている。抵抗器Ｒ３の他方端子と、ＰＮＰトランジスタＱ２のコレクタ端子と、ＰＮＰトランジスタＱ３のベース端子と、ＮＰＮトランジスタＱ４のベース端子と、抵抗器Ｒ４の一方端子とが接続されている。ＰＮＰトランジスタＱ３のエミッタ端子と、ＮＰＮトランジスタＱ４のエミッタ端子と、抵抗器Ｒ４の他方端子と、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート端子とが接続されている。ＰＮＰトランジスタＱ２のエミッタ端子とＰチャンネルＭＯＳＦＥＴＱＭｐのソース端子とＮＰＮトランジスタＱ４のコレクタ端子との接続点は、出力端子Ｖｏｕｔに接続されている。

次に、整流回路ＩＤＰの定常状態を説明する。
整流回路ＩＤＰの定常状態において、ＰＮＰトランジスタＱ２のベースエミッタ間電圧Ｖ_ＢＥ、ＰＮＰトランジスタＱ１のベースエミッタ間電圧とＰＮＰトランジスタＱ２のベースエミッタ間電圧との差異δ＞０とし、ＰＮＰトランジスタＱ１のベースエミッタ間電圧をＶ_ＢＥ＋δとする。また、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲートの直流リーク電流と、ＰＮＰトランジスタＱ１のベース電流と、ＰＮＰトランジスタＱ２のベース電流とを無視する。さらに、抵抗器Ｒ２の抵抗値を正の値とする。この場合、ＰＮＰトランジスタＱ１のエミッタ側の電流とコレクタ側の電流とが等しいことから、出力端子Ｖｏｕｔの電位、及び入力端子Ｖｉと出力端子Ｖｏｕｔとの間の電位差（つまり、順方向電圧）Ｖｆには、以下の式（１）及び式（２）の関係が成り立つ。

整流回路ＩＤＰの電力消費を下げるためにＰチャンネルＭＯＳＦＥＴＱＭｐでの飽和電圧（ＰチャンネルＭＯＳＦＥＴＱＭｐのオン抵抗とドレインソース間を流れる電流の積）をできるだけ小さく制御したい場合、すなわち式（２）で順方向電圧Ｖｆを表現したい場合は、式（２）における順方向電圧Ｖｆを前記ＰチャンネルＭＯＳＦＥＴＱＭｐの最小飽和電圧よりも大きくする必要がある。以下、本条件で説明する。例えば、式（２）において抵抗器Ｒ１の抵抗値が抵抗器Ｒ２の抵抗値に比べて非常に小さい場合、かつ、上記差異δが十分小さい場合、一般的なダイオード素子の順方向電圧（約０．７Ｖ）よりも小さい順方向電圧Ｖｆを実現することができる。

なお、式（２）において、抵抗器Ｒ１の抵抗値を「０」、かつ、差異δを「０」とすると、入力端子Ｖｉの電位と出力端子Ｖｏｕｔの電位が等しくなる。そのため、順方向電圧Ｖｆ、及びＰチャンネルＭＯＳＦＥＴＱＭｐの飽和電圧は、理論上０Ｖとなる。

一方、式（２）の分子である式（３）が負となる差異δ（＜０）の場合、仮想的に順方向電圧Ｖｆが負となる。その場合、出力端子Ｖｏｕｔが入力端子Ｖｉより｜Ｖｆ｜だけ電圧が高くなるまで、定常的に、出力端子Ｖｏｕｔから入力端子Ｖｉへ電流が逆流してしまい、整流回路ＩＤＰとしての機能を損なってしまう。ＰＮＰトランジスタＱ１とＰＮＰトランジスタＱ２とに同一品種のＰＮＰバイポーラトランジスタ素子が使用されたとしても、個体ばらつき、及びＰＮＰトランジスタＱ１とＰＮＰトランジスタＱ２それぞれの周囲温度差等により、差異δ＜０になり得る。そのため、抵抗器Ｒ１の抵抗値を「０」より大きくして式（３）を正の値にするか、ＰＮＰトランジスタＱ１の接続方法として図２Ａの代わりに図２Ｂの方法を用いて、差異δ＞０を確保して逆流を防止する。

ＰＮＰトランジスタＱ１が図２Ａのように接続された場合、アノード端子（Ａ）とカソード端子（Ｋ）との間の電圧は、ベース電流がコレクタ電流の１／Ｈ_ＦＥになるので、ＰＮＰトランジスタＱ２のベースエミッタ間電圧Ｖ_ＢＥと同じである。Ｈ_ＦＥは、電流増幅率である。
これに対し、ＰＮＰトランジスタＱ１が図２Ｂのように接続された場合、コレクタベース間に全電流が流れ、電圧ドロップが大きくなる。そのため、アノード端子（Ａ）とカソード端子（Ｋ）との間の電圧は、図２Ａの場合に比べて大きくなる。すなわち、δ＞０となる。また、一般に、コレクタベース間の耐圧は、エミッタベース間の耐圧より高いので、図２Ｂの接続方法は、入力端子Ｖｉに重畳され得る電源サージ等に対して耐性が高い。

次に、図３及び図４を用いて、入力端子Ｖｉに直流電源、出力端子Ｖｏｕｔに負荷が接続されている場合の整流回路ＩＤＰの動作を説明する。図３は、実施の形態１において、外部要因による出力電位上昇時の整流回路ＩＤＰの動作を説明する図である。ここでは、出力端子Ｖｏｕｔの出力電圧がＥ０であって、負荷電流Ｉ０が流れており、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位がＶ０である定常状態において、外部から出力端子Ｖｏｕｔに対して強制的に（Ｖｉ−Ｖｆ）より高い電圧Ｅ１が印加された場合の負荷電流、及びＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位の時間変化について説明する。以下では、外部要因を、出力端子Ｖｏｕｔに接続された外部電源とする。

図４は、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート容量を説明する図である。ＰチャンネルＭＯＳＦＥＴＱＭｐのドレイン、ゲート、ソースの各端子間には、静電容量Ｃｇｄ，Ｃｇｓ，Ｃｄｓが存在する。ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート容量Ｃｉｓｓは、（Ｃｇｄ＋Ｃｇｓ）である。

図３において、時刻ｔ０以前は、外部電源から出力端子Ｖｏｕｔに対して電圧Ｅ１が印加されておらず、整流回路ＩＤＰは上述のような定常状態にある。

時刻ｔ０において、入力端子Ｖｉの電圧及びグラウンドＧＮＤの電位が一定のとき、ＰＮＰトランジスタＱ１のベース端子とコレクタ端子とが短絡された接続点の電位は、ＰＮＰトランジスタＱ２のベース電流を無視すれば、一定である。出力端子Ｖｏｕｔに電圧Ｅ１が印加された場合、ＰＮＰトランジスタＱ２のベースエミッタ間電圧が高くなることから、ＰＮＰトランジスタＱ２がより強く導通状態になり、ＰＮＰトランジスタＱ２のコレクタ端子と抵抗器Ｒ３の他方端子との接続点であるＰ点（図１参照）の電位を引き上げようとする。ところが、ＰチャンネルＭＯＳＦＥＴＱＭｐには、図４に示されるようにゲート容量Ｃｉｓｓ（＝Ｃｇｄ＋Ｃｇｓ）が、Ｐ点とドレインとの間の電位差又はＰ点とソースとの間の電位差により充電されているため、すぐにＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位を引き上げることができない。

ＰＮＰトランジスタＱ２がオンし、Ｐ点側電位が、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位よりＮＰＮトランジスタＱ４のベースエミッタ間電圧Ｖ_ＢＥ分以上に高くなると、つまり、抵抗器Ｒ４の両端電位差がＮＰＮトランジスタＱ４のベースエミッタ間電圧Ｖ_ＢＥ分以上に高くなると、ＮＰＮトランジスタＱ４がオンする。電流ブースト回路を構成しているＮＰＮトランジスタＱ４は、時刻ｔ０でオンすることで、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲートの電荷を急速に放電させることができる。ＰチャンネルＭＯＳＦＥＴＱＭｐのゲートの電荷が放電されるにつれて、ゲートの電位は上昇していく。図３の時刻ｔ０から時刻ｔ１までの期間は、電流ブースト回路による放電のブースト期間である。

時刻ｔ１において、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲートの電荷が放電されたことにより、抵抗器Ｒ４の両端電位差がＮＰＮトランジスタＱ４のベースエミッタ間電圧Ｖ_ＢＥ未満になると、ＮＰＮトランジスタＱ４はオフする。時刻ｔ１以降、抵抗器Ｒ４経由でＰチャンネルＭＯＳＦＥＴＱＭｐのゲートの電荷をゆっくり放電させ、時刻ｔ２においてＰチャンネルＭＯＳＦＥＴＱＭｐがオフする。図３において、ＰチャンネルＭＯＳＦＥＴＱＭｐがオフになったときのゲート電位をＶ１とする。なお、図３の時刻ｔ１から時刻ｔ２までの期間は、非ブースト期間である。

上述の時刻ｔ０から時刻ｔ２までの期間、つまりＰチャンネルＭＯＳＦＥＴＱＭｐがオンからオフに至るまでの過渡応答時、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位に応じて、出力端子Ｖｏｕｔから入力端子Ｖｉに電流が逆流する。

時刻ｔ４において、出力端子Ｖｏｕｔに印加されていた外部電源の電圧Ｅ１が除去されると、ＰＮＰトランジスタＱ２のベースエミッタ間電圧が低下するので、ＰＮＰトランジスタＱ２の導通状態が弱くなる。時刻ｔ４以降、Ｐ点の電位は、抵抗器Ｒ３により下降する。ところが、時刻ｔ４においてＰチャンネルＭＯＳＦＥＴＱＭｐのゲート容量は放電されているため、すぐにＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位を下げること、つまりゲート容量の充電を完了することはできない。

ＰＮＰトランジスタＱ２がオフし、Ｐ点側電位が、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位よりＰＮＰトランジスタＱ３のベースエミッタ間電圧Ｖ_ＢＥ分低くなると、つまり、抵抗器Ｒ４の両端電位差がＰＮＰトランジスタＱ３のベースエミッタ間電圧Ｖ_ＢＥ分以上に高くなると、ＰＮＰトランジスタＱ３がオンする。電流ブースト回路を構成しているＰＮＰトランジスタＱ３は、時刻ｔ４でオンすることで、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート容量を急速に充電することができる。ＰチャンネルＭＯＳＦＥＴＱＭｐのゲートの電荷が充電されるにつれて、ゲートの電位は低下していく。図３の時刻ｔ４から時刻ｔ５までの期間は、電流ブースト回路による充電のブースト期間である。

時刻ｔ５において、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲートの電荷が充電されたことにより、抵抗器Ｒ４の両端電位差がＰＮＰトランジスタＱ３のベースエミッタ間電圧Ｖ_ＢＥ未満になると、ＰＮＰトランジスタＱ３はオフする。時刻ｔ５以降、抵抗器Ｒ３と抵抗器Ｒ４とが、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート容量をゆっくり充電させ、時刻ｔ６においてＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位がＶ０に達すると、ＰチャンネルＭＯＳＦＥＴＱＭｐが完全にオンする。なお、図３の時刻ｔ５から時刻ｔ６までの期間は、非ブースト期間である。

次に、整流回路ＩＤＰにおいて、ＰＮＰトランジスタＱ３とＮＰＮトランジスタＱ４の電流ブースト回路が存在しない場合を説明する。図３において、電流ブースト回路が存在しない場合のＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位と、負荷電流は、一点鎖線で示される。

出力端子Ｖｏｕｔに外部電源の電圧Ｅ１が印加された場合、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲートの電位上昇は、電流ブースト回路が存在する場合に比べて、電流ブースト回路が存在しない場合のほうが緩やかになる。そのため、電流ブースト回路が存在する場合、時刻ｔ０から時刻ｔ２までの期間Ｔａにおいて逆流電流が流れるのに対し、電流ブースト回路が存在しない場合、時刻ｔ０から時刻ｔ３までのより長い期間Ｔｂ、逆流電流が流れることになる。このように、整流回路ＩＤＰに電流ブースト回路が存在しない場合、逆流電流が流れる期間が長くなるため、入力端子Ｖｉに接続された電源が損傷する可能性がある。

出力端子Ｖｏｕｔに印加された電圧Ｅ１が除去された場合、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲートの電位下降は、電流ブースト回路が存在する場合に比べて、電流ブースト回路が存在しない場合のほうが緩やかになる。そのため、負荷電流の回復にかかる時間は、電流ブースト回路が存在する場合、時刻ｔ４から時刻ｔ６までの期間Ｔｃであるのに対し、電流ブースト回路が存在しない場合、時刻ｔ４から時刻ｔ７までのより長い期間Ｔｄになり、ＰチャンネルＭＯＳＦＥＴＱＭｐが完全にオンするまでより長い時間がかかるため、整流回路ＩＤＰでの損失が増加する。

なお、整流回路ＩＤＰを消費電流の極めて小さい負荷に使用し、本整流回路ＩＤＰ自体の消費電流も小さくする必要がある場合には、抵抗器Ｒ２にあまり低い抵抗値のものを用いることができないため、電流ブースト回路は有効である。消費電流の極めて小さい負荷とは、例えば、スリープ中又はサスペンド中のマイクロコントローラである。抵抗器Ｒ２の抵抗値が高い場合、ＰＮＰトランジスタＱ２のベース電流が制限され、ＰＮＰトランジスタＱ２の電流増幅率倍されたコレクタ電流も制限される。そのため、出力端子Ｖｏｕｔに電圧Ｅ１が印加された場合、ＰＮＰトランジスタＱ２によりＰチャンネルＭＯＳＦＥＴＱＭｐのゲート端子をソース端子に短絡させ、このＰＮＰトランジスタＱ２のみでゲートの電荷を放電させると時間がかかる。これに対し、電流ブースト回路が存在する場合、ＰＮＰトランジスタＱ２のコレクタ電流をＮＰＮトランジスタＱ４のベース電流として供給することにより、ＮＰＮトランジスタＱ４の電流増幅率倍の電流をＮＰＮトランジスタＱ４のコレクタエミッタ間に流すことができる。そのため、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲートの電荷を素早く放電させてＰチャンネルＭＯＳＦＥＴＱＭｐをオフさせることができ、電流逆流期間を短くすることができる。

また、上述のように、整流回路ＩＤＰを消費電流の極めて小さい負荷に使用し、本整流回路ＩＤＰ自体の消費電流も小さくする必要がある場合、抵抗器Ｒ３にも、あまり低い抵抗値のものを用いることができない。そのため、出力端子Ｖｏｕｔから電圧Ｅ１が除去された後、抵抗器Ｒ３のみでＰチャンネルＭＯＳＦＥＴＱＭｐのゲートに電荷を充電するには時間がかかる。これに対し、電流ブースト回路が存在する場合、抵抗器Ｒ３に流れる電流をＰＮＰトランジスタＱ３のベース電流として供給することにより、ＰＮＰトランジスタＱ３の電流増幅率倍の電流をＰＮＰトランジスタＱ３のコレクタエミッタ間に流すことができる。そのため、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート容量を素早く充電させてＰチャンネルＭＯＳＦＥＴＱＭｐをオンさせることができ、出力端子Ｖｏｕｔから出力される負荷電流を回復させるための時間を短くすることができる。

以上のように、実施の形態１に係る整流回路ＩＤＰは、ＰチャンネルＭＯＳＦＥＴＱＭｐと、ＰＮＰトランジスタＱ１と、ＰＮＰトランジスタＱ２と、互いに逆極性を持つＰＮＰトランジスタＱ３及びＮＰＮトランジスタＱ４と、抵抗器Ｒ１と、抵抗器Ｒ２と、抵抗器Ｒ３と、抵抗器Ｒ４と、入力端子Ｖｉと、出力端子Ｖｏｕｔとを備える。この構成により、整流回路ＩＤＰは、入力端子Ｖｉと出力端子Ｖｏｕｔとの電位差を、ダイオード素子の順方向電圧（０．４Ｖから０．７Ｖ程度）に比べて極めて低い値（例えば、２００ｍＶ）に設定できる。また、整流回路ＩＰＤは、何らかの起電力が出力端子Ｖｏｕｔ側に接続され、出力端子Ｖｏｕｔの電位が入力端子Ｖｉの電位よりも高くなった場合に、ＰＮＰトランジスタＱ３とＮＰＮトランジスタＱ４によるブースト回路がない場合と比較して、素早く逆電流を阻止することができる。また、整流回路ＩＰＤは、前記起電力除去後に負荷への電源供給を素早く開始できる。

なお、実施の形態１の図１に示される電流ブースト回路は、バイポーラトランジスタ素子で構成されているが、ＭＯＳＦＥＴ素子で構成されてもよい。
図５は、実施の形態１における電流ブースト回路の変形例を示す図である。図５に示される電流ブースト回路では、第３トランジスタ素子として、ＰＮＰトランジスタＱ３の代わりに、ＰチャンネルＭＯＳＦＥＴＱ３ｐが使用される。また、第４トランジスタ素子として、ＮＰＮトランジスタＱ４の代わりに、ＮチャンネルＭＯＳＦＥＴＱ４ｎが使用される。ＰチャンネルＭＯＳＦＥＴＱ３ｐ及びＮチャンネルＭＯＳＦＥＴＱ４ｎにおいて、ドレイン端子は第１端子に、ソース端子は第２端子に、ゲート端子は第３端子に相当する。

図５において、Ｐ点電位が、ＮチャンネルＭＯＳＦＥＴＱ４ｎのソース電位よりもゲートソース間閾値電位分高ければ、ＮチャンネルＭＯＳＦＥＴＱ４ｎがオンする。ＮチャンネルＭＯＳＦＥＴＱ４ｎがオンすると、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート端子とソース端子とが短絡する。Ｐ点電位が、ＰチャンネルＭＯＳＦＥＴＱ３ｐのソース電位よりもゲートソース間閾値電位分低ければ、ＰチャンネルＭＯＳＦＥＴＱ３ｐがオンする。ＰチャンネルＭＯＳＦＥＴＱ３ｐがオンすると、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート端子とグラウンドＧＮＤとが短絡する。

このように、電流ブースト回路が、ＰチャンネルＭＯＳＦＥＴＱ３ｐとＮチャンネルＭＯＳＦＥＴＱ４ｎとで構成されている場合でも、ＰＮＰトランジスタＱ３とＮＰＮトランジスタＱ４とで構成されている場合と同様の働きをする。また、電流ブースト回路が、低いオン抵抗を持つＰチャンネルＭＯＳＦＥＴＱ３ｐとＮチャンネルＭＯＳＦＥＴＱ４ｎとで構成されている場合、ＰチャンネルＭＯＳＦＥＴＱＭｐの過渡応答時間をさらに短縮できる可能性がある。

実施の形態２．
図６は、実施の形態２に係る整流回路ＩＤＮの構成例を示す回路図である。整流回路ＩＤＮは、ＮチャンネルＭＯＳＦＥＴＱＭｎ、ＮＰＮトランジスタＱ１１、ＮＰＮトランジスタＱ１２、ＮＰＮトランジスタＱ１３、ＰＮＰトランジスタＱ１４、抵抗器Ｒ１、抵抗器Ｒ２、抵抗器Ｒ３、及び抵抗器Ｒ４を備える。

整流回路ＩＤＮは、ＮチャンネルＭＯＳＦＥＴＱＭｎを用いて、出力端子Ｖｏｕｔから入力端子Ｖｉへの電流の逆流を阻止するものである。このＮチャンネルＭＯＳＦＥＴＱＭｎは、エンハンスメント型のＮチャンネルＭＯＳＦＥＴ素子である。電源Ｖｃｃは、入力端子Ｖｉの電位よりも、少なくともＮチャンネルＭＯＳＦＥＴＱＭｎがオンできるゲートソース間電位Vｔｈ分高い電位である。つまり、電位の大小関係は、Ｖｃｃ＞Ｖｉ＋Vｔｈである。

ＮＰＮトランジスタＱ１１は、第１ＮＰＮバイポーラトランジスタ素子に相当し、ＮＰＮトランジスタＱ１２は、第２ＮＰＮバイポーラトランジスタ素子に相当する。ＮＰＮトランジスタＱ１１とＮＰＮトランジスタＱ１２は、整流回路ＩＤＮの入力端子Ｖｉと出力端子Ｖｏｕｔとの電位差を検出するものである。

ＮＰＮトランジスタＱ１３は、第３トランジスタ素子に相当する、ＮＰＮバイポーラトランジスタ素子である。ＰＮＰトランジスタＱ１４は、第３トランジスタ素子とは逆極性を持つ第４トランジスタ素子に相当する、ＰＮＰバイポーラトランジスタ素子である。また、ＮＰＮトランジスタＱ１３及びＰＮＰトランジスタＱ１４において、コレクタ端子は第１端子に、エミッタ端子は第２端子に、ベース端子は第３端子に相当する。ＮＰＮトランジスタＱ１３とＰＮＰトランジスタＱ１４は、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲートを充放電するための電流ブースト回路である。定常状態では、ＮＰＮトランジスタＱ１３のコレクタエミッタ間、及びＰＮＰトランジスタＱ１４のコレクタエミッタ間に電流は流れない。入力端子Ｖｉ又は出力端子Ｖｏｕｔに電圧変動があり、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位が変化する過渡状態では、ＮＰＮトランジスタＱ１３のコレクタエミッタ間、又はＰＮＰトランジスタＱ１４のコレクタエミッタ間に電流が流れ、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート容量が急速に充放電される。

図６に示されるように、ＮチャンネルＭＯＳＦＥＴＱＭｎのソース端子とＮＰＮトランジスタＱ１２のエミッタ端子との接続点が、入力端子Ｖｉに接続されている。

なお、図６において、ＮＰＮトランジスタＱ１１のベース端子とコレクタ端子とは短絡されており、このＮＰＮトランジスタＱ１１は、等価ダイオード素子として構成されている。図７Ａ及び図７Ｂは、等価ダイオード素子として構成されたＮＰＮトランジスタＱ１１の例を示す図である。図６及び図７Ａに示されるように、ＮＰＮトランジスタＱ１１において、エミッタ端子は、等価ダイオード素子のカソード端子（Ｋ）に相当し、ベース端子とコレクタ端子との接続点は、等価ダイオード素子のアノード端子（Ａ）に相当する。この例において、ＮＰＮトランジスタＱ１１のエミッタ端子は、抵抗器Ｒ１の一方端子と接続されている。ＮＰＮトランジスタＱ１１のベース端子とコレクタ端子の接続点は、ＮＰＮトランジスタＱ１２のベース端子と抵抗器Ｒ２の一方端子とに接続されている。

図７Ｂの例では、ＮＰＮトランジスタＱ１１のコレクタ端子は、等価ダイオード素子のカソード端子（Ｋ）に相当し、このコレクタ端子に抵抗器Ｒ１の一方端子が接続される。ＮＰＮトランジスタＱ１１のベース端子は、等価ダイオード素子のアノード端子（Ａ）に相当し、このベース端子にＮＰＮトランジスタＱ１２のベース端子と抵抗器Ｒ２の一方端子が接続される。ＮＰＮトランジスタＱ１１のエミッタ端子は、開放される。

図６において、抵抗器Ｒ２の他方端子と、抵抗器Ｒ３の一方端子と、ＮＰＮトランジスタＱ１３のコレクタ端子との接続点は、入力端子Ｖｉの入力電圧よりも高電位な電源Ｖｃｃに接続されている。抵抗器Ｒ３の他方端子と、ＮＰＮトランジスタＱ１２のコレクタ端子と、ＮＰＮトランジスタＱ１３のベース端子と、ＰＮＰトランジスタＱ１４のベース端子と、抵抗器Ｒ４の一方端子とが接続されている。ＮＰＮトランジスタＱ１３のエミッタ端子と、ＰＮＰトランジスタＱ１４のエミッタ端子と、抵抗器Ｒ４の他方端子と、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート端子とが接続されている。ＮチャンネルＭＯＳＦＥＴＱＭｎのドレイン端子と抵抗器Ｒ１の他方端子との接続点は、出力端子Ｖｏｕｔに接続されている。

次に、整流回路ＩＤＮの定常状態を説明する。
整流回路ＩＤＮの定常状態において、ＮＰＮトランジスタＱ１２のベースエミッタ間電圧Ｖ_ＢＥ、ＮＰＮトランジスタＱ１１のベースエミッタ間電圧とＮＰＮトランジスタＱ１２のベースエミッタ間電圧との差異δ＞０とし、ＮＰＮトランジスタＱ１１のベースエミッタ間電圧をＶ_ＢＥ＋δとする。また、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲートの直流リーク電流と、ＮＰＮトランジスタＱ１１のベース電流と、ＮＰＮトランジスタＱ１２のベース電流とを無視する。電源Ｖｃｃの電位は入力端子Ｖｉの電位より高いものとする。さらに、抵抗器Ｒ２の抵抗値を正の値とする。この場合、ＮＰＮトランジスタＱ１１のエミッタ側の電流とコレクタ側の電流とが等しいことから、出力端子Ｖｏｕｔの電位、及び入力端子Ｖｉと出力端子Ｖｏｕｔとの間の電位差（つまり、順方向電圧）Ｖｆには、以下の式（４）及び式（５）の関係が成り立つ。

整流回路ＩＤＮの電力消費を下げるためにＮチャンネルＭＯＳＦＥＴＱＭｎでの飽和電圧（ＮチャンネルＭＯＳＦＥＴＱＭｎのオン抵抗とドレインソース間を流れる電流の積）をできるだけ小さく制御したい場合、すなわち式（５）で順方向電圧Ｖｆを表現したい場合は、式（５）における順方向電圧Ｖｆを前記ＮチャンネルＭＯＳＦＥＴＱＭｎの最小飽和電圧よりも大きくする必要がある。以下、本条件で説明する。例えば、式（５）において抵抗器Ｒ１の抵抗値が抵抗器Ｒ２の抵抗値に比べて非常に小さい場合、かつ、上記差異δが十分小さい場合、一般的なダイオード素子の順方向電圧（約０．７Ｖ）よりも小さい順方向電圧Ｖｆを実現することができる。

なお、式（５）において、抵抗器Ｒ１の抵抗値を「０」、かつ、差異δを「０」とすると、入力端子Ｖｉの電位と出力端子Ｖｏｕｔの電位が等しくなる。そのため、順方向電圧Ｖｆ、及びＮチャンネルＭＯＳＦＥＴＱＭｎの飽和電圧は、理論上０Ｖとなる。

一方、式（５）の右辺である式（６）が負となる差異δ（＜０）の場合、仮想的に順方向電圧Ｖｆが負となる。その場合、出力端子Ｖｏｕｔが入力端子Ｖｉより｜Ｖｆ｜だけ電圧が高くなるまで、定常的に、出力端子Ｖｏｕｔから入力端子Ｖｉへ電流が逆流してしまい、整流回路ＩＤＮとしての機能を損なってしまう。ＮＰＮトランジスタＱ１１とＮＰＮトランジスタＱ１２とに同一品種のＮＰＮバイポーラトランジスタ素子が使用されたとしても、個体ばらつき、及びＮＰＮトランジスタＱ１１とＮＰＮトランジスタＱ１２それぞれの周囲温度差等により、差異δ＜０になり得る。そのため、抵抗器Ｒ１の抵抗値を「０」より大きくして式（６）を正の値にするか、ＮＰＮトランジスタＱ１１の接続方法として図７Ａの代わりに図７Ｂの方法を用いて、差異δ＞０を確保して逆流を防止する。

ＮＰＮトランジスタＱ１１が図７Ａのように接続された場合、アノード端子（Ａ）とカソード端子（Ｋ）との間の電圧は、ベース電流がコレクタ電流の１／Ｈ_ＦＥになるので、ＮＰＮトランジスタＱ１２のベースエミッタ間電圧Ｖ_ＢＥと同じである。
これに対し、ＮＰＮトランジスタＱ１１が図７Ｂのように接続された場合、コレクタベース間に全電流が流れ、電圧ドロップが大きくなる。そのため、アノード端子（Ａ）とカソード端子（Ｋ）との間の電圧は、図７Ａの場合に比べて大きくなる。すなわち、δ＞０となる。

次に、図８及び図９を用いて、入力端子Ｖｉに直流電源、出力端子Ｖｏｕｔに負荷が接続されている場合の整流回路ＩＤＮの動作を説明する。図８は、実施の形態２において、外部要因による出力電位上昇時の整流回路ＩＤＮの動作を説明する図である。ここでは、出力端子Ｖｏｕｔの出力電圧がＥ０であって、負荷電流Ｉ０が流れており、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位がＶ０である定常状態において、外部から出力端子Ｖｏｕｔに対して強制的に（Ｖｉ−Ｖｆ）より高い電圧Ｅ１が印加された場合の負荷電流、及びＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位の時間変化について説明する。以下では、外部要因を、出力端子Ｖｏｕｔに接続された外部電源とする。

図９は、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート容量を説明する図である。ＮチャンネルＭＯＳＦＥＴＱＭｎのドレイン、ゲート、ソースの各端子間には、静電容量Ｃｇｄ，Ｃｇｓ，Ｃｄｓが存在する。ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート容量Ｃｉｓｓは、（Ｃｇｄ＋Ｃｇｓ）である。

図８において、時刻ｔ０以前は、外部電源から出力端子Ｖｏｕｔに対して電圧Ｅ１が印加されておらず、整流回路ＩＤＮは上述のような定常状態にある。

時刻ｔ０において、ＮＰＮトランジスタＱ１１のコレクタ端子とベース端子とが短絡されているので、コレクタ端子及びベース端子の接続点と、エミッタ端子との間の電圧が一定である。出力端子Ｖｏｕｔに電圧Ｅ１が印加された場合、ＮＰＮトランジスタＱ１２のベース電位が上昇するので、ＮＰＮトランジスタＱ１２がより強く導通状態になり、ＮＰＮトランジスタＱ１２のコレクタ端子と抵抗器Ｒ３の他方端子との接続点であるＰ点（図６参照）の電位を引き下げようとする。ところが、ＮチャンネルＭＯＳＦＥＴＱＭｎには、図９に示されるようにゲート容量Ｃｉｓｓ（＝Ｃｇｄ＋Ｃｇｓ）が、Ｐ点とドレインとの間の電位差又はＰ点とソースとの間の電位差により充電されているため、すぐにＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位を引き下げることができない。

ＮチャンネルＭＯＳＦＥＴＱＭｎがオンし、Ｐ点側電位が、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位よりＰＮＰトランジスタＱ１４のベースエミッタ間電圧Ｖ_ＢＥ分以上に低くなると、つまり、抵抗器Ｒ４の両端電位差がＰＮＰトランジスタＱ１４のベースエミッタ間電圧Ｖ_ＢＥ以上に高くなると、ＰＮＰトランジスタＱ１４がオンする。電流ブースト回路を構成しているＰＮＰトランジスタＱ１４は、時刻ｔ０でオンすることで、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲートの電荷を急速に放電させることができる。ＮチャンネルＭＯＳＦＥＴＱＭｎのゲートの電荷が放電されるにつれて、ゲートの電位は下降していく。図８の時刻ｔ０から時刻ｔ１までの期間は、電流ブースト回路による放電のブースト期間である。

時刻ｔ１において、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲートの電荷が放電されたことにより、抵抗器Ｒ４の両端電位差がＰＮＰトランジスタＱ１４のベースエミッタ間電圧Ｖ_ＢＥ未満になると、ＰＮＰトランジスタＱ１４はオフする。時刻ｔ１以降、抵抗器Ｒ４経由でＮチャンネルＭＯＳＦＥＴＱＭｎのゲートの電荷をゆっくり放電させ、時刻ｔ２においてＮチャンネルＭＯＳＦＥＴＱＭｎがオフする。図８において、ＮチャンネルＭＯＳＦＥＴＱＭｎがオフになったときのゲート電位をＶ１とする。なお、図８の時刻ｔ１から時刻ｔ２までの期間は、非ブースト期間である。

上述の時刻ｔ０から時刻ｔ２までの期間、つまりＮチャンネルＭＯＳＦＥＴＱＭｎがオンからオフに至るまでの過渡応答時、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位に応じて、出力端子Ｖｏｕｔから入力端子Ｖｉに電流が逆流する。

時刻ｔ４において、出力端子Ｖｏｕｔに印加されていた外部電源の電圧Ｅ１が除去されると、ＮＰＮトランジスタＱ１１のベース電位低下により、ＮＰＮトランジスタＱ１２のベースエミッタ間電圧が低下するので、ＮＰＮトランジスタＱ１２の導通状態が弱くなる。時刻ｔ４以降、Ｐ点の電位は、抵抗器Ｒ３により上昇する。ところが、時刻ｔ４においてＮチャンネルＭＯＳＦＥＴＱＭｎのゲート容量は放電されているため、すぐにＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位を上げること、つまりゲート容量の充電を完了することはできない。

ＮＰＮトランジスタＱ１２がオフし、Ｐ点側電位が、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位よりＮＰＮトランジスタＱ１３のベースエミッタ間電圧Ｖ_ＢＥ分高くなると、つまり、抵抗器Ｒ４の両端電位差がＮＰＮトランジスタＱ１３のベースエミッタ間電圧Ｖ_ＢＥ分以上に高くなると、ＮＰＮトランジスタＱ１３がオンする。電流ブースト回路を構成しているＮＰＮトランジスタＱ１３は、時刻ｔ４でオンすることで、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート容量を急速に充電することができる。ＮチャンネルＭＯＳＦＥＴＱＭｎのゲートの電荷が充電されるにつれて、ゲートの電位は上昇していく。図８の時刻ｔ４から時刻ｔ５までの期間は、電流ブースト回路による充電のブースト期間である。

時刻ｔ５において、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲートの電荷が充電されたことにより、抵抗器Ｒ４の両端電位差がＮＰＮトランジスタＱ１３のベースエミッタ間電圧Ｖ_ＢＥ未満になると、ＮＰＮトランジスタＱ１３はオフする。時刻ｔ５以降、抵抗器Ｒ３と抵抗器Ｒ４とが、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲートの電荷をゆっくりと充電させ、時刻ｔ６においてＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位がＶ０に達すると、ＮチャンネルＭＯＳＦＥＴＱＭｎが完全にオンする。なお、図８の時刻ｔ５から時刻ｔ６までの期間は、非ブースト期間である。

次に、整流回路ＩＤＮにおいて、ＮＰＮトランジスタＱ１３とＰＮＰトランジスタＱ１４の電流ブースト回路が存在しない場合を説明する。図８において、電流ブースト回路が存在しない場合のＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位と、負荷電流は、一点鎖線で示される。

出力端子Ｖｏｕｔに外部電源の電圧Ｅ１が印加された場合、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲートの電位下降は、電流ブースト回路が存在する場合に比べて、電流ブースト回路が存在しない場合のほうが緩やかになる。そのため、電流ブースト回路が存在する場合、時刻ｔ０から時刻ｔ２までの期間Ｔａにおいて逆流電流が流れるのに対し、電流ブースト回路が存在しない場合、時刻ｔ０から時刻ｔ３までのより長い期間Ｔｂ、逆流電流が流れることになる。このように、整流回路ＩＤＮに電流ブースト回路が存在しない場合、逆流電流が流れる期間が長くなるため、入力端子Ｖｉに接続された電源が損傷する可能性がある。

出力端子Ｖｏｕｔに印加された電圧Ｅ１が除去された場合、ＰＮチャンネルＭＯＳＦＥＴＱＭｎのゲートの電位上昇は、電流ブースト回路が存在する場合に比べて、電流ブースト回路が存在しない場合のほうが緩やかになる。そのため、負荷電流の回復にかかる時間は、電流ブースト回路が存在する場合、時刻ｔ４から時刻ｔ６までの期間Ｔｃであるのに対し、電流ブースト回路が存在しない場合、時刻ｔ４から時刻ｔ７までのより長い期間Ｔｄになり、ＮチャンネルＭＯＳＦＥＴＱＭｎが完全にオンするまでより長い時間がかかるため、整流回路ＩＤＮでの損失が増加する。

なお、整流回路ＩＤＮを消費電流の極めて小さい負荷に使用し、本整流回路ＩＤＮ自体の消費電流も小さくする必要がある場合には、実施の形態１で述べたように、電流ブースト回路が有効である。

以上のように、実施の形態２に係る整流回路ＩＤＮは、ＮチャンネルＭＯＳＦＥＴＱＭｎと、ＮＰＮトランジスタＱ１１と、ＮＰＮトランジスタＱ１２と、互いに逆極性を持つＮＰＮトランジスタＱ１３及びＰＮＰトランジスタＱ１４と、抵抗器Ｒ１と、抵抗器Ｒ２と、抵抗器Ｒ３と、抵抗器Ｒ４と、入力端子Ｖｉと、出力端子Ｖｏｕｔとを備える。この構成により、整流回路ＩＤＮは、入力端子Ｖｉと出力端子Ｖｏｕｔとの電位差を、ダイオード素子の順方向電圧（０．４Ｖから０．７Ｖ）に比べて極めて低い値（例えば、２００ｍＶ）に設定できる。また、整流回路ＩＤＮは、何らかの起電力が出力端子Ｖｏｕｔ側に接続され、出力端子Ｖｏｕｔの電位が入力端子Ｖｉの電位よりも高くなった場合に、ＮＰＮトランジスタＱ１３とＰＮＰトランジスタＱ１４によるブースト回路がない場合と比較して、素早く逆電流を阻止することができる。また、整流回路ＩＤＮは、前記起電力除去後に負荷への電源供給を素早く開始できる。

なお、実施の形態２の図６に示される電流ブースト回路は、バイポーラトランジスタ素子で構成されているが、ＭＯＳＦＥＴ素子で構成されてもよい。
図１０は、実施の形態２における電流ブースト回路の変形例を示す図である。図１０に示される電流ブースト回路では、第３トランジスタ素子として、ＮＰＮトランジスタＱ１３の代わりに、ＮチャンネルＭＯＳＦＥＴＱ１３ｎが使用される。また、第４トランジスタ素子として、ＰＮＰトランジスタＱ１４の代わりに、ＰチャンネルＭＯＳＦＥＴＱ１４ｐが使用される。ＮチャンネルＭＯＳＦＥＴＱ１３ｎ及び、ＰチャンネルＭＯＳＦＥＴＱ１４ｐにおいて、ドレイン端子は第１端子に、ソース端子は第２端子に、ゲート端子は第３端子に相当する。

図１０において、Ｐ点電位が、ＮチャンネルＭＯＳＦＥＴＱ１３ｎのソース電位よりもゲートソース間閾値電位分高ければ、ＮチャンネルＭＯＳＦＥＴＱ１３ｎがオンする。ＮチャンネルＭＯＳＦＥＴＱ１３ｎがオンすると、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート端子と電源Ｖｃｃとが短絡する。Ｐ点電位が、ＰチャンネルＭＯＳＦＥＴＱ１４ｐのソース電位よりもゲートソース間閾値電位分低ければ、ＰチャンネルＭＯＳＦＥＴＱ１４ｐがオンする。ＰチャンネルＭＯＳＦＥＴＱ１４ｐがオンすると、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート端子とソース端子とが短絡する。

このように、電流ブースト回路が、ＮチャンネルＭＯＳＦＥＴＱ１３ｎとＰチャンネルＭＯＳＦＥＴＱ１４ｐとで構成されている場合でも、ＮＰＮトランジスタＱ１３とＰＮＰトランジスタＱ１４とで構成されている場合と同様の働きをする。また、電流ブースト回路が、低いオン抵抗を持つＮチャンネルＭＯＳＦＥＴＱ１３ｎとＰチャンネルＭＯＳＦＥＴＱ１４ｐとで構成されている場合、ＮチャンネルＭＯＳＦＥＴＱＭｎの過渡応答時間をさらに短縮できる可能性がある。

次に、実施の形態２において電源Ｖｃｃの電圧を生成する昇圧回路例を説明する。
図１１は、実施の形態２における電源Ｖｃｃの回路例を示す図である。昇圧回路は、スイッチング動作を行うスイッチ部ＳＷと、キャパシタＣ１１と、キャパシタＣ１２と、ダイオードＤ１１と、ダイオードＤ１２とで構成されている。キャパシタＣ１１は第１キャパシタに相当し、キャパシタＣ１２は第２キャパシタに相当する。ダイオードＤ１１は第１ダイオード素子に相当し、ダイオードＤ１２は第２ダイオード素子に相当する。ダイオードＤ１１とダイオードＤ１２の順方向電圧は共にＶｆである。

整流回路ＩＤＮの出力端子Ｖｏｕｔには、スイッチ部ＳＷの入力側と、ダイオードＤ１１のアノード端子と、キャパシタＣ１２の一方端子とが接続されている。スイッチ部ＳＷの出力側とキャパシタＣ１１の一方端子とが接続されている。キャパシタＣ１１の他方端子と、ダイオードＤ１１のカソード端子と、ダイオードＤ１２のアノード端子とが接続されている。これら、キャパシタＣ１１の他方端子とダイオードＤ１１のカソード端子とダイオードＤ１２のアノード端子との接続点を、Ｑ点とする。ダイオードＤ１２のカソード端子とキャパシタＣ１２の他方端子との接続点は、抵抗器Ｒ２の他方端子と抵抗器Ｒ３の一方端子とＮＰＮトランジスタＱ１３のコレクタ端子との接続点に接続されている。

スイッチ部ＳＷは、ＤＣ−ＤＣコンバータ等の、デューティが０％及び１００％以外の値で変動する矩形波を生成する回路である。スイッチ部ＳＷは、出力端子Ｖｏｕｔに接続されており、出力端子Ｖｏｕｔの電位とグラウンドＧＮＤの電位との間でスイッチング動作をしている。スイッチ部ＳＷがグラウンドＧＮＤの電位であるとき、ダイオードＤ１１を経由して、キャパシタＣ１１に（Ｖｏｕｔ−Ｖｆ）の電位が充電されて（Ｖｏｕｔ−Ｖｆ）の直流電位に平滑される。スイッチ部ＳＷが出力端子Ｖｏｕｔの電位であるとき、キャパシタＣ１１に充電された（Ｖｏｕｔ−Ｖｆ）の直流電位が、出力端子Ｖｏｕｔの電位に加わることにより、Ｑ点の電位は（２×Ｖｏｕｔ−Ｖｆ）となる。この電位がダイオードＤ１２を経由して、キャパシタＣ１２に充電され平滑されることで、電源Ｖｃｃとして（２×（Ｖｏｕｔ−Ｖｆ））の直流電位が得られる。

なお、図１１に示される昇圧回路は、電源Ｖｃｃの一例であり、電源Ｖｃｃはこの昇圧回路に限定されない。

実施の形態３．
図１２は、実施の形態３に係る整流回路ＩＤＰの構成例を示す回路図である。実施の形態３に係る整流回路ＩＤＰは、図１に示された実施の形態１の整流回路ＩＤＰに対して、ツェナーダイオードＤＺが追加された構成である。実施の形態３において図１〜図５と同一又は相当する部分は、同一の符号を付し説明を省略する。

ツェナーダイオードＤＺのアノード端子がＮＰＮトランジスタＱ４のベース端子に接続され、ツェナーダイオードＤＺのカソード端子が出力端子Ｖｏｕｔに接続されている。このツェナーダイオードＤＺは、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲートソース間電圧Ｖ_ＧＳを制限する。ただし、ツェナーダイオードＤＺのツェナー電圧は、出力端子Ｖｏｕｔ側の負荷が必要とする出力電流をＰチャンネルＭＯＳＦＥＴＱＭｐが十分流せるだけのオン抵抗を確保できるゲートソース間電圧Ｖ_ＧＳ以上であるものとする。これにより、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位が、出力端子Ｖｏｕｔの電位（つまり、ソース側の電位）からツェナー電圧を引いた電位までしか低下しないので、ＰチャンネルＭＯＳＦＥＴＱＭｐが必要以上に飽和状態に近づくことを防止できる。また、ＰチャンネルＭＯＳＦＥＴＱＭｐの過渡状態においてゲート容量のうちの変化させるべき電荷量、すなわちゲート電位の変動幅を抑制することができるので、入力端子Ｖｉの電位を超える出力端子Ｖｏｕｔの電位上昇に対するＰチャンネルＭＯＳＦＥＴＱＭｐの過渡応答性が向上する。この様子を、図１３に示す。

図１３は、実施の形態３において、ツェナーダイオードＤＺが存在する場合の整流回路ＩＤＰの動作を説明する図である。なお、図１３では、図３と同様に、出力端子Ｖｏｕｔの出力電圧がＥ０であって、負荷電流Ｉ０が流れており、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位がＶ０である定常状態において、外部から出力端子Ｖｏｕｔに対して強制的に（Ｖｉ−Ｖｆ）より高い電圧Ｅ１が印加された場合の負荷電流、及びＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位の時間変化について説明する。ツェナーダイオードＤＺが存在する場合のＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位と、負荷電流は、実線で示される。ツェナーダイオードＤＺが存在しない場合のＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位と、負荷電流は、一点鎖線で示される。

ツェナーダイオードＤＺが存在しない場合、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位はＶ０である。ツェナーダイオードＤＺがゲート電位をＶ０からＶ０_ＤＺ（＞Ｖ０）に上昇させることによってＰチャンネルＭＯＳＦＥＴＱＭｐの飽和度合いを緩和しても十分な負荷電流が確保できる場合、ゲート電位をＶ０からＶ０_ＤＺに上昇させることにより、出力端子Ｖｏｕｔから入力端子Ｖｉへの電流逆流期間を短縮することができる。つまり、ツェナーダイオードＤＺが存在しない場合の電流逆流期間は、時刻ｔ０から時刻ｔ２までであるが、ツェナーダイオードＤＺが存在する場合の電流逆流期間は、時刻ｔ０から時刻ｔ８（＜ｔ２）までとなる。なお、この例では、負荷電流を回復させるための時間、つまり時刻ｔ４から時刻ｔ６までの時間は、ツェナーダイオードＤＺの有無によって変化しない。

以上のように、実施の形態３に係る整流回路ＩＤＰは、カソード端子が出力端子Ｖｏｕｔに接続され、アノード端子がＮＰＮトランジスタＱ４のベース端子に接続されているツェナーダイオードＤＺを備える。この構成により、ＰチャンネルＭＯＳＦＥＴＱＭｐのゲート電位の変動幅を抑制することができるので、出力端子Ｖｏｕｔから入力端子Ｖｉへ電流が逆流する時間をさらに短縮することができる。

実施の形態４．
図１４は、実施の形態４に係る整流回路ＩＤＮの構成例を示す回路図である。実施の形態４に係る整流回路ＩＤＮは、図６に示された実施の形態２の整流回路ＩＤＮに対して、ツェナーダイオードＤＺが追加された構成である。実施の形態４において図６〜図１１と同一又は相当する部分は、同一の符号を付し説明を省略する。

ツェナーダイオードＤＺのアノード端子が入力端子Ｖｉに接続され、ツェナーダイオードＤＺのカソード端子がＰＮＰトランジスタＱ１４のベース端子に接続されている。このツェナーダイオードＤＺは、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲートソース間電圧Ｖ_ＧＳを制限する。ただし、ツェナーダイオードＤＺのツェナー電圧は、出力端子Ｖｏｕｔ側の負荷が必要とする出力電流をＮチャンネルＭＯＳＦＥＴＱＭｎが十分流せるだけのオン抵抗を確保できるゲートソース間電圧Ｖ_ＧＳ以上であるものとする。これにより、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位が、入力端子Ｖｉの電位（つまり、ソース側の電位）からツェナー電圧を加えた電位までしか上昇しないので、ＮチャンネルＭＯＳＦＥＴＱＭｎが必要以上に飽和状態になることを防止できる。また、ＮチャンネルＭＯＳＦＥＴＱＭｎの過渡状態においてゲート容量のうちの変化させるべき電荷量、すなわちゲート電位の変動幅を抑制することができるので、入力端子Ｖｉの電位を超える出力端子Ｖｏｕｔの電位上昇に対するＮチャンネルＭＯＳＦＥＴＱＭｎの過渡応答性が向上する。この様子を、図１５に示す。

図１５は、実施の形態４において、ツェナーダイオードＤＺが存在する場合の整流回路ＩＤＮの動作を説明する図である。なお、図１５では、図８と同様に、出力端子Ｖｏｕｔの出力電圧がＥ０であって、負荷電流Ｉ０が流れており、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位がＶ０である定常状態において、外部から出力端子Ｖｏｕｔに対して強制的に（Ｖｉ−Ｖｆ）より高い電圧Ｅ１が印加された場合の負荷電流、及びＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位の時間変化について説明する。ツェナーダイオードＤＺが存在する場合のＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位と、負荷電流は、実線で示される。ツェナーダイオードＤＺが存在しない場合のＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位と、負荷電流は、一点鎖線で示される。

ツェナーダイオードＤＺが存在しない場合、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位はＶ０である。ツェナーダイオードＤＺがゲート電位をＶ０からＶ０_ＤＺ（＜Ｖ０）まで下降させることによってＮチャンネルＭＯＳＦＥＴＱＭｎの飽和度合いを緩和しても十分な負荷電流が確保できる場合、ゲート電位をＶ０からＶ０_ＤＺに下降させることにより、出力端子Ｖｏｕｔから入力端子Ｖｉへの電流逆流期間を短縮することができる。つまり、ツェナーダイオードＤＺが存在しない場合の電流逆流期間は、時刻ｔ０から時刻ｔ２までであるが、ツェナーダイオードＤＺが存在する場合の電流逆流期間は、時刻ｔ０から時刻ｔ８（＜ｔ２）までとなる。なお、この例では、負荷電流を回復させるための時間、つまり時刻ｔ４から時刻ｔ６までの時間は、ツェナーダイオードＤＺの有無によって変化しない。

以上のように、実施の形態４に係る整流回路ＩＤＮは、アノード端子が入力端子Ｖｉに接続され、カソード端子がＰＮＰトランジスタＱ１４のベース端子に接続されているツェナーダイオードＤＺを備える。この構成により、ＮチャンネルＭＯＳＦＥＴＱＭｎのゲート電位の変動幅を抑制することができるので、出力端子Ｖｏｕｔから入力端子Ｖｉへ電流が逆流する時間をさらに短縮することができる。

実施の形態５．
図１６は、実施の形態５に係る直流電源合成回路１の構成例を示す回路図である。実施の形態５において図１〜図１５と同一又は相当する部分は、同一の符号を付し説明を省略する。

直流電源合成回路１は、ｎ個の整流回路ＩＤ１〜ＩＤｎ（ｎは任意の整数）と、ｍ個の通常のダイオードＤ１〜Ｄｍ（ｍは任意の整数）とを組み合わせた構成である。整流回路ＩＤ１〜ＩＤｎは、それぞれ、実施の形態１に係る整流回路ＩＤＰ、実施の形態２に係る整流回路ＩＤＮ、実施の形態３に係る整流回路ＩＤＰ、又は実施の形態４に係る整流回路ＩＤＮのいずれかである。整流回路ＩＤ１〜ＩＤｎは、通常のダイオードＤ１〜Ｄｍに比べて順方向電圧が小さい理想ダイオード回路である。以下では、整流回路ＩＤ１〜ＩＤｎを「低電圧ドロップ整流回路ＩＤ１〜ＩＤｎ」と称する。なお、低電圧ドロップ整流回路ＩＤ１〜ＩＤｎには、整流回路ＩＤＰと整流回路ＩＤＮとが混在していてもよい。その場合、整流回路ＩＤＰは第１整流回路に相当し、整流回路ＩＤＮは第２整流回路に相当する。

低電圧ドロップ整流回路ＩＤ１〜ＩＤｎの各入力端子Ｖｉには、直流電源Ｖｉ１〜Ｖｉｎが接続されている。基準電位Ｖｒｅｆは、低電圧ドロップ整流回路ＩＤ１〜ＩＤｎの駆動電流を供給するためのものである。整流回路ＩＤＰの基準電位Ｖｒｅｆは、入力端子Ｖｉの電位よりも、少なくともＰチャンネルＭＯＳＦＥＴＱＭｐがオンできるゲートソース間電位分低い電位のグラウンドＧＮＤである。整流回路ＩＤＮの基準電位Ｖｒｅｆは、入力端子Ｖｉの電位よりも、少なくともＮチャンネルＭＯＳＦＥＴＱＭｎがオンできるゲートソース間電位分高い電位の電源Ｖｃｃである。ダイオードＤ１〜Ｄｍの各アノード端子には、直流電源Ｅｉ１〜Ｅｉｍが接続されている。ダイオードＤ１〜Ｄｍの全カソード端子と、低電圧ドロップ整流回路ＩＤ１〜ＩＤｎの全出力端子Ｖｏｕｔとは、接続されている。Ｖ０は、直流電源合成回路１の出力電圧である。

ここで、直流電源合成回路１の具体例を説明する。ｎ＝１、及びｍ＝１であり、直流電源Ｅｉ１は１２Ｖであるものとする。また、低電圧ドロップ整流回路ＩＤ１は整流回路ＩＤＰであり、直流電源Ｖｉ１は５Ｖであるものとする。基準電位Ｖｒｅｆは、グラウンドＧＮＤの電位である。この構成において、出力電力が一定である場合、消費電流が少ない１２Ｖ側は、電源電圧が高いために、ダイオードＤ１の電圧ドロップが電源電圧に対して無視でき、ダイオードＤ１での電力ロスも無視できる。そのため、直流電源Ｅｉ１に対しては、電圧ドロップは大きいが低コストの通常のダイオードＤ１が使用される。これに対し、消費電流が大きい５Ｖ側は、電源電圧が低いために、ダイオードの電圧ドロップが電源電圧に対して無視できない割合を占め、ダイオードでの電力ロスを無視できない。そのため、直流電源Ｖｉ１に対しては、通常のダイオードと比較してコストは大きいが電圧ドロップは小さい理想ダイオード回路である整流回路ＩＤＰが使用される。これにより、直流電源合成回路１は、電力損失抑制とコスト抑制の両立が可能となる。

以上のように、実施の形態５に係る直流電源合成回路１は、直流電源Ｅｉ１〜Ｅｉｍ，Ｖｉ１〜Ｖｉｎと、低電圧ドロップ整流回路ＩＤ１〜ＩＤｎと、ダイオードＤ１〜Ｄｍとを備える。Ｅｉ１〜Ｅｉｍは、それぞれ、ダイオードＤ１〜Ｄｍのアノード端子に接続されている。直流電源Ｖｉ１〜Ｖｉｎは、それぞれ、低電圧ドロップ整流回路ＩＤ１〜ＩＤｎの入力端子Ｖｉに接続されている。また、ダイオードＤ１〜Ｄｍの各カソード端子と、低電圧ドロップ整流回路ＩＤ１〜ＩＤｎの各出力端子Ｖｏｕｔとが接続されている。このように、電源電圧が高く消費電流が小さい直流電源Ｅｉ１〜Ｅｉｍに対して通常のダイオードＤ１〜Ｄｍが接続され、電源電圧が低く消費電流が大きい直流電源Ｖｉ１〜Ｖｉｎに対して理想ダイオード回路である低電圧ドロップ整流回路ＩＤ１〜ＩＤｎが接続されることにより、電力損失抑制とコスト抑制の両立が可能となる。

なお、実施の形態５では、直流電源合成回路１が、整流回路ＩＤＰ又は整流回路ＩＤＮの少なくとも一方に加えて、少なくとも１つのダイオードＤ１を用いる構成であったが、整流回路ＩＤＰ又は整流回路ＩＤＮの少なくとも一方のみを用いる構成であってもよい。

実施の形態６．
図１７は、実施の形態６に係る全波整流回路２の構成例を示す回路図である。実施の形態６において図１〜図１５と同一又は相当する部分は、同一の符号を付し説明を省略する。

全波整流回路２は、変圧器Ｔｒが出力する交流電圧を全波整流するブリッジ型の全波整流回路である。変圧器Ｔｒは、１次巻線と、２次巻線と、２次巻線に設けられたセンタタップとを備える。全波整流回路２は、センタタップを基準電位とし、正電位側の整流回路ＩＤＰ１，ＩＤＰ２と、負電位側の整流回路ＩＤＮ１，ＩＤＮ２とを用いて全波整流を行う。整流回路ＩＤＰ１，ＩＤＰ２は、それぞれ、実施の形態１に係る整流回路ＩＤＰ又は実施の形態３に係る整流回路ＩＤＰである。整流回路ＩＤＮ１，ＩＤＮ２は、それぞれ、実施の形態２に係る整流回路ＩＤＮ又は実施の形態４に係る整流回路ＩＤＮである。整流回路ＩＤＰ１，ＩＤＰ２，ＩＤＮ１，ＩＤＮ２は、順方向電圧が小さい理想ダイオード回路である。全波整流回路２の出力側には、交流リップル平滑用のキャパシタＣ１，Ｃ２を介して、負荷Ｚａ，Ｚｂ，Ｚｃが接続されている。

図１７に示されるように、２次巻線の一方の出力側に、整流回路ＩＤＰ１の入力端子Ｖｉと、整流回路ＩＤＮ２の出力端子Ｖｏｕｔとが接続されている。２次巻線の他方の出力側に、整流回路ＩＤＰ２の入力端子Ｖｉと、整流回路ＩＤＮ１の出力端子Ｖｏｕｔとが接続されている。整流回路ＩＤＰ１の出力端子Ｖｏｕｔと、整流回路ＩＤＰ２の出力端子Ｖｏｕｔと、キャパシタＣ１の一方端子との接続点は、正電源の出力端子となる。＋Ｖ１は、センタタップの基準電位に対する上記正電源の出力電位である。整流回路ＩＤＮ１の入力端子Ｖｉと、整流回路ＩＤＮ２の入力端子Ｖｉと、キャパシタＣ２の一方端子との接続点は、負電源の出力端子となる。−Ｖ１は、センタタップの基準電位に対する上記負電源の出力電位である。整流回路ＩＤＰ１のグラウンドＧＮＤと、整流回路ＩＤＰ２のグラウンドＧＮＤと、整流回路ＩＤＮ１の電源Ｖｃｃと、整流回路ＩＤＮ２の電源Ｖｃｃと、キャパシタＣ１の他方端子と、キャパシタＣ２の他方端子とは、センタタップに接続されている。

以上のように、実施の形態６に係る全波整流回路２は、４個の整流回路ＩＤＰ１，ＩＤＰ２，ＩＤＮ１，ＩＤＮ２とから構成されるブリッジ型の全波整流回路であり、センタタップを有する変圧器Ｔｒが出力する交流電圧を全波整流する。この全波整流回路２は、順方向電圧が小さい理想ダイオード回路である整流回路ＩＤＰ１，ＩＤＰ２，ＩＤＮ１，ＩＤＮ２で構成されているので、通常のダイオード素子を用いたブリッジ型の全波整流回路と比較して電力損失を抑制することができる。

実施の形態７．
図１８は、実施の形態７に係る全波整流回路３の構成例を示す回路図である。実施の形態７において図１〜図１５と同一又は相当する部分は、同一の符号を付し説明を省略する。

全波整流回路３は、３相交流発電回路４が出力する３相交流電圧を全波整流するブリッジ型の全波整流回路である。３相交流発電回路４は、３相の正弦波交流電源Ｅｕ，Ｅｖ，Ｅｗと、正弦波交流電源Ｅｕ，Ｅｖ，Ｅｗが接続された中性点Ｖｎとを備える。正弦波交流電源Ｅｖは、正弦波交流電源Ｅｕより２π／３遅れた位相角を持つ。正弦波交流電源Ｅｗは、正弦波交流電源Ｅｖより２π／３遅れた位相角を持つ。全波整流回路３は、中性点Ｖｎを基準電位とし、各相に対して、正電位側の整流回路ＩＤＰ３，ＩＤＰ４，ＩＤＰ５と、負電位側の整流回路ＩＤＮ３，ＩＤＮ４，ＩＤＮ５とを用いて全波整流を行う。整流回路ＩＤＰ３，ＩＤＰ４，ＩＤＰ５は、それぞれ、実施の形態１に係る整流回路ＩＤＰ又は実施の形態３に係る整流回路ＩＤＰである。整流回路ＩＤＮ３，ＩＤＮ４，ＩＤＮ５は、それぞれ、実施の形態２に係る整流回路ＩＤＮ又は実施の形態４に係る整流回路ＩＤＮである。整流回路ＩＤＰ３，ＩＤＰ４，ＩＤＰ５，ＩＤＮ３，ＩＤＮ４，ＩＤＮ５は、順方向電圧が小さい理想ダイオード回路である。全波整流回路３の出力側には、交流リップル平滑用のキャパシタＣ３を介して、負荷Ｚｄが接続されている。

図１８に示されるように、３相交流発電回路４の正弦波交流電源Ｅｕの出力側に、整流回路ＩＤＰ３の入力端子Ｖｉと、整流回路ＩＤＮ３の出力端子Ｖｏｕｔとが接続されている。正弦波交流電源Ｅｗの出力側に、整流回路ＩＤＰ４の入力端子Ｖｉと、整流回路ＩＤＮ４の出力端子Ｖｏｕｔとが接続されている。正弦波交流電源Ｅｖの出力側に、整流回路ＩＤＰ５の入力端子Ｖｉと、整流回路ＩＤＮ５の出力端子Ｖｏｕｔとが接続されている。整流回路ＩＤＰ３，ＩＤＰ４，ＩＤＰ５の各グラウンドＧＮＤと、整流回路ＩＤＮ３，ＩＤＮ４，ＩＤＮ５の各電源Ｖｃｃとは、中性点Ｖｎに接続されている。正電位側の整流回路ＩＤＰ３，ＩＤＰ４，ＩＤＰ５の各出力端子Ｖｏｕｔと、キャパシタＣ３の一方端子との接続点は、正電源の出力端子となる。負電位側の整流回路ＩＤＮ３，ＩＤＮ４，ＩＤＮ５の各入力端子Ｖｉと、キャパシタＣ３の他方端子との接続点は、負電源の出力端子となる。Ｖ２は、負荷Ｚｄにかかる出力電位である。

以上のように、実施の形態７に係る全波整流回路３は、６個の整流回路ＩＤＰ３，ＩＤＰ４，ＩＤＰ５，ＩＤＮ３，ＩＤＮ４，ＩＤＮ５とから構成されるブリッジ型の全波整流回路であり、中性点Ｖｎを有する３相交流発電回路４が出力する３相交流電圧を全波整流する。この全波整流回路３は、順方向電圧が小さい理想ダイオード回路である整流回路ＩＤＰ３，ＩＤＰ４，ＩＤＰ５，ＩＤＮ３，ＩＤＮ４，ＩＤＮ５で構成されているので、通常のダイオード素子を用いたブリッジ型の全波整流回路と比較して電力損失を抑制することができる。

なお、実施の形態７では、全波整流回路３が、３相の交流電圧を全波整流するように構成されていたが、ｎ相（ｎ≧４）の交流電圧を全波整流するように構成されてもよい。

本発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、各実施の形態の任意の構成要素の変形、又は各実施の形態の任意の構成要素の省略が可能である。

この発明に係る整流回路は、入出力間の電位差が極めて小さく、高い応答性を有しているので、低損失で高速応答を要する電源合成回路及び整流回路に適している。

１ 直流電源合成回路、２，３ 全波整流回路、４ ３相交流発電回路、Ｃ１，Ｃ２，Ｃ３，Ｃ１１，Ｃ１２ キャパシタ、Ｄ１〜Ｄｍ，Ｄ１１，Ｄ１２ ダイオード、ＤＺ ツェナーダイオード、Ｅｉ１〜Ｅｉｍ，Ｖｉ１〜Ｖｉｎ 直流電源、Ｅｕ，Ｅｖ，Ｅｗ 正弦波交流電源、ＧＮＤ グラウンド、ＩＤ１〜ＩＤｎ，ＩＤＰ，ＩＤＮ，ＩＤＰ１，ＩＤＰ２，ＩＤＰ３，ＩＤＰ４，ＩＤＰ５，ＩＤＮ１，ＩＤＮ２，ＩＤＮ３，ＩＤＮ４，ＩＤＮ５ 整流回路、Ｑ１，Ｑ２，Ｑ３，Ｑ１４ ＰＮＰトランジスタ、Ｑ４，Ｑ１１，Ｑ１２，Ｑ１３ ＮＰＮトランジスタ、Ｑ３ｐ，Ｑ１４ｐ，ＱＭｐ ＰチャンネルＭＯＳＦＥＴ、Ｑ４ｎ，Ｑ１３ｎ，ＱＭｎ ＮチャンネルＭＯＳＦＥＴ、Ｒ１，Ｒ２，Ｒ３，Ｒ４ 抵抗器、ＳＷ スイッチ部、Ｔｒ 変圧器、Ｖｉ 入力端子、Ｖｃｃ 電源、Ｖｎ 中性点、Ｖｏｕｔ 出力端子、Ｖｒｅｆ 基準電位、Ｚａ，Ｚｂ，Ｚｃ，Ｚｄ 負荷。

Claims (18)

1. ＰチャンネルＭＯＳＦＥＴ素子と、第１ＰＮＰバイポーラトランジスタ素子と、第２ＰＮＰバイポーラトランジスタ素子と、互いに逆極性を持つ第３トランジスタ素子及び第４トランジスタ素子と、第１抵抗器と、第２抵抗器と、第３抵抗器と、第４抵抗器と、入力端子と、出力端子とを備え、
   前記ＰチャンネルＭＯＳＦＥＴ素子のドレイン端子と前記第１抵抗器の一方端子との接続点が前記入力端子に接続され、
   前記第１ＰＮＰバイポーラトランジスタ素子は等価ダイオード素子を構成し、前記等価ダイオード素子のアノード端子と前記第１抵抗器の他方端子とが接続され、前記等価ダイオード素子のカソード端子と前記第２ＰＮＰバイポーラトランジスタ素子のベース端子と前記第２抵抗器の一方端子とが接続され、
   前記第２抵抗器の他方端子と前記第３抵抗器の一方端子と前記第３トランジスタ素子の第１端子との接続点がグラウンドに接続され、
   前記第３抵抗器の他方端子と前記第２ＰＮＰバイポーラトランジスタ素子のコレクタ端子と前記第３トランジスタ素子の第３端子と前記第４トランジスタ素子の第３端子と前記第４抵抗器の一方端子とが接続され、
   前記第３トランジスタ素子の第２端子と前記第４トランジスタ素子の第２端子と前記第４抵抗器の他方端子と前記ＰチャンネルＭＯＳＦＥＴ素子のゲート端子とが接続され、
   前記第２ＰＮＰバイポーラトランジスタ素子のエミッタ端子と前記ＰチャンネルＭＯＳＦＥＴ素子のソース端子と前記第４トランジスタ素子の第１端子との接続点が前記出力端子に接続されていることを特徴とする整流回路。
2. 前記第１ＰＮＰバイポーラトランジスタ素子のエミッタ端子は前記等価ダイオード素子の前記アノード端子であり、前記第１ＰＮＰバイポーラトランジスタ素子のベース端子とコレクタ端子との接続点は前記等価ダイオード素子の前記カソード端子であることを特徴とする請求項１記載の整流回路。
3. 前記第１ＰＮＰバイポーラトランジスタ素子のコレクタ端子は前記等価ダイオード素子の前記アノード端子であり、前記第１ＰＮＰバイポーラトランジスタ素子のベース端子は前記等価ダイオード素子の前記カソード端子であり、前記第１ＰＮＰバイポーラトランジスタ素子のエミッタ端子は開放されていることを特徴とする請求項１記載の整流回路。
4. カソード端子が前記出力端子に接続され、アノード端子が前記第４トランジスタ素子の前記第３端子に接続されているツェナーダイオード素子を備えることを特徴とする請求項１記載の整流回路。
5. 前記第３トランジスタ素子はＰＮＰバイポーラトランジスタ素子であり、前記第３トランジスタ素子の前記第１端子、前記第２端子、及び前記第３端子はそれぞれ前記ＰＮＰバイポーラトランジスタ素子のコレクタ端子、エミッタ端子、及びベース端子であり、
   前記第４トランジスタ素子はＮＰＮバイポーラトランジスタ素子であり、前記第４トランジスタ素子の前記第１端子、前記第２端子、及び前記第３端子はそれぞれ前記ＮＰＮバイポーラトランジスタ素子のコレクタ端子、エミッタ端子、及びベース端子であることを特徴とする請求項１記載の整流回路。
6. 前記第３トランジスタ素子はＰチャンネルＭＯＳＦＥＴ素子であり、前記第３トランジスタ素子の前記第１端子、前記第２端子、及び前記第３端子はそれぞれ前記ＰチャンネルＭＯＳＦＥＴ素子のドレイン端子、ソース端子、及びゲート端子であり、
   前記第４トランジスタ素子はＮチャンネルＭＯＳＦＥＴ素子であり、前記第４トランジスタ素子の前記第１端子、前記第２端子、及び前記第３端子はそれぞれ前記ＮチャンネルＭＯＳＦＥＴ素子のドレイン端子、ソース端子、及びゲート端子であることを特徴とする請求項１記載の整流回路。
7. ＮチャンネルＭＯＳＦＥＴ素子と、第１ＮＰＮバイポーラトランジスタ素子と、第２ＮＰＮバイポーラトランジスタ素子と、互いに逆極性を持つ第３トランジスタ素子及び第４トランジスタ素子と、第１抵抗器と、第２抵抗器と、第３抵抗器と、第４抵抗器と、入力端子と、出力端子とを備え、
   前記ＮチャンネルＭＯＳＦＥＴ素子のソース端子と前記第２ＮＰＮバイポーラトランジスタ素子のエミッタ端子との接続点が前記入力端子に接続され、
   前記第１ＮＰＮバイポーラトランジスタ素子は等価ダイオード素子を構成し、前記等価ダイオード素子のアノード端子と前記第２ＮＰＮバイポーラトランジスタ素子のベース端子と前記第２抵抗器の一方端子とが接続され、
   前記第２抵抗器の他方端子と前記第３抵抗器の一方端子と前記第３トランジスタ素子の第１端子との接続点が、前記入力端子の入力電圧よりも高電位な電源に接続され、
   前記第３抵抗器の他方端子と前記第２ＮＰＮバイポーラトランジスタ素子のコレクタ端子と前記第３トランジスタ素子の第３端子と前記第４トランジスタ素子の第３端子と前記第４抵抗器の一方端子とが接続され、
   前記第３トランジスタ素子の第２端子と前記第４トランジスタ素子の第２端子と前記第４抵抗器の他方端子と前記ＮチャンネルＭＯＳＦＥＴ素子のゲート端子とが接続され、
   前記等価ダイオード素子のカソード端子と前記第１抵抗器の一方端子とが接続され、
   前記ＮチャンネルＭＯＳＦＥＴ素子のドレイン端子と前記第１抵抗器の他方端子との接続点が前記出力端子に接続されていることを特徴とする整流回路。
8. 前記第１ＮＰＮバイポーラトランジスタ素子のエミッタ端子は前記等価ダイオード素子のカソード端子であり、前記第１ＮＰＮバイポーラトランジスタ素子のベース端子とコレクタ端子との接続点は前記等価ダイオード素子の前記アノード端子であることを特徴とする請求項７記載の整流回路。
9. 前記第１ＮＰＮバイポーラトランジスタ素子のコレクタ端子は前記等価ダイオード素子の前記カソード端子であり、前記第１ＮＰＮバイポーラトランジスタ素子のベース端子は前記等価ダイオード素子の前記アノード端子であり、前記第１ＮＰＮバイポーラトランジスタ素子のエミッタ端子は開放されていることを特徴とする請求項７記載の整流回路。
10. アノード端子が前記入力端子に接続され、カソード端子が第４トランジスタ素子の前記第３端子に接続されているツェナーダイオード素子を備えることを特徴とする請求項７記載の整流回路。
11. 前記入力端子の入力電圧よりも高電位な前記電源は、スイッチング動作を行うスイッチ部と、第１キャパシタと、第２キャパシタと、第１ダイオード素子と、第２ダイオード素子とで構成された昇圧回路であり、
    前記スイッチ部の入力側と前記第１ダイオード素子のアノード端子と前記第２キャパシタの一方端子とが前記出力端子に接続され、
    前記スイッチ部の出力側と前記第１キャパシタの一方端子とが接続され、
    前記第１キャパシタの他方端子と前記第１ダイオード素子のカソード端子と前記第２ダイオード素子の前記アノード端子とが接続され、
    前記第２ダイオード素子のカソード端子と前記第２キャパシタの他方端子との接続点が、前記第２抵抗器の前記他方端子と前記第３抵抗器の前記一方端子と前記第３トランジスタ素子の前記第１端子との前記接続点に接続されていることを特徴とする請求項７記載の整流回路。
12. 前記第３トランジスタ素子はＮＰＮバイポーラトランジスタ素子であり、前記第３トランジスタ素子の前記第１端子、前記第２端子、及び前記第３端子はそれぞれ前記ＮＰＮバイポーラトランジスタ素子のコレクタ端子、エミッタ端子、及びベース端子であり、
    前記第４トランジスタ素子はＰＮＰバイポーラトランジスタ素子であり、前記第４トランジスタ素子の前記第１端子、前記第２端子、及び前記第３端子はそれぞれ前記ＰＮＰバイポーラトランジスタ素子のコレクタ端子、エミッタ端子、及びベース端子であることを特徴とする請求項７記載の整流回路。
13. 前記第３トランジスタ素子はＮチャンネルＭＯＳＦＥＴ素子であり、第３トランジスタ素子の前記第１端子、前記第２端子、及び前記第３端子はそれぞれ前記ＮチャンネルＭＯＳＦＥＴ素子のドレイン端子、ソース端子、及びゲート端子であり、
    前記第４トランジスタ素子はＰチャンネルＭＯＳＦＥＴ素子であり、前記第４トランジスタ素子の前記第１端子、前記第２端子、及び前記第３端子はそれぞれ前記ＰチャンネルＭＯＳＦＥＴ素子のドレイン端子、ソース端子、及びゲート端子であることを特徴とする請求項７記載の整流回路。
14. 複数の直流電源と、
    請求項１記載の整流回路と、
    ダイオード素子とを備え、
    前記複数の直流電源のそれぞれが、前記整流回路の入力端子又は前記ダイオード素子のアノード端子のいずれか一方に接続され、
    すべての前記整流回路の出力端子とすべての前記ダイオード素子のカソード端子とが接続されていることを特徴とする直流電源合成回路。
15. 複数の直流電源と、
    請求項７記載の整流回路と、
    ダイオード素子とを備え、
    前記複数の直流電源のそれぞれが、前記整流回路の入力端子又は前記ダイオード素子のアノード端子のいずれか一方に接続され、
    前記複数の直流電源に接続された前記整流回路の各出力端子と前記ダイオード素子の各カソード端子とが接続されていることを特徴とする直流電源合成回路。
16. 複数の直流電源と、
    請求項１記載の整流回路である第１整流回路と、
    請求項７記載の整流回路である第２整流回路と、
    ダイオード素子とを備え、
    前記複数の直流電源のそれぞれが、前記第１整流回路の入力端子、前記第２整流回路の入力端子、又は前記ダイオード素子のアノード端子のうちのいずれか１つに接続され、
    すべての前記第１整流回路の出力端子とすべての前記第２整流回路の出力端子とすべての前記ダイオード素子のカソード端子とが接続されていることを特徴とする直流電源合成回路。
17. １次巻線、２次巻線、及び前記２次巻線に設けられたセンタタップを有する変圧器が出力する交流電圧を全波整流するブリッジ型の全波整流回路であって、
    ２個の請求項１記載の整流回路と、２個の請求項７記載の整流回路とを備えることを特徴とする全波整流回路。
18. ｎ相（ｎは３以上の整数）の正弦波交流電源が接続された中性点を持つｎ相交流発電回路が出力するｎ相交流電圧を全波整流するブリッジ型の全波整流回路であって、
    ｎ個の請求項１記載の整流回路と、ｎ個の請求項７記載の整流回路とを備えることを特徴とする全波整流回路。

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