JPH0755025B2 - 直流電源合成回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、複数の直流電源電圧を入力してその単一の合
成直流電圧を出力する直流電源合成回路に関するもので
ある。

（従来の技術） 通信システム等における直流電源装置では、信頼性の高
い直流電源を得るために、２台の直流電源装置を並列運
転する現用および予備による２重化や、バッテリー電源
系統を加えた無停電化等の対策をとっている。この場
合、複数の直流電源から、接点で切換えることなく、一
系統の直流出力を得、しかも電圧が低下した直流電源が
あっても直流出力に影響を与えないような直流電源の合
成回路が使用される。

従来、こような分野の技術としては、電子通信学会技術
研究報告、81［232］（1982−１−25）電子通信学会、
「通信用整流電源の動向」P.7−11に記載されるものが
あった。以下、その構成を図を用いて説明する。

第２図は、従来の直流電源合成回路の一構成例を示す回
路図である。この回路は、ダイオードオア（OR）回路で
構成され、正極性の直流電源電圧V1が印加される入力端
子１−1,1−２、正極性の直流電源電圧V2が印加される
入力端子２−1,2−２、及び合成電圧V3が出力される出
力端子３−1,3−２を具えている。一方の端子１−1,2−
1,3−１は正極性側の端子であり、他方の端子１−2,2−
2,3−２は負極性側の端子であって設置されている。一
方の入出力端子１−1,3−１間には順方向にダイオード
４が、他方の入出力端子２−1,3−１間には順方向にダ
イオード５がそれぞれ接続されている。

次に、動作について説明する。

先ず、入力端子１−1,1−２または２−1,2−２に直流電
源電圧V1またはV2を与えると、出力端子３−1,3−２に
はダイオード４または５の順方向電圧降下の分だけ低い
電圧V3が現われる。

入力端子１−1,1−２および２−1,2−２に同時に直流電
源電圧V1,V2が印加された場合、V1＝V2のときはダイオ
ード4,5を通って出力端子３−1,3−２へ電流が流れ、ダ
イオード4,5の順方向電圧降下の分だけ低い電圧V3が出
力される。この際、V1≠V2のときは、高い方の直流電源
電圧V1またはV2がダイオード４または５によりその順方
向電圧降下分だけ低くなって出力端子３−1,3−２から
出力され、高い方の直流電源側から低い方の直流電源側
への電流の流れがダイオード５または４によって阻止さ
れる。それによって、直流電源電圧V1またはV2のいずれ
か一方が低下しても、他方の高い直流電源電圧V2または
V1がダイオード５または４を介して出力される。

（発明が解決しようとする問題点） しかしながら、上記構成の直流電源合成回路では、安定
化した直流電源電圧V1,V2を入力端子１−1,1−2,2−1,2
−２に入力しても、出力端子３−1,3−２から得られる
合成出力電圧V3は、ダイオード4,5の順方向電圧降下分
の電圧（例えば、PN接合のシリコンダイオードを用いた
場合は、約0.7V）だけ低くなる。しかもその電圧降下分
は、ダイオード4,5の温度特性に基づき温度により変動
する。温度変化による電圧変動を防ぐためには、出力端
子３−1,3−２側に安定化回路を挿入すればよいが、冗
長性を損い、信頼性が低下するという問題点があった。

本発明は、前記従来技術が持っていた問題点として、入
出力間の電圧降下や、その電圧降下の温度による変動の
点と、冗長性を損い、信頼性が低下する点について解決
した直流電源合成回路を提供するものである。

（問題点を解決するための手段） 本発明は、前記問題点を解決するために、個々の直流電
源に接続される複数の入力端子と、この各入力端子にそ
れぞれ接続され前記入力端子に供給される直流電源電流
を順方向にのみ流す複数の逆電流阻止回路と、この複数
の逆電流阻止回路に接続され単一の合成直流電圧を出力
する出力端子とを備えた直流電源合成回路において、前
記複数の逆電流阻止回路の少なくとも１つを、ドレイン
電極とソース電極が前記入出力端子間に逆極性で接続さ
れるパワーMOS・FET（MOS型電界効果トランジスタ）
と、前記ドレイン電極・ソース電極間の電位差を検出し
その電位差に基づき前記パワーMOS・FETのゲート電極に
印加するゲート電圧を変化させるゲート電圧制御回路と
で構成したものである。

（作 用） 本発明によれば、以上のように直流電源合成回路を構成
したので、パワーMOS・FETは、その構成上、内部に形成
されるPN接合ダイオードとドレイン電極・ソース電極間
のチャンネル抵抗とにより、出力端子側へ出力電流を流
すように働く。また、ゲート電圧制御回路は、パワーMO
S・FETのドレイン電極・ソース電極間の電位差に応じて
該パワーMOS・FETのチャンネル抵抗を変化するように働
く。このパワーMOS・FETとゲート電圧制御回路による電
流制御処理によって電圧降下が少なく、かつ温度変化に
よる電圧変動の少ない、信頼性の高い直流電源の合成が
行えるのである。したがって、前記問題点を除去でき
る。

（実施例） 第１図は本発明の実施例を示す直流電源合成回路の回路
図である。

この直流電源合成回路は、正極性の直流電源電圧V11が
印加される入力端子11−1,11−２、正極性の直流電源電
圧V12が印加される入力端子12−1,12−２、及び合成電
圧V13が出力される出力端子３−1,13−２を具えてい
る。一方の端子11−1,12−1,13−１は正極性側の端子で
あり、他方の端子11−2,12−2,13−２は負極性側の端子
であって接地されている。

一方の入出力端子11−1,13−１間と他方の入出力端子12
−1,13−１間とには、それぞれ逆電流阻止回路である３
端子回路網24,25が接続されている。

一方の３端子回路網24は、入力端子11−１に接続された
第１の端子25、出力端子13−１に接続された第２の端子
26、及び接地された第３の端子27を有し、これらの端子
25〜27に、Ｐチャンネル型パワーMOS・FET28とそれのゲ
ート電圧を制御するゲート電圧制御回路とが接続されて
いる。

MOS・FET28は、その構造上、内部にPN接合ダイオード
（以下、内部逆方向ダイオードという）28aと、ドレイ
ン・ソース間のチャンネルとを有している。MOS・FET28
は、そのドレイン電極が第１の端子25に、そのソース電
極が第２の端子26にそれぞれ接続されている。このよう
な接続は、通常の用法とは逆極性の接続である。

また、MOS・FET28のゲート電圧制御回路は、抵抗29,30,
31、PNP形のバイポーラトランジスタ32、及びダイオー
ド33を具えている。トランジスタ32は、エミッタ電極が
第２の端子26に、そのコレクタ電極が抵抗29を介して第
３の端子27に、そのベース電極が抵抗30を介して第１の
端子25に、それぞれ接続されている。さらに、トランジ
スタ32は、そのコレクタ電極が抵抗31を介してMOS・FET
28のゲート電極に接続され、そのベース・エミッタ間に
はその電極間の逆電圧を制限する極性でダイオード33が
接続されている。

他方の３端子回路網35は、前記一方の３端子回路網24と
同一の回路構成である。すなわち、３端子回路網35は、
入力端子12−１に接続された第１の端子36、出力端子13
−１に接続された第２の端子37、及び接地された第３の
端子38を有し、これらの端子36〜38に、Ｐチャンネル型
パワーMOS・FET39とそれのゲート電圧制御回路とが接続
されている。

MOS・FET39は、その内部に内部逆方向ダイオード39aを
有し、そのドレイン電極が第１の端子36に、そのソース
電極が第２の端子37にそれぞれ接続されている。

また、ゲート電圧制御回路は、抵抗40,41,42、PNP形バ
イポーラトランジスタ43、及びダイオード44を具えてい
る。トランジスタ43は、そのエミッタ電極が第２の端子
37に、そのコレクタ電極が抵抗40を介して第３の端子38
に、そのベース電極が抵抗41を介して第１の端子36に、
それぞれ接続されている。さらに、トランジスタ43は、
そのコレクタ電極が抵抗42を介してMOS・FET39のゲート
電極に接続され、そのベース・エミッタ間にはその電極
間の逆電圧を制限する極性でダイオード44が接続されて
いる。

ここで、抵抗31,42は、MOS・FET28,39の高い周波数にお
ける利得を低下させて寄生振動等の不要発振のおそれを
除去する目的で挿入されており、またダイオード33,44
もベース・エミッタ間の逆電圧が耐圧を超えるおそれを
除去する目的で挿入されたもので、いずれも必須の素子
ではない。

次に、以上のように構成される直流電源合成回路の動作
を説明する。

先ず、入力端子11−1,11−２に直流電源電圧V11が供給
された場合、電流がMOS・FET28の内部逆方向ダイオード
28aを通って出力端子13−1,13−２側へ流れるため、該
出力端子13−1,13−２の出力電圧V13が上昇する。この
際、トランジスタ32において、内部逆方向ダイオード28
aによる電圧降下によりその電圧降下分の電位だけ、ベ
ース電位がエミッタ電位よりも高くなっているため、ベ
ース電流が流れず、該トランジスタ32が遮断状態となっ
て抵抗29に電流が流れない。そのため、MOS・FET28のゲ
ート電極は接地電位となり、ソース電極間の出力電圧V1
3分だけ低くなる。ここで、例えば出力電圧V13がV5以上
の合成回路にあっては、この出力電圧V13はMOS・FET28
のゲート閾値電圧よりも十分大きいため、該MOS・FET28
のチャンネル抵抗が低い値になり、このチャンネルを電
流が流れる。その結果、出力電流の大きさや、使用する
MOS・FET28の特性を適宜選定することにより、該MOS・F
ETによる電圧降下分の低減が可能となる。MOS・FET28の
ソース・ドレイン間の電位差が零になった場合でも、ト
ランジスタ32のベース電流が流れないため、MOS・FET28
のゲート電圧は変化せず、前記チャンネル抵抗の低い状
態が保たれる。

一方、各入力端子11−1,11−2,12−1,12−２に直接電源
電圧V11,V12が印加された状態において、V11≠V12とな
った場合について説明する。例えば、V12＜V11で、かつ
V13−V12≦0.4V〜0.7Vとなった場合、トランジスタ43の
エミッタ電極からベース電極の方向へ、抵抗41で制限さ
れるベース電流が流れ始め、トランジスタ43が導通して
そのコレクタ・エミッタ間電圧が低下する。すると、MO
S・FET39のゲート・ソース間電圧は小さくなって該MOS
・FET39のチャンネルが遮断状態となり、内部逆方向ダ
イオード39aのみと等価になる。そのため、内部逆方向
ダイオード39aは、高い直流電源電圧V11側から低い直流
電源電圧V12側への逆流阻止のダイオードとして作用す
る。

なお、パワーMOS・FET28,39は、その内部に内部逆方向
ダイオード28a,39aが形成されることや、該MOS・FET28,
39を逆極性に使用しても、ゲート電圧の制限によってチ
ャンネル抵抗が変化することは、例えば次のような文献
に記載されている。ヘックス・エフ・イー・ティ デー
タブック（HEXFET DATABOOK）、（1985）、インターナ
ショナル レクティファイアー（International Rectif
ier、（米）、『ザヘックス・エフ・イー・テーズ イ
ンテグラル ホディ ダイオード−イッツ キャラクタ
リスティクス アンド リミティションズ（The HEXFE
T'S Integral Body Diode−Its Characteristics and L
imitations）』P.65−76。参考として、Ｐチャネル型パ
ワーMOS・FETの一例（耐圧60V、TO−220ABパッケージ
品）の逆方向静特性を第３図に示す。第３図におけるVg
sは、ソースに対するゲートの電圧を示す。この図から
明らかなように、直流電源電圧15Vで、出力電流が1A以
下の場合、入出力間電圧差は0.2V以下となる。さらにオ
抵抗の小さいMOS・FETを使用すれば、さらに改善され、
大きい出力電流にも対応できる。

次に、入力端子11−1,11−2,12−1,12−２に印加される
直流電源電圧V11,V12が等しいか、両者の差が例えば0.7
V以下の場合は、MOS・FET28および39のチャンネルが共
に導通する。そのため、第１図の回路はチャンネル抵抗
による合成回路として動作し、両直流電源電圧V11,V12
から出力端子13−1,13−２へ電流が供給される。

而して本実施例では、直流電源電圧V11,V12の合成にお
いて、従来のダイオード4,5の代りに、パワーMOS・FET2
8,39を有する３端子回路網24,35を使用し、入出力の電
位差に応じてMOS・FET28,39のチャネル抵抗を自動的に
制御するように構成したので、次のような利点がある。

（１）入出力間電位差を、従来のダイオード4,5を用い
た場合よりも十分小さくすることができる。そのため、
例えば第４図に示すように、現用直流電源51より現用装
置52に、予備直流電源53より予備装置54にそれぞれ＋12
Vを供給し、その２電源51,53を本実施例のような合成回
路55を用いて合成し、その合成電圧を共用装置56に供給
するような場合、共用装置56も現用装置52及び予備装置
54と同じ＋12V動作が可能となる。これにより、共用装
置56の部品や設定が現用装置52及び予備装置54と統一で
きる利点がある。

（２）入出力電位差を小さくできるため、合成回路にお
ける損失、発熱が小さくなるばかりか、合成回路の温度
変化に対して出力電圧V13の変動が非常に小さくなる利
点がある。これによって、従来のように合成回路出力側
に安定化回路を挿入する必要がなくなり、直流電源の並
列運転による冗長動作と、低発熱による高い信頼性が期
待できる。

（３）本実施例の合成回路では、従来のような単なるダ
イオードORに比較して部品点数が増加するが、しかし次
のような利点がある。

従来のダイオード4,5に代る部分は、独立した３端子回
路網24,35であるが、接地すべき第３の端子27,38の内部
には、高抵抗29,40が接続されているため、いかなる態
様の素子故障が生じても、入力端子11−1,11−２または
出力端子13−1,13−２と、共通端子である接続側とが短
絡し、出力が遮断されるような故障が生じるおそれがな
い。すなわち並列運転による冗長性を損う要素はない。
ここで、パワーMOS・FET28,39の内部逆方向ダイオード2
8a,39aをダイオードORによる合成の場合のダイオード4,
5と見なすと、パワーMOS・FET28,39のゲート電極および
入力端子11−1,11−2,12−1,12−２から、バイポーラト
ランジスタ32,43の間には、高抵抗30,31,41,42が直列に
挿入されているため、パワーMOS・FET28,39以外の素子
故障により、出力が遮断されるおそれが全くなく、高い
信頼性が実現できる。

特に、これらの抵抗30,31,41,42は、パワーMOS・FET28,
39におけるゲート電極のインピーダンスが高いため、比
較的高い抵抗値で回路が実現でき、しかも出力側から入
力側への、または入出力側から接地側への抵抗による漏
れ電流も、実用上問題にならない。

（４）３端子回路網24,35は、MOS・FET28,39、トランジ
スタ32,43、ダイオード33,44及び抵抗29〜31,40〜42の
みで構成されるので、集積回路化が非常に容易で、損失
が非常に小さいため、小形化が可能である。

（５）３端子回路網28または39は他の入力端子12−1,12
−２または11−1,11−２と完全に独立しているため、２
入力の合成に限定されることなく、３個以上の３端子回
路網を並列に接続することにより、合成数を増加でき
る。

（６）複数の入力端子それぞれ３端子回路網を接続する
必要はなく、例えば第５図に示すように、入力端子61,6
2,63及び出力端子64のうち、入力端子61,62と出力端子6
4の間にはダイオード65,66を接続し、入力端子63と出力
端子74の間には本実施例の３端子回路網67を接続し、ダ
イオード65,66及び３端子回路網67を混用することも可
能である。

（７）３端子回路網24,35の回路構成は、図示のものに
限定されず、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、複数の逆
電流阻止回路の少なくとも１つを、パワーMOS・FETのゲ
ート電圧制御回路とで構成したので、入出力間の電圧降
下とその温度による変動が減少し、さらに信頼性が向上
するという効果が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す直流電源合成回路の回路
図、第２図は従来の直流電源合成回路の回路図、第３図
は第１図の動作説明図、第４図は第１図の応用例を示す
図、第５図は第１図の変形例を示す図である。 11−1,11−2,12−1,12−2,61,62,63……入力端子、13−
1,13−2,64……出力端子、24,35,67……３端子回路網
（逆電流阻止回路）、28,39……パワーMOS・FET、29,3
0,40,41……抵抗、32,43……トランジスタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】個々の直流電源に接続される複数の入力端
   子と、この各入力端子にそれぞれ接続され前記入力端子
   に供給される直流電源電流を順方向にのみ流す複数の逆
   電流阻止回路と、この複数の逆電流阻止回路に接続され
   単一の合成直流電圧を出力する出力端子とを備えた直流
   電源合成回路において、 前記複数の逆電流阻止回路の少なくとも一つを、 ドレイン電極、ソース電極及びゲート電極を有し、該ド
   レイン電極及びソース電極が前記入出力端子間に逆極性
   で接続されるパワーMOS・FETと、 前記ドレイン電極・ソース電極間の電位差を検出する抵
   抗、及びこの抵抗によって検出された電位差に基づき前
   記ゲート電極に印加するゲート電圧を変化させるトラン
   ジスタを有するゲート電圧制御回路とで、 構成したことを特徴とする直流電源合成回路。