JPWO2020175626A1 - 電子素子搭載用パッケージ及び電子装置 - Google Patents

電子素子搭載用パッケージ及び電子装置 Download PDF

Info

Publication number
JPWO2020175626A1
JPWO2020175626A1 JP2021502370A JP2021502370A JPWO2020175626A1 JP WO2020175626 A1 JPWO2020175626 A1 JP WO2020175626A1 JP 2021502370 A JP2021502370 A JP 2021502370A JP 2021502370 A JP2021502370 A JP 2021502370A JP WO2020175626 A1 JPWO2020175626 A1 JP WO2020175626A1
Authority
JP
Japan
Prior art keywords
insulating member
signal line
hole
dielectric constant
electronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021502370A
Other languages
English (en)
Other versions
JP7170832B2 (ja
Inventor
光 北原
友治 恩田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Publication of JPWO2020175626A1 publication Critical patent/JPWO2020175626A1/ja
Application granted granted Critical
Publication of JP7170832B2 publication Critical patent/JP7170832B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R12/00—Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
    • H01R12/50—Fixed connections
    • H01R12/51—Fixed connections for rigid printed circuits or like structures
    • H01R12/55—Fixed connections for rigid printed circuits or like structures characterised by the terminals
    • H01R12/58—Fixed connections for rigid printed circuits or like structures characterised by the terminals terminals for insertion into holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0233—Mounting configuration of laser chips
    • H01S5/02345—Wire-bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R12/00—Structural associations of a plurality of mutually-insulated electrical connecting elements, specially adapted for printed circuits, e.g. printed circuit boards [PCB], flat or ribbon cables, or like generally planar structures, e.g. terminal strips, terminal blocks; Coupling devices specially adapted for printed circuits, flat or ribbon cables, or like generally planar structures; Terminals specially adapted for contact with, or insertion into, printed circuits, flat or ribbon cables, or like generally planar structures
    • H01R12/50—Fixed connections
    • H01R12/51—Fixed connections for rigid printed circuits or like structures
    • H01R12/55—Fixed connections for rigid printed circuits or like structures characterised by the terminals
    • H01R12/57—Fixed connections for rigid printed circuits or like structures characterised by the terminals surface mounting terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R13/00—Details of coupling devices of the kinds covered by groups H01R12/70 or H01R24/00 - H01R33/00
    • H01R13/66—Structural association with built-in electrical component
    • H01R13/6608—Structural association with built-in electrical component with built-in single component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H01L2223/6622—Coaxial feed-throughs in active or passive substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/02208—Mountings; Housings characterised by the shape of the housings
    • H01S5/02212—Can-type, e.g. TO-CAN housings with emission along or parallel to symmetry axis
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/06—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium
    • H01S5/062—Arrangements for controlling the laser output parameters, e.g. by operating on the active medium by varying the potential of the electrodes
    • H01S5/06226—Modulation at ultra-high frequencies
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/025—Impedance arrangements, e.g. impedance matching, reduction of parasitic impedance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/049—PCB for one component, e.g. for mounting onto mother PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3405—Edge mounted components, e.g. terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)
  • Semiconductor Lasers (AREA)
  • Waveguides (AREA)

Abstract

電子素子搭載用パッケージは、第１面と、前記第１面上に配線パターンと、を有する配線基板と、第２面と、前記第２面で開口する貫通孔と、を有する基体と、前記貫通孔を貫通しているとともに、前記貫通孔の前記開口から露出した第１端を有している信号線と、前記貫通孔の内面と前記信号線との間を占めているとともに、前記貫通孔の前記開口側に位置する端面を含む端部と前記端部よりも前記貫通孔の前記開口より離れて位置する主要部とを有する絶縁部材と、前記配線パターンと、前記信号線の前記第１端とを接合する導電性接合材と、を備え、前記絶縁部材の前記端部の誘電率が、前記絶縁部材の前記主要部の誘電率より大きい。

Description

本開示は、電子素子搭載用パッケージ及び電子装置に関する。
従来、電子素子と接合される配線パターンと、当該配線パターンに接合される信号線とを有する電子素子搭載用のパッケージがある。このようなパッケージとして、金属の基体に貫通孔を設け、当該貫通孔の内部を占めている絶縁部材を貫通するように信号線を配置して同軸線路構造としたものがある。そして、このパッケージおいて、貫通孔の開口から露出している信号線と、マイクロストリップ線路構造等の配線パターンとを、導電性接合材により接合させている（例えば、特開２０００−３５３８４６号公報）。
本開示の一態様は、
第１面と、前記第１面上に配線パターンと、を有する配線基板と、
第２面と、前記第２面で開口する貫通孔と、を有する基体と、
前記貫通孔を貫通しているとともに、前記貫通孔の前記開口から露出した第１端を有している信号線と、
前記貫通孔の内面と前記信号線との間を占めているとともに、前記貫通孔の前記開口側に位置する端面を含む端部と前記端部よりも前記貫通孔の前記開口より離れて位置する主要部とを有する絶縁部材と、
前記配線パターンと、前記信号線の前記第１端とを接合する導電性接合材と、
を備え、
前記絶縁部材の前記端部の誘電率が、前記絶縁部材の前記主要部の誘電率より大きい、
電子素子搭載用パッケージである。
また、本開示の他の一の態様は、
上記の電子素子搭載用パッケージと、
前記配線パターンと接合する電子素子と、
を備える、電子装置である。
一実施形態に係る電子装置の全体斜視図である。 図１の導電性接合材による接合位置付近を拡大して示した図である。 図１の信号線を通る位置（Ａ−Ａ）での電子素子搭載用パッケージの断面を示す図である。 比較例における特性インピーダンスの不整合に係る問題を説明する図である。 実施例における特性インピーダンス整合を説明する図である。 電子素子搭載用パッケージにおける反射損失を信号の周波数に対して計算したシミュレーションの結果を示す図である。 電子素子搭載用パッケージにおける挿入損失を信号の周波数に対して計算したシミュレーションの結果を示す図である。 一実施形態に係る電子素子搭載用パッケージの製造方法を説明する図である。 一実施形態に係る電子素子搭載用パッケージの製造方法を説明する図である。 一実施形態に係る電子素子搭載用パッケージの製造方法を説明する図である。 一実施形態に係る電子素子搭載用パッケージの製造方法を説明する図である。 一実施形態に係る電子素子搭載用パッケージの変形例１を示す断面図である。 一実施形態に係る電子素子搭載用パッケージの変形例２を示す断面図である。
以下、実施の形態を図面に基づいて説明する。
（電子装置及び電子素子搭載用パッケージの構成）
まず、図１〜図３を参照して一実施形態に係る電子装置１及び電子素子搭載用パッケージ１００の構成について説明する。
図１は、本実施形態の電子装置１の全体斜視図である。
図２は、電子装置１に含まれる電子素子搭載用パッケージ１００のうち、導電性接合材１６による接合位置付近を拡大して示した図である。
図３は、信号線１２を通る位置（Ａ−Ａ）での電子素子搭載用パッケージ１００の断面を示す図である。
電子装置１は、電子素子搭載用パッケージ１００と、電子素子２００とを備える。
電子素子搭載用パッケージ１００は、基体１１と、信号線１２と、配線基板１４と、絶縁部材１５と、導電性接合材１６などを備える。
基体１１は、導電性の金属であり、接地面として機能する。これに加えて、基体１１には、熱伝導性（放熱性）の高いものが用いられてよい。基体１１は、基部１１１と、突起部１１２とを有する。基部１１１は、ここでは、例えば、直径が３〜１０ｍｍ、厚さが０．５〜２ｍｍの円板状形状を有するが、これには限られない。基部１１１は、貫通孔１１１ａを有する。貫通孔１１１ａ内は、絶縁部材１５により占められている。絶縁部材１５の材質及び貫通孔１１１ａの大きさは、所望の特性インピーダンスに応じて定められればよい。基部１１１と突起部１１２は一体的であってよい。
なお、本実施形態においては、貫通孔１１１ａは、第２面１１ａに垂直方向に延びる軸線を有した円柱形状である。すなわち、第２面１１ａにおける貫通孔１１１ａの開口１１１ｂは、円形である。
突起部１１２は、一方の面が平面状であり、配線基板１４が当該一方の面上に位置している。配線基板１４は、第１面１４ａを有する。この第１面１４ａは、突起部１１２との接続面とは反対側の面である。配線基板１４は、第１面１４ａ上に配線パターン１４１を有し、第１面１４ａとは反対側の面（突起部１１２側の面）に接地層１４２を有する。ここでは、配線基板１４は、例えば、高周波線路基板として用いられる。配線基板１４は、絶縁基板であり、例えば、樹脂である。配線基板１４の厚さ及び材質（比誘電率）は、所望の特性インピーダンスに応じて適宜決定されればよい。本実施形態においては、配線基板１４の側面のうち１面は、基部１１１の第２面１１ａに接合している。当該１面は、第１面１４ａに接する面であり、図３に示すように、以後、接合面１４ｂとする。なお、配線基板１４は、後述する配線パターン１４１と信号線１２との接続を妨げない範囲で基部１１１から離れていてもよい。
信号線１２は、棒状の導体である。信号線１２は、基部１１１の貫通孔１１１ａ内の絶縁部材１５を貫通しており、第２面１１ａにおける貫通孔１１１ａの開口１１１ｂから露出している。換言すれば、図３に示すように、信号線１２は、開口１１１ｂにおける絶縁部材１５の端面１５ａから露出している。すなわち、信号線１２は、貫通孔１１１ａを貫通しており、絶縁部材１５が、貫通孔１１１ａの内面と信号線１２との間を占めている。信号線１２の直径は、例えば、０．１〜１．０ｍｍ程度である。信号線１２のうち少なくとも１本は、基体１１の接地端子であり、基部１１１に直接接合している。その他の信号線１２は、基部１１１の第２面１１ａとは反対の面１１ｂの側で突出しており、外部配線などと電気的に接続されて、リード電極として用いられる。図１及び図２では、第２面１１ａの側において、２本の信号線１２が導電性接合材１６を介して配線パターン１４１と接合している状態が示されている。
信号線１２の先端（第１端１２ａ）は、基部１１１の第２面１１ａにおいて、貫通孔１１１ａの円形の開口１１１ｂにおけるほぼ中央で、絶縁部材１５の端面１５ａから露出している。また、図３に示すように、信号線１２の先端（第１端１２ａ）は、絶縁部材１５の端面１５ａから突出しない状態で露出している。換言すれば、信号線１２の先端（第１端１２ａ）は、絶縁部材１５の端面１５ａと同一面内にある。信号線１２は、絶縁部材１５の内部では、当該絶縁部材１５により外側の基部１１１と隔てられている。このような構成の基部１１１（貫通孔１１１ａ）、絶縁部材１５及び信号線１２により、同軸線路Ｌ１が形成されている。基部１１１内では、この同軸線路Ｌ１により信号が伝送される。
本実施形態では、絶縁部材１５として所定の誘電率を有するガラスが用いられている。より詳しくは、絶縁部材１５のうち開口１１１ｂ側の端部１５１（図３参照）の誘電率が、当該端部１５１を除いた部分である主要部１５２の誘電率よりも大きくなっている。すなわち、絶縁部材１５のうち端部１５１は、第１の誘電率を有するガラスであり、端部１５１に隣接する主要部１５２は、第２の誘電率を有するガラスであり、第１の誘電率が第２の誘電率より大きくなっている。したがって、絶縁部材１５のうち端部１５１の比誘電率が、主要部１５２の比誘電率よりも大きくなっている。
また、信号線１２に沿う方向についての端部１５１の長さは、信号線１２により伝送される信号の波長の４分の１より小さくなっていてもよい。本実施形態の信号線１２には、周波数が約６０ＧＨｚの信号が伝送され得る。よって、同軸線路Ｌ１の絶縁部材１５として例えば比誘電率が６．８のガラスが用いられる場合には、伝送される信号の波長は約１．９ｍｍとなるため、端部１５１の長さは０．４８ｍｍ以下としてもよい。
配線基板１４上に形成された配線パターン１４１は、電子素子２００と電気的に接続されて、当該電子素子２００に電力及び信号を供給する。配線パターン１４１は、端部（ここでは２箇所）が導電性接合材１６を介して信号線１２と接合している。配線パターン１４１の形状、長さ及び位置は、接続される電子素子２００のサイズ及び端子位置に応じて適宜定められる。また、接地層１４２は、配線基板１４の突起部１１２側の面の全面に形成されていてもよく、突起部１１２と接合して接地電位とされる。配線パターン１４１及び接地層１４２は、抵抗の小さい導体金属膜、ここでは、金（Ａｕ）薄膜であってよい。
図２に示すように、配線パターン１４１のうち信号線１２と接続される配線部分は、配線基板１４上を第２面１１ａに対してほぼ垂直に、絶縁部材１５の端面１５ａの直近まで伸びている。配線パターン１４１は、配線基板１４により接地層１４２と隔てられている。このような構成の配線パターン１４１及び接地層１４２により、配線基板１４ではマイクロストリップ線路Ｌ２が形成されており、このマイクロストリップ線路Ｌ２により信号が伝送される。
導電性接合材１６は、信号線１２及び第２面１１ａと、配線パターン１４１及び第１面１４ａとの間にわたって位置している。これにより、導電性接合材１６は、第２面１１ａで露出している信号線１２と、第１面１４ａの配線パターン１４１とを電気的に接合する。導電性接合材１６としては、銀シンタリングペースト又は銅シンタリングペーストを用いることができる。シンタリングペーストは、銀又は銅といった導体金属と樹脂などの保護分子とが混在しており、加熱されて樹脂が反応を生じることで導体金属が結合して固着する。また、このときに樹脂成分が絶縁面とも接合する。したがって、導電性接合材１６は、信号線１２及び配線パターン１４１だけではなく、絶縁部材１５及び配線基板１４の絶縁面とも接合する。
図１において破線で示されている電子素子２００は、第１面１４ａ上に位置しており、直接及び／又はワイヤボンディングなどにより配線パターン１４１と電気的に接続されて（接合して）いる。電子素子２００は、半導体素子であってよい。電子素子２００は、例えば、レーザーダイオードである。あるいは、電子素子２００としては、フォトダイオード、ＬＥＤ（Light Emitting Diode）又はペルチェ素子、各種センサ素子など種々のものが用いられてよい。電子素子２００の動作に伴って生じた熱は、基体１１を介して排出される。
突起部１１２、配線基板１４（配線パターン１４１、接地層１４２）及び電子素子２００は、図示略のカバー部材（蓋体）によって覆われて外部と隔離されてもよい。電子素子２００が外部に光を出射したりする場合には、カバー部材が当該出射光の波長を透過させる材質の窓部を有していてもよい。
（同軸線路Ｌ１とマイクロストリップ線路Ｌ２との特性インピーダンス整合）
次に、本実施形態の構成による、同軸線路Ｌ１とマイクロストリップ線路Ｌ２との特性インピーダンス整合に係る効果について、比較例と対比しつつ説明する。
まず、図４を参照して、比較例における特性インピーダンスの不整合に係る問題を説明する。図４の比較例は、絶縁部材１５の全体が均一な誘電率を有している点で図３に示した本実施形態の構成とは異なる。また、図４では、同軸線路Ｌ１及びマイクロストリップ線路Ｌ２の各位置における特性インピーダンスが、下部のグラフに示されている。
同軸線路Ｌ１とマイクロストリップ線路Ｌ２は、特性インピーダンスが所定の基準値（ここでは、２５Ω）となるように特性インピーダンス整合が図られるが、同軸線路Ｌ１とマイクロストリップ線路Ｌ２との境界位置の近傍では、局所的にインピーダンスが変化、特に上昇しやすい。その要因の一つは、同軸線路Ｌ１のうち、マイクロストリップ線路Ｌ２との境界からの近傍領域（図４において破線の楕円で模式的に示されている領域。以下では、「境界領域Ｒ」と記す）において、信号線１２と基部１１１との間の電界Ｅが弱くなるためである。すなわち、境界領域Ｒの電界Ｅが弱くなることで、境界領域Ｒにおける容量Ｃが低下し、その結果、特性インピーダンスの増大につながる。
より詳しくは、同軸線路Ｌ１の単位長さ当たりの容量Ｃは、同軸線路Ｌ１における絶縁部材１５の比誘電率をε、電極面積をＳ、電極間電位差をＶとして、式（１）で表される。
Ｃ＝εＳＥ／Ｖ …（１）
マイクロストリップ線路Ｌ２との境界領域Ｒでは、式（１）における電界Ｅが小さくなることで、容量Ｃが小さくなる。
一方で、同軸線路Ｌ１の特性インピーダンスＺ0は、単位長さ当たりのインダクタンスをＬとして、式（２）で表される。
Ｚ0＝（Ｌ／Ｃ）1/2 …（２）
マイクロストリップ線路Ｌ２との境界領域Ｒでは、上記のように式（１）の容量Ｃが小さくなることで、式（２）の特性インピーダンスＺ0が増大する。この結果、図４の下部のグラフにおいて矢印Ａで示されているように、同軸線路Ｌ１のうちマイクロストリップ線路Ｌ２との境界近傍において、局所的に特性インピーダンスが基準値から増大する。これにより、同軸線路Ｌ１とマイクロストリップ線路Ｌ２との間で特性インピーダンスの不整合が生じる。
これに対し、本実施形態の構成では、図５の実施例に示すように、絶縁部材１５のうち、マイクロストリップ線路Ｌ２との境界近傍にある端部１５１の誘電率が、当該端部１５１を除いた主要部１５２の誘電率より大きくなっている。そのため、上記比較例における特性インピーダンスの不整合が低減される。この効果について、図５を参照して説明する。
同軸線路Ｌ１のうち絶縁部材１５の端部１５１の形成領域では、主要部１５２の形成領域と比較して、式（１）における比誘電率εが大きくなることで容量Ｃが増大する。よって、端部１５１の形成領域では、式（２）における容量Ｃが増大する結果、特性インピーダンスＺ0が小さくなる。これにより、図５の下部のグラフに示されているように、同軸線路Ｌ１のうちマイクロストリップ線路Ｌ２との境界近傍では、電界Ｅが小さくなることによる特性インピーダンスの増大（矢印Ａ）と、絶縁部材１５の端部１５１の誘電率を大きくしたことによる特性インピーダンスの減少（矢印Ｂ）とが相殺されて、特性インピーダンスの変化が低減される。この結果、同軸線路Ｌ１とマイクロストリップ線路Ｌ２との間での特性インピーダンスの不整合が低減される。これにより、特に高周波数の信号の電力損失を効果的に低減でき、良好な伝送特性を得ることができる。
また、上述した通り、信号線１２に沿う方向についての端部１５１の長さは、信号線１２により伝送される信号の波長の４分の１より小さくなっている。よって、同軸線路Ｌ１とマイクロストリップ線路Ｌ２との境界位置から、伝送信号の波長に対して十分に小さい範囲内で、端部１５１の誘電率を大きくすることにより特性インピーダンスを低下させることができる。その結果、より効果的に特性インピーダンスを整合させることができる。
図６Ａ及び図６Ｂは、図５の実施例の電子素子搭載用パッケージ１００、及び図４の比較例の電子素子搭載用パッケージにおける損失を、信号の周波数に対して計算したシミュレーションの結果を示す図である。図６Ａ及び図６Ｂでは、実施例のシミュレーション結果を実線で、比較例のシミュレーション結果を破線で、それぞれ示している。
図６Ａに示すように、鎖線の楕円で示した５０ＧＨｚ以上の高周波帯域において、実施例の反射損失（０に近いほど入射に対して反射が大きくなる）は、比較例の反射損失より低い結果となった。また、図６Ｂに示すように、高周波帯域において、実施例の挿入損失（損失は値の絶対値が大きいほど大きい）は、比較例の挿入損失より低い結果となった。
（電子素子搭載用パッケージ１００の製造方法）
図７Ａ〜図７Ｄは、電子素子搭載用パッケージ１００の製造方法、特に端部１５１の誘電率を主要部１５２の誘電率より大きくした絶縁部材１５を形成する方法を説明する図である。
電子素子搭載用パッケージ１００の製造方法では、まず、貫通孔１１１ａが形成された基部１１１を治具２に設置し、治具２に設けられた穴を通して貫通孔１１１ａ内に信号線１２を配置する。この状態で、図７Ａに示すように、基部１１１及び信号線１２の間に、円筒形状に成形されたプリフォームガラス１５２ｐを設置する。ここでは、基部１１１及び信号線１２の間の空間の体積よりも小さい体積を有するプリフォームガラス１５２ｐを用いる。
次に、図７Ｂに示すように、治具２に設置した各部材を、プリフォームガラス１５２ｐの溶融温度Ｔ１５２ｐ以上の温度に加熱して、プリフォームガラス１５２ｐを溶融させる。その後、溶融したプリフォームガラス１５２ｐを溶融温度Ｔ１５２ｐ未満に冷却することで、貫通孔１１１ａの内部のうち、上端近傍の一部を除いた領域に、絶縁部材１５の主要部１５２が形成される。
次に、図７Ｃに示すように、主要部１５２に重ねて、基部１１１及び信号線１２の間に、円筒形状に成形されたプリフォームガラス１５１ｐを設置する。プリフォームガラス１５１ｐとしては、プリフォームガラス１５２ｐよりも溶融温度が低く、かつ誘電率が大きいものを用いる。すなわち、プリフォームガラス１５１ｐの溶融温度Ｔ１５１ｐは、プリフォームガラス１５２ｐの溶融温度Ｔ１５２ｐよりも低い。また、基部１１１、信号線１２及び主要部１５２によって囲まれた筒状の空間の体積と同一の体積を有するプリフォームガラス１５１ｐを用いる。
次に、図７Ｄに示すように、治具２に設置した各部材を、プリフォームガラス１５１ｐの溶融温度Ｔ１５１ｐ以上、かつプリフォームガラス１５２ｐの溶融温度Ｔ１５２ｐ未満の温度に加熱して、プリフォームガラス１５１ｐを溶融させる。その後、溶融したプリフォームガラス１５１ｐを溶融温度Ｔ１５１ｐ未満に冷却することで、貫通孔１１１ａの内部のうち上端近傍に、絶縁部材１５の端部１５１が形成される。この後、基部１１１を治具２から取り外し、図１に示した他の構成要素を取り付けることで、電子素子搭載用パッケージ１００が完成する。
なお、図７Ａ〜図７Ｄに示した順序とは逆に、まずプリフォームガラス１５１ｐを溶融させて端部１５１を形成し、その後にプリフォームガラス１５２ｐを溶融させて主要部１５２を形成してもよい。この場合には、プリフォームガラス１５１ｐとして、プリフォームガラス１５２ｐより溶融温度が高いものを用いればよい。また、この場合には、信号線１２を治具２の表面に突き当てた状態で、治具２の当該表面上に端部１５１を形成することで、信号線１２の先端の位置を、容易に端部１５１の端面１５ａの位置に合わせることができる。
（変形例１）
図８は、上記実施形態の電子素子搭載用パッケージ１００の変形例１を示す断面図である。変形例１の電子素子搭載用パッケージ１００では、絶縁部材１５の端部１５１は、当該端部１５１内で開口１１１ｂ側の端面１５ａに近い部分ほど誘電率が大きくなっている。すなわち、端部１５１は、主要部１５２に隣接する第１部分１５１１と、第１部分１５１１の開口１１１ｂ側に隣接する第２部分１５１２とからなる。そして、第１部分１５１１の誘電率は主要部１５２の誘電率より大きく、第２部分１５１２の誘電率は第１部分１５１１の誘電率より大きくなっている。
通常、同軸線路Ｌ１のマイクロストリップ線路Ｌ２との境界近傍では、境界に近付くにつれて電界の大きさが急減し、これに伴って特性インピーダンスが急増する。本変形例１の構成によれば、このように特性インピーダンスが急増する態様に合わせて誘電率を段階的に増大させることができる。このため、電界が小さくなることによる特性インピーダンスの増大と、絶縁部材１５の端部１５１の誘電率を大きくすることによる特性インピーダンスの減少とを、より好適に相殺することができる。その結果、特性インピーダンスの整合を好適にすることができる。
なお、端部１５１内の誘電率が３段階以上に変化する構成としてもよい。また、誘電率が段階的に変化する構成に代えて、端部１５１内で開口１１１ｂに向かって誘電率が滑らかに漸増する構成としてもよい。また、第１部分１５１１の誘電率及び第２部分１５１２の誘電率がともに漸増する場合、第１部分１５１１の誘電率の増加率と、第２部分１５１２の誘電率の増加率とは、同じであってもよいし、異なっていてもよい。第２部分１５１２の誘電率の増加率が第１部分１５１１の誘電率の増加率よりも大きい場合、境界近傍において特性インピーダンスが急増する態様に合わせて、特性インピーダンスの不整合を低減する効果が高まる。
（変形例２）
図９は、上記実施形態の電子素子搭載用パッケージ１００の変形例２を示す断面図である。変形例２の電子素子搭載用パッケージ１００は、信号線１２の先端（第１端１２ａ）が、絶縁部材１５の端面１５ａからマイクロストリップ線路Ｌ２側に突出している点で上記実施形態と異なる。信号線１２のうち、端面１５ａから絶縁部材１５の外部に突出している突出部分１２１は、導電性接合材１６により覆われている。これにより、信号線１２の突出部分１２１と、配線パターン１４１との間の空間、すなわち信号線１２の突出部分１２１及び配線パターン１４１により容量Ｃが形成され得る空間が、信号線１２及び配線パターン１４１と同電位に保たれる。このため、信号線１２の突出部分１２１と配線パターン１４１との間の容量Ｃを極めて小さくすることができ、当該容量Ｃに起因する特性インピーダンスの変化を、実質的に無視できる大きさにすることができる。このため、変形例２のように信号線１２を突出させた構成によっても、上記実施形態と同様のインピーダンス整合を行うことができる。
変形例２の電子素子搭載用パッケージ１００における損失を信号の周波数に対して計算したシミュレーションの結果は、図６Ａ及び図６Ｂにおいて実線で示した実施例の結果と同一となった。
（変形例３）
上記実施形態では、絶縁部材１５の端部１５１及び主要部１５２の材質をいずれもガラスとしたが、この構成に限られず、絶縁部材１５としては、ガラス以外の絶縁性を有する部材を用いてもよい。ただし、主要部１５２については、貫通孔１１１ａ内で一旦溶融させてから固化させて形成することが可能な部材（典型的には、ガラス）を用いることで、同軸線路Ｌ１における信号線１２と基部１１１との間の気密性を確保することができる。端部１５１については、開口１１１ｂ側の限られた範囲に配置される部材であるため、必ずしも気密性が確保できる材質のものを用いなくてもよい。よって、端部１５１としては、例えば、絶縁性を有する樹脂やセラミック材などを用いてもよい。
以上のように、本実施形態の電子素子搭載用パッケージ１００は、第１面１４ａと、第１面１４ａ上に配線パターン１４１と、を有する配線基板１４と、第２面１１ａと、第２面１１ａで開口する貫通孔１１１ａと、を有する基体１１と、を備える。また、電子素子搭載用パッケージ１００は、貫通孔１１１ａを貫通しているとともに、貫通孔１１１ａの開口１１１ｂから露出した第１端１２ａを有している信号線１２と、貫通孔１１１ａの内面と信号線１２との間を占めているとともに、貫通孔１１１ａの開口１１１ｂ側に位置する端面１５ａを含む端部１５１と端部１５１よりも貫通孔１１１ａの開口１１１ｂより離れて位置する主要部１５２とを有する絶縁部材１５と、を備える。また、電子素子搭載用パッケージ１００は、配線パターン１４１と、信号線１２の第１端１２ａとを接合する導電性接合材１６を備える。また、絶縁部材１５の端部１５１の誘電率が、絶縁部材１５の主要部１５２の誘電率より大きい。
このように、同軸線路Ｌ１の絶縁部材１５のうち、配線パターン１４１を含むマイクロストリップ線路Ｌ２との境界近傍にある端部１５１の誘電率を大きくすることで、当該境界近傍における容量を増大させ、特性インピーダンスを小さくすることができる。よって、前記境界近傍において、電界が小さくなることによる特性インピーダンスの増大と、絶縁部材１５の端部１５１の誘電率を大きくしたことによる特性インピーダンスの減少とを相殺させて、特性インピーダンスの変化を低減することができる。この結果、同軸線路Ｌ１とマイクロストリップ線路Ｌ２との間での特性インピーダンスの不整合が低減される。これにより、特に高周波数の信号の電力損失を効果的に低減でき、良好な信号の伝送特性を得ることができる。
また、上述の変形例１における絶縁部材１５の端部１５１は、主要部１５２に隣接する第１部分１５１１と、第１部分１５１１に隣接するとともに端面１５ａを含む第２部分１５１２とを有しており、第２部分１５１２の誘電率は第１部分１５１１の誘電率より大きくなっていてもよい。また、上述の変形例１における絶縁部材１５の端部１５１の誘電率は、端面１５ａに近いほど大きくなっていてもよい。これによれば、同軸線路Ｌ１のマイクロストリップ線路Ｌ２との境界近傍において特性インピーダンスが急増する態様に合わせて、誘電率を段階的に増大させることができる。このため、電界が小さくなることによる特性インピーダンスの増大と、絶縁部材１５の端部１５１の誘電率を大きくすることによる特性インピーダンスの減少とを、より好適に相殺することができる。
また、信号線１２の先端（第１端１２ａ）は、絶縁部材１５の端面１５ａから突出していなくてもよい。これにより、信号線１２が同軸線路Ｌ１から突出して配線パターン１４１と並行に位置することによるノイズなどの問題を低減することができる。また、突出した信号線１２と配線パターン１４１との間に容量が形成されて特性インピーダンスが増大し、特性インピーダンスの不整合が生じるのを低減することができる。
また、上述の変形例２では、信号線１２は、第１端１２ａを含むとともに絶縁部材１５の端面１５ａから突出している突出部分１２１を有しており、突出部分１２１は、導電性接合材１６により覆われていてもよい。これによれば、信号線１２の突出部分１２１と、配線パターン１４１との間の空間を、信号線１２及び配線パターン１４１と同電位に保つことができる。このため、信号線１２の突出部分１２１と配線パターン１４１との間の容量を極めて小さくすることができ、当該容量に起因する特性インピーダンスの変化を、実質的に無視できる大きさに低減することができる。
また、絶縁部材１５はガラスであってもよい。このようなガラスは、同軸線路Ｌ１における信号線１２と基部１１１との間の空間で溶融させた後に固化させることで形成されるため、当該空間の気密性をガラスにより確保することができる。よって、上記空間に空気が混入して誘電率が所望の値からずれることによる信号の伝送特性の低下を低減することができる。
また、上述の変形例３に示したように、絶縁部材１５のうち端部１５１を樹脂とし、主要部１５２をガラスとしてもよい。このような構成によっても、同軸線路Ｌ１における信号線１２と基部１１１との間の空間の気密性を、主要部１５２のガラスにより十分に確保することができる。加えて、端部１５１の誘電率を大きくして特性インピーダンスの不整合を低減することができる。
また、信号線１２に沿う方向における絶縁部材１５の端部１５１の長さは、信号線１２により伝送される信号の波長の４分の１より小さくてもよい。これによれば、特性インピーダンスの不整合をより効果的に低減することができる。
また、本実施形態の電子装置１は、上述の電子素子搭載用パッケージ１００と、配線パターン１４１と接合する電子素子２００と、を備える。このような電子装置１では、より適切な特性インピーダンス整合を行うことで、信号の電力損失を低減させることができ、消費電力を無駄にせずに電子素子２００を有効に動作させることができる。
なお、上記実施の形態は例示であり、様々な変更が可能である。
例えば、第１面１４ａと第２面１１ａとの位置関係は、直交していなくてもよく、各面の形状などは電子素子２００などに応じて適宜定められてよい。また、信号線１２と接合する配線パターン１４１の配線部分は、第２面１１ａに直交する向きに伸びていなくてもよい。
また、配線基板１４の第１面１４ａの配線パターン１４１、及び金属の突起部１１２によってマイクロストリップ線路Ｌ２が構成できる場合には、接地層１４２は省略しても良い。
また、上記実施の形態では、導電性接合材１６として銀シンタリングペースト又は銅シンタリングペーストを用いることとして説明したが、導電性接合材１６は配線基板１４に接合する導電性の接合材であればその他のものであってもよい。
また、上記実施の形態の図３では、信号線１２の先端（第１端１２ａ）が絶縁部材１５の端面１５ａと同一面内にある例を挙げて説明したが、これに限られず、信号線１２の先端（第１端１２ａ）は、絶縁部材１５の端面１５ａより内側（図３において端面１５ａより右側）にあっても良い。換言すれば、信号線１２の先端（第１端１２ａ）は、絶縁部材１５の端面１５ａから窪んだ位置にあっても良い。この場合においても、信号線１２の先端（第１端１２ａ）を導電性接合材１６に接触させることで、信号線１２と配線パターン１４１とを接続することができる。
その他、上記実施の形態で示した構成、構造、位置関係及び形状などの具体的な細部は、本開示の趣旨を逸脱しない範囲において適宜変更可能である。
本開示は、電子素子搭載用パッケージ及び電子装置に利用することができる。
１ 電子装置
２ 治具
１１ 基体
１１ａ 第２面
１１１ 基部
１１１ａ 貫通孔
１１１ｂ 開口
１１２ 突起部
１２ 信号線
１２ａ 先端（第１端）
１２１ 突出部分
１４ 配線基板
１４ａ 第１面
１４ｂ 接合面
１４１ 配線パターン
１４２ 接地層
１５ 絶縁部材
１５ａ 端面
１５１ 端部
１５１１ 第１部分
１５１２ 第２部分
１５２ 主要部
１６ 導電性接合材
１００ 電子素子搭載用パッケージ
２００ 電子素子
Ｌ１ 同軸線路
Ｌ２ マイクロストリップ線路

Claims (9)

  1. 第１面と、前記第１面上に配線パターンと、を有する配線基板と、
    第２面と、前記第２面で開口する貫通孔と、を有する基体と、
    前記貫通孔を貫通しているとともに、前記貫通孔の前記開口から露出した第１端を有している信号線と、
    前記貫通孔の内面と前記信号線との間を占めているとともに、前記貫通孔の前記開口側に位置する端面を含む端部と前記端部よりも前記貫通孔の前記開口より離れて位置する主要部とを有する絶縁部材と、
    前記配線パターンと、前記信号線の前記第１端とを接合する導電性接合材と、
    を備え、
    前記絶縁部材の前記端部の誘電率が、前記絶縁部材の前記主要部の誘電率より大きい、
    電子素子搭載用パッケージ。
  2. 前記絶縁部材の前記端部は、前記主要部に隣接する第１部分と、前記第１部分に隣接するとともに前記端面を含む第２部分とを有しており、
    前記第２部分の誘電率は前記第１部分の誘電率より大きい、請求項１に記載の電子素子搭載用パッケージ。
  3. 前記絶縁部材の前記端部の誘電率は、前記端面に近いほど大きくなっている、請求項２に記載の電子素子搭載用パッケージ。
  4. 前記信号線の前記第１端は、前記絶縁部材の前記端面から突出していない、請求項１から３のいずれか一項に記載の電子素子搭載用パッケージ。
  5. 前記信号線は、前記第１端を含むとともに前記絶縁部材の前記端面から突出している突出部分を有しており、
    前記突出部分は、前記導電性接合材により覆われている、
    請求項１から３のいずれか一項に記載の電子素子搭載用パッケージ。
  6. 前記絶縁部材はガラスである、請求項１から５のいずれか一項に記載の電子素子搭載用パッケージ。
  7. 前記絶縁部材の前記端部は樹脂であり、前記絶縁部材の前記主要部はガラスである、請求項１から５のいずれか一項に記載の電子素子搭載用パッケージ。
  8. 前記信号線に沿う方向における前記絶縁部材の前記端部の長さは、前記信号線により伝送される信号の波長の４分の１より小さい、請求項１から７のいずれか一項に記載の電子素子搭載用パッケージ。
  9. 請求項１から８のいずれか一項に記載の電子素子搭載用パッケージと、
    前記配線パターンと接合する電子素子と、
    を備える、電子装置。
JP2021502370A 2019-02-28 2020-02-27 電子素子搭載用パッケージ及び電子装置 Active JP7170832B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019036177 2019-02-28
JP2019036177 2019-02-28
PCT/JP2020/008052 WO2020175626A1 (ja) 2019-02-28 2020-02-27 電子素子搭載用パッケージ及び電子装置

Publications (2)

Publication Number Publication Date
JPWO2020175626A1 true JPWO2020175626A1 (ja) 2021-12-23
JP7170832B2 JP7170832B2 (ja) 2022-11-14

Family

ID=72239679

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021502370A Active JP7170832B2 (ja) 2019-02-28 2020-02-27 電子素子搭載用パッケージ及び電子装置

Country Status (6)

Country Link
US (1) US11652306B2 (ja)
EP (1) EP3933908A4 (ja)
JP (1) JP7170832B2 (ja)
KR (1) KR102530857B1 (ja)
CN (1) CN113474883B (ja)
WO (1) WO2020175626A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3933908A4 (en) * 2019-02-28 2022-11-23 Kyocera Corporation ELECTRONIC ELEMENT MOUNTING BOX AND ELECTRONIC DEVICE
US20230170590A1 (en) 2021-09-01 2023-06-01 Lg Energy Solution, Ltd. Battery Cell, and Battery Module, Battery Pack and Vehicle Including the Same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245507A (ja) * 2009-01-27 2010-10-28 Kyocera Corp 電子部品搭載用パッケージおよびそれを用いた電子装置
JP2010272841A (ja) * 2009-04-24 2010-12-02 Kyocera Corp 電子部品搭載用パッケージおよびそれを用いた電子装置
JP2011134740A (ja) * 2009-12-22 2011-07-07 Kyocera Corp 電子部品搭載用パッケージおよびそれを用いた電子装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0544538B1 (en) * 1991-11-27 1997-03-12 Shinko Electric Industries Co. Ltd. Coaxial line assembly
JPH11186425A (ja) * 1997-12-24 1999-07-09 Sharp Corp 高周波モジュールデバイス
JP2000353846A (ja) 1999-06-11 2000-12-19 Toshiba Electronic Engineering Corp ステム型半導体レーザ装置
JP5171664B2 (ja) * 2009-01-26 2013-03-27 日本特殊陶業株式会社 配線基板及び積層セラミックコンデンサ
JP2011151185A (ja) * 2010-01-21 2011-08-04 Shinko Electric Ind Co Ltd 配線基板及び半導体装置
JP6301738B2 (ja) * 2014-05-29 2018-03-28 京セラ株式会社 電子素子搭載用パッケージおよび電子装置
JP6614811B2 (ja) * 2015-05-29 2019-12-04 新光電気工業株式会社 半導体装置用ステム及び半導体装置
EP3933908A4 (en) * 2019-02-28 2022-11-23 Kyocera Corporation ELECTRONIC ELEMENT MOUNTING BOX AND ELECTRONIC DEVICE
US20230028370A1 (en) * 2021-07-20 2023-01-26 Apple Inc. Radio-Frequency Transmission Line Structures Across Printed Circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010245507A (ja) * 2009-01-27 2010-10-28 Kyocera Corp 電子部品搭載用パッケージおよびそれを用いた電子装置
JP2010272841A (ja) * 2009-04-24 2010-12-02 Kyocera Corp 電子部品搭載用パッケージおよびそれを用いた電子装置
JP2011134740A (ja) * 2009-12-22 2011-07-07 Kyocera Corp 電子部品搭載用パッケージおよびそれを用いた電子装置

Also Published As

Publication number Publication date
JP7170832B2 (ja) 2022-11-14
WO2020175626A1 (ja) 2020-09-03
KR102530857B1 (ko) 2023-05-10
EP3933908A4 (en) 2022-11-23
US11652306B2 (en) 2023-05-16
CN113474883B (zh) 2023-11-03
KR20210116623A (ko) 2021-09-27
EP3933908A1 (en) 2022-01-05
CN113474883A (zh) 2021-10-01
US20220140507A1 (en) 2022-05-05

Similar Documents

Publication Publication Date Title
WO2021020480A1 (ja) 電子素子搭載用パッケージ及び電子装置
JP6614811B2 (ja) 半導体装置用ステム及び半導体装置
US10068818B2 (en) Semiconductor element package, semiconductor device, and mounting structure
JP6599548B2 (ja) 機能素子収納用パッケージならびに半導体装置およびｌｎ変調器
JP7170832B2 (ja) 電子素子搭載用パッケージ及び電子装置
WO2020262636A1 (ja) 電子素子搭載用パッケージ及び電子装置
KR20200123004A (ko) 반도체 장치용 헤더 및 반도체 장치
JP4903738B2 (ja) 電子部品収納用パッケージおよび電子装置
JP2004335584A (ja) 半導体パッケージ
WO2021020530A1 (ja) 電子素子搭載用パッケージ及び電子装置
JP2020188115A (ja) 電子部品搭載用パッケージ及び電子装置
JP7475176B2 (ja) 電子素子搭載用パッケージ及び電子装置
WO2020158928A1 (ja) 電子部品搭載用パッケージ及び電子装置
JP6671567B1 (ja) 光モジュール
JP2020167255A (ja) 電子部品搭載用パッケージ及び電子装置
TWI840545B (zh) 半導體裝置用管座和半導體裝置
JP2013030549A (ja) 発光モジュール及びチップ部品実装用部材
JP2022046829A (ja) 電子部品搭載用パッケージ及び電子装置
WO2020158944A1 (ja) 電子部品搭載用パッケージ、電子装置及び電子部品搭載用パッケージの基体
JP2006128323A (ja) 半導体素子収納用パッケージおよび半導体装置
KR20230002068A (ko) 반도체 패키지용 헤더, 및 반도체 패키지
WO2020175619A1 (ja) 電子部品搭載用パッケージ、電子装置及び発光装置
JP2002319645A (ja) 半導体素子収納用パッケージおよび半導体装置
JP2009076828A (ja) 半導体素子収納用パッケージ及び半導体装置
JP2003347561A (ja) 光半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220802

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220915

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221004

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221101

R150 Certificate of patent or registration of utility model

Ref document number: 7170832

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150