JPWO2020065472A1 - 表示装置の作製方法、表示装置の作製装置 - Google Patents

表示装置の作製方法、表示装置の作製装置 Download PDF

Info

Publication number
JPWO2020065472A1
JPWO2020065472A1 JP2020547475A JP2020547475A JPWO2020065472A1 JP WO2020065472 A1 JPWO2020065472 A1 JP WO2020065472A1 JP 2020547475 A JP2020547475 A JP 2020547475A JP 2020547475 A JP2020547475 A JP 2020547475A JP WO2020065472 A1 JPWO2020065472 A1 JP WO2020065472A1
Authority
JP
Japan
Prior art keywords
layer
transistor
electrode
display device
light
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2020547475A
Other languages
English (en)
Other versions
JPWO2020065472A5 (ja
Inventor
洋介 塚本
大旗 野中
健輔 吉住
紘慈 楠
山崎　舜平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JPWO2020065472A1 publication Critical patent/JPWO2020065472A1/ja
Publication of JPWO2020065472A5 publication Critical patent/JPWO2020065472A5/ja
Priority to JP2023205233A priority Critical patent/JP2024026275A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H01L2221/68322—Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10S156/934—Apparatus having delaminating means adapted for delaminating a specified article
    • Y10S156/941—Means for delaminating semiconductive product
    • Y10S156/943—Means for delaminating semiconductive product with poking delaminating means, e.g. jabbing means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Supply And Installment Of Electrical Components (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

マイクロＬＥＤを表示素子に用いた表示装置の製造コストを削減する。高い歩留まりでマイクロＬＥＤを表示素子に用いた表示装置を製造する。基板（８００）上に、複数のトランジスタをマトリクス状に形成し、また、基板（８００）上にトランジスタと電気的に接続する導電体（２１，２３）を形成する。フィルム（９２７）上に、複数の発光素子（５１）をマトリクス状に形成する。発光素子（５１）はそれぞれ、一方の面に電極（８５，８７）を有し、他方の面がフィルム（９２７）と接する。導電体（２１，２３）と電極（８５，８７）とを対向させ、押出機構（９２９）をフィルム（９２７）側から基板（８００）側に押し出して導電体（２１，２３）と電極（８５，８７）とを接触させ、導電体（２１，２３）と電極（８５，８７）とを電気的に接続させる表示装置の作成方法とする。

Description

本発明の一態様は、表示装置、表示装置の作製方法、表示装置の作製装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は半導体装置を有している場合がある。
近年、表示装置の用途は多様化しており、例えば、携帯情報端末、家庭用のテレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）や、ＰＩＤ（Ｐｕｂｌｉｃ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ）などに表示装置が用いられている。表示装置としては、代表的には有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子や発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の発光素子を備える表示装置、液晶素子を備える表示装置、電気泳動方式などにより表示を行う電子ペーパーなどが挙げられる。また、屋外での使用にも耐えられるよう、表示装置に求められる輝度は年々増加している。
発光素子として小型のＬＥＤ（マイクロＬＥＤともいう）を用い、画素電極の各々に接続するスイッチング素子としてトランジスタを用いるアクティブマトリクス型のマイクロＬＥＤ表示装置が開示されている（特許文献１）。また、画素電極の各々に接続するスイッチング素子として、半導体特性を示す金属酸化物（以下、酸化物半導体ともいう）をチャネル形成領域とするトランジスタを用いるアクティブマトリクス型表示装置が知られている（特許文献２及び特許文献３）。
米国特許公開第２０１７／０１７９０９２号公報 特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
マイクロＬＥＤを表示素子に用いた表示装置は、ＬＥＤを回路基板に実装する工程に長時間を要し、製造コストの削減が課題となっている。また、表示装置の画素数が多いほど、実装するＬＥＤの個数が増え、実装にかかる時間が長くなる。また、表示装置の精細度が高いほど、ＬＥＤの実装の難易度が高くなる。
上記に鑑み、本発明の一態様は、マイクロＬＥＤを表示素子に用いた表示装置の製造コストを削減することを課題の一とする。又は、本発明の一態様は、高い歩留まりで、マイクロＬＥＤを表示素子に用いた表示装置を製造することを課題の一とする。又は、本発明の一態様は、マイクロＬＥＤを表示素子に用いた表示装置を低い製造コストで製造する作製装置を提供することを課題の一とする。又は、本発明の一態様は、高い歩留まりで、マイクロＬＥＤを表示素子に用いた表示装置を製造する作製装置を提供することを課題の一とする。
本発明の一態様は、輝度が高い表示装置を提供することを課題の一とする。又は、本発明の一態様は、コントラストが高い表示装置を提供することを課題の一とする。又は、本発明の一態様は、応答速度が速い表示装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い表示装置を提供することを課題の一とする。又は、本発明の一態様は、製造コストが低い表示装置を提供することを課題の一とする。又は、本発明の一態様は、寿命が長い表示装置を提供することを課題の一とする。又は、本発明の一態様は、新規な表示装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
本発明の一態様は、基板上に、複数のトランジスタをマトリクス状に形成し、基板上に、トランジスタと電気的に接続する導電体を形成し、フィルム上に、複数の発光素子をマトリクス状に形成し、発光素子はそれぞれ、一方の面に電極を有し、他方の面がフィルムと接し、導電体と、電極とを対向させ、押出機構を、フィルム側から基板側に押し出して導電体と電極を接触させ、導電体と電極を電気的に接続させる表示装置の作製方法である。
前述の表示装置の作製方法において、導電体と電極を接触させた後に、押出機構を介して導電体及び電極に超音波を印加し、導電体と電極を圧着させることが好ましい。
前述の表示装置の作製方法において、フィルムは引張弾性率が３ＧＰａ以上１８ＧＰａ以下であることが好ましい。
前述の表示装置の作製方法において、複数の発光素子が形成されたフィルムを、複数用いることが好ましい。
前述の表示装置の作製方法において、複数の発光素子の少なくとも一つは、マイクロＬＥＤであることが好ましい。
前述の表示装置の作製方法において、複数のトランジスタの少なくとも一つは、チャネル形成領域に金属酸化物を有することが好ましい。
また、本発明の一態様は、ステージと、把持機構と、押出機構と、を有し、ステージは、複数のトランジスタがマトリクス状に形成された基板を保持する機能を有し、基板上には、トランジスタと電気的に接続する導電体が形成され、把持機構は、複数の発光素子がマトリクス状に形成されたフィルムを把持する機能を有し、発光素子はそれぞれ、一方の面に電極を有し、他方の面がフィルムと接し、把持機構は、導電体と、電極とを対向させる機能を有し、押出機構は、フィルム側から基板側に押し出して導電体と電極を接触させ、導電体と電極を電気的に接続させる機能を有する表示装置の作製装置である。
本発明の一態様により、マイクロＬＥＤを表示素子に用いた表示装置の製造コストを削減できる。又は、本発明の一態様により、高い歩留まりで、マイクロＬＥＤを表示素子に用いた表示装置を製造できる。又は、本発明の一態様により、マイクロＬＥＤを表示素子に用いた表示装置を低い製造コストで製造する作製装置を提供できる。又は、本発明の一態様により、高い歩留まりで、マイクロＬＥＤを表示素子に用いた表示装置を製造する作製装置を提供できる。
本発明の一態様により、輝度が高い表示装置を提供できる。又は、本発明の一態様により、コントラストが高い表示装置を提供できる。又は、本発明の一態様により、応答速度が速い表示装置を提供できる。又は、本発明の一態様により、消費電力が低い表示装置を提供できる。又は、本発明の一態様により、製造コストが低い表示装置を提供できる。又は、本発明の一態様により、寿命が長い表示装置を提供できる。又は、本発明の一態様により、新規な表示装置を提供できる。又は、本発明の一態様により、表示装置の新規な作製方法を提供できる。又は、本発明の一態様により、表示装置の新規な作製装置を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
図１は、表示装置を示す平面図及び斜視図である。
図２Ａ１、図２Ｂ１は、表示装置の作製方法を示す斜視図である。図２Ａ２、図２Ｂ２は、表示装置の作製方法を示す断面図である。
図３Ａ１、図３Ｂ１は、表示装置の作製方法を示す斜視図である。図３Ａ２、図３Ｂ２は、表示装置の作製方法を示す断面図である。
図４Ａ１、図４Ｂ１は、表示装置の作製方法を示す斜視図である。図４Ａ２、図４Ｂ２は、表示装置の作製方法を示す断面図である。
図５Ａ１、図５Ｂ１は、表示装置の作製方法を示す斜視図である。図５Ａ２、図５Ｂ２は、表示装置の作製方法を示す断面図である。
図６Ａ１、図６Ｂ１は、表示装置の作製方法を示す斜視図である。図６Ａ２、図６Ｂ２は、表示装置の作製方法を示す断面図である。
図７は、装置の斜視図である。
図８は、装置の構成を示す概略図である。
図９Ａ、図９Ｂ、図９Ｃは、表示装置の作製方法を示す断面図である。
図１０Ａ、図１０Ｂ、図１０Ｃ、図１０Ｄは、表示装置の作製方法を示す断面図である。図１１は、装置の斜視図である。
図１２Ａ、図１２Ｂ、図１２Ｃは、表示装置の構成例を示す。
図１３Ａ、図１３Ｂ、図１３Ｃは、表示装置の構成例を示す。
図１４Ａ、図１４Ｂ、図１４Ｃは、発光素子の構成例を示す。
図１５Ａ、図１５Ｂ、図１５Ｃは、発光素子の構成例を示す。
図１６Ａ、図１６Ｂ、図１６Ｃは、表示装置の構成例を示す。
図１７Ａ、図１７Ｂ、図１７Ｃは、表示装置の上面図である。
図１８は、表示装置の断面図である。
図１９は、表示装置の断面図である。
図２０Ａ、図２０Ｂ、図２０Ｃは、表示装置の作製方法を説明する図である。
図２１Ａ、図２１Ｂは、表示装置の作製方法を説明する図である。
図２２は、表示装置の作製方法を説明する図である。
図２３Ａ、図２３Ｂは、表示装置の作製方法を説明する図である。
図２４は、表示装置の断面図である。
図２５Ａ、図２５Ｂは、表示装置の作製方法を説明する図である。
図２６Ａ、図２６Ｂは、表示装置の作製方法を説明する図である。
図２７Ａ１、図２７Ａ２、図２７Ｂ１、図２７Ｂ２、図２７Ｃ１、図２７Ｃ２は、トランジスタを説明する図である。
図２８Ａ１、図２８Ａ２、図２８Ｂ１、図２８Ｂ２、図２８Ｃ１、図２８Ｃ２は、トランジスタを説明する図である。
図２９Ａ１、図２９Ａ２、図２９Ｂ１、図２９Ｂ２、図２９Ｃ１、図２９Ｃ２は、トランジスタを説明する図である。
図３０Ａ１、図３０Ａ２、図３０Ｂ１、図３０Ｂ２、図３０Ｃ１、図３０Ｃ２は、トランジスタを説明する図である。
図３１Ａは、表示装置のブロック図である。図３１Ｂは表示装置の回路図である。
図３２Ａ、図３２Ｂ、図３２Ｃは、表示装置の回路図である。
図３３Ａ、図３３Ｃ、図３３Ｄは、表示装置の回路図である。図３３Ｂは表示装置のタイミングチャートである。
図３４Ａ、図３４Ｂ、図３４Ｃ、図３４Ｄ、図３４Ｅは、情報処理装置を説明する図である。
図３５Ａ、図３５Ｂ、図３５Ｃ、図３５Ｄ、図３５Ｅは、情報処理装置を説明する図である。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の主旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現できる。本明細書等におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
なお、以下では「上」、「下」などの向きを示す表現は、基本的には図面の向きと合わせて用いるものとする。しかしながら、説明を容易にするためなどの目的で、明細書中の「上」または「下」が意味する向きが、図面とは一致しない場合がある。一例としては、積層体等の積層順（または形成順）などを説明する場合に、図面において当該積層体が設けられる側の面（被形成面、支持面、接着面、平坦面など）が当該積層体よりも上側に位置していても、その向きを下、これとは反対の向きを上、などと表現する場合がある。
本明細書等において、表示装置の一態様である表示パネルは表示面に画像等を表示（出力）する機能を有するものである。したがって表示パネルは出力装置の一態様である。
また、本明細書等では、表示パネルの基板に、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）などのコネクターが取り付けられたもの、または基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式等によりＩＣが実装されたものを、表示パネルモジュール、表示モジュール、または単に表示パネルなどと呼ぶ場合がある。
（実施の形態１）
本実施の形態では、本発明の一態様である表示装置の作製方法、表示装置の作製装置について、説明する。
まず、本発明の一態様の表示装置の作製方法で作製できる表示装置の例を、図１に示す。図１の左側の図は表示装置の上面図、右側の図は画素部の一部を拡大した斜視図である。図１に示す表示装置７００は、基板８００上に画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６が設けられる。また画素部７０２には、複数の発光素子１７が設けられる。
基板８００には、発光素子１７を駆動する回路が設けられていることが好ましい。基板８００には、例えば、トランジスタ、容量素子、配線、電極等により、回路が構成されている。複数の発光素子１７は、それぞれ１つ以上のトランジスタが接続されるアクティブマトリクス方式が適用されるとさらに好ましい。画素部７０２において、トランジスタは電極２１及び電極２３と電気的に接続される。また、電極２１及び電極２３は発光素子１７と電気的に接続される。つまり、画素回路は、電極２１及び電極２３を介して発光素子１７と電気的に接続される。なお、図１では、各々の発光素子１７が電極２１及び電極２３の２つの電極と電気的に接続される例を示しているが、本発明の一態様はこれに限られない。発光素子１７が有する電極の数に応じて、画素回路と電気的に接続される電極を形成すればよい。なお、本実施の形態においては、基板８００に設けられる構成要素の一つとして、発光素子１７を例示しているが、発光素子を発光デバイスと言い換えることができる。同様に容量素子を容量デバイスと言い換えても良い。
次に、表示装置の作製方法について、図２乃至図１１を用いて説明する。図２乃至図１１に示す各図は、表示装置７００の作製方法に係る工程の各段階における斜視図、及び断面図である。実施の形態では、発光素子１７としてＬＥＤチップを用いる例を示す。
なお、本発明の一態様である表示装置の作製方法に用いることができるＬＥＤチップの発光色は特に限定されない。例えば、白色の光を発するＬＥＤチップにも適用できる。また、例えば、赤色、緑色、青色等の可視光線の波長領域の光を発するＬＥＤチップにも適用できる。また、例えば、近赤外線、赤外線の波長領域の光を発するＬＥＤチップにも適用できる。
本発明の一態様である表示装置の作製方法に用いることができるＬＥＤチップとして、サイズの大きいものからマクロＬＥＤ（巨大ＬＥＤともいう）、ミニＬＥＤ、マイクロＬＥＤなどがある。ここで、ＬＥＤチップの一辺の寸法が１ｍｍを超えるものをマクロＬＥＤ、１００μｍより大きく１ｍｍ以下のものをミニＬＥＤ、１００μｍ以下のものをマイクロＬＥＤと呼ぶ。画素に適用するＬＥＤチップとして、特にミニＬＥＤまたはマイクロＬＥＤを用いることが好ましい。マイクロＬＥＤを用いることで、極めて高精細な表示装置を実現できる。
表示装置が有するトランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。金属酸化物を用いたトランジスタは、消費電力を低くすることができる。そのため、マイクロＬＥＤと組み合わせることで、極めて消費電力の低減された表示装置を実現することができる。
ＬＥＤチップ基板には、複数のＬＥＤチップが形成される。ＬＥＤチップ基板９００の一例を、図２Ａ１及び図２Ａ２に示す。図２Ａ１は、ＬＥＤチップ基板９００の斜視図、図２Ａ２は、図２Ａ１に示す一点鎖線Ｘ１−Ｘ２における断面図である。ＬＥＤチップは、基板７１Ａ上に、ｎ型半導体層、発光層及びｐ型半導体層等を有する半導体層８１、カソードとして機能する電極８５及びアノードとして機能する電極８７が形成される。ＬＥＤチップ基板９００には複数のＬＥＤチップが形成され、ＬＥＤチップ基板９００をＬＥＤチップ区画５１Ａに沿って分離することにより、複数のＬＥＤチップを作製できる。
ＬＥＤチップ基板９００の基板７１Ａを研削し、目的の厚さまで基板７１Ａを薄くする（図２Ｂ１及び図２Ｂ２）。基板７１Ａの厚さを薄くすることで、各々のＬＥＤチップに分離しやすくなる。または、ＬＥＤチップ基板９００から基板７１Ａを除去してもよい。
研削について詳細を説明する。まず、ＬＥＤチップ基板９００の電極８５及び電極８７側をプレート９０３に貼り合わせる。貼り合わせたＬＥＤチップ基板９００及びプレート９０３をテーブル９０５上に置く。この時、プレート側をテーブルに接触させ、真空チャック等でＬＥＤチップ基板９００及びプレート９０３をテーブル９０５に固定する。続いて、テーブル９０５をテーブル９０５面内で回転させながら、砥石ホイール９０９に設けた砥石９０７を接触させ、基板７１Ａを研削し、基板７１とする。研削の際は、砥石ホイール９０９及び砥石９０７を回転させてもよい。
続いて、研磨剤（スラリーともいう）を用いて研削面を研磨し、基板７１表面を平坦にすることが好ましい（図３Ａ１及び図３Ａ２）。基板７１の表面を平坦にすることで、後の工程の歩留りが低下することを抑制できる。
また、研削及び研磨を行う際には、電極８５及び電極８７側に保護を目的としたフィルム９０１を設けて固定し、その後に研磨を行うことが好ましい（図２Ｂ２参照）。研磨を行った後は、フィルム９０１を除去する。
次に、電極８５及び電極８７側に第１のフィルム９１９を設け、ＬＥＤチップ基板９００及び第１のフィルム９１９を第１の固定具９２１に固定する（図３Ｂ１及び図３Ｂ２）。第１のフィルム９１９として、引っ張ると延伸する性質を有するフィルム（エキスパンドフィルムとも呼ばれる）を用いることが好ましい。第１のフィルム９１９として、塩化ビニル樹脂、シリコン樹脂、ポリオレフィン樹脂等を用いることができる。また、第１のフィルム９１９は表面に接着剤が設けられ、光を照射するとその接着力が弱くなる性質を有することが好ましい。具体的には、第１のフィルム９１９として紫外光を照射するとその接着力が弱くなるフィルムを好適に用いることができる。第１の固定具９２１として、例えば、図３Ｂ１に示すようなリング状の治具を好適に用いることができる。
次に、ＬＥＤチップ基板９００のＬＥＤチップ区画５１Ａに沿って、スクライブライン９１１を形成する（図４Ａ１及び図４Ａ２）。スクライブライン９１１の形成には、マシンスクライブ法を用いることができる。マシンスクライブ法は、スクライブツールを基板７１に押し当てることにより、機械的に基板７１に溝（スクライブライン、罫書きともいう）を形成する。スクライブツールとして、ダイヤモンド刃などを用いることができる。
また、スクライブライン９１１の形成には、レーザスクライブ法を用いてもよい。レーザスクライブ法は、レーザ光を基板７１に照射して局所的に加熱し、その後に急速に冷却することで発生する熱応力により基板７１に変質層を生じさせスクライブライン９１１を形成する方法である。レーザスクライブ法においては、スクライブライン９１１を基板７１表面に形成してもよく、また基板７１表面より内側に形成してもよい。マシンスクライブ法ではスクライブツールが摩耗することによりスクライブツールの交換が必要となるが、レーザスクライブ法ではスクライブツールの交換が不要となる。
または、ブレードダイシング法を用いて、ＬＥＤチップ区画５１Ａに沿って基板７１を切り込んでもよい。ブレードダイシング法は、刃（ブレードともいう）を高速に回転させて対象物に切れ込みを入れることができ、刃にはダイヤモンドを用いることができる。ブレードダイシング法を用いる場合は、基板７１の厚さ方向の途中まで切り込みを入れるハーフカットとしてもよく、基板７１及び半導体層８１を厚さ方向に完全に切り込むフルカットとしてもよい。
次に、ＬＥＤチップ基板９００を各々のＬＥＤチップに分離する。各々のＬＥＤチップに分離するには、例えば、開口部９１４を有する受け台９１３の上にＬＥＤチップ基板９００を載せ、スクライブライン９１１に沿ってブレード９１５を打ち込むことで、ＬＥＤチップ基板９００を各々のＬＥＤチップに分離することができる（図４Ｂ１及び図４Ｂ２）。または、ＬＥＤチップ基板９００をローラーで挟み、ローラーに傾斜角度が異なる面を設けることにより各々のＬＥＤチップに分離してもよい。なお、各々のＬＥＤチップに分離する際には、基板７１側に保護を目的としたシート９２３（スクライブシートともいう）を設け、その後に各々のＬＥＤチップに分離してもよい。各々のＬＥＤチップに分離した後のＬＥＤチップ基板９００を、図５Ａ１及び図５Ａ２に示す。
次に、第１のフィルム９１９を引っ張り、各々のＬＥＤチップ５１を分離し、ＬＥＤチップ５１の間隔を広げる（図５Ｂ１及び図５Ｂ２）。ＬＥＤチップ５１の間隔を広げることで、その後のハンドリングが容易になる。ＬＥＤチップ５１に分離するには、例えば、ＬＥＤチップ５１が設けられている領域よりも大きい面積のプレート９２４を第１のフィルム９１９側からＬＥＤチップ５１側へ押し上げることにより、第１のフィルム９１９が引っ張られ、各々のＬＥＤチップ５１を分離することができる。
次に、第２のフィルム９２７を第２の固定具９２５に固定し、第２のフィルム９２７及び第２の固定具９２５を基板７１側に設ける（図６Ａ１及び図６Ａ２）。
なお、既に各々に分離されたＬＥＤチップ５１を用いる場合は、表示装置の作製を図６Ａ１及び図６Ａ２に示す工程から始めてもよい。分離されたＬＥＤチップ５１の基板７１側に第２のフィルム９２７を設け、第２のフィルム９２７を第２の固定具９２５に固定することで、以降に説明する工程へ進めることができる。この際、図６Ａ１及び図６Ａ２に示すように、各々のＬＥＤチップ５１の間に隔たりを設けると後の実装工程の精度が高まり、高い歩留りで表示装置を作製でき、好ましい。また、ＬＥＤチップ５１を第２のフィルム９２７内にマトリクス状に多数配置することで、後の実装工程の製造コストを削減することができる。
次に、第１のフィルム９１９側から紫外線を照射し、第１のフィルム９１９及び第１の固定具９２１を、ＬＥＤチップ５１から分離する（図６Ｂ１及び図６Ｂ２）。前述のＬＥＤチップを分離する工程において、第１のフィルム９１９が延びることで第１のフィルム９１９がたわむ場合がある。ＬＥＤチップ５１を第１のフィルム９１９から分離し、たわみの少ない第２のフィルム９２７に固定し直すことで、後の実装工程の精度を高め、高い歩留まりで表示装置を作製できる。
第２のフィルム９２７として、弾性を有するフィルムを用いることが好ましい。弾性を有するフィルムは、力を加えることで変形し、力を除くと元の形に戻ろうとする。第２のフィルム９２７として、引張弾性率が高いフィルムを好適に用いることができる。第２のフィルム９２７として、ポリアミド樹脂、ポリイミド樹脂、ポリエチレンナフタレート樹脂等を用いることができる。さらに、第２のフィルム９２７は耐熱性が高いことが好ましい。また、第２のフィルム９２７は表面に接着剤が設けられ、第２のフィルム９２７にＬＥＤチップ基板９００を固定することができる。第２の固定具９２５として、例えば、図６Ｂ１に示すようなリング状の治具を好適に用いることができる。
ここで、ＬＥＤチップ５１の検査を行うことが好ましい。ＬＥＤチップ５１の検査として、外観検査を用いることができる。また、電極８５と電極８７の間に電圧を印加し、ＬＥＤチップ５１からの発光状態を検査してもよい。検査で不良と判定されたＬＥＤチップ５１に関しては、第２のフィルム９２７内における位置情報を取得することが好ましい。不良品の位置情報を取得することで、後の実装工程で不良品を実装の対象から除外できる。
次に、回路を有する基板８００に、ＬＥＤチップ５１を実装する方法について、説明する。
回路を有する基板８００にＬＥＤチップ５１を実装する工程に用いることができる、装置９５０の一例を、図７及び図８に示す。図７は、装置９５０の斜視図、図８は、装置９５０の構成を示す概略図である。装置９５０は、ステージ９５１と、Ｘ軸用の一軸ロボット９５３と、Ｙ軸用の一軸ロボット９５５と、把持機構９５９と、押出機構９２９と、制御装置９６１とを有する。
ステージ９５１は基板８００を固定する機能を有する。基板８００の固定には、例えば、真空吸着機構を用いることができる。ステージ９５１は、一軸ロボット９５３及び一軸ロボット９５５により、基板８００表面に平行な面上をＸＹ方向に移動することができる。
把持機構９５９は、ＬＥＤチップ５１及び第２のフィルム９２７を固定した第２の固定具９２５を把持する。また、把持機構９５９は、ＬＥＤチップ５１及び第２のフィルム９２７を固定した第２の固定具９２５を任意の位置へ移動する機能を有する。
押出機構９２９は、上下動し、ＬＥＤチップ５１を基板８００に配置する機能を有する。押出機構９２９は、柱状（円柱状、多角柱状を含む）の形状を有し、ＬＥＤチップ５１と接触する側が細くなる形状でもよい。ＬＥＤチップ５１と接触する押出機構９２９先端の径は、ＬＥＤチップ５１の幅より小さいことが好ましい。
制御装置９６１は、一軸ロボット９５３、一軸ロボット９５５、把持機構９５９、押出機構９２９をそれぞれ制御する機能を有する。また、先のＬＥＤチップ５１の検査工程で不良品と判定されたＬＥＤチップの位置情報を、制御装置９６１に取り込む。制御装置９６１に不良品の位置情報を取り込むことで、不良品を実装の対象から除外できる。
装置９５０は、カメラ９５７等の位置合わせ機構を設けることが好ましい。基板８００に設けられたアラインメントマーカなどを基準として、第２の固定具９２５の位置を制御する。
回路を有する基板８００にＬＥＤチップ５１を実装する方法について、詳細を図９及び図１０を用いて説明する。
まず、第２のフィルム９２７に固定した複数のＬＥＤチップ５１と、回路を有する基板８００とを対向させる。対向させる際、カメラ９５７によりＬＥＤチップ５１の輪郭を検知し、ＬＥＤチップ５１の位置情報を取得することが好ましい。ＬＥＤチップ５１の位置情報から、把持機構９５９によりＬＥＤチップ５１の位置を調整し、ＬＥＤチップ５１の電極８５及び電極８７と、基板８００上の電極２１及び電極２３との位置を合わせる（図９Ａ）。把持機構９５９は、基板８００表面に平行な面上をＸ方向、Ｙ方向、及びθ方向に移動できることが好ましい。Ｘ方向、Ｙ方向及びθ方向に移動することにより、ＬＥＤチップ５１の電極８５及び電極８７の位置と、基板８００上の電極２１及び電極２３の位置を精度高く合わせることができる。
なお、図８ではカメラ９５７を第２のフィルム９２７の上方に配置し、第２のフィルム９２７の上方からＬＥＤチップ５１の電極８５及び電極８７の位置を検知する構成を示しているが、本発明の一態様はこれに限られない。さらに基板８００の下方にカメラ（図示せず）を配置し、基板８００の下方からＬＥＤチップ５１の電極８５及び電極８７の位置、及び基板８００上の電極２１及び電極２３の位置を検知する構成としてもよい。
次に、押出機構９２９を第２のフィルム９２７側から、基板８００の方向へ押し込み、電極８５と電極２１、電極８７と電極２３をそれぞれ接触させる。続いて、押出機構９２９に超音波を印加し、電極８５と電極２１、電極８７と電極２３をそれぞれ圧着する（図９Ｂ）。または、押出機構９２９を加熱し、電極８５と電極２１、電極８７と電極２３をそれぞれ熱により圧着してもよい。または、超音波及び熱を用いて圧着してもよい。なお、押出機構９２９を加熱する場合は、押出機構９２９の温度を第２のフィルム９２７の耐熱温度以下とすることが好ましい。押出機構９２９の温度を第２のフィルム９２７の耐熱温度以下とすることで、第２のフィルム９２７が変形し、たわむことを抑制できる。
押出機構９２９は、図８に示すユニット９６３に接続する。ユニット９６３は超音波発振器を有し、押出機構９２９に超音波を印加することができる。または、ユニット９６３は加熱機構を有し、押出機構９２９に熱を加えることができる。または、ユニット９６３は、超音波発振器及び加熱機構を有し、押出機構９２９に超音波を印加するとともに、熱を加えてもよい。ユニット９６３は制御装置９６１に接続し、制御装置９６１は超音波の印加、加熱のタイミングを制御する。
なお、電極２１上及び電極２３上にそれぞれ導電性のバンプを設け、該バンプ上にＬＥＤチップ５１を接触させてもよい。
次に、押出機構９２９を第２のフィルム９２７から離す（図９Ｃ）。電極８５と電極２１、電極８７と電極２３がそれぞれ圧着していることにより、電極２１上及び電極２３上に実装されたＬＥＤチップ５１は、第２のフィルム９２７から分離する。第２のフィルム９２７の表面に設けられている接着剤の接着力は、電極８５と電極２１、電極８７と電極２３の圧着力より小さいことが好ましい。圧着力より弱い接着力の接着剤を第２のフィルム９２７に用いることで、基板８００へＬＥＤチップ５１を効率良く実装でき、表示装置の製造コストを削減できる。
ここで、第２のフィルム９２７がたわむと、ＬＥＤチップ５１の電極８５及び電極８７と、基板８００上の電極２１及び電極２３との位置を合わるのが困難となり、電極８５及び電極８７と、電極２１及び電極２３の導通不良が発生する場合がある。本発明の一態様では第２のフィルム９２７は弾性を有し、押出機構９２９を第２のフィルム９２７から離すと第２のフィルム９２７は元の形状に戻ることができる。第２のフィルム９２７が元の形状に戻ることで、第２のフィルム９２７がたわむことを抑制でき、電極８５及び電極８７の位置と、電極２１及び電極２３の位置を精度高く合わせることができる。第２のフィルム９２７の引張弾性率は、３ＧＰａ以上１８ＧＰａ以下が好ましく、５ＧＰａ以上１６ＧＰａ以下がさらに好ましく、７ＧＰａ以上１４ＧＰａ以下がさらに好ましい。第２のフィルム９２７の引張弾性率を前述の範囲とすることで、ＬＥＤチップ５１を電極２１及び電極２３と接触させる際は第２のフィルム９２７は適度に伸び、かつＬＥＤチップ５１の位置を合わせる際は第２のフィルム９２７のたるみを少なくできることから高い歩留まりで表示装置を作製でき、また製造コストを削減できる。
次に、第２のフィルム９２７に固定されているＬＥＤチップ５１と、ＬＥＤチップ５１が設けられていない電極２１及び電極２３の位置を合わせる（図１０Ａ）。位置合わせの際、ステージ９５１、把持機構９５９及び押出機構９２９のいずれか一以上を動かす構成とすることができる。ステージ９５１、把持機構９５９及び押出機構９２９のいずれか二以上を動かす構成とするとさらに好ましい。ステージ９５１、把持機構９５９及び押出機構９２９のいずれか二以上を動かす構成とすることで、ＬＥＤチップ５１の電極８５及び電極８７と、基板８００上の電極２１及び電極２３との位置合わせの精度を高めることができる。
次に、押出機構９２９を第２のフィルム９２７側から、基板８００の方向へ押し込み、電極８５と電極２１、電極８７と電極２３をそれぞれ接触させる。続いて、電極８５と電極２１、電極８７と電極２３をそれぞれ圧着する（図１０Ｂ）。続いて、押出機構９２９を第２のフィルム９２７から離す。これにより、電極２１上及び電極２３上に実装されたＬＥＤチップ５１は、第２のフィルム９２７から分離する。
前述の動作を繰り返し、基板８００の画素部の全面にＬＥＤチップを実装する。なお、ＬＥＤチップ５１の検査工程で不良品と判定されたＬＥＤチップ５１Ｂは、その位置情報が制御装置９６１に取り込まれており、基板８００に実装されない（図１０Ｃ及び図１０Ｄ）。不良品のＬＥＤチップ位置を制御装置９６１に取り込むことで、良品のＬＥＤチップ５１のみを基板８００に実装できる。
本発明の一態様である表示装置の作製方法においては、異なる波長領域の色を発する複数種類のＬＥＤチップ５１を基板８００上に設けることも可能である。例えば、赤色の波長領域の光（以下、赤色光と記す）を発するＬＥＤチップ５１、緑色の波長領域の光（以下、緑色光と記す）を発するＬＥＤチップ５１、及び青色の波長領域の光（以下、青色光と記す）を発するＬＥＤチップ５１を基板８００上に設ける場合について、説明する。赤色光を発する複数のＬＥＤチップ５１を固定した第２のフィルム９２７及び第２の固定具９２５を用いて、当該ＬＥＤチップ５１を基板８００上に実装する。次に、緑色光を発する複数のＬＥＤチップ５１を固定した第２のフィルム９２７及び第２の固定具９２５を用いて、当該ＬＥＤチップ５１を基板８００上に実装する。次に、青色光を発する複数のＬＥＤチップ５１を固定した第２のフィルム９２７及び第２の固定具９２５を用いて、当該ＬＥＤチップ５１を基板８００上に実装する。このようにすることにより、基板８００上に赤色光を発するＬＥＤチップ５１、緑色光を発するＬＥＤチップ５１及び青色光を発するＬＥＤチップ５１を設けることができる。なお、実装するＬＥＤチップの種類の順番は特に限定されない。
なお、基板８００に対して、一組の第２のフィルム９２７、第２の固定具９２５からＬＥＤチップ５１が実装される例を示したが、本発明の一態様はこれに限られない。図１１に示すように、複数組の第２のフィルム９２７、第２の固定具９２５からＬＥＤチップ５１が実装される構成としてもよい。このような構成とすることで、生産性高く表示装置７００を作製できる。また、図１１では四組の第２のフィルム９２７、第２の固定具９２５からＬＥＤチップ５１が実装される例を示しているが、何組であってもよい。
以上が、表示装置の作製方法についての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態２）
本実施の形態では、実施の形態１に示した本発明の一態様の表示装置の作製方法を用いて作製できる、表示装置の一例について説明する。
＜構成例１＞
本発明の一態様である表示装置の作製方法を用いて作製できる表示装置１０の断面構成の一例を、図１２Ａに示す。
表示装置１０は、基板１１と基板１３との間に、機能層１５、発光素子１７、蛍光体層３５、着色層ＣＦＲ、着色層ＣＦＧ、及び着色層ＣＦＢ等を有する。図１２Ａにおいて、基板１１側が表示装置１０の表示面側に相当する。
発光素子１７として、例えば、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＬＥＤ、ＱＬＥＤ（Ｑｕａｎｔｕｍ−ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、半導体レーザなどの、自発光性の発光素子を用いることができる。特に、ＬＥＤは輝度及びコントラストが高く、応答速度が速いことから、発光素子１７として好適に用いることができ、輝度及びコントラストが高く、応答速度が速い表示装置１０とすることができる。ＬＥＤは自発光素子であることからバックライトが不要であり、また偏光板も不要であるため、輝度が高く、消費電力が少ない表示装置とすることができる。また、ＬＥＤは発光層が無機材料で構成されることから劣化が少なく、寿命が長い表示装置とすることができる。
機能層１５は、発光素子１７を駆動する回路を含む層である。例えば機能層１５には、トランジスタ、容量素子、配線、電極等により、画素回路が構成されている。また、機能層１５は、電極２１及び電極２３と電気的に接続される。つまり、機能層１５は、電極２１及び電極２３を介して発光素子１７と電気的に接続される。
また、電極２１及び電極２３と、機能層１５との間には、絶縁層２５が設けられている。絶縁層２５に設けられた開口を介して、電極２１及び電極２３と、機能層１５とが電気的に接続されている。これにより、機能層１５と発光素子１７とが電気的に接続されている。
表示装置１０は、電極２１及び電極２３と、基板１１との間に接着層２７を有する。接着層２７により、基板１１と基板１３とが貼り合わされているともいえる。接着層２７は、発光素子１７を封止する封止層としても機能する。このように、表示装置１０は、一対の基板の間に発光素子１７と、発光素子を駆動する機能層１５とを有する。
基板１１の基板１３側には、それぞれ発光素子１７と重なる位置に、着色層ＣＦＲ、着色層ＣＦＧ、及び着色層ＣＦＢが設けられている。着色層ＣＦＲ、着色層ＣＦＧ、及び着色層ＣＦＢは、例えばそれぞれ赤色、緑色、または青色を透過するカラーフィルタとして機能する。着色層ＣＦＲ、着色層ＣＦＧ、及び着色層ＣＦＢに用いることのできる材料としては、金属材料、樹脂材料、顔料又は染料が含まれた樹脂材料などが挙げられる。
着色層ＣＦＲ、着色層ＣＦＧ、及び着色層ＣＦＢと、各発光素子１７との間に蛍光体層３５が設けられている。蛍光体層３５として、蛍光体が混合された有機樹脂層などを用いることができる。蛍光体層３５が有する蛍光体は、発光素子１７が射出する光により励起され、発光素子１７の発光色の補色の光を射出する材料を用いることができる。このような構成とすることにより、発光素子１７が射出する光と蛍光体が発する光が合わさり、蛍光体層３５は白色光を射出できる。
例えば、蛍光体層３５が黄色光を射出する蛍光体を有し、発光素子１７が青色光を射出する構成とすることにより、蛍光体層３５から白色光が射出される。したがって、着色層ＣＦＲが設けられた発光素子１７が発した光は蛍光体層３５及び着色層ＣＦＲを透過し、赤色光２０Ｒとして表示面側に射出される。同様に、着色層ＣＦＧが設けられた発光素子１７が発した光は緑色光２０Ｇとして射出され、着色層ＣＦＢが設けられた発光素子１７が発した光は青色光２０Ｂとして射出される。これにより、１種類の発光素子１７を用いてカラー表示を行うことができる。また、表示装置に用いられる発光素子１７は１種類であるため、製造プロセスを簡略にできる。つまり、本発明の一態様により、低い製造コストで、輝度及びコントラストが高く、応答速度が速く、かつ消費電力が低い表示装置とすることができる。
例えば、蛍光体層３５が赤色光を射出する蛍光体を有し、発光素子１７が青緑色光を射出する構成とすることにより、蛍光体層３５から白色光が射出される構成としてもよい。
また、蛍光体層３５が赤色光を射出する蛍光体、緑色光を射出する蛍光体及び青色光を射出する蛍光体を有し、発光素子１７が近紫外光または紫色光を射出する構成とすることにより、蛍光体層３５から白色光が射出される構成としてもよい。
なお、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３色の副画素で１つの色を表現する構成を示したが、本発明の一態様はこれに限られない。色要素としては特に限定はなく、ＲＧＢ以外の色を用いてもよい。例えば、イエロー（Ｙ）、シアン（Ｃ）、マゼンタ（Ｍ）などで構成されてもよい。
また、図１２Ｂに示す表示装置１０Ａのように、発光素子１７と隣接するように遮光層３３を設けることが好ましい。遮光層３３は、隣接する発光素子１７の間に設けることが好ましい。隣接する発光素子１７の間に遮光層３３を設ける事で、隣接する画素への光漏れ、画素間の混色を抑制できる。遮光層３３には、顔料、染料、またはカーボンブラックなどを含む樹脂を用いることができる。さらに、発光素子１７の側面が遮光層３３と接することが好ましい。発光素子１７の側面を遮光層３３で覆うことにより、隣接する画素への光漏れ、画素間の混色を抑制できる。なお、図１２Ｂでは、遮光層３３の上面の高さと、発光素子１７の上面の高さが概略一致する構成を示しているが、本発明の一態様はこれに限られない。遮光層３３の上面の高さが、発光素子１７の上面の高さより低くてもよい。また、発光素子１７の上面の高さより高くてもよい。遮光層３３の上面の高さが、発光素子１７の上面の高さと概略一致または高くすることにより、隣接する画素への光漏れ、画素間の混色を効率よく抑制できる。
図１２Ｂでは、発光素子１７と、蛍光体層３５との間に隙間がある場合を示したが、本発明の一態様はこれに限られない。図１２Ｃに示す表示装置１０Ｂのように、発光素子１７と、蛍光体層３５とが接していてもよい。このような構成とすることで、着色層ＣＦＲ、着色層ＣＦＧ、及び着色層ＣＦＢと、各発光素子１７との距離が短くなり、隣接する画素への光漏れ、画素間の混色を抑制できる。
また、図１３Ａに示す表示装置１０Ｃのように、遮光層３１を設けてもよい。遮光層３１は、隣接する着色層の間に設けられている。また、遮光層３１は、発光素子１７と重なる領域に開口部を有している。遮光層３１は、隣接する発光素子１７からの発光を遮り、隣接する発光素子１７間における混色を抑制する。ここで、着色層ＣＦＲ、着色層ＣＦＧ、及び着色層ＣＦＢのそれぞれの端部を、遮光層３１と重なるように設けることにより、光漏れを抑制できる。遮光層３１としては、発光素子１７からの発光を遮る材料を用いることができ、例えば、金属材料、又は、顔料もしくは染料を含む樹脂材料等を用いることができる。
また、図１３Ｂに示す表示装置１０Ｄのように、それぞれの着色層は、隣り合う着色層と一部が重なる構成としてもよい。着色層が重なるそれぞれの領域は、遮光層としての機能を有する。なお、図１３Ｂでは、着色層ＣＦＲの一方の端部が着色層ＣＦＧの一方の端部と重なり、着色層ＣＦＧの他方の端部が着色層ＣＦＢの一方の端部と重なり、着色層ＣＦＢの他方の端部が着色層ＣＦＲの他方の端部と重なる例を示したが、本発明の一態様はこれに限られない。
また、図１３Ｃに示す表示装置１０Ｅのように、さらに着色層を含まない画素を形成し、該画素から白色光２０Ｗが射出される構成とすることができる。このような構成とすることで、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｗ（白）の４色の副画素で１つの色を表現できる。この様な構成とすることで、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３色の副画素で１つの色を表現する構成より発光素子１７に流す電流を少なくでき、消費電力が低い表示装置とすることができる。
発光素子１７として用いることができる発光ダイオードチップ（以下、ＬＥＤチップとも記す）について、説明する。
ＬＥＤチップは、発光ダイオードを有する。発光ダイオードの構成は特に限定されず、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）接合でもよく、ＰＮ接合又はＰＩＮ接合を有するホモ構造、ヘテロ構造又はダブルヘテロ構造などを用いることができる。また、超格子構造や、量子効果を生ずる薄膜を積層した単一量子井戸構造又は多重量子井戸（ＭＱＷ：Ｍｕｌｔｉ Ｑｕａｎｔｕｍ Ｗｅｌｌ）構造であってもよい。また、ナノコラムを用いたＬＥＤチップを用いてもよい。
ＬＥＤチップの例を、図１４Ａ及び図１４Ｂに示す。図１４ＡはＬＥＤチップ５１の断面図、図１４ＢはＬＥＤチップ５１の上面図を示している。ＬＥＤチップ５１は、半導体層８１等を有する。半導体層８１は、ｎ型半導体層７５と、ｎ型半導体層７５上の発光層７７と、発光層７７上のｐ型半導体層７９とを有する。ｐ型半導体層７９の材料としては、発光層７７よりバンドギャップエネルギーが大きく、発光層７７へのキャリアの閉じ込めができる材料を用いることができる。また、ＬＥＤチップ５１は、ｎ型半導体層７５上にカソードとして機能する電極８５と、ｐ型半導体層７９上にコンタクト電極として機能する電極８３と、電極８３上にアノードとして機能する電極８７とが設けられる。また、電極８３の上面及び側面が絶縁層８９で覆われていることが好ましい。絶縁層８９は、ＬＥＤチップ５１の保護膜として機能する。
半導体層８１の拡大図の例を、図１４Ｃに示す。図１４Ｃに示すように、ｎ型半導体層７５は、基板７１側のｎ型コンタクト層７５ａと発光層７７側のｎ型クラッド層７５ｂとを有してもよい。ｐ型半導体層７９は、発光層７７側のｐ型クラッド層７９ａとｐ型クラッド層７９ａ上のｐ型コンタクト層７９ｂとを有してもよい。
発光層７７は、障壁層７７ａと井戸層７７ｂとが複数回に渡って積層された多重量子井戸（ＭＱＷ）構造を用いることができる。障壁層７７ａは、井戸層７７ｂよりバンドギャップエネルギーが大きい材料を用いることが好ましい。このような構成とすることで、エネルギーを井戸層７７ｂに閉じ込めることができ、量子効率が向上し、ＬＥＤチップ５１の発光効率を向上させることができる。
フェイスアップ型のＬＥＤチップ５１において電極８３は光を透過する材料を用いることができ、例えば、ＩＴＯ（Ｉｎ２Ｏ３−ＳｎＯ２）、ＡＺＯ（Ａｌ２Ｏ３−ＺｎＯ）、Ｉｎ−Ｚｎ酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、ＧＺＯ（ＧｅＯ２−ＺｎＯ）、ＩＣＯ（Ｉｎ２Ｏ３−ＣｅＯ２）等の酸化物を用いることができる。フェイスアップ型のＬＥＤチップ５１では、光が主に電極８７側に射出される。フェイスダウン型のＬＥＤチップ５１において電極８３は光を反射する材料を用いることができ、例えば、銀、アルミニウム、ロジウムなどの金属を用いることができる。フェイスダウン型のＬＥＤチップ５１では、光が主に基板７１側に射出される。
基板７１としては、サファイア単結晶（Ａｌ２Ｏ３）、スピネル単結晶（ＭｇＡｌ２Ｏ４）、ＺｎＯ単結晶、ＬｉＡｌＯ２単結晶、ＬｉＧａＯ２単結晶、ＭｇＯ単結晶等の酸化物単結晶、Ｓｉ単結晶、ＳｉＣ単結晶、ＧａＡｓ単結晶、ＡｌＮ単結晶、ＧａＮ単結晶、ＺｒＢ２等のホウ化物単結晶等を用いることができる。フェイスダウン型のＬＥＤチップ５１において基板７１は光を透過する材料を用いることが好ましく、例えば、サファイア単結晶などを用いることができる。
基板７１とｎ型半導体層７５との間にバッファ層（図示せず）を設けてもよい。バッファ層は、基板７１とｎ型半導体層７５との格子定数の違いを緩和する機能を有する。
発光素子１７として用いることができるＬＥＤチップ５１は、図１４Ａに示すような電極８５及び電極８７が同じ面側に配置される水平構造が好ましい。ＬＥＤチップ５１の電極８５及び電極８７が同じ面側に設けられることにより、電極２１及び電極２３との接続が容易となり、電極２１及び電極２３の構造を簡易にすることができる。さらに、発光素子１７として用いることができるＬＥＤチップ５１は、フェイスダウン型が好ましい。フェイスダウン型のＬＥＤチップ５１を用いることにより、ＬＥＤチップ５１から射出される光が効率良く表示装置の表示面側に射出され、輝度が高い表示装置とすることができる。ＬＥＤチップ５１として、市販のＬＥＤチップを用いてもよい。
蛍光体層３５が有する蛍光体としては、蛍光体が表面に印刷または塗装された有機樹脂層、蛍光体が混合された有機樹脂層などを用いることができる。蛍光体層３５は、ＬＥＤチップ５１が射出する光により励起され、ＬＥＤチップ５１の発光色の補色の光を射出する材料を用いることができる。このような構成とすることにより、発光素子１７が射出する光と蛍光体が発する光が合わさり、蛍光体層３５から白色光を射出できる。
例えば、青色光を射出するＬＥＤチップ５１と、青色の補色である黄色光を射出する蛍光体とを用いることにより、蛍光体層３５から白色光が射出される構成とすることができる。青色光の射出が可能なＬＥＤチップ５１としては、１３族窒化物系化合物半導体からなるダイオードが代表的であり、一例としてはＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（ｘは０以上１以下、ｙは０以上１以下、ｘ＋ｙは０以上１以下）の式で表されるＧａＮ系を有するダイオードがある。青色光で励起され、黄色光を射出する蛍光体の代表例としては、Ｙ３Ａｌ５Ｏ１２：Ｃｅ（ＹＡＧ：Ｃｅ）、（Ｂａ，Ｓｒ，Ｍｇ）２ＳｉＯ４：Ｅｕ，Ｍｎ等がある。
例えば、青緑色光を射出するＬＥＤチップ５１と、青緑色の補色である赤色光を射出する蛍光体とを用い、蛍光体層３５から白色光が射出される構成とすることができる。
蛍光体層３５は、複数種類の蛍光体を有してもよく、該蛍光体がそれぞれ異なる色の光を射出する構成とすることもできる。例えば、青色光を射出するＬＥＤチップ５１と、赤色光を射出する蛍光体、緑色光を射出する蛍光体とを用いて、蛍光体層３５から白色光が射出される構成とすることができる。青色光で励起され、赤色光を射出する蛍光体の代表例としては、（Ｃａ，Ｓｒ）Ｓ：Ｅｕ、Ｓｒ２Ｓｉ７Ａｌ３ＯＮ１３：Ｅｕ等がある。青色光で励起され、緑色光を射出する蛍光体の代表例としては、ＳｒＧａ２Ｓ４：Ｅｕ、Ｓｒ３Ｓｉ１３Ａｌ３Ｏ２Ｎ２１：Ｅｕ等がある。
また、近紫外光または紫色光を射出するＬＥＤチップ５１と、赤色光を射出する蛍光体、緑色光を射出する蛍光体及び青色光を射出する蛍光体とを用いて、蛍光体層３５から白色光が射出される構成とすることができる。近紫外光または紫色光で励起され、赤色光を射出する蛍光体の代表例としては、（Ｃａ，Ｓｒ）Ｓ：Ｅｕ、Ｓｒ２Ｓｉ７Ａｌ３ＯＮ１ ３：Ｅｕ、Ｌａ２Ｏ２Ｓ：Ｅｕ等がある。近紫外光または紫色光で励起され、緑色光を射出する蛍光体の代表例としては、ＳｒＧａ２Ｓ４：Ｅｕ、Ｓｒ３Ｓｉ１３Ａｌ３Ｏ２Ｎ２ １：Ｅｕ等がある。近紫外光または紫色光で励起され、青色光を射出する蛍光体の代表例としては、Ｓｒ１０（ＰＯ４）６Ｃｌ２：Ｅｕ、（Ｓｒ，Ｂａ，Ｃａ）１０（ＰＯ４）６Ｃｌ２：Ｅｕ等がある。
なお、近紫外光は発光スペクトルにおいて、波長が２００ｎｍ乃至３８０ｎｍに最大ピークを有する。また、紫色光は発光スペクトルにおいて、波長が３８０ｎｍ乃至４３０ｎｍに最大ピークを有する。また、青色光は発光スペクトルにおいて、波長が４３０ｎｍ乃至４９０ｎｍに最大ピークを有する。また、緑色光は発光スペクトルにおいて、波長が４９０ｎｍ乃至５５０ｎｍに最大ピークを有する。また、黄色光は発光スペクトルにおいて、波長が５５０ｎｍ乃至５９０ｎｍに最大ピークを有する。また、赤色光は発光スペクトルにおいて、波長が６４０ｎｍ乃至７７０ｎｍに最大ピークを有する。
蛍光体層３５が黄色光を射出する蛍光体を有し、青色光を射出するＬＥＤチップ５１を用いる場合、ＬＥＤチップ５１が射出する光は発光スペクトルにおいて、波長が３３０ｎｍ乃至５００ｎｍに最大ピークを有することが好ましく、波長が４３０ｎｍ乃至４９０ｎｍに最大ピークを有することがさらに好ましく、波長が４５０ｎｍ乃至４８０ｎｍに最大ピークを有することがさらに好ましい。これにより、蛍光体を効率よく励起できる。また、ＬＥＤチップ５１が射出する光が発光スペクトルにおいて、４３０ｎｍ乃至４９０ｎｍに最大ピークを有することにより、励起光である青色光と蛍光体からの黄色光とを混色させて白色光とすることができる。更に、ＬＥＤチップ５１が射出する光が４５０ｎｍ乃至４８０ｎｍに最大ピークを有することにより、純度の高い白色とすることができる。
なお、基板１１の外側には各種光学部材を配置してもよい。光学部材としては、光拡散層（拡散フィルムなど）、反射防止層、及び集光フィルム等が挙げられる。また、基板１１の外側には、ゴミの付着を抑制する帯電防止膜、汚れを付着しにくくする撥水性の膜、使用に伴う傷の発生を抑制するハードコート膜等を配置してもよい。
また、基板１１よりも外側にタッチセンサを設けてもよい。これにより、表示装置１０と当該タッチセンサを含む構成を、タッチパネルとして機能させることができる。
＜構成例２＞
前述の表示装置と異なる構成について説明する。本発明の一態様である表示装置が有する発光素子１７として、ＬＥＤパッケージを用いることができる。
発光素子１７に用いることができるＬＥＤパッケージについて、説明する。
発光素子１７には、砲弾型または表面実装（ＳＭＤ：Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）型のＬＥＤパッケージのように従来から用いられているＬＥＤパッケージを使うことができる。発光素子１７として、表面実装型のＬＥＤパッケージを用いることが特に好ましい。表面実装型のＬＥＤパッケージの例を、図１５Ａ及び図１５Ｂに示す。図１５ＡはＬＥＤパッケージ５０の断面図、図１５ＢはＬＥＤパッケージ５０の上面図を示している。ＬＥＤパッケージ５０は、基板５２上のＬＥＤチップ５１と、電極５５と、電極５７とを有する。ＬＥＤチップ５１は、ワイヤー５９及びワイヤー６１を介して、電極５５及び電極５７と電気的に接続される。また、ＬＥＤチップ５１上に蛍光体６５と、透光性を有する樹脂層６３とを有する。基板５２及びＬＥＤチップ５１は、接着層６７で貼り合わされている。なお、発光素子１７として、市販のＬＥＤパッケージを用いてもよい。
発光素子１７に用いることができるＬＥＤパッケージは、光を射出する領域の面積が１ｍｍ２以下、好ましくは１００００μｍ２以下、より好ましくは３０００μｍ２以下、さらに好ましくは７００μｍ２以下である。なお、本明細書等において、光を射出する領域の面積が１００００μｍ２以下のＬＥＤパッケージをマイクロＬＥＤと記す場合がある。
基板５２には、ガラスエポキシ樹脂基板、ポリイミド基板、セラミック基板、アルミナ基板、窒化アルミニウム基板等を用いることができる。
蛍光体６５は、蛍光体が表面に印刷または塗装された有機樹脂層、蛍光体が混合された有機樹脂層などを用いることができる。蛍光体６５は、ＬＥＤチップ５１が射出する光により励起され、ＬＥＤチップ５１の発光色の補色の光を射出する材料を用いることができる。このような構成とすることにより、ＬＥＤパッケージ５０は白色光を射出できる。蛍光体６５については、前述の蛍光体層３５が有する蛍光体の説明を援用できるため、詳細な説明は省略する。
例えば、青緑色光を射出するＬＥＤチップ５１と、青緑色の補色である赤色光を射出する蛍光体とを用い、ＬＥＤパッケージ５０から白色光が射出される構成とすることができる。
また、近紫外光または紫色光を射出するＬＥＤチップ５１と、赤色光を射出する蛍光体、緑色光を射出する蛍光体及び青色光を射出する蛍光体とを用いて、ＬＥＤパッケージ５０から白色光が射出される構成とすることができる。
ＬＥＤパッケージ５０として、青色光を射出するＬＥＤチップ５１と、黄色光を射出する蛍光体６５とを用いる場合、ＬＥＤチップ５１が射出する光は発光スペクトルにおいて、波長が３３０ｎｍ乃至５００ｎｍに最大ピークを有することが好ましく、波長が４３０ｎｍ乃至４９０ｎｍに最大ピークを有することがさらに好ましく、波長が４５０ｎｍ乃至４８０ｎｍに最大ピークを有することがさらに好ましい。これにより、蛍光体６５を効率よく励起できる。また、ＬＥＤチップ５１が射出する光が発光スペクトルにおいて、４３０ｎｍ乃至４９０ｎｍに最大ピークを有することにより、励起光である青色光と蛍光体６５からの黄色光とを混色させて白色光とすることができる。更に、ＬＥＤチップ５１が射出する光が４５０ｎｍ乃至４８０ｎｍに最大ピークを有することにより、純度の高い白色とすることができる。
樹脂層６３は、透光性を有する有機樹脂で形成する。有機樹脂の種類には特に限定はなく、代表的には、エポキシ樹脂、シリコーン樹脂等の紫外線硬化性樹脂、可視光硬化性樹脂などを適宜用いることができる。なお、図１５Ａでは樹脂層６３の上面が平坦な形状を示しているが、本発明の一態様はこれに限られない。例えば、樹脂層６３の上面が凸状となっていてもよい。所望の指向性に応じて適宜形状を選択できる。
ワイヤー５９、ワイヤー６１には、金、金を含む合金、銅、または銅を含む合金で形成された金属の細線を用いることができる。
電極５５、電極５７は、ＬＥＤチップ５１が有する電極と電気的に接続する導電層であり、ニッケル、銅、銀、白金、または金から選ばれた一元素、または該元素を５０％以上含む合金材料で形成される。電極５５、電極５７と、ＬＥＤチップ５１の電極とは、熱圧着法または超音波ボンディング法を用いたワイヤーボンディング法により接続されている。
ＬＥＤチップ５１の周囲に、セラミック等からなるリフレクタ５３を配置し、ＬＥＤチップ５１から発せられた光の一部が反射することにより、より多くの光がＬＥＤパッケージ５０から放出されるようにすることが好ましい。なお、図１５Ａではリフレクタ５３がテーパー状に上方に広がった形状を示しているが、本発明の一態様はこれに限られない。所望の光の指向性に応じて適宜形状を選択できる。
なお、図１５Ａに示すＬＥＤパッケージ５０は、ＬＥＤチップ５１の電極側に光を射出するフェイスアップ型のＬＥＤチップを用いる構成を示したが、本発明の一態様に用いることができるＬＥＤパッケージ５０の構成は特に限定されない。
図１５Ａに例示したＬＥＤパッケージと異なる例を図１５Ｃに示す。図１５ＣはＬＥＤパッケージ５０の断面図である。上面図は図１５Ｂを援用できる。図１５Ｃに示すＬＥＤパッケージ５０は、ＬＥＤチップ５１が有する電極と、電極５５及び電極５７とが対向するフリップチップ型のＬＥＤパッケージである。ＬＥＤチップ５１が有する電極と、電極５５及び電極５７とは、導電性のバンプ９０を介して電気的に接続される。図１５Ｃに示すＬＥＤパッケージ５０は、ＬＥＤチップ５１の電極の反対側に光を射出するフェイスダウン型のＬＥＤチップを用いる構成を示している。また、図１５Ａ及び図１５Ｃでは、水平構造のＬＥＤチップ５１を示しているが、本発明の一態様はこれに限られない。ＬＥＤパッケージ５０が有するＬＥＤチップ５１は、電極８５及び電極８７がそれぞれ反対側の面に配置される垂直構造であってもよい。
なお、図１５ではＬＥＤパッケージ５０が１つのＬＥＤチップ５１を有する例を示しているが、本発明の一態様に用いることができるＬＥＤパッケージ５０の構成はこれに限られない。ＬＥＤパッケージ５０が複数のＬＥＤチップ５１を有してもよい。また、蛍光体６５を有さない構成とすることができる。例えば、赤色光を射出するＬＥＤチップ５１と、緑色光を射出するＬＥＤチップ５１と、緑色光を射出するＬＥＤチップ５１と、を有し、蛍光体６５を有さない構成とすることで、ＬＥＤパッケージ５０から白色光が射出されてもよい。
発光素子１７として、ＬＥＤパッケージ５０を用いる表示装置の構成について説明する。
本発明の一態様である表示装置の断面構成の一例を、図１６Ａに示す。図１６Ａに示す表示装置１０Ｆは、基板１１と基板１３との間に、機能層１５、発光素子１７、着色層ＣＦＲ、着色層ＣＦＧ、及び着色層ＣＦＢ等を有する。表示装置１０Ｆは、蛍光体層３５及び遮光層３３を有さない点で、図１２Ａ乃至図１２Ｃ、及び図１３Ａ乃至図１３Ｃに示す発光素子１７にＬＥＤチップを用いる表示装置と主に相違している。図１６Ａにおいて、基板１１側が表示装置１０Ｆの表示面側に相当する。
ＬＥＤパッケージ５０はリフレクタ５３を有することで光の指向性が高められており、発光素子１７としてＬＥＤパッケージ５０を用いる構成とする場合、遮光層３３を設けなくても隣接する画素への光漏れ、画素間の混色を抑制できる。また、発光素子１７として白色光を射出するＬＥＤパッケージ５０を用いることで、蛍光体層３５を設けなくともカラー表示を行うことができる。
図１６Ａでは、着色層ＣＦＲ、着色層ＣＦＧ、及び着色層ＣＦＢと、発光素子１７との間に隙間がある場合を示したが、本発明の一態様はこれに限られない。着色層ＣＦＲ、着色層ＣＦＧ、及び着色層ＣＦＢと、発光素子１７とが接していてもよい。このような構成とすることで、着色層ＣＦＲ、着色層ＣＦＧ、及び着色層ＣＦＢと、各発光素子１７との距離が短くなり、隣接する画素への光漏れ、画素間の混色を抑制できる。
また、図１６Ｂに示す表示装置１０Ｇのように、遮光層３１を設けてもよい。遮光層３１は、隣接する着色層の間に設けられている。また、遮光層３１は、発光素子１７と重なる領域に開口部を有している。遮光層３１は、隣接する発光素子１７からの発光を遮り、隣接する発光素子１７間における混色を抑制する。ここで、着色層ＣＦＲ、着色層ＣＦＧ、及び着色層ＣＦＢそれぞれの端部を、遮光層３１と重なるように設けることにより、光漏れを抑制できる。遮光層３１としては、発光素子１７からの発光を遮る材料を用いることができ、例えば、金属材料、又は、顔料もしくは染料を含む樹脂材料等を用いることができる。
また、図１６Ｃに示す表示装置１０Ｈのように、それぞれの着色層は、隣り合う着色層と一部が重なる構成としてもよい。着色層が重なるそれぞれの領域は、遮光層としての機能を有する。なお、図１６Ｃでは、着色層ＣＦＲの一方の端部が着色層ＣＦＧの一方の端部と重なり、着色層ＣＦＧの他方の端部が着色層ＣＦＢの一方の端部と重なり、着色層ＣＦＢの他方の端部が着色層ＣＦＲの他方の端部と重なる例を示したが、本発明の一態様はこれに限られない。
また、さらに着色層を含まない画素を形成し、該画素から白色光が射出される構成とすることができる。このような構成とすることで、Ｒ（赤）、Ｇ（緑）、Ｂ（青）、Ｗ（白）の４色の副画素で１つの色を表現できる。この様な構成とすることで、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３色の副画素で１つの色を表現する構成より発光素子１７に流す電流を少なくでき、消費電力が低い表示装置とすることができる。
以上が、構成例についての説明である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態３）
本実施の形態では、先の実施の形態で例示した表示装置の一例について、詳細を説明する。
＜構成例＞
図１７Ａに、表示装置７００の上面図を示す。表示装置７００は、シール材７１２により貼り合された第１の基板７０１と第２の基板７０５を有する。また第１の基板７０１、第２の基板７０５、及びシール材７１２で封止される領域において、第１の基板７０１上に画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６が設けられる。また画素部７０２には、複数の表示素子が設けられる。
また、第１の基板７０１の第２の基板７０５と重ならない部分に、ＦＰＣ７１６が接続されるＦＰＣ端子部７０８が設けられている。ＦＰＣ７１６によって、ＦＰＣ端子部７０８及び信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６のそれぞれに各種信号等が供給される。
ゲートドライバ回路部７０６は、複数設けられていてもよい。また、ゲートドライバ回路部７０６及びソースドライバ回路部７０４は、それぞれ半導体基板等に別途形成され、パッケージされたＩＣチップの形態であってもよい。当該ＩＣチップは、第１の基板７０１上、またはＦＰＣ７１６に実装できる。
画素部７０２、ソースドライバ回路部７０４及びゲートドライバ回路部７０６が有するトランジスタの構成は特に限定されない。トランジスタの半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
半導体層として有機半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有することが好ましい。該トランジスタは、オフ電流を低くできる。よって、画像信号等の電気信号の保持時間を長くでき、オン状態では書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくできるため、消費電力を低減する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成できる。すなわち、シリコンウェハ等により形成された駆動回路を適用しない構成も可能であり、半導体装置の部品点数を削減できる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供できる。
図１７Ｂに示す表示装置７００Ａは、第１の基板７０１に換えて、可撓性を有する樹脂層７４３が適用され、フレキシブルディスプレイとして用いることのできる表示装置の例である。
表示装置７００Ａは、画素部７０２が矩形形状でなく、角部が円弧状の形状を有している。また、図１７Ｂ中の領域Ｐ１に示すように、画素部７０２、及び樹脂層７４３の一部が切りかかれた切欠き部を有する。一対のゲートドライバ回路部７０６は、画素部７０２を挟んで両側に設けられる。またゲートドライバ回路部７０６は、画素部７０２の角部において、円弧状の輪郭に沿って設けられている。
樹脂層７４３は、ＦＰＣ端子部７０８が設けられる部分が突出した形状を有している。また樹脂層７４３のＦＰＣ端子部７０８を含む一部は、図１７Ｂ中の領域Ｐ２で裏側に折り返すことができる。樹脂層７４３の一部を折り返すことで、ＦＰＣ７１６を画素部７０２の裏側に重ねて配置した状態で、表示装置７００Ａを電気機器に実装することができ、電子機器の省スペース化を図ることができる。
また表示装置７００Ａに接続されるＦＰＣ７１６には、ＩＣ７１７が実装されている。ＩＣ７１７は、例えばソースドライバ回路としての機能を有する。このとき、表示装置７００Ａにおけるソースドライバ回路部７０４は、保護回路、バッファ回路、デマルチプレクサ回路等の少なくとも一を含む構成とすることができる。
図１７Ｃに示す表示装置７００Ｂは、大型の画面を有する電子機器に好適に用いることのできる表示装置である。例えばテレビジョン装置、モニタ装置、パーソナルコンピュータ（ノート型またはデスクトップ型を含む）、タブレット端末、デジタルサイネージなどに好適に用いることができる。
表示装置７００Ｂは、複数のソースドライバＩＣ７２１と、一対のゲートドライバ回路部７２２を有する。
複数のソースドライバＩＣ７２１は、それぞれＦＰＣ７２３に取り付けられている。また、複数のＦＰＣ７２３は、一方の端子が基板７０１に、他方の端子がプリント基板７２４にそれぞれ接続されている。ＦＰＣ７２３を折り曲げることで、プリント基板７２４を画素部７０２の裏側に配置して、電気機器に実装することができ、電子機器の省スペース化を図ることができる。
一方、ゲートドライバ回路部７２２は、基板７０１上に形成されている。これにより、狭額縁の電子機器を実現できる。
このような構成とすることで、大型で且つ高解像度の表示装置を実現できる。例えば画面サイズが対角３０インチ以上、４０インチ以上、５０インチ以上、または６０インチ以上の表示装置を実現できる。また、解像度が４Ｋ２Ｋ、または８Ｋ４Ｋなどといった極めて高解像度の表示装置を実現できる。
＜断面構成例１＞
図１８は、図１７Ａに示す一点鎖線Ｑ−Ｒにおける断面図である。
図１７Ａ及び図１８に示す表示装置は、引き回し配線部７１１と、画素部７０２と、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。引き回し配線部７１１は、信号線７１０を有する。画素部７０２は、トランジスタ７５０及び容量素子７９０を有する。ソースドライバ回路部７０４は、トランジスタ７５２を有する。
図１８に示す容量素子７９０は、トランジスタ７５０が有する第１のゲート電極と同一の膜を加工して形成される下部電極と、半導体層と同一の金属酸化物を加工して形成される上部電極と、を有する。上部電極は、トランジスタ７５０のソース領域及びドレイン領域と同様に低抵抗化されている。また、下部電極と上部電極との間には、トランジスタ７５０の第１のゲート絶縁層として機能する絶縁膜の一部が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。また、上部電極には、トランジスタのソース電極及びドレイン電極と同一の膜を加工して得られる配線が接続されている。
また、トランジスタ７５０、トランジスタ７５２、及び容量素子７９０上には絶縁層７７０が設けられている。絶縁層７７０は平坦化膜としての機能を有し、絶縁層７７０上に設けられる導電層７７２及び導電層７７４の上面を平坦にすることができる。導電層７７２及び導電層７７４が同一面上に位置し、また導電層７７２及び導電層７７４の上面が平坦であることにより、導電層７７２及び導電層７７４と、発光素子７８２とが容易に電気的に接続することができる。
導電層７７２及び導電層７７４と、発光素子７８２とは、導電性のバンプ７９１及びバンプ７９３を介して電気的に接続される。図１８では、発光素子７８２が有する陰極側の電極と陽極側の電極の高さが異なり、それとともにバンプ７９１とバンプ７９３の高さが異なる構成を示している。なお、発光素子７８２が有する陰極側の電極と陽極側の電極の高さが同じの場合は、バンプ７９１とバンプ７９３の高さが概略同じとなる構成とすることができる。
図１８に示すように、画素部７０２が有するトランジスタ７５０は、導電層７７２の下に重なるように設けられることが好ましい。トランジスタ７５０、特にチャネル形成領域と導電層７７２が重なる領域を有することで、発光素子７８２から発せられる光や、外光がトランジスタ７５０に達するのを抑制でき、トランジスタ７５０の電気特性の変動を抑制できる。
画素部７０２が有するトランジスタ７５０と、ソースドライバ回路部７０４が有するトランジスタ７５２とは、異なる構造のトランジスタを用いてもよい。例えば、いずれか一方にトップゲート型のトランジスタを適用し、他方にボトムゲート型のトランジスタを適用した構成としてもよい。なお、上記ゲートドライバ回路部７０６についてもソースドライバ回路部７０４と同様である。
信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。このとき、銅元素を含む材料等の低抵抗な材料を用いると、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となるため好ましい。
ＦＰＣ端子部７０８は、一部が接続電極として機能する配線７６０、異方性導電膜７８０、及びＦＰＣ７１６を有する。配線７６０は、異方性導電膜７８０を介してＦＰＣ７１６が有する端子と電気的に接続される。ここでは、配線７６０は、トランジスタ７５０、７５２のソース電極及びドレイン電極等と同じ導電膜で形成されている。
第１の基板７０１及び第２の基板７０５としては、例えばガラス基板、またはプラスチック基板等の可撓性を有する基板を用いることができる。第１の基板７０１に可撓性を有する基板を用いる場合には、第１の基板７０１とトランジスタ７５０等との間に、水や水素に対するバリア性を有する絶縁層を設けることが好ましい。
また、第２の基板７０５側には、遮光層７３８と、着色層７３６と、蛍光体層７９７と、が設けられる。着色層７３６は、発光素子７８２上に設けられる。蛍光体層７９７は、発光素子７８２及び着色層７３６の間に設けられる。また、蛍光体層７９７、発光素子７８２及び着色層７３６は互いに重なる領域を有する。図１８に示すように、蛍光体層７９７の端部は発光素子７８２の端部より外側に位置し、着色層７３６の端部は蛍光体層７９７の端部より外側に位置することが好ましい。このような構成とすることで、隣接する画素への光漏れ、画素間の混色を抑制できる。また、隣接する着色層７３６との間に遮光層７３８を設けることで、外光の映り込みを軽減し、コントラストが高い表示装置とすることができる。
例えば、蛍光体層７９７が黄色光を射出する蛍光体を有し、発光素子７８２が青色光を射出する構成とすることにより、蛍光体層７９７から白色光が射出される。赤色を透過する着色層７３６と重なる領域に設けられた発光素子７８２が発した光は、蛍光体層７９７及び着色層７３６を透過し、赤色光として表示面側に射出される。同様に、緑色を透過する着色層７３６と重なる領域に設けられた発光素子７８２が発した光は、緑色光として射出される。青色を透過する着色層７３６と重なる領域に設けられた発光素子７８２が発した光は、青色光として射出される。これにより、１種類の発光素子７８２を用いてカラー表示を行うことができる。また、表示装置に用いられる発光素子７８２は１種類であるため、製造プロセスを簡略にできる。つまり、本発明の一態様により、低い製造コストで、輝度及びコントラストが高く、応答速度が速く、かつ消費電力が低い表示装置とすることができる。
例えば、蛍光体層７９７が赤色光を射出する蛍光体を有し、発光素子７８２が青緑色光を射出する構成とすることにより、蛍光体層７９７から白色光が射出される構成としてもよい。
また、蛍光体層７９７が赤色光を射出する蛍光体、緑色光を射出する蛍光体及び青色光を射出する蛍光体を有し、発光素子７８２が近紫外光または紫色光を射出する構成とすることにより、蛍光体層７９７から白色光が射出される構成としてもよい。
図１８に示す表示装置７００は、発光素子７８２を有する。発光素子７８２として、図１４に例示した水平構造、かつフェイスダウン型のＬＥＤチップを用いることが好ましい。
また、着色層７３６は発光素子７８２と重なる位置に設けられ、遮光層７３８は着色層７３６の端部と重なる位置、引き回し配線部７１１、及びソースドライバ回路部７０４に設けられている。また、蛍光体層７９７、着色層７３６及び遮光層７３８と、発光素子７８２との間は封止膜７３２で充填されている。
遮光層７９５は、発光素子７８２と隣接するように設けられる。遮光層７９５は、隣接する発光素子７８２の間に設けることが好ましい。隣接する発光素子７８２の間に遮光層７９５を設ける事で、隣接する画素への光漏れ、画素間の混色を抑制できる。遮光層７９５には、顔料、染料、またはカーボンブラックなどを含む樹脂を用いることができる。さらに、発光素子７８２の側面が遮光層７９５と接することが好ましい。発光素子７８２の側面を遮光層７９５で覆うことにより、隣接する画素への光漏れ、画素間の混色を抑制できる。なお、図１８では、遮光層７９５の上面の高さと、発光素子７８２の上面の高さが概略一致する構成を示しているが、本発明の一態様はこれに限られない。遮光層７９５の上面の高さが、発光素子７８２の上面の高さより低くてもよく、発光素子７８２の上面の高さより高くてもよい。遮光層７９５の上面の高さが、発光素子７８２の上面の高さと概略一致または高くすることにより、隣接する画素への光漏れ、画素間の混色を効率よく抑制できる。
図１９には、フレキシブルディスプレイに好適に適用できる表示装置の構成を示している。図１９は、図１７Ｂに示した表示装置７００Ａ中の一点鎖線Ｓ−Ｔにおける断面図である。
図１９に示す表示装置７００Ａは、図１８で示した基板７０１に換えて、支持基板７４５、接着層７４２、樹脂層７４３、及び絶縁層７４４が積層された構成を有する。トランジスタ７５０や容量素子７９０等は、樹脂層７４３上に設けられた絶縁層７４４上に設けられている。
支持基板７４５は、有機樹脂やガラス等を含み、可撓性を有する程度に薄い基板である。樹脂層７４３は、ポリイミドやアクリルなどの有機樹脂を含む層である。絶縁層７４４は、酸化シリコン、酸化窒化シリコン、窒化シリコン等の無機絶縁膜を含む。樹脂層７４３と支持基板７４５とは、接着層７４２によって貼り合わされている。樹脂層７４３は、支持基板７４５よりも薄いことが好ましい。
また、図１９に示す表示装置７００Ａは、図１８で示した基板７０５に換えて保護層７４０を有する。保護層７４０は、封止膜７３２と貼り合わされている。保護層７４０としては、ガラス基板や樹脂フィルムなどを用いることができる。また、保護層７４０として、散乱板などの光学部材や、タッチセンサパネルなどの入力装置、またはこれらを２つ以上積層した構成を適用してもよい。
また、図１９では、折り曲げ可能な領域Ｐ２を示している。領域Ｐ２では、支持基板７４５、接着層７４２のほか、絶縁層７４４等の無機絶縁膜が設けられていない部分を有する。また、領域Ｐ２において、配線７６０を覆って樹脂層７４６が設けられている。折り曲げ可能な領域Ｐ２に無機絶縁膜をできるだけ設けず、且つ、金属または合金を含む導電層と、有機材料を含む層のみを積層した構成とすることで、曲げた際にクラックが生じることを防ぐことができる。また、領域Ｐ２に支持基板７４５を設けないことで、極めて小さい曲率半径で、表示装置７００Ａの一部を曲げることができる。
図１８に示した表示装置７００の作製方法の一例について、説明する。図２０乃至図２３に示す各図は、表示装置７００の作製方法に係る、工程の各段階における断面概略図である。
なお、表示装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）は、スパッタリング法、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成できる。ＣＶＤ法としては、プラズマ化学気相堆積（ＰＥＣＶＤ）法や、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、有機金属化学気相堆積（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を使ってもよい。
また、表示装置を構成する薄膜（絶縁膜、半導体膜、導電膜等）の形成には、スピンコート、ディップ、スプレー塗布、インクジェット、ディスペンス、スクリーン印刷、オフセット印刷、ドクターナイフ、スリットコート、ロールコート、カーテンコート、ナイフコート等を用いることができる。
また、表示装置を構成する薄膜を加工する際には、フォトリソグラフィ法等を用いて加工できる。または、遮蔽マスクを用いた成膜方法により、島状の薄膜を形成してもよい。または、ナノインプリント法、サンドブラスト法、リフトオフ法などにより薄膜を加工してもよい。フォトリソグラフィ法としては、例えば以下の２つの方法がある。１つは、加工したい薄膜上に感光性のレジスト材料を塗布し、フォトマスクを介して露光した後、現像することによりレジストマスクを形成して、エッチング等により当該薄膜を加工し、レジストマスクを除去する方法である。もう１つは、感光性を有する薄膜を成膜した後に、露光、現像を行って、当該薄膜を所望の形状に加工する方法である。
フォトリソグラフィ法において、露光に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
薄膜のエッチングには、ドライエッチング法、ウェットエッチング法、サンドブラスト法などを用いることができる。
〈トランジスタ等の形成〉
まず、基板７０１上に導電層３０１、導電層３０３及び導電層３０５を形成する。導電層３０１、導電層３０３及び導電層３０５は、導電膜を成膜した後、レジストマスクを形成し、当該導電膜をエッチングした後にレジストマスクを除去することにより形成できる。
続いて、基板７０１、導電層３０１、導電層３０３及び導電層３０５を覆って絶縁層３１１を形成する。
続いて、半導体層３２１、半導体層３２３及び半導体層３２５を形成する（図２０Ａ）。半導体層３２１、半導体層３２３及び半導体層３２５は、半導体膜を成膜した後、レジストマスクを形成し、当該半導体膜をエッチングした後にレジストマスクを除去することにより形成できる。
続いて、絶縁層３３１、導電層３４１、導電層３５１、絶縁層３３３、導電層３４３及び導電層３５３を形成する。絶縁層３３１及び絶縁層３３３となる絶縁膜、導電層３４１及び導電層３４３となる導電膜、導電層３５１及び導電層３５３となる導電膜をそれぞれ形成した後、レジストマスクを形成し、当該絶縁膜及び導電膜をエッチングした後にレジストマスクを除去することにより、絶縁層３３１、導電層３４１、導電層３５１、絶縁層３３３、導電層３４３及び導電層３５３を形成できる。
続いて、絶縁層３６１及び絶縁層３６３を形成する（図２０Ｂ）。
続いて、絶縁層３６１及び絶縁層３６３に開口を形成し、導電層３７１、導電層３７３ａ、導電層３７３ｂ、導電層３７５、導電層３７７及び配線７６０を形成する。導電層３７１、導電層３７３ａ、導電層３７３ｂ、導電層３７５、導電層３７７及び配線７６０は、導電層３０１等と同様の方法により形成できる。
以上の工程により、信号線７１０、トランジスタ７５０、容量素子７９０及びトランジスタ７５２を形成できる（図２０Ｃ）。続いて、絶縁層３７９を形成する。絶縁層３７９はトランジスタ７５０等の保護膜としての機能を有する。
〈絶縁層７７０の形成〉
続いて、絶縁層７７０を形成する。絶縁層７７０に感光性の材料を用いることで、フォトリソグラフィ法等により開口を形成できる。なお絶縁層７７０として、絶縁膜を成膜した後に、レジストマスクを用いて絶縁膜の一部をエッチングして開口を形成してもよい。絶縁層７７０は、有機絶縁材料を用いると、その上面の平坦性を高めることができるため好ましい。
また、絶縁層７７０として、無機絶縁膜を用いてもよい。絶縁層７７０として、窒化シリコン、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、または窒化酸化アルミニウムなどの無機絶縁材料の層を、単層で、または積層して用いることができる。これにより、絶縁層７７０はトランジスタ７５０等の保護層として機能する。
また、絶縁層７７０を、無機絶縁膜と有機絶縁膜の積層構造としてもよい。
続いて、ＦＰＣ端子部７０８の配線７６０上の絶縁層３７９の一部を除去し、配線７６０を露出させる。
〈導電層７７２、導電層７７４の形成〉
続いて、絶縁層７７０上に導電層７７２及び導電層７７４を形成する（図２１Ａ）。導電層７７２は、絶縁層７７０が有する開口を介してトランジスタ７５０と電気的に接続される。導電層７７２及び導電層７７４は、導電層３０１等と同様の方法により形成できる。導電層７７２及び導電層７７４は、光に対して反射性を有する材料を用いることが好ましい。例えば、導電層７７２及び導電層７７４として、銀、パラジウム及び銅の合金（ＡＰＣともいう）、アルミニウム、チタン、銅等を含む材料を用いることができる。
続いて、導電層７７２上及び導電層７７４上にそれぞれ、導電性のバンプ７９１及びバンプ７９３を形成する（図２１Ｂ）。バンプ７９１及びバンプ７９３として、金、銀、錫などの金属、これらの金属を有する合金、導電性樹脂などの異方導電性フィルム、導電性ペーストを用いることができる。バンプ７９１及びバンプ７９３として、例えば、金を好適に用いることができる。バンプ７９１及びバンプ７９３の形成には、印刷法、転写法、吐出法等を用いることができる。
〈発光素子７８２の配置〉
続いて、発光素子７８２を、バンプ７９１及びバンプ７９３上に配置する。発光素子７８２として、図１４に例示した水平構造、フェイスダウン型のＬＥＤチップを用いることが好ましい。配置の際、発光素子７８２の陰極側の電極と、陽極側の電極がそれぞれバンプ７９１及びバンプ７９３と接するように発光素子７８２を配置する。バンプ７９１、バンプ７９３、発光素子７８２、導電層７７２及び導電層７７４が圧接され、導電層７７２及び導電層７７４上に発光素子７８２が固定される。それとともに、導電層７７２及び導電層７７４と、発光素子７８２とが電気的に接続される（図２２）。
発光素子７８２の配置に、先の実施の形態で示した表示装置の作製方法を用いることができる。また、発光素子７８２の配置には、所定の位置から発光素子７８２を取り上げ、移送し、所定の位置に置くピックアンドプレイス装置を用いることができる。または、発光素子７８２の配置に、ＦＳＡ（Ｆｌｕｉｄｉｃ Ｓｅｌｆ Ａｓｓｅｍｂｌｙ）方式を用いてもよい。ＦＳＡ方式では、導電層７７２上及び導電層７７４と重なる領域に、発光素子７８２と適合する凹状の絶縁層を形成し、液体中で凹部に発光素子７８２を自己整合的に配置させる。本発明の一態様では、発光素子７８２として用いるＬＥＤチップは１種類であることから、複数種類を用いる場合と比較して、発光素子７８２の配置が容易となる。
〈遮光層７９５の形成〉
続いて、絶縁層７７０、発光素子７８２上に遮光層７９５となる遮光膜を形成する（図２２）。遮光膜として、金属材料、顔料または染料を含む樹脂を用い、フォトリソグラフィ法等により形成することができる。この時、発光素子７８２上にも遮光膜が形成されるように、該遮光膜の厚さを調整する。
続いて、遮光層７９５となる遮光膜の一部を除去し、発光素子７８２の上面を露出させる（図２３Ａ）。遮光膜の除去には、ドライエッチング法などを用いることができる。本発明の一態様では、発光素子７８２として用いるＬＥＤチップは１種類であり、副画素間で発光素子７８２の高さを同じにできることから、容易に各発光素子７８２の上面を一様に露出させることができ、製造コストを抑制できる。つまり、本発明の一態様により、低い製造コストで、輝度及びコントラストが高く、応答速度が速く、かつ消費電力が低い表示装置とすることができる。
〈着色層７３６、蛍光体層７９７の形成〉
続いて、基板７０５上に遮光層７３８及び着色層７３６を形成する。
遮光層７３８には、金属材料または樹脂材料を用いることができる。遮光層７３８に金属材料を用いる場合には、導電膜を成膜した後に、フォトリソグラフィ法等を用いて不要な部分を除去することにより形成できる。また、遮光層７３８に金属材料、顔料または染料を含む感光性の樹脂材料を用いた場合は、フォトリソグラフィ法等により形成できる。
着色層７３６には、例えば感光性の樹脂材料を用いることが好ましい。着色層７３６は、基板７０５及び遮光層７３８上に材料を塗布した後、フォトマスクを介して当該材料を露光し、現像処理の後に加熱処理を行うことで、形成できる。
続いて、着色層７３６上に蛍光体層７９７を形成する（図２３Ｂ）。蛍光体層７９７は、例えば、蛍光体が混合された有機樹脂層などを用いてスクリーン印刷法、ディスペンス法等により形成できる。
〈基板７０１と基板７０５の貼り合せ〉
続いて、基板７０１と基板７０５のいずれか一方、または両方に、これらを接着する接着層を形成する。接着層は、画素が配置されている領域を囲むように形成する。接着層は、例えばスクリーン印刷法、ディスペンス法等により形成できる。接着層としては、熱硬化性樹脂や紫外線硬化樹脂等を用いることができる。また、紫外線により仮硬化した後に、熱を加えることにより硬化する樹脂などを用いてもよい。または、接着層として、紫外線硬化性と熱硬化性の両方を有する樹脂などを用いてもよい。
続いて、基板７０１と基板７０５とを貼り合せ、接着層を硬化して封止膜７３２を形成する。貼り合せは、減圧雰囲気下で行うと基板７０１と基板７０５の間に気泡等が混入することを防ぐことができるため好ましい。
続いて、配線７６０上に異方性導電膜７８０を設ける。異方性導電膜７８０上にＦＰＣ７１６を配置して熱圧着することにより、配線７６０とＦＰＣ７１６とを電気的に接続させる。
以上の工程により、表示装置７００を形成できる（図１８）。
＜断面構成例２＞
先に示した表示装置７００と異なる構成例を図２４に示す。図２４は、図１７Ａに示す一点鎖線Ｑ−Ｒにおける断面図である。図２４に示す表示装置７００Ａは、発光素子７８２として図１５に例示したＬＥＤパッケージを有し、また遮光層７９５及び蛍光体層７９７を有さない点で、図１８に示す表示装置７００と主に相違している。
図２４に示した表示装置７００Ａの作製方法の一例について、図２５及び図２６を用いて説明する。図２５及び図２６に示す各図は、表示装置７００Ａの作製方法に係る、工程の各段階における断面概略図である。絶縁層７７０を形成するまでは、前述の表示装置７００の作製方法の説明を援用できるため、詳細な説明は省略する。
〈導電層７７２、導電層７７４の形成〉
続いて、絶縁層７７０上に導電層７７２及び導電層７７４を形成する（図２５Ａ）。導電層７７２は、絶縁層７７０が有する開口を介してトランジスタ７５０と電気的に接続される。導電層７７２及び導電層７７４は、導電層３０１等と同様の方法により形成できる。
続いて、導電層７７２上及び導電層７７４上にそれぞれ、導電性のバンプ７９１及びバンプ７９３を形成する（図２５Ｂ）。バンプ７９１及びバンプ７９３として、金、銀、錫などの金属、これらの金属を有する合金、導電性樹脂などの異方導電性フィルム、導電性ペーストを用いることができる。バンプ７９１及びバンプ７９３の形成には、印刷法、転写法、吐出法等を用いることができる。
例えば、バンプ７９１及びバンプ７９３として銀ペーストを用い、導電層７７２及び導電層７７４としてＡＰＣ、アルミニウム、チタン、銅のいずれか一以上を用いることができる。このような構成とすることで、発光素子７８２は、導電層７７２及び導電層７７４それぞれと、電気的に良好に接続することができる。
〈発光素子７８２の配置〉
続いて、発光素子７８２を、バンプ７９１及びバンプ７９３上に配置する。発光素子７８２として、図１５に例示した表面実装型のＬＥＤパッケージを用いることが好ましい。配置の際、発光素子７８２の陰極側の電極と、陽極側の電極がそれぞれバンプ７９１及びバンプ７９３と接するように発光素子７８２を配置する。バンプ７９１、バンプ７９３、発光素子７８２、導電層７７２及び導電層７７４が圧接され、導電層７７２及び導電層７７４上に発光素子７８２が固定される。それとともに、導電層７７２及び導電層７７４と、発光素子７８２とが電気的に接続される（図２６Ａ）。
発光素子７８２の配置には、ピックアンドプレイス装置を用いることができる。または、発光素子７８２の配置に、ＦＳＡ方式を用いてもよい。本発明の一態様では、発光素子７８２として用いるＬＥＤチップは１種類であることから、複数種類を用いる場合と比較して、発光素子７８２の配置が容易となる。
〈着色層の形成〉
続いて、基板７０５上に遮光層７３８及び着色層７３６を形成する（図２６Ｂ）。遮光層７３８及び着色層７３６は、前述の表示装置７００の作製方法の説明を援用できるため、詳細な説明は省略する。
〈基板７０１と基板７０５の貼り合せ〉
続いて、基板７０１と基板７０５のいずれか一方、または両方に、これらを接着する接着層を形成する。基板７０１と基板７０５の貼り合せは、前述の表示装置７００の作製方法の説明を援用できるため、詳細な説明は省略する。
続いて、配線７６０上に異方性導電膜７８０を設ける。異方性導電膜７８０上にＦＰＣ７１６を配置して熱圧着することにより、配線７６０とＦＰＣ７１６とを電気的に接続させる。
以上の工程により、表示装置７００Ａを形成できる（図２４）。
＜表示装置に入力装置を設ける構成例＞
また、図１８、図１９及び図２４に示す表示装置に入力装置を設けてもよい。当該入力装置としては、例えば、タッチセンサ等が挙げられる。
例えばセンサの方式としては、静電容量方式、抵抗膜方式、表面弾性波方式、赤外線方式、光学方式、感圧方式など様々な方式を用いることができる。または、これら２つ以上を組み合わせて用いてもよい。
なお、タッチパネルの構成は、入力装置を一対の基板の内側に形成する、所謂インセル型のタッチパネル、入力装置を表示装置７００上に形成する、所謂オンセル型のタッチパネル、または入力装置を表示装置７００に貼り合わせて用いる、所謂アウトセル型のタッチパネルなどがある。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、先の実施の形態に示した表示装置に用いることができるトランジスタの一例について、説明する。
本発明の一態様の表示装置は、ボトムゲート型のトランジスタや、トップゲート型トランジスタなどの様々な形態のトランジスタを用いて作製することができる。よって、既存の製造ラインに合わせて、使用する半導体層の材料やトランジスタ構造を容易に置き換えることができる。
＜ボトムゲート型トランジスタ＞
図２７Ａ１は、ボトムゲート型のトランジスタの一種であるチャネル保護型のトランジスタ１８１０のチャネル長方向の断面図である。図２７Ａ１において、トランジスタ１８１０は基板１７７１上に形成されている。また、トランジスタ１８１０は、基板１７７１上に絶縁層１７７２を介して電極１７４６を有する。また、電極１７４６上に絶縁層１７２６を介して半導体層１７４２を有する。電極１７４６はゲート電極として機能できる。絶縁層１７２６はゲート絶縁層として機能できる。
また、半導体層１７４２のチャネル形成領域上に絶縁層１７４１を有する。また、半導体層１７４２の一部と接して、絶縁層１７２６上に電極１７４４ａおよび電極１７４４ｂを有する。電極１７４４ａは、ソース電極またはドレイン電極の一方として機能できる。電極１７４４ｂは、ソース電極またはドレイン電極の他方として機能できる。電極１７４４ａの一部、および電極１７４４ｂの一部は、絶縁層１７４１上に形成される。
絶縁層１７４１は、チャネル保護層として機能できる。チャネル形成領域上に絶縁層１７４１を設けることで、電極１７４４ａおよび電極１７４４ｂの形成時に生じる半導体層１７４２の露出を防ぐことができる。よって、電極１７４４ａおよび電極１７４４ｂの形成時に、半導体層１７４２のチャネル形成領域がエッチングされることを防ぐことができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。
また、トランジスタ１８１０は、電極１７４４ａ、電極１７４４ｂおよび絶縁層１７４１上に絶縁層１７２８を有し、絶縁層１７２８の上に絶縁層１７２９を有する。
半導体層１７４２に酸化物半導体を用いる場合、電極１７４４ａおよび電極１７４４ｂの、少なくとも半導体層１７４２と接する部分に、半導体層１７４２の一部から酸素を奪い、酸素欠損を生じさせることが可能な材料を用いることが好ましい。半導体層１７４２中の酸素欠損が生じた領域はキャリア濃度が増加し、当該領域はｎ型化し、ｎ型領域（ｎ＋層）となる。したがって、当該領域はソース領域またはドレイン領域として機能することができる。半導体層１７４２に酸化物半導体を用いる場合、半導体層１７４２から酸素を奪い、酸素欠損を生じさせることが可能な材料の一例として、タングステン、チタン等を挙げることができる。
半導体層１７４２にソース領域およびドレイン領域が形成されることにより、電極１７４４ａおよび電極１７４４ｂと半導体層１７４２の接触抵抗を低減することができる。よって、電界効果移動度や、しきい値電圧などの、トランジスタの電気特性を良好なものとすることができる。
半導体層１７４２にシリコンなどの半導体を用いる場合は、半導体層１７４２と電極１７４４ａの間、および半導体層１７４２と電極１７４４ｂの間に、ｎ型半導体またはｐ型半導体として機能する層を設けることが好ましい。ｎ型半導体またはｐ型半導体として機能する層は、トランジスタのソース領域またはドレイン領域として機能することができる。
絶縁層１７２９は、外部からのトランジスタへの不純物の拡散を防ぐ、または低減する機能を有する材料を用いて形成することが好ましい。なお、必要に応じて絶縁層１７２９を省略することもできる。
図２７Ａ２に示すトランジスタ１８１１は、絶縁層１７２９上にバックゲート電極として機能できる電極１７２３を有する点が、トランジスタ１８１０と異なる。電極１７２３は、電極１７４６と同様の材料および方法で形成できる。
一般に、バックゲート電極は導電層で形成され、ゲート電極とバックゲート電極で半導体層のチャネル形成領域を挟むように配置される。よって、バックゲート電極は、ゲート電極と同様に機能させることができる。バックゲート電極の電位は、ゲート電極と同電位としてもよいし、接地電位（ＧＮＤ電位）や、任意の電位としてもよい。また、バックゲート電極の電位をゲート電極と連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
また、電極１７４６および電極１７２３は、どちらもゲート電極として機能することができる。よって、絶縁層１７２６、絶縁層１７４１、絶縁層１７２８、および絶縁層１７２９は、それぞれがゲート絶縁層として機能することができる。なお、電極１７２３は、絶縁層１７２８と絶縁層１７２９の間に設けてもよい。
なお、電極１７４６または電極１７２３の一方を、「ゲート電極」という場合、他方を「バックゲート電極」という。例えば、トランジスタ１８１１において、電極１７２３を「ゲート電極」と言う場合、電極１７４６を「バックゲート電極」と言う。また、電極１７２３を「ゲート電極」として用いる場合は、トランジスタ１８１１をトップゲート型のトランジスタの一種と考えることができる。また、電極１７４６および電極１７２３のどちらか一方を、「第１のゲート電極」といい、他方を「第２のゲート電極」という場合がある。
半導体層１７４２を挟んで電極１７４６および電極１７２３を設けることで、更には、電極１７４６および電極１７２３を同電位とすることで、半導体層１７４２においてキャリアの流れる領域が膜厚方向においてより大きくなるため、キャリアの移動量が増加する。この結果、トランジスタ１８１１のオン電流が大きくなると共に、電界効果移動度が高くなる。
したがって、トランジスタ１８１１は、占有面積に対して大きいオン電流を有するトランジスタである。すなわち、求められるオン電流に対して、トランジスタ１８１１の占有面積を小さくすることができる。本発明の一態様によれば、トランジスタの占有面積を小さくすることができる。よって、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
また、ゲート電極とバックゲート電極は導電層で形成されるため、トランジスタの外部で生じる電界が、チャネルが形成される半導体層に作用しないようにする機能（特に静電気などに対する電界遮蔽機能）を有する。なお、バックゲート電極を半導体層よりも大きく形成し、バックゲート電極で半導体層を覆うことで、電界遮蔽機能を高めることができる。
また、バックゲート電極を、遮光性を有する導電膜で形成することで、バックゲート電極側から半導体層に光が入射することを防ぐことができる。よって、半導体層の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの電気特性の劣化を防ぐことができる。
本発明の一態様によれば、信頼性の良好なトランジスタを実現することができる。また、信頼性の良好な半導体装置を実現することができる。
図２７Ｂ１は、図２７Ａ１とは異なる構成のチャネル保護型のトランジスタ１８２０のチャネル長方向の断面図である。トランジスタ１８２０は、トランジスタ１８１０とほぼ同様の構造を有しているが、絶縁層１７４１が半導体層１７４２の端部を覆っている点が異なる。また、半導体層１７４２と重なる絶縁層１７４１の一部を選択的に除去して形成した開口部において、半導体層１７４２と電極１７４４ａが電気的に接続している。また、半導体層１７４２と重なる絶縁層１７４１の一部を選択的に除去して形成した他の開口部において、半導体層１７４２と電極１７４４ｂが電気的に接続している。絶縁層１７４１の、チャネル形成領域と重なる領域は、チャネル保護層として機能できる。
図２７Ｂ２に示すトランジスタ１８２１は、絶縁層１７２９上にバックゲート電極として機能できる電極１７２３を有する点が、トランジスタ１８２０と異なる。
絶縁層１７２９を設けることで、電極１７４４ａおよび電極１７４４ｂの形成時に生じる半導体層１７４２の露出を防ぐことができる。よって、電極１７４４ａおよび電極１７４４ｂの形成時に半導体層１７４２の薄膜化を防ぐことができる。
また、トランジスタ１８２０およびトランジスタ１８２１は、トランジスタ１８１０およびトランジスタ１８１１よりも、電極１７４４ａと電極１７４６の間の距離と、電極１７４４ｂと電極１７４６の間の距離が長くなる。よって、電極１７４４ａと電極１７４６の間に生じる寄生容量を小さくすることができる。また、電極１７４４ｂと電極１７４６の間に生じる寄生容量を小さくすることができる。本発明の一態様によれば、電気特性の良好なトランジスタを実現できる。
図２７Ｃ１に示すトランジスタ１８２５は、ボトムゲート型のトランジスタの１つであるチャネルエッチング型のトランジスタ１８２５のチャネル長方向の断面図である。トランジスタ１８２５は、絶縁層１７４１を用いずに電極１７４４ａおよび電極１７４４ｂを形成する。このため、電極１７４４ａおよび電極１７４４ｂの形成時に露出する半導体層１７４２の一部がエッチングされる場合がある。一方、絶縁層１７４１を設けないため、トランジスタの生産性を高めることができる。
図２７Ｃ２に示すトランジスタ１８２６は、絶縁層１７２９上にバックゲート電極として機能できる電極１７２３を有する点が、トランジスタ１８２５と異なる。
図２８Ａ１乃至図２８Ｃ２にトランジスタ１８１０、１８１１、１８２０、１８２１、１８２５、１８２６のチャネル幅方向の断面図をそれぞれ示す。
図２８Ｂ２、図２８Ｃ２に示す構造では、ゲート電極とバックゲート電極とが接続され、ゲート電極とバックゲート電極との電位が同電位となる。また、半導体層１７４２は、ゲート電極とバックゲート電極と挟まれている。
ゲート電極およびバックゲート電極のそれぞれのチャネル幅方向の長さは、半導体層１７４２のチャネル幅方向の長さよりも長く、半導体層１７４２のチャネル幅方向全体は、絶縁層１７２６、１７４１、１７２８、１７２９を間に挟んでゲート電極またはバックゲート電極に覆われた構成である。
当該構成とすることで、トランジスタに含まれる半導体層１７４２を、ゲート電極およびバックゲート電極の電界によって電気的に取り囲むことができる。
トランジスタ１８２１またはトランジスタ１８２６のように、ゲート電極およびバックゲート電極の電界によって、チャネル形成領域が形成される半導体層１７４２を電気的に取り囲むトランジスタのデバイス構造をＳｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
Ｓ−ｃｈａｎｎｅｌ構造とすることで、ゲート電極およびバックゲート電極の一方または双方によってチャネルを誘起させるための電界を効果的に半導体層１７４２に印加することができるため、トランジスタの電流駆動能力が向上し、高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能であるため、トランジスタを微細化することが可能となる。また、Ｓ−ｃｈａｎｎｅｌ構造とすることで、トランジスタの機械的強度を高めることができる。
＜トップゲート型トランジスタ＞
図２９Ａ１に例示するトランジスタ１８４２は、トップゲート型のトランジスタの１つである。トランジスタ１８４２は、絶縁層１７２９を形成した後に電極１７４４ａおよび電極１７４４ｂを形成する点がトランジスタ１８１０やトランジスタ１８２０と異なる。電極１７４４ａおよび電極１７４４ｂは、絶縁層１７２８および絶縁層１７２９に形成した開口部において半導体層１７４２と電気的に接続する。
また、電極１７４６と重ならない絶縁層１７２６の一部を除去し、電極１７４６と、除去した残りの絶縁層１７２６と、をマスクとして用いて不純物を半導体層１７４２に導入することで、半導体層１７４２中に自己整合（セルフアライメント）的に不純物領域を形成できる。トランジスタ１８４２は、絶縁層１７２６が電極１７４６の端部を越えて延伸する領域を有する。半導体層１７４２の絶縁層１７２６を介して不純物が導入された領域の不純物濃度は、絶縁層１７２６を介さずに不純物が導入された領域よりも小さくなる。半導体層１７４２は、電極１７４６と重ならない領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域が形成される。
図２９Ａ２に示すトランジスタ１８４３は、電極１７２３を有する点がトランジスタ１８４２と異なる。トランジスタ１８４３は、基板１７７１の上に形成された電極１７２３を有する。電極１７２３は、絶縁層１７７２を介して半導体層１７４２と重なる領域を有する。電極１７２３は、バックゲート電極として機能することができる。
また、図２９Ｂ１に示すトランジスタ１８４４および図２９Ｂ２に示すトランジスタ１８４５のように、電極１７４６と重ならない領域の絶縁層１７２６を全て除去してもよい。また、図２９Ｃ１に示すトランジスタ１８４６および図２９Ｃ２に示すトランジスタ１８４７のように、絶縁層１７２６を残してもよい。
トランジスタ１８４３乃至トランジスタ１８４７も、電極１７４６を形成した後に、電極１７４６をマスクとして用いて不純物を半導体層１７４２に導入することで、半導体層１７４２中に自己整合的に不純物領域を形成できる。本発明の一態様によれば、電気特性の良好なトランジスタを実現することができる。また、本発明の一態様によれば、集積度の高い半導体装置を実現することができる。
図３０Ａ１乃至図３０Ｃ２にトランジスタ１８４２、１８４３、１８４４、１８４５、１８４６、１８４７のチャネル幅方向の断面図をそれぞれ示す。
トランジスタ１８４３、トランジスタ１８４５、およびトランジスタ１８４７は、それぞれ先に説明したＳ−ｃｈａｎｎｅｌ構造である。ただし、これに限定されず、トランジスタ１８４３、トランジスタ１８４５、およびトランジスタ１８４７をＳ−ｃｈａｎｎｅｌ構造としなくてもよい。
以下では、トランジスタのチャネル形成領域に好適に用いることができる金属酸化物について説明する。
トランジスタに用いる半導体材料としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である金属酸化物を用いることができる。代表的には、インジウムを含む金属酸化物などであり、例えば、後述するＣＡＣ−ＯＳなどを用いることができる。
シリコンよりもバンドギャップが広く、且つキャリア濃度の小さい金属酸化物を用いたトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量素子に蓄積した電荷を長期間に亘って保持することが可能である。
半導体層は、例えばインジウム、亜鉛およびＭ（アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属）を含むＩｎ−Ｍ−Ｚｎ系酸化物で表記される膜とすることができる。
半導体層を構成する金属酸化物がＩｎ−Ｍ−Ｚｎ系酸化物の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：６、Ｉｎ：Ｍ：Ｚｎ＝５：１：７、Ｉｎ：Ｍ：Ｚｎ＝５：１：８等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
また、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
また、チャネル形成領域として機能する金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域として機能する領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
上記の金属酸化物を、高純度真性または実質的に高純度真性な金属酸化物と呼ぶ。当該金属酸化物は欠陥準位密度が低く、安定な特性を有する金属酸化物であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の金属酸化物を用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、半導体層において酸素欠損が増加し、ｎ型化してしまう。このため、半導体層におけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、アルカリ金属およびアルカリ土類金属は、金属酸化物と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため半導体層における二次イオン質量分析法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、半導体層を構成する金属酸化物に窒素が含まれていると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における二次イオン質量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
酸化物半導体は、単結晶酸化物半導体と、非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及び非晶質酸化物半導体などがある。
また、本発明の一態様で開示されるトランジスタの半導体層には、ＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いてもよい。
なお、本発明の一態様で開示されるトランジスタの半導体層は、上述した非単結晶酸化物半導体またはＣＡＣ−ＯＳを好適に用いることができる。また、非単結晶酸化物半導体としては、ｎｃ−ＯＳまたはＣＡＡＣ−ＯＳを好適に用いることができる。
なお、本発明の一態様では、トランジスタの半導体層として、ＣＡＣ−ＯＳを用いることが好ましい。ＣＡＣ−ＯＳを用いることで、トランジスタに高い電気特性または高い信頼性を付与することができる。
なお、半導体層がＣＡＡＣ−ＯＳの領域、多結晶酸化物半導体の領域、ｎｃ−ＯＳの領域、擬似非晶質酸化物半導体の領域、及び非晶質酸化物半導体の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、または積層構造を有する場合がある。
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ−ＯＳの構成について説明する。
ＣＡＣ−ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上２ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳ（ＣＡＣ−ＯＳの中でもＩｎ−Ｇａ−Ｚｎ酸化物を、特にＣＡＣ−ＩＧＺＯと呼称してもよい。）とは、インジウム酸化物（以下、ＩｎＯＸ１（Ｘ１は０よりも大きい実数）とする。）、またはインジウム亜鉛酸化物（以下、ＩｎＸ２ＺｎＹ２ＯＺ２（Ｘ２、Ｙ２、およびＺ２は０よりも大きい実数）とする。）と、ガリウム酸化物（以下、ＧａＯＸ３（Ｘ３は０よりも大きい実数）とする。）、またはガリウム亜鉛酸化物（以下、ＧａＸ４ＺｎＹ４ＯＺ４（Ｘ４、Ｙ４、およびＺ４は０よりも大きい実数）とする。）などと、に材料が分離することでモザイク状となり、モザイク状のＩｎＯＸ１、またはＩｎＸ２ＺｎＹ２ＯＺ２が、膜中に均一に分布した構成（以下、クラウド状ともいう。）である。
つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第１の領域の元素Ｍに対するＩｎの原子数比が、第２の領域の元素Ｍに対するＩｎの原子数比よりも大きいことを、第１の領域は、第２の領域と比較して、Ｉｎの濃度が高いとする。
なお、ＩＧＺＯは通称であり、Ｉｎ、Ｇａ、Ｚｎ、およびＯによる１つの化合物をいう場合がある。代表例として、ＩｎＧａＯ３（ＺｎＯ）ｍ１（ｍ１は自然数）、またはＩｎ（１＋ｘ０）Ｇａ（１−ｘ０）Ｏ３（ＺｎＯ）ｍ０（−１≦ｘ０≦１、ｍ０は任意数）で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはＣＡＡＣ構造を有する。なお、ＣＡＡＣ構造とは、複数のＩＧＺＯのナノ結晶がｃ軸配向を有し、かつａ−ｂ面においては配向せずに連結した結晶構造である。
一方、ＣＡＣ−ＯＳは、金属酸化物の材料構成に関する。ＣＡＣ−ＯＳとは、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む材料構成において、一部にＧａを主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、ＣＡＣ−ＯＳにおいて、結晶構造は副次的な要素である。
なお、ＣＡＣ−ＯＳは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Ｉｎを主成分とする膜と、Ｇａを主成分とする膜との２層からなる構造は、含まない。
なお、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、ＣＡＣ−ＯＳは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にＩｎを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
ＣＡＣ−ＯＳは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、ＣＡＣ−ＯＳをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス（代表的にはアルゴン）、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を０％以上３０％未満、好ましくは０％以上１０％以下とすることが好ましい。
ＣＡＣ−ＯＳは、Ｘ線回折（ＸＲＤ：Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）測定法のひとつであるＯｕｔ−ｏｆ−ｐｌａｎｅ法によるθ／２θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、Ｘ線回折測定から、測定領域のａ−ｂ面方向、およびｃ軸方向の配向は見られないことが分かる。
またＣＡＣ−ＯＳは、プローブ径が１ｎｍの電子線（ナノビーム電子線ともいう。）を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域（リング領域）と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、ＣＡＣ−ＯＳの結晶構造が、平面方向、および断面方向において、配向性を有さないｎｃ（ｎａｎｏ−ｃｒｙｓｔａｌ）構造を有することがわかる。
また例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物におけるＣＡＣ−ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、ＧａＯＸ３が主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
ＣＡＣ−ＯＳは、金属元素が均一に分布したＩＧＺＯ化合物とは異なる構造であり、ＩＧＺＯ化合物と異なる性質を有する。つまり、ＣＡＣ−ＯＳは、ＧａＯＸ３などが主成分である領域と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域は、ＧａＯＸ ３などが主成分である領域と比較して、導電性が高い領域である。つまり、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。従って、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ １が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度（μ）が実現できる。
一方、ＧａＯＸ３などが主成分である領域は、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１が主成分である領域と比較して、絶縁性が高い領域である。つまり、ＧａＯＸ３などが主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、ＣＡＣ−ＯＳを半導体素子に用いた場合、ＧａＯＸ３などに起因する絶縁性と、ＩｎＸ２ＺｎＹ２ＯＺ２、またはＩｎＯＸ１に起因する導電性とが、相補的に作用することにより、高いオン電流（Ｉｏｎ）、および高い電界効果移動度（μ）を実現することができる。
また、ＣＡＣ−ＯＳを用いた半導体素子は、信頼性が高い。従って、ＣＡＣ−ＯＳは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
また、半導体層にＣＡＣ−ＯＳを有するトランジスタは電界効果移動度が高く、且つ駆動能力が高いので、該トランジスタを、駆動回路、代表的にはゲート信号を生成する走査線駆動回路に用いることで、額縁幅の狭い（狭額縁ともいう）表示装置を提供することができる。また、該トランジスタを、表示装置が有する信号線駆動回路（とくに、信号線駆動回路が有するシフトレジスタの出力端子に接続されるデマルチプレクサ）に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。
また、半導体層にＣＡＣ−ＯＳを有するトランジスタは低温ポリシリコンを用いたトランジスタのように、レーザ結晶化工程が不要である。これのため、大面積基板を用いた表示装置であっても、製造コストを低減することが可能である。さらに、ウルトラハイビジョン（「４Ｋ解像度」、「４Ｋ２Ｋ」、「４Ｋ」）、スーパーハイビジョン（「８Ｋ解像度」、「８Ｋ４Ｋ」、「８Ｋ」）のような高解像度であり、且つ大型の表示装置において、半導体層にＣＡＣ−ＯＳを有するトランジスタを駆動回路及び表示部に用いることで、短時間での書き込みが可能であり、表示不良を低減することが可能であり好ましい。
または、トランジスタのチャネルが形成される半導体にシリコンを用いてもよい。シリコンとしてアモルファスシリコンを用いてもよいが、特に結晶性を有するシリコンを用いることが好ましい。例えば、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、本発明の一態様である表示装置について、説明する。
図３１Ａに示す表示装置は、画素部５０２と、駆動回路部５０４と、保護回路５０６と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
画素部５０２や駆動回路部５０４が有するトランジスタに、本発明の一態様のトランジスタを適用することができる。また保護回路５０６にも、本発明の一態様のトランジスタを適用してもよい。
画素部５０２は、Ｘ行Ｙ列（Ｘ、Ｙはそれぞれ独立に２以上の自然数）に配置された複数の表示素子を駆動する複数の画素回路５０１を有する。
駆動回路部５０４は、走査線ＧＬ＿１乃至ＧＬ＿Ｘに走査信号を出力するゲートドライバ５０４ａ、データ線ＤＬ＿１乃至ＤＬ＿Ｙにデータ信号を供給するソースドライバ５０４ｂなどの駆動回路を有する。ゲートドライバ５０４ａは、少なくともシフトレジスタを有する構成とすればよい。またソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。また、シフトレジスタなどを用いてソースドライバ５０４ｂを構成してもよい。
端子部５０７は、外部の回路から表示装置に電源、制御信号、及び画像信号等を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。図３１Ａに示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５０１の間の配線である走査線ＧＬ＿１乃至ＧＬ＿Ｘ、またはソースドライバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬ＿１乃至ＤＬ＿Ｙ等の各種配線に接続される。
また、ゲートドライバ５０４ａとソースドライバ５０４ｂは、それぞれ画素部５０２と同じ基板上に設けられていてもよいし、ゲートドライバ回路またはソースドライバ回路が別途形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）をＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）によって基板に実装する構成としてもよい。
また、図３１Ａに示す複数の画素回路５０１は、例えば、図３１Ｂに示す構成とすることができる。図３１Ｂに示す画素回路５０１は、トランジスタ５５２と、トランジスタ５５４と、容量素子５６２と、発光素子５７２と、を有する。また画素回路５０１には、データ線ＤＬ＿ｎ、走査線ＧＬ＿ｍ、電位供給線ＶＬ＿ａ、電位供給線ＶＬ＿ｂ等が接続されている。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与えられ、他方には、低電源電位ＶＳＳが与えられる。トランジスタ５５４のゲートに与えられる電位に応じて、発光素子５７２に流れる電流が制御されることにより、発光素子５７２からの発光輝度が制御される。
図３１Ｂに示した画素回路５０１中のトランジスタ５５４として、ｎチャネル型のトランジスタを用いる例を、図３２Ａに示す。図３２Ａに示す画素回路５０１は、トランジスタ５５２と、トランジスタ５５４ａと、容量素子５６２と、発光素子５７２ａと、を有する。トランジスタ５５２はｎチャネル型のトランジスタ、トランジスタ５５４ａはｎチャネル型のトランジスタである。例えば、トランジスタ５５２として、先の実施の形態に示したチャネル形成領域に酸化物半導体を有するトランジスタを適用し、トランジスタ５５４ａとしてチャネル形成領域にシリコンを有するトランジスタを適用できる。
また、例えば、トランジスタ５５２及びトランジスタ５５４ａとして、先の実施の形態に示したチャネル形成領域に酸化物半導体を有するトランジスタを適用できる。このような構成とすることで、トランジスタが画素内で占める面積が小さくなり、極めて高精細な画像を表示することができる。
図３２Ａに示す画素回路５０１において、トランジスタ５５２のソースまたはドレインの一方は、データ線ＤＬ＿ｎと電気的に接続される。トランジスタ５５２のソースまたはドレインの他方は、容量素子５６２の一方の電極、およびトランジスタ５５４ａのゲートと電気的に接続される。容量素子５６２の他方の電極は、電位供給線ＶＬ＿ａと電気的に接続される。トランジスタ５５２のゲートは、走査線ＧＬ＿ｍと電気的に接続される。トランジスタ５５４ａのソースまたはドレインの一方は、電位供給線ＶＬ＿ａと電気的に接続される。トランジスタ５５４ａのソースまたはドレインの他方は、発光素子５７２ａの一方の電極と電気的に接続される。発光素子５７２ａの他方の電極は、電位供給線ＶＬ＿ｂと電気的に接続される。電位供給線ＶＬ＿ａには低電源電位ＶＳＳが与えられ、電位供給線ＶＬ＿ｂには高電源電位ＶＤＤが与えられる。
図３２Ａに示す画素回路５０１と異なる構成を、図３２Ｂに示す。図３２Ｂに示す画素回路５０１において、トランジスタ５５２のソースまたはドレインの一方は、データ線ＤＬ＿ｎと電気的に接続される。トランジスタ５５２のソースまたはドレインの他方は、容量素子５６２の一方の電極、およびトランジスタ５５４ａのゲートと電気的に接続される。トランジスタ５５２のゲートは、走査線ＧＬ＿ｍと電気的に接続される。トランジスタ５５４ａのソースまたはドレインの一方は、電位供給線ＶＬ＿ａと電気的に接続される。トランジスタ５５４ａのソースまたはドレインの他方は、容量素子５６２の他方の電極、および発光素子５７２ａの一方の電極と電気的に接続される。発光素子５７２ａの他方の電極は、電位供給線ＶＬ＿ｂと電気的に接続される。電位供給線ＶＬ＿ａには高電源電位ＶＤＤが与えられ、電位供給線ＶＬ＿ｂには低電源電位ＶＳＳが与えられる。
図３１Ｂに示した画素回路５０１中のトランジスタ５５４として、ｐチャネル型のトランジスタを用いる例を、図３２Ｃに示す。図３２Ｃに示す画素回路５０１は、トランジスタ５５２と、トランジスタ５５４ｂと、容量素子５６２と、発光素子５７２ａと、を有する。トランジスタ５５２はｎチャネル型のトランジスタ、トランジスタ５５４ｂはｐチャネル型のトランジスタである。例えば、トランジスタ５５２として、先の実施の形態に示したチャネル形成領域に酸化物半導体を有するトランジスタを適用し、トランジスタ５５４ｂとして、チャネル形成領域にシリコンを有するトランジスタを適用できる。
図３２Ｃに示す画素回路５０１において、トランジスタ５５２のソースまたはドレインの一方は、データ線ＤＬ＿ｎと電気的に接続される。トランジスタ５５２のソースまたはドレインの他方は、容量素子５６２の一方の電極、およびトランジスタ５５４ｂのゲートと電気的に接続される。容量素子５６２の他方の電極は、電位供給線ＶＬ＿ａと電気的に接続される。トランジスタ５５２のゲートは、走査線ＧＬ＿ｍと電気的に接続される。トランジスタ５５４ｂのソースまたはドレインの一方は、電位供給線ＶＬ＿ａと電気的に接続される。トランジスタ５５４ａのソースまたはドレインの他方は、発光素子５７２ａの一方の電極と電気的に接続される。発光素子５７２ａの他方の電極は、電位供給線ＶＬ＿ｂと電気的に接続される。電位供給線ＶＬ＿ａには高電源電位ＶＤＤが与えられ、電位供給線ＶＬ＿ｂには低電源電位ＶＳＳが与えられる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
画素に表示される階調を補正するためのメモリを備える画素回路と、これを有する表示装置について説明する。先の実施の形態で例示したトランジスタは、以下で例示する画素回路に用いられるトランジスタに適用することができる。
＜回路構成＞
図３３Ａに、画素回路４００の回路図を示す。画素回路４００は、トランジスタＭ１、トランジスタＭ２、容量Ｃ１、及び回路４０１を有する。また画素回路４００には、配線Ｓ１、配線Ｓ２、配線Ｇ１、及び配線Ｇ２が接続される。
トランジスタＭ１は、ゲートが配線Ｇ１と、ソース及びドレインの一方が配線Ｓ１と、ソース及びドレインの他方が容量Ｃ１の一方の電極と、それぞれ接続する。トランジスタＭ２は、ゲートが配線Ｇ２と、ソース及びドレインの一方が配線Ｓ２と、ソース及びドレインの他方が容量Ｃ１の他方の電極、並びに回路４０１と、それぞれ接続する。
回路４０１は、少なくとも一の表示素子を含む回路である。表示素子としてＬＥＤ素子を適用することができる。
トランジスタＭ１と容量Ｃ１とを接続するノードをＮ１、トランジスタＭ２と回路４０１とを接続するノードをＮ２とする。
画素回路４００は、トランジスタＭ１をオフ状態とすることで、ノードＮ１の電位を保持することができる。また、トランジスタＭ２をオフ状態とすることで、ノードＮ２の電位を保持することができる。また、トランジスタＭ２をオフ状態とした状態で、トランジスタＭ１を介してノードＮ１に所定の電位を書き込むことで、容量Ｃ１を介した容量結合により、ノードＮ１の電位の変位に応じてノードＮ２の電位を変化させることができる。
ここで、トランジスタＭ１、トランジスタＭ２のうちの一方または両方に、前述の実施の形態で例示した、酸化物半導体が適用されたトランジスタを適用することができる。そのため極めて低いオフ電流により、ノードＮ１及びノードＮ２の電位を長期間に亘って保持することができる。なお、各ノードの電位を保持する期間が短い場合（具体的には、フレーム周波数が３０Ｈｚ以上である場合等）には、シリコン等の半導体を適用したトランジスタを用いてもよい。
＜駆動方法例＞
続いて、図３３Ｂを用いて、画素回路４００の動作方法の一例を説明する。図３３Ｂは、画素回路４００の動作に係るタイミングチャートである。なおここでは説明を容易にするため、配線抵抗などの各種抵抗や、トランジスタや配線などの寄生容量、及びトランジスタのしきい値電圧などの影響は考慮しない。
図３３Ｂに示す動作では、１フレーム期間を期間Ｔ１と期間Ｔ２とに分ける。期間Ｔ１はノードＮ２に電位を書き込む期間であり、期間Ｔ２はノードＮ１に電位を書き込む期間である。
〔期間Ｔ１〕
期間Ｔ１では、配線Ｇ１と配線Ｇ２の両方に、トランジスタをオン状態にする電位を与える。また、配線Ｓ１には固定電位である電位Ｖｒｅｆを供給し、配線Ｓ２には第１データ電位Ｖｗを供給する。
ノードＮ１には、トランジスタＭ１を介して配線Ｓ１から電位Ｖｒｅｆが与えられる。また、ノードＮ２には、トランジスタＭ２を介して第１データ電位Ｖｗが与えられる。したがって、容量Ｃ１には電位差Ｖｗ−Ｖｒｅｆが保持された状態となる。
〔期間Ｔ２〕
続いて期間Ｔ２では、配線Ｇ１にはトランジスタＭ１をオン状態とする電位を与え、配線Ｇ２にはトランジスタＭ２をオフ状態とする電位を与える。また、配線Ｓ１には第２データ電位Ｖｄａｔｅを供給する。配線Ｓ２には所定の定電位を与える、またはフローティングとしてもよい。
ノードＮ１には、トランジスタＭ１を介して第２データ電位Ｖｄａｔｅが与えられる。このとき、容量Ｃ１による容量結合により、第２データ電位Ｖｄａｔｅに応じてノードＮ２の電位が電位ｄＶだけ変化する。すなわち、回路４０１には、第１データ電位Ｖｗと電位ｄＶを足した電位が入力されることとなる。なお、図３３ＢではｄＶが正の値であるように示しているが、負の値であってもよい。すなわち、電位Ｖｄａｔｅが電位Ｖｒｅｆより低くてもよい。
ここで、電位ｄＶは、容量Ｃ１の容量値と、回路４０１の容量値によって概ね決定される。容量Ｃ１の容量値が回路４０１の容量値よりも十分に大きい場合、電位ｄＶは第２データ電位Ｖｄａｔｅに近い電位となる。
このように、画素回路４００は、２種類のデータ信号を組み合わせて表示素子を含む回路４０１に供給する電位を生成することができるため、画素回路４００内で階調の補正を行うことが可能となる。
また画素回路４００は、配線Ｓ１及び配線Ｓ２に供給可能な最大電位を超える電位を生成することも可能となる。発光素子を用いた場合では、ハイダイナミックレンジ（ＨＤＲ）表示等を行うことができる。
図３３Ｃに示す画素回路４００ＥＬは、回路４０１ＥＬを有する。回路４０１ＥＬは、発光素子ＥＬ、トランジスタＭ３、及び容量Ｃ２を有する。
トランジスタＭ３は、ゲートがノードＮ２及び容量Ｃ２の一方の電極と、ソース及びドレインの一方が電位ＶＬが与えられる配線と、他方が発光素子ＥＬの一方の電極と、それぞれ接続される。容量Ｃ２は、他方の電極が電位Ｖｃｏｍが与えられる配線と接続する。発光素子ＥＬは、他方の電極が電位ＶＨが与えられる配線と接続する。
トランジスタＭ３は、発光素子ＥＬに供給する電流を制御する機能を有する。容量Ｃ２は保持容量として機能する。容量Ｃ２は不要であれば省略できる。
なお、ここでは発光素子ＥＬのカソード側がトランジスタＭ３と接続する構成を示しているが、図３３Ｄに示すようにアノード側にトランジスタＭ３を接続してもよい。そのとき、電位ＶＨと電位ＶＬの値を適宜変更できる。
画素回路４００ＥＬは、トランジスタＭ３のゲートに高い電位を与えることで、発光素子ＥＬに大きな電流を流すことができるため、例えばＨＤＲ表示などを実現できる。また、配線Ｓ１または配線Ｓ２に補正信号を供給することで、トランジスタＭ３や発光素子ＥＬの電気特性のばらつきの補正を行うこともできる。
なお、図３３Ｃ、図３３Ｄで例示した回路に限られず、別途トランジスタや容量などを追加した構成としてもよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
（実施の形態７）
本実施の形態では、本発明の一態様の情報処理装置の構成について、図３４および図３５を参照しながら説明する。
図３４および図３５は、本発明の一態様の情報処理装置の構成を説明する図である。図３４Ａは情報処理装置のブロック図であり、図３４Ｂ乃至図３４Ｅは情報処理装置の構成を説明する斜視図である。また、図３５Ａ乃至図３５Ｅは情報処理装置の構成を説明する斜視図である。
＜情報処理装置＞
本実施の形態で説明する情報処理装置５２００Ｂは、演算装置５２１０と、入出力装置５２２０と、を有する（図３４Ａ参照）。
演算装置５２１０は、操作情報を供給される機能を備え、操作情報に基づいて画像情報を供給する機能を備える。
入出力装置５２２０は、表示部５２３０、入力部５２４０、検知部５２５０、通信部５２９０、操作情報を供給する機能および画像情報を供給される機能を備える。また、入出力装置５２２０は、検知情報を供給する機能、通信情報を供給する機能および通信情報を供給される機能を備える。
入力部５２４０は操作情報を供給する機能を備える。例えば、入力部５２４０は、情報処理装置５２００Ｂの使用者の操作に基づいて操作情報を供給する。
具体的には、キーボード、ハードウェアボタン、ポインティングデバイス、タッチセンサ、照度センサ、撮像装置、音声入力装置、視線入力装置、姿勢検出装置などを、入力部５２４０に用いることができる。
表示部５２３０は表示パネルおよび画像情報を表示する機能を備える。例えば、先の実施の形態に示す表示装置を表示部５２３０に用いることができる。
検知部５２５０は検知情報を供給する機能を備える。例えば、情報処理装置が使用されている周辺の環境を検知して、検知情報として供給する機能を備える。
具体的には、照度センサ、撮像装置、姿勢検出装置、圧力センサ、人感センサなどを検知部５２５０に用いることができる。
通信部５２９０は通信情報を供給される機能および供給する機能を備える。例えば、無線通信または有線通信により、他の電子機器または通信網と接続する機能を備える。具体的には、無線構内通信、電話通信、近距離無線通信などの機能を備える。
＜情報処理装置の構成例１＞
例えば、円筒状の柱などに沿った外形を表示部５２３０に適用することができる（図３４Ｂ参照）。情報処理装置５２００Ｂは、使用環境の照度に応じて、表示方法を変更する機能を備える。また、情報処理装置５２００Ｂは、人の存在を検知して、表示内容を変更する機能を備える。これにより、情報処理装置５２００Ｂは、例えば、建物の柱に設置することができる。または、広告または案内等を表示することができる。または、情報処理装置５２００Ｂは、デジタルサイネージ等に用いることができる。
＜情報処理装置の構成例２＞
情報処理装置５２００Ｂは、例えば、使用者が使用するポインタの軌跡に基づいて画像情報を生成する機能を備える（図３４Ｃ参照）。具体的には、対角線の長さが２０インチ以上、好ましくは４０インチ以上、より好ましくは５５インチ以上の表示パネルを用いることができる。または、複数の表示パネルを並べて１つの表示領域に用いることができる。または、複数の表示パネルを並べてマルチスクリーンに用いることができる。これにより、情報処理装置５２００Ｂは、例えば、電子黒板、電子掲示板、電子看板等に用いることができる。
＜情報処理装置の構成例３＞
情報処理装置５２００Ｂは、例えば、使用環境の照度に応じて、表示方法を変更する機能を備える（図３４Ｄ参照）。これにより、例えば、スマートウオッチ（登録商標）の消費電力を低減することができる。または、例えば、晴天の屋外等の外光の強い環境においても好適に使用できるように、画像をスマートウオッチ（登録商標）に表示することができる。
＜情報処理装置の構成例４＞
情報処理装置５２００Ｂは、表示部５２３０などを有する。表示部５２３０は、例えば、筐体の側面に沿って緩やかに曲がる曲面を備える（図３４Ｅ参照）。または、表示部５２３０は表示パネルを備え、表示パネルは、例えば、前面、側面および上面に表示する機能を備える。これにより、例えば、携帯電話の前面だけでなく、側面および上面に画像情報を表示することができる。
＜情報処理装置の構成例５＞
情報処理装置５２００Ｂは、例えば、使用環境の照度に応じて、表示方法を変更する機能を備える（図３５Ａ参照）。これにより、スマートフォンの消費電力を低減することができる。または、例えば、晴天の屋外等の外光の強い環境においても好適に使用できるように、画像をスマートフォンに表示することができる。
＜情報処理装置の構成例６＞
情報処理装置５２００Ｂは、例えば、使用環境の照度に応じて、表示方法を変更する機能を備える（図３５Ｂ参照）。これにより、晴天の日に屋内に差し込む強い外光が当たっても好適に使用できるように、映像をテレビジョンシステムに表示することができる。
＜情報処理装置の構成例７＞
情報処理装置５２００Ｂは、例えば、使用環境の照度に応じて、表示方法を変更する機能を備える（図３５Ｃ参照）。これにより、例えば、晴天の屋外等の外光の強い環境においても好適に使用できるように、画像をタブレットコンピュータに表示することができる。
＜情報処理装置の構成例８＞
情報処理装置５２００Ｂは、例えば、使用環境の照度に応じて、表示方法を変更する機能を備える（図３５Ｄ参照）。これにより、例えば、晴天の屋外等の外光の強い環境においても好適に閲覧できるように、被写体をデジタルカメラに表示することができる。
＜情報処理装置の構成例９＞
情報処理装置５２００Ｂは、例えば、使用環境の照度に応じて、表示方法を変更する機能を備える（図３５Ｅ参照）。これにより、例えば、晴天の屋外等の外光の強い環境においても好適に使用できるように、画像をパーソナルコンピュータに表示することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施できる。
Ｃ１：容量、Ｃ２：容量、ＣＦＢ：着色層、ＣＦＧ：着色層、ＣＦＲ：着色層、ＤＬ＿ｎ：データ線、ＤＬ＿Ｙ：データ線、ＤＬ＿１：データ線、ＥＬ：発光素子、Ｇ１：配線、Ｇ２：配線、ＧＬ＿ｍ：走査線、ＧＬ＿Ｘ：走査線、ＧＬ＿１：走査線、Ｍ１：トランジスタ、Ｍ２：トランジスタ、Ｍ３：トランジスタ、Ｎ１：ノード、Ｎ２：ノード、Ｐ１：領域、Ｐ２：領域、Ｓ１：配線、Ｓ２：配線、Ｔ１：期間、Ｔ２：期間、１０：表示装置、１０Ａ：表示装置、１０Ｂ：表示装置、１０Ｃ：表示装置、１０Ｄ：表示装置、１０Ｅ：表示装置、１０Ｆ：表示装置、１０Ｇ：表示装置、１０Ｈ：表示装置、１１：基板、１３：基板、１５：機能層、１７：発光素子、２０Ｂ：青色光、２０Ｇ：緑色光、２０Ｒ：赤色光、２０Ｗ：白色光、２１：電極、２３：電極、２５：絶縁層、２７：接着層、３１：遮光層、３３：遮光層、３５：蛍光体層、５０：ＬＥＤパッケージ、５１：ＬＥＤチップ、５１Ａ：ＬＥＤチップ区画、５１Ｂ：ＬＥＤチップ、５２：基板、５３：リフレクタ、５５：電極、５７：電極、５９：ワイヤー、６１：ワイヤー、６３：樹脂層、６５：蛍光体、６７：接着層、７１：基板、７１Ａ：基板、７５：ｎ型半導体層、７５ａ：ｎ型コンタクト層、７５ｂ：ｎ型クラッド層、７７：発光層、７７ａ：障壁層、７７ｂ：井戸層、７９：ｐ型半導体層、７９ａ：ｐ型クラッド層、７９ｂ：ｐ型コンタクト層、８１：半導体層、８３：電極、８５：電極、８７：電極、８９：絶縁層、９０：バンプ、３０１：導電層、３０３：導電層、３０５：導電層、３１１：絶縁層、３２１：半導体層、３２３：半導体層、３２５：半導体層、３３１：絶縁層、３３３：絶縁層、３４１：導電層、３４３：導電層、３５１：導電層、３５３：導電層、３６１：絶縁層、３６３：絶縁層、３７１：導電層、３７３ａ：導電層、３７３ｂ：導電層、３７５：導電層、３７７：導電層、３７９：絶縁層、４００：画素回路、４００ＥＬ：画素回路、４０１：回路、４０１ＥＬ：回路、５０１：画素回路、５０２：画素部、５０４：駆動回路部、５０４ａ：ゲートドライバ、５０４ｂ：ソースドライバ、５０６：保護回路、５０７：端子部、５５２：トランジスタ、５５４：トランジスタ、５５４ａ：トランジスタ、５５４ｂ：トランジスタ、５６２：容量素子、５７２：発光素子、５７２ａ：発光素子、７００：表示装置、７００Ａ：表示装置、７００Ｂ：表示装置、７０１：基板、７０２：画素部、７０４：ソースドライバ回路部、７０５：基板、７０６：ゲートドライバ回路部、７０８：ＦＰＣ端子部、７１０：信号線、７１１：配線部、７１２：シール材、７１６：ＦＰＣ、７１７：ＩＣ、７２１：ソースドライバＩＣ、７２２：ゲートドライバ回路部、７２３：ＦＰＣ、７２４：プリント基板、７３２：封止膜、７３６：着色層、７３８：遮光層、７４０：保護層、７４２：接着層、７４３：樹脂層、７４４：絶縁層、７４５：支持基板、７４６：樹脂層、７５０：トランジスタ、７５２：トランジスタ、７６０：配線、７７０：絶縁層、７７２：導電層、７７４：導電層、７８０：異方性導電膜、７８２：発光素子、７９０：容量素子、７９１：バンプ、７９３：バンプ、７９５：遮光層、７９７：蛍光体層、８００：基板、９００：ＬＥＤチップ基板、９０１：フィルム、９０３：プレート、９０５：テーブル、９０７：砥石、９０９：砥石ホイール、９１１：スクライブライン、９１３：台、９１４：開口部、９１５：ブレード、９１９：フィルム、９２１：固定具、９２３：シート、９２４：プレート、９２５：固定具、９２７：フィルム、９２９：押出機構、９５０：装置、９５１：ステージ、９５３：一軸ロボット、９５５：一軸ロボット、９５７：カメラ、９５９：把持機構、９６１：制御装置、９６３：ユニット、１７２３：電極、１７２６：絶縁層、１７２８：絶縁層、１７２９：絶縁層、１７４１：絶縁層、１７４２：半導体層、１７４４ａ：電極、１７４４ｂ：電極、１７４６：電極、１７７１：基板、１７７２：絶縁層、１８１０：トランジスタ、１８１１：トランジスタ、１８２０：トランジスタ、１８２１：トランジスタ、１８２５：トランジスタ、１８２６：トランジスタ、１８４２：トランジスタ、１８４３：トランジスタ、１８４４：トランジスタ、１８４５：トランジスタ、１８４６：トランジスタ、１８４７：トランジスタ、５２００Ｂ：情報処理装置、５２１０：演算装置、５２２０：入出力装置、５２３０：表示部、５２４０：入力部、５２５０：検知部、５２９０：通信部

Claims (7)

  1. 基板上に、複数のトランジスタをマトリクス状に形成し、
    前記基板上に、前記トランジスタと電気的に接続する導電体を形成し、
    フィルム上に、複数の発光素子をマトリクス状に形成し、
    前記発光素子はそれぞれ、一方の面に電極を有し、他方の面が前記フィルムと接し、
    前記導電体と、前記電極とを対向させ、
    押出機構を、前記フィルム側から前記基板側に押し出して前記導電体と前記電極を接触させ、前記導電体と前記電極を電気的に接続させる表示装置の作製方法。
  2. 請求項１において、
    前記導電体と前記電極を接触させた後に、前記押出機構を介して前記導電体及び前記電極に超音波を印加し、前記導電体と前記電極を圧着する表示装置の作製方法。
  3. 請求項１または請求項２において、
    前記フィルムは、引張弾性率が３ＧＰａ以上１８ＧＰａ以下である表示装置の作製方法。
  4. 請求項１乃至請求項３のいずれか一において、
    前記複数の発光素子が形成されたフィルムを、複数用いる表示装置の作製方法。
  5. 請求項１乃至請求項４のいずれか一において、
    前記複数の発光素子の少なくとも一つは、マイクロＬＥＤである表示装置の作製方法。
  6. 請求項１乃至請求項５のいずれか一において、
    前記複数のトランジスタの少なくとも一つは、チャネル形成領域に金属酸化物を有する表示装置の作製方法。
  7. ステージと、把持機構と、押出機構と、を有し、
    前記ステージは、複数のトランジスタがマトリクス状に形成された基板を保持する機能を有し、
    前記基板上には、前記トランジスタと電気的に接続する導電体が形成され、
    前記把持機構は、複数の発光素子がマトリクス状に形成されたフィルムを把持する機能を有し、
    前記発光素子はそれぞれ、一方の面に電極を有し、他方の面が前記フィルムと接し、
    前記把持機構は、前記導電体と、前記電極とを対向させる機能を有し、
    前記押出機構は、前記フィルム側から前記基板側に押し出して前記導電体と前記電極を接触させ、前記導電体と前記電極を電気的に接続させる機能を有する表示装置の作製装置。
JP2020547475A 2018-09-28 2019-09-20 表示装置の作製方法、表示装置の作製装置 Withdrawn JPWO2020065472A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023205233A JP2024026275A (ja) 2018-09-28 2023-12-05 表示装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018185029 2018-09-28
JP2018185029 2018-09-28
PCT/IB2019/057956 WO2020065472A1 (ja) 2018-09-28 2019-09-20 表示装置の作製方法、表示装置の作製装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023205233A Division JP2024026275A (ja) 2018-09-28 2023-12-05 表示装置の作製方法

Publications (2)

Publication Number Publication Date
JPWO2020065472A1 true JPWO2020065472A1 (ja) 2021-11-04
JPWO2020065472A5 JPWO2020065472A5 (ja) 2022-09-02

Family

ID=69951344

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020547475A Withdrawn JPWO2020065472A1 (ja) 2018-09-28 2019-09-20 表示装置の作製方法、表示装置の作製装置
JP2023205233A Pending JP2024026275A (ja) 2018-09-28 2023-12-05 表示装置の作製方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023205233A Pending JP2024026275A (ja) 2018-09-28 2023-12-05 表示装置の作製方法

Country Status (5)

Country Link
US (1) US20220045039A1 (ja)
JP (2) JPWO2020065472A1 (ja)
KR (1) KR20210064238A (ja)
CN (1) CN113196366A (ja)
WO (1) WO2020065472A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11710760B2 (en) 2019-06-21 2023-07-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, electronic device, and manufacturing method of display device
CN111540273B (zh) * 2020-05-26 2021-08-06 Tcl华星光电技术有限公司 Mini LED背光结构和Mini LED背光模组
CN111710691B (zh) * 2020-06-05 2023-01-24 深圳市华星光电半导体显示技术有限公司 柔性Micro-LED显示面板及其制作方法
JPWO2022238797A1 (ja) 2021-05-13 2022-11-17
EP4102307A1 (fr) * 2021-06-08 2022-12-14 The Swatch Group Research and Development Ltd Pièce d'horlogerie à illumination localisée
CN117015862A (zh) * 2021-10-26 2023-11-07 Lg电子株式会社 使用半导体发光元件的显示装置
JP2023097466A (ja) * 2021-12-28 2023-07-10 株式会社東海理化電機製作所 表示装置製造用治具、表示装置の製造方法、表示装置製造用治具を用いて製造された表示装置、及び表示装置の製造方法を用いて製造された表示装置
CN114664968B (zh) * 2022-03-15 2023-11-14 中国科学院长春光学精密机械与物理研究所 一种可见-红外双波段光电探测器
WO2024075078A1 (en) * 2022-10-06 2024-04-11 Vuereal Inc. Phosphor protection in microled displays

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001195016A (ja) * 1999-10-29 2001-07-19 Semiconductor Energy Lab Co Ltd 電子装置
JP2009210719A (ja) * 2008-03-03 2009-09-17 Nishiyama Stainless Chemical Kk フラットパネルディスプレイの製造方法。
JP2012078798A (ja) * 2010-09-08 2012-04-19 Semiconductor Energy Lab Co Ltd Ｅｌ表示装置及び当該ｅｌ表示装置を具備する電子機器
JP2012204768A (ja) * 2011-03-28 2012-10-22 Panasonic Corp 発光素子搭載基板の製造方法
US20170221801A1 (en) * 2012-10-22 2017-08-03 Sensor Electronic Technology, Inc. Multi-Terminal Device Packaging
JP2017533453A (ja) * 2014-10-17 2017-11-09 インテル・コーポレーション 微小持ち上げ・接合組立法
JP2018005160A (ja) * 2016-07-08 2018-01-11 株式会社ジャパンディスプレイ 表示装置
JP2018523848A (ja) * 2015-07-23 2018-08-23 ソウル セミコンダクター カンパニー リミテッド ディスプレイ装置及びその製造方法
JP2018142713A (ja) * 2015-09-02 2018-09-13 オキュラス ブイアール，エルエルシー 半導体デバイスの組立
JP2020528660A (ja) * 2017-07-18 2020-09-24 ルーメンス カンパニー リミテッド 発光ダイオードモジュール製造装置及び方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US10381335B2 (en) 2014-10-31 2019-08-13 ehux, Inc. Hybrid display using inorganic micro light emitting diodes (uLEDs) and organic LEDs (OLEDs)
US10504767B2 (en) * 2016-11-23 2019-12-10 Rohinni, LLC Direct transfer apparatus for a pattern array of semiconductor device die

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001195016A (ja) * 1999-10-29 2001-07-19 Semiconductor Energy Lab Co Ltd 電子装置
JP2009210719A (ja) * 2008-03-03 2009-09-17 Nishiyama Stainless Chemical Kk フラットパネルディスプレイの製造方法。
JP2012078798A (ja) * 2010-09-08 2012-04-19 Semiconductor Energy Lab Co Ltd Ｅｌ表示装置及び当該ｅｌ表示装置を具備する電子機器
JP2012204768A (ja) * 2011-03-28 2012-10-22 Panasonic Corp 発光素子搭載基板の製造方法
US20170221801A1 (en) * 2012-10-22 2017-08-03 Sensor Electronic Technology, Inc. Multi-Terminal Device Packaging
JP2017533453A (ja) * 2014-10-17 2017-11-09 インテル・コーポレーション 微小持ち上げ・接合組立法
JP2018523848A (ja) * 2015-07-23 2018-08-23 ソウル セミコンダクター カンパニー リミテッド ディスプレイ装置及びその製造方法
JP2018142713A (ja) * 2015-09-02 2018-09-13 オキュラス ブイアール，エルエルシー 半導体デバイスの組立
JP2018005160A (ja) * 2016-07-08 2018-01-11 株式会社ジャパンディスプレイ 表示装置
JP2020528660A (ja) * 2017-07-18 2020-09-24 ルーメンス カンパニー リミテッド 発光ダイオードモジュール製造装置及び方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ZUNXU LIU ET AL.: "Experimental estimation of adhesive fracture energy of compliant adhesive tape", 2014 15TH INTERNATIONAL CONFERENCE ON ELECTRONIC PACKAGING TECHNOLOGY, JPN7023002586, 2014, pages 842 - 846, ISSN: 0005098725 *

Also Published As

Publication number Publication date
KR20210064238A (ko) 2021-06-02
WO2020065472A1 (ja) 2020-04-02
CN113196366A (zh) 2021-07-30
JP2024026275A (ja) 2024-02-28
US20220045039A1 (en) 2022-02-10

Similar Documents

Publication Publication Date Title
JPWO2020065472A1 (ja) 表示装置の作製方法、表示装置の作製装置
JP7476409B2 (ja) 表示装置
CN109786421B (zh) 一种显示装置、显示背板及制作方法
US20210043616A1 (en) Display apparatus and manufacturing method thereof
JPWO2019220275A1 (ja) 表示装置、及び表示装置の駆動方法
US20230082959A1 (en) Display device and tiled display device including the same
US20210408185A1 (en) Organic light-emitting diode display device
US11984434B2 (en) Light unit and display device including the same
US20190326268A1 (en) Electronic device
US20220149111A1 (en) Display device
JP7510533B2 (ja) 表示装置
US20240162275A1 (en) Display device and method of fabricating the same
US12010890B2 (en) Display device having a compensation pattern
US20240030389A1 (en) Display device and method of fabricating the same
US20240120323A1 (en) Display device apparatus for fabricating display panel and fabricating method thereof
US11824064B2 (en) Display device, method of manufacturing the same, and tiled display device including the same
WO2022238797A1 (ja) 電子機器
KR20230120199A (ko) 표시 장치
KR20240051009A (ko) 표시 장치
CN117396023A (zh) 显示装置和用于制造该显示装置的方法
KR20240090766A (ko) 반도체 발광소자를 포함하는 디스플레이 장치 및 이의 제조 방법
CN116406204A (zh) 显示装置及制造其的方法
CN117337454A (zh) 电子设备
KR20220164769A (ko) 디스플레이 장치와 그의 제조 방법, 및 그를 이용한 멀티 스크린 디스플레이 장치
CN117855365A (zh) 用于制造显示面板的设备

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220825

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230704

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20230912

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20231207