JPWO2020012812A1 - 炭化珪素半導体装置 - Google Patents

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Abstract

炭化珪素半導体装置は、炭化珪素半導体チップと、炭化珪素半導体チップを覆う樹脂とを有している。炭化珪素半導体チップは、炭化珪素基板と、炭化珪素基板上にある第１絶縁膜と、第１絶縁膜上にある第２絶縁膜とを含んでいる。炭化珪素基板は、第１絶縁膜に接する第１主面と、第２主面と、外周面とを有している。樹脂は、外周面および第２絶縁膜の双方を覆っている。第２絶縁膜のヤング率は、樹脂のヤング率よりも小さい。第２絶縁膜の熱膨張係数は、炭化珪素基板の熱膨張係数よりも大きく、かつ樹脂の熱膨張係数よりも大きい。第２絶縁膜は、第１外周端部を有している。第１主面に対して垂直な断面において、第１外周端部は、外周面に沿って設けられている。

Description

本開示は、炭化珪素半導体装置に関する。本出願は、２０１８年７月１１日に出願した日本特許出願である特願２０１８−１３１４９７号に基づく優先権を主張する。当該日本特許出願に記載された全ての記載内容は、参照によって本明細書に援用される。
特開２０１４−１３９９６７号公報（特許文献１）には、トレンチ型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。
特開２０１４−１３９９６７号公報
本開示に係る炭化珪素半導体装置は、炭化珪素半導体チップと、炭化珪素半導体チップを覆う樹脂とを備えている。炭化珪素半導体チップは、炭化珪素基板と、炭化珪素基板上にある第１絶縁膜と、第１絶縁膜上にある第２絶縁膜とを含んでいる。炭化珪素基板は、第１絶縁膜に接する第１主面と、第１主面と反対側の第２主面と、第１主面および第２主面の各々の連なる外周面とを有している。樹脂は、外周面および第２絶縁膜の双方を覆っている。第２絶縁膜のヤング率は、樹脂のヤング率よりも小さい。第２絶縁膜の熱膨張係数は、炭化珪素基板の熱膨張係数よりも大きく、かつ樹脂の熱膨張係数よりも大きい。第２絶縁膜は、第１主面に平行な方向における第１外周端部を有している。第１主面に対して垂直な断面において、第１外周端部は、外周面に沿って設けられている。
本開示に係る炭化珪素半導体装置は、炭化珪素半導体チップと、炭化珪素半導体チップを覆う樹脂とを備えている。炭化珪素半導体チップは、炭化珪素基板と、炭化珪素基板上にある第１絶縁膜と、第１絶縁膜上にある第２絶縁膜とを含んでいる。炭化珪素基板は、第１絶縁膜に接する第１主面と、第１主面と反対側の第２主面と、第１主面および第２主面の各々の連なる外周面とを有している。樹脂は、外周面および第２絶縁膜の双方を覆っている。第２絶縁膜のヤング率は、樹脂のヤング率よりも小さい。第２絶縁膜の熱膨張係数は、炭化珪素基板の熱膨張係数よりも大きく、かつ樹脂の熱膨張係数よりも大きい。第２絶縁膜は、第１主面に平行な方向における第１外周端部と、第１外周端部に連なりかつ角張っている肩部を有している。第１主面に対して垂直な断面において、第１外周端部は、外周面に沿って設けられている。樹脂は、肩部に接している。第１絶縁膜は、第１主面に平行な方向における第２外周端部を有している。第１主面に対して垂直な断面において、第２外周端部は、外周面に沿って設けられている。第１絶縁膜は、第１環状部と、第１環状部から離間しかつ第１環状部を取り囲む第２環状部とを有している。第２絶縁膜は、第１環状部と第２環状部との間に設けられた充填部を有している。充填部は、炭化珪素基板に接している。
図１は、本実施形態に係る炭化珪素半導体装置の構成を示す縦断面模式図である。 図２は、図４のＩＩ−ＩＩ線に沿った横断面模式図である。 図３は、図２のＩＩＩ−ＩＩＩ線に沿った縦断面模式図である。 図４は、図２のＩＶ−ＩＶ線に沿った縦断面模式図である。 図５は、図４のＶ−Ｖ線に沿った横断面模式図である。 図６は、図２のＶＩ−ＶＩ線に沿った縦断面模式図である。 図７は、図４の領域ＶＩＩの拡大模式図である。 図８は、図７の変形例を示す拡大模式図である。
［本開示の実施形態の概要］
まず、本開示の実施形態の概要について説明する。本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
（１）本開示に係る炭化珪素半導体装置１００は、炭化珪素半導体チップ３０と、炭化珪素半導体チップ３０を覆う樹脂８とを備えている。炭化珪素半導体チップ３０は、炭化珪素基板１０と、炭化珪素基板１０上にある第１絶縁膜６０と、第１絶縁膜６０上にある第２絶縁膜７０とを含んでいる。炭化珪素基板１０は、第１絶縁膜６０に接する第１主面１と、第１主面１と反対側の第２主面２と、第１主面１および第２主面２の各々の連なる外周面３とを有している。樹脂８は、外周面３および第２絶縁膜７０の双方を覆っている。第２絶縁膜７０のヤング率は、樹脂８のヤング率よりも小さい。第２絶縁膜７０の熱膨張係数は、炭化珪素基板１０の熱膨張係数よりも大きく、かつ樹脂８の熱膨張係数よりも大きい。第２絶縁膜７０は、第１主面１に平行な方向における第１外周端部７２を有している。第１主面１に対して垂直な断面において、第１外周端部７２は、外周面３に沿って設けられている。
（２）上記（１）に係る炭化珪素半導体装置１００において、第２絶縁膜７０は、第１外周端部７２に連なりかつ角張っている肩部７１を有していてもよい。樹脂８は、肩部７１に接していてもよい。
（３）上記（１）または（２）に係る炭化珪素半導体装置１００において、第１絶縁膜６０は、第１主面１に平行な方向における第２外周端部６７を有していてもよい。第１主面１に対して垂直な断面において、第２外周端部６７は、外周面３に沿って設けられていてもよい。
（４）上記（１）〜（３）のいずれかに係る炭化珪素半導体装置１００において、第１絶縁膜６０は、第１環状部６１と、第１環状部６１から離間しかつ第１環状部６１を取り囲む第２環状部６２とを有していてもよい。
（５）上記（４）に係る炭化珪素半導体装置１００において、第２絶縁膜７０は、第１環状部６１と第２環状部６２との間に設けられた充填部７６を有していてもよい。充填部７６は、炭化珪素基板１０に接していてもよい。
（６）本開示に係る炭化珪素半導体装置１００は、炭化珪素半導体チップ３０と、炭化珪素半導体チップ３０を覆う樹脂８とを備えている。炭化珪素半導体チップ３０は、炭化珪素基板１０と、炭化珪素基板１０上にある第１絶縁膜６０と、第１絶縁膜６０上にある第２絶縁膜７０とを含んでいる。炭化珪素基板１０は、第１絶縁膜６０に接する第１主面１と、第１主面１と反対側の第２主面２と、第１主面１および第２主面２の各々の連なる外周面３とを有している。樹脂８は、外周面３および第２絶縁膜７０の双方を覆っている。第２絶縁膜７０のヤング率は、樹脂８のヤング率よりも小さい。第２絶縁膜７０の熱膨張係数は、炭化珪素基板１０の熱膨張係数よりも大きく、かつ樹脂８の熱膨張係数よりも大きい。第２絶縁膜７０は、第１主面１に平行な方向における第１外周端部７２と、第１外周端部７２に連なりかつ角張っている肩部７１を有している。第１主面１に対して垂直な断面において、第１外周端部７２は、外周面３に沿って設けられている。樹脂８は、肩部７１に接している。第１絶縁膜６０は、第１主面１に平行な方向における第２外周端部６７を有している。第１主面１に対して垂直な断面において、第２外周端部６７は、外周面３に沿って設けられている。第１絶縁膜６０は、第１環状部６１と、第１環状部６１から離間しかつ第１環状部６１を取り囲む第２環状部６２とを有している。第２絶縁膜７０は、第１環状部６１と第２環状部６２との間に設けられた充填部７６を有している。充填部７６は、炭化珪素基板１０に接している。
［本開示の実施形態の詳細］
以下、実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
まず、本実施形態に係る炭化珪素半導体装置１００の構成について説明する。
図１に示されるように、本実施形態に係る炭化珪素半導体装置１００は、炭化珪素半導体チップ３０と、樹脂８と、金属フレーム７４と、はんだ層７３とを主に有している。金属フレーム７４は、たとえば銅フレームである。当該銅フレームには、ニッケルが鍍金されていてもよい。炭化珪素半導体チップ３０は、はんだ層７３を介して金属フレーム７４上に設けられている。別の観点から言えば、はんだ層７３は、炭化珪素半導体チップ３０と金属フレーム７４との間に位置している。樹脂８は、炭化珪素半導体チップ３０と、はんだ層７３とを覆っている。
炭化珪素半導体チップ３０は、第３主面３１と、第４主面３２とを有している。第４主面３２は、第３主面３１と反対側にある。炭化珪素半導体チップ３０は、第４主面３２においてはんだ層７３に接している。樹脂８は、炭化珪素半導体チップ３０の第３主面３１を覆っている。樹脂８は、はんだ層７３および金属フレーム７４に接している。炭化珪素半導体チップ３０への電流等の供給は、図示しないワイヤー等を介して行われる。
図２は、炭化珪素半導体チップ３０の構成を示す平面模式図である。図２に示されるように、炭化珪素半導体チップ３０は、活性領域４０と、外周領域５０とを有している。図２に示されるように、第１主面１に対して垂直な方向から見て、外周領域５０は、活性領域４０を取り囲んでいる。外周領域５０は、第１外周領域部５１と、第２外周領域部５２とを有する。第１外周領域部５１は、活性領域４０に接する。第２外周領域部５２は、第１外周領域部５１の外側に位置している。炭化珪素半導体チップ３０の肩部７１は、角領域４１と、辺領域４２とを有している。
第２外周領域部５２は、第１外周領域部５１を取り囲んでいる。第２外周領域部５２は、肩部７１を構成する。第１外周領域部５１には、たとえばガードリング１６（図４参照）が設けられている。ガードリング１６は、活性領域４０を取り囲んでいる。
図３は、図２のＩＩＩ−ＩＩＩ線に沿った断面模式図である。図３に示されるように、活性領域４０には、炭化珪素半導体素子９０が設けられている。炭化珪素半導体素子９０は、たとえばＭＯＳＦＥＴである。炭化珪素半導体素子９０は、炭化珪素基板１０と、ゲート絶縁膜２４と、ゲート電極２２と、層間絶縁膜２３と、ソース電極２８と、ドレイン電極２５と、第１絶縁膜６０（図４参照）と、第２絶縁膜７０（図４参照）とを有している。なお図２においては、炭化珪素基板１０および第２絶縁膜７０のみを記載しており、ゲート絶縁膜２４と、ゲート電極２２と、層間絶縁膜２３と、ソース電極２８と、ドレイン電極２５と、第１絶縁膜６０とは省略されている。
図３に示されるように、炭化珪素基板１０は、第１主面１と、第２主面２と、外周面３とを有している。第２主面２は、第１主面１と反対側にある。外周面３は、第１主面１および第２主面２の各々に連なっている。炭化珪素基板１０は、炭化珪素単結晶基板１５と、炭化珪素単結晶基板１５上にある炭化珪素エピタキシャル層２０とを含んでいる。炭化珪素エピタキシャル層２０は第１主面１を構成する。炭化珪素単結晶基板１５は第２主面２を構成する。炭化珪素単結晶基板１５および炭化珪素エピタキシャル層２０は、たとえばポリタイプ４Ｈの六方晶炭化珪素から構成されている。炭化珪素単結晶基板１５は、たとえば窒素（Ｎ）などのｎ型不純物を含みｎ型（第１導電型）を有する。
第１主面１は、たとえば｛０００１｝面または｛０００１｝面に対してオフ方向に８°以下のオフ角だけ傾斜した面である。第１主面１は、たとえば（０００−１）面であってもよいし、（０００１）面であってもよい。第１主面１は、たとえば（０００−１）面に対してオフ方向に８°以下のオフ角だけ傾斜した面であってもよいし、（０００１）面に対してオフ方向に８°以下のオフ角だけ傾斜した面であってもよい。オフ方向は、たとえば＜１１−２０＞方向であってもよいし、＜１−１００＞方向であってもよい。オフ角は、たとえば１°以上であってもよいし、２°以上であってもよい。オフ角は、６°以下であってもよいし、４°以下であってもよい。
図２に示されるように、第１主面１が｛０００１｝面である場合、第１方向１０１は、たとえば＜１１−２０＞方向である。第１主面１が｛０００１｝面に対して傾斜している場合、第１方向１０１は、＜１１−２０＞方向が第１主面１に投影された方向である。同様に、第１主面１が｛０００１｝面である場合、第２方向１０２は、たとえば＜１−１００＞方向である。第１主面１が｛０００１｝面に対して傾斜している場合、第２方向１０２は、＜１−１００＞方向が第１主面１に投影された方向である。第３主面３１は、第１方向１０１および第２方向１０２の各々に沿って延在している。
図３に示されるように、炭化珪素エピタキシャル層２０は、ドリフト領域１１と、ボディ領域１２と、ソース領域１３と、コンタクト領域１４とを主に有している。ドリフト領域１１は、炭化珪素単結晶基板１５上に設けられている。ドリフト領域１１は、たとえば窒素などのｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域１１が含むｎ型不純物の濃度は、炭化珪素単結晶基板１５が含むｎ型不純物の濃度よりも低くてもよい。
ボディ領域１２はドリフト領域１１上に設けられている。ボディ領域１２は、たとえばアルミニウム（Ａｌ）などのｐ型不純物を含み、ｐ型（第２導電型）の導電型を有する。ボディ領域１２のｐ型不純物の濃度は、ドリフト領域１１のｎ型不純物の濃度よりも高くてもよい。ボディ領域１２は、第１主面１および第２主面２の各々から離間している。
ソース領域１３は、ボディ領域１２によってドリフト領域１１から隔てられるようにボディ領域１２上に設けられている。ソース領域１３は、たとえば窒素またはリン（Ｐ）などのｎ型不純物を含んでおり、ｎ型の導電型を有する。ソース領域１３は、第１主面１を構成している。ソース領域１３のｎ型不純物の濃度は、ボディ領域１２のｐ型不純物の濃度よりも高くてもよい。ソース領域１３のｎ型不純物の濃度は、たとえば１×１０19ｃｍ-3程度である。
コンタクト領域１４は、たとえばアルミニウムなどのｐ型不純物を含んでおり、ｐ型の導電型を有する。コンタクト領域１４のｐ型不純物の濃度は、ボディ領域１２のｐ型不純物の濃度よりも高くてもよい。コンタクト領域１４は、ソース領域１３を貫通し、ボディ領域１２に接している。コンタクト領域１４は、第１主面１を構成する。コンタクト領域１４のｐ型不純物の濃度は、たとえば１×１０18ｃｍ-3以上１×１０20ｃｍ-3以下である。
図３に示されるように、第１主面１には、ゲートトレンチ９が設けられている。ゲートトレンチ９は、側壁面９１と、底部９２とにより構成されている。側壁面９１は、第１主面１に連なっている。底部９２は、側壁面９１に連なっている。側壁面９１は、ソース領域１３およびボディ領域１２を貫通してドリフト領域１１に至っている。別の観点から言えば、側壁面９１は、ソース領域１３と、ボディ領域１２と、ドリフト領域１１とによって構成されている。底部９２は、ドリフト領域１１にある。別の観点から言えば、底部９２は、ドリフト領域１１によって構成されている。底部９２は、たとえば第２主面２と平行な平面である。側壁面９１と底部９２とがなす角度θ１は、たとえば１１５°以上１３５°以下である。角度θ１は、たとえば１２０°以上であってもよい。角度θ１は、たとえば１３０°以下であってもよい。
ゲート絶縁膜２４は、たとえば酸化膜である。ゲート絶縁膜２４は、たとえば二酸化珪素を含む材料により構成されている。ゲート絶縁膜２４は、ゲートトレンチ９の側壁面９１および底部９２の各々に接する。ゲート絶縁膜２４は、底部９２においてドリフト領域１１と接している。ゲート絶縁膜２４は、側壁面９１において、ソース領域１３、ボディ領域１２およびドリフト領域１１と接している。ゲート絶縁膜２４は、第１主面１においてソース領域１３と接していてもよい。
ゲート電極２２は、ゲート絶縁膜２４上に設けられている。ゲート電極２２は、たとえば導電性不純物を含むポリシリコンから構成されている。ゲート電極２２は、ゲートトレンチ９の内部に配置されている。ゲート電極２２は、ドリフト領域１１、ボディ領域１２およびソース領域１３に対向している。
ソース電極２８は、第１主面１に接している。ソース電極２８は、コンタクト電極２１と、ソース配線２９とを有する。ソース配線２９は、コンタクト電極２１上に設けられている。コンタクト電極２１は、第１主面１において、ソース領域１３に接している。コンタクト電極２１は、第１主面１において、コンタクト領域１４に接していてもよい。コンタクト電極２１は、たとえばＴｉ（チタン）と、Ａｌ（アルミニウム）と、Ｓｉ（シリコン）とを含む材料から構成されている。コンタクト電極２１は、ソース領域１３とオーミック接合している。コンタクト電極２１は、コンタクト領域１４とオーミック接合していてもよい。
ドレイン電極２５は、第２主面２に接する。ドレイン電極２５は、第２主面２において炭化珪素単結晶基板１５に接している。ドレイン電極２５は、ドリフト領域１１と電気的に接続されている。ドレイン電極２５は、たとえばＮｉＳｉ（ニッケルシリコン）またはＴｉＡｌＳｉ（チタンアルミニウムシリコン）を含む材料から構成されている。
層間絶縁膜２３は、ゲート電極２２およびゲート絶縁膜２４の各々に接して設けられている。層間絶縁膜２３は、たとえば二酸化珪素を含む材料から構成されている。層間絶縁膜２３は、ゲート電極２２とソース電極２８とを電気的に絶縁している。層間絶縁膜２３の一部は、ゲートトレンチ９の内部に設けられていてもよい。ソース配線２９は、層間絶縁膜２３を覆っていてもよい。ソース配線２９は、たとえばＡｌを含む材料により構成されている。
図４は、図２のＩＶ−ＩＶ線に沿った断面模式図である。図２に示されるように、ＩＶ−ＩＶ線は、第１主面１に垂直な方向から見た場合において、炭化珪素半導体チップ３０の対角線に沿った直線である。図４に示されるように、炭化珪素基板１０の第１主面１は、第１絶縁膜６０に接している。外周領域５０において、炭化珪素基板１０は、ガードリング１６とドリフト領域１１とを有している。ガードリング１６は、たとえばアルミニウム（Ａｌ）またはホウ素（Ｂ）などのｐ型不純物を含み、ｐ型（第２導電型）を有する。外周領域５０におけるドリフト領域１１は、活性領域４０におけるドリフト領域１１と連なっている。図４に示す断面において、第２外周領域部５２の幅は、たとえば２０μｍ以下である。ガードリング１６は、ボディ領域１２よりも外周側に位置している。
第１絶縁膜６０は、第１主面１上に設けられている。第１絶縁膜６０は、第１主面１において、ボディ領域１２およびガードリング１６の各々に接している。第１絶縁膜６０は、たとえば二酸化珪素を含む材料から構成されている。第２絶縁膜７０は、第１絶縁膜６０上に設けられている。第２絶縁膜７０は、たとえばポリイミドを含む材料から構成されている。第２絶縁膜７０は、たとえばポリエーテルイミド、ポリベンゾオキサゾールなどを含む材料であってもよい。第２絶縁膜７０は、第３主面３１を構成している。第２絶縁膜７０は、ソース配線２９上に設けられていてもよい（図３参照）。第２絶縁膜７０は、ゲートトレンチ９を覆っていてもよい。
第２絶縁膜７０は、第１主面１に平行な方向における第１外周端部７２を有している。図４に示されるように、第１主面１に対して垂直な断面において、第１外周端部７２は、外周面３に沿って設けられている。具体的には、図４に示される断面において、第１主面１に平行な方向における、第１外周端部７２と外周面３との距離は、２０μｍ以下である。当該距離は、より望ましくは１０μｍ以下であり、さらにより望ましくは５μｍ以下である。第１絶縁膜６０は、第１主面１に平行な方向における第２外周端部６７を有している。図４に示されるように、第１主面１に対して垂直な断面において、第２外周端部６７は、外周面３に沿って設けられていてもよい。具体的には、図４に示される断面において、第１主面１に平行な方向における、第２外周端部６７と外周面３との距離は、２０μｍ以下である。当該距離は、より望ましくは１０μｍ以下であり、さらにより望ましくは５μｍ以下である。
図４に示されるように、樹脂８は、外周面３および第２絶縁膜７０の双方を覆っている。樹脂８は、第１絶縁膜６０を覆っていてもよい。樹脂８は、第１絶縁膜６０、第２絶縁膜７０および外周面３の各々に接している。樹脂８は、第２外周端部６７において、第１絶縁膜６０に接している。樹脂８は、第１外周端部７２および第３主面３１の各々において、第２絶縁膜７０に接している。樹脂８は、活性領域４０および外周領域５０の各々を覆っている。
図４に示されるように、樹脂８は、肩部７１（図２参照）の角領域４１に接している。樹脂８は、外周面３において、ドリフト領域１１に接していてもよい。樹脂８は、炭化珪素単結晶基板１５に接していてもよい。樹脂８は、ドレイン電極２５に接していてもよい。樹脂８は、炭化珪素半導体チップ３０を封止するための樹脂８である。樹脂８は、たとえばエポキシ樹脂である。樹脂８は、たとえばフェノール樹脂、マレイミド樹脂等の耐熱性の有機樹脂またはポリマー成分中に無機ナノ粒子を均一に単分散させた樹脂（ナノコンポジット樹脂）などであってもよい。
第２絶縁膜７０のヤング率は、樹脂８のヤング率よりも小さい。樹脂８のヤング率と第２絶縁膜７０とのヤング率との差は、樹脂８のヤング率と炭化珪素基板１０とのヤング率との差よりも小さい。第２絶縁膜７０の熱膨張係数は、炭化珪素基板１０の熱膨張係数よりも大きく、かつ樹脂８の熱膨張係数よりも大きい。本明細書においては、熱膨張係数は、線膨張率のことである。第２絶縁膜７０を炭化珪素基板１０と樹脂８との間に設けることにより、炭化珪素基板１０と樹脂８とが直接接している場合と比較して、樹脂８の応力を低減することができる。つまり、第２絶縁層は、応力緩衝層として機能する。そのため、樹脂８が剥離することを抑制することができる。
Figure 2020012812
表１は、各材料のヤング率および熱膨張係数（線膨張率）を示している。表１に示されるように、ポリイミド（第２絶縁膜７０）のヤング率は、炭化珪素よりも小さい。ポリイミド（第２絶縁膜７０）のヤング率は、シリカ樹脂充填エポキシ（樹脂８）よりも小さい。ポリイミド（第２絶縁膜７０）の熱膨張係数は、炭化珪素よりも大きい。ポリイミド（第２絶縁膜７０）の熱膨張係数は、シリカ樹脂充填エポキシ（樹脂８）よりも大きい。銅（金属フレーム）のヤング率は、シリカ樹脂充填エポキシ（樹脂８）よりも大きい。銅（金属フレーム）の熱膨張係数は、エポキシ（樹脂８）よりも小さいことが一般的であるが、エポキシに添加する樹脂の種類またはフィラー材の比率により熱膨張係数の調整を行うことも一般的である。シリカ粒子の充填率は、一例として、８０％以上８８％以下である。シリカ粒子は、一例として球状を有する。粒子径が２０μｍ以上４０μｍ以下のシリカ粒子が体積比率で３０％以上７０％以下を占め、粒子径が５μｍ以上２０μｍ未満のシリカ粒子が体積比で３０％以上７０％を占める。エポキシ樹脂内で相対的に大きいサイズのシリカ粒子と、相対的に小さいサイズのシリカ粒子とが均一に分散するようにしている。
図５は、図４のＶ−Ｖ線に沿った横断面模式図である。図５に示されるように、第１絶縁膜６０は、第１環状部６１と、第２環状部６２と、第３環状部６３と、内周領域６４とを有していてもよい。第２環状部６２は、第１環状部６１から離間している。第２環状部６２は、第１環状部６１を取り囲んでいる。第２環状部６２は、第１環状部６１よりも外周側に位置している。第３環状部６３は、第１環状部６１および第２環状部６２の各々から離間している。第３環状部６３は、第２環状部６２を取り囲んでいる。第３環状部６３は、第２環状部６２よりも外周側に位置している。第３環状部６３は、第２外周端部６７を構成している。内周領域６４は、第１環状部６１に取り囲まれている。
図４に示されるように、第２絶縁膜７０は、充填部７６と、本体部７５とを有している。充填部７６は、第１環状部６１と第２環状部６２との間に設けられている。図５に示されるように、充填部７６は、第１環状部６１の外周側であって、かつ第２環状部６２の内周側に位置している。同様に、充填部７６は、第２環状部６２と第３環状部６３との間に設けられている。充填部７６は、第２環状部６２の外周側であって、かつ第３環状部６３の内周側に位置している。充填部７６は、第１環状部６１、第２環状部６２および第３環状部６３の各々に接している。
図４に示されるように、充填部７６は、炭化珪素基板１０に接していてもよい。充填部７６は、第１主面１において、ドリフト領域１１に接していてもよい。図４に示されるように、第１絶縁膜６０の内周領域６４は、第１主面１において、ガードリングおよびドリフト領域１１の各々に接している。内周領域６４は、第１外周領域部５１に位置している。充填部７６は、第２外周領域部５２に位置していてもよい。第１環状部６１、第２環状部６２および第３環状部６３の各々は、第２外周領域部５２に位置していてもよい。充填部７６は、ガードリング１６よりも外周側に位置している。第２絶縁膜７０の本体部７５は、充填部７６および第１絶縁膜６０の各々の上に設けられている。第１絶縁膜６０の厚み１１１は、たとえば０．３μｍ以上３μｍ以下である。第２絶縁膜７０の本体部７５の厚みは、たとえば３μｍ以上３０μｍ以下であり、より好ましくは、５μｍ以上２０μｍ以下である。
図６は、図２のＶＩ−ＶＩ線に沿った断面模式図である。図２に示されるように、ＶＩ−ＶＩ線は、第１主面１に垂直な方向から見た場合において、炭化珪素半導体チップ３０の長辺を垂直に二等分する直線である。図６に示されるように、樹脂８は、肩部７１（図２参照）の辺領域４２に接している。図４に示されるように、第１主面１に対して垂直な断面において、肩部７１の角領域４１は、外周面３に沿った直線上に位置している。図６に示されるように、第１主面１に対して垂直な断面において、肩部７１の辺領域４２は、外周面３に沿った直線上に位置している。別の観点から言えば、第２絶縁膜７０の第１外周端部７２は、第３主面３１の全周囲において、外周面３に沿って位置してもよい。
図７は、図６の領域ＶＩＩの拡大模式図である。図７に示されるように、第２絶縁膜７０は、肩部７１を有している。肩部７１は、第１外周端部７２と、第３主面３１との境界である。肩部７１は、第１外周端部７２および第３主面３１の各々に連なっている。肩部７１は、たとえば角張っている。具体的には、図７に示される断面において、第１外周端部７２は、直線状である。同様に、図７に示される断面において、第３主面３１は、直線状である。第３主面３１と第１外周端部７２とがなす角度θ２は、たとえば９０°である。角度θ２は、９０°以下であってもよい。樹脂８は、角張っている肩部７１に接している。樹脂８は、角張っている肩部７１を覆っている。
次に、本実施形態に係る炭化珪素半導体装置１００の変形例の構成について説明する。図８は、図７の変形例の構成を示す図である。
図８に示される断面において、第３主面３１は、曲線状である。図８に示される断面において、第１外周端部７２は、直線状である。肩部７１は、曲線状の第３主面３１と、直線状の第１外周端部７２との境界である。肩部７１における第３主面３１の接線と、第１外周端部７２とがなす角度θ２は、９０°よりも大きくてもよい。角度θ２は、例えば、１５０°であっても良い。第３主面３１が曲線の場合であっても、第１外周端部７２を直線とすることで、肩部７１は角張って形成される。つまり、角張った肩部７１は、第３主面３１および第１外周端部７２の少なくともいずれか一方が直線状の場合において形成され得る。
なお上記においては、トレンチゲートを有するＭＯＳＦＥＴを例示して、本開示に係る炭化珪素半導体装置１００を説明したが、本開示に係る炭化珪素半導体装置１００はこれに限定されない。本開示に係る炭化珪素半導体装置１００は、たとえば平面型ＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）、サイリスタ、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ Ｏｆｆ ｔｈｙｒｉｓｔｏｒ）、ＰｉＮダイオード等であってもよい。
また上記においては、ｎ型を第１導電型とし、かつｐ型を第２導電型して説明したが、ｐ型を第１導電型とし、かつｎ型を第２導電型としてもよい。また上記各不純物領域におけるｐ型不純物の濃度およびｎ型不純物の濃度は、たとえばＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｅ）またはＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などにより測定可能である。
次に、本開示に係る炭化珪素半導体装置１００の作用効果について説明する。
一般的に炭化珪素半導体チップ３０は樹脂８によって覆われている。外部環境から樹脂８の内部に入り込んだ水分は、高温下において膨張して内部に空間を形成する。これにより、樹脂８に応力がかかることで、樹脂８にクラックが発生する。次に、低温下においては、空間の内部が結露することで、空間が減圧状態になる。そのため、外部環境から水分が引き込まれる。次に、高温下になると、水分が膨張して空間がさらに拡大する。結果として、樹脂８に形成されたクラックが伸長する。以上のように、炭化珪素半導体装置１００が、高温と低温とが交互に繰り返される環境化に配置されると、炭化珪素半導体チップ３０上の樹脂８が剥離する場合がある（ポップコーン現象）。上記において、高温は、たとえば１５０℃である。低温は、たとえば−５５℃である。
樹脂８が剥離することを抑制するために、ポリイミドなどの応力緩衝層を炭化珪素基板１０と樹脂８との間に配置することが考えられる。しかしながら、応力緩衝層は、炭化珪素基板１０と比較して非常に軟らかい。通常、炭化珪素ウェハを個片化して炭化珪素半導体チップ３０にする場合、ダイヤモンド等の硬質材料を砥粒としたブレードを用いて炭化珪素ウェハがダイシングされる。しかしながら、炭化珪素基板１０とともにポリイミドなどの軟らかい材料をダイシングすると、ブレードに目詰まりが発生する場合がある。そのため、従来は、ポリイミドなどの応力緩衝層を炭化珪素半導体チップ３０の外周端部まで延在するように形成することが困難であった。
そこで、ダイヤモンド等の硬質材料を砥粒としたブレードを用いるダイシングの代わりに、レーザを用いて炭化珪素ウェハを切断することにした。具体的には、炭化珪素ウェハの切断予定ラインに沿ってパルスレーザが照射される。パルスレーザの波長は、たとえば１０６４ｎｍである。パルス幅は、たとえば３０ナノ秒である。パルスエネルギーは、たとえば１５０μＪである。スポット径は、たとえば５μｍである。レーザの偏光状態は、たとえば無偏光（つまり光の電場ベクトルが全ての方法において略均一に分布している状態）である。これにより、炭化珪素ウェハの切断予定ラインに沿って損傷が形成される。次に、炭化珪素ウェハに対して機械的応力を印加することにより、炭化珪素ウェハが切断予定ラインにおいて切断される。これにより、複数の炭化珪素半導体チップ３０が形成される。
以上のように、レーザ切断を利用する場合には、炭化珪素ウェハをブレードで切断する必要がない。そのため、炭化珪素ウェハの切断予定ライン上にポリイミドを形成することができる。その結果、応力緩衝層（第２絶縁膜７０）の外周端部（第１外周端部７２）を、炭化珪素基板１０の外周面３に沿った位置に設けることができる。そのため、応力緩衝層の外周端部が、炭化珪素基板１０の外周面３に沿った位置よりも内周側に位置している場合と比較して、樹脂８に印加される応力を低減することができる。従って、樹脂８が剥離することを抑制することができる。
また本実施形態に係る炭化珪素半導体装置１００において、第２絶縁膜７０は、第１外周端部７２に連なりかつ角張っている肩部７１を有している。樹脂８は、角張っている肩部７１に接している。第２絶縁膜７０の肩部７１を角張らせることにより、第２絶縁膜７０に応力を積極的に集中させる。これにより、炭化珪素基板１０に印加される応力を低減することができる。そのため、樹脂８が炭化珪素基板１０から剥離することを抑制することができる。
さらに本実施形態に係る炭化珪素半導体装置１００において、第１絶縁膜６０は、第１環状部６１と、第１環状部６１から離間しかつ第１環状部６１を取り囲む第２環状部６２とを有している。第２絶縁膜７０は、第１環状部６１と第２環状部６２との間に設けられた充填部７６を有している。これにより、水分が炭化珪素半導体チップ３０の内部に侵入することを抑制することができる。
（サンプル準備）
以下のサンプルを用いて、樹脂の剥離抑制効果の確認実験を行った。サンプルにおけるチップサイズの縦寸法×横寸法と実装用銅フレームの実装面の寸法を示す。第１のサンプルは、チップサイズが３ｍｍ×３ｍｍ、実装用銅フレームの実装面の寸法１４ｍｍ×９．５ｍｍである。第２のサンプルは、チップサイズが３ｍｍ×３ｍｍ、実装用銅フレームの実装面の寸法１７ｍｍ×１０ｍｍである。第３のサンプルは、チップサイズが６ｍｍ×６ｍｍ、実装用銅フレームの実装面の寸法１４ｍｍ×９．５ｍｍである。第４のサンプルは、チップサイズが６ｍｍ×６ｍｍ、実装用銅フレームの実装面の寸法は１７ｍｍ×１０ｍｍである。チップの厚みは、１５０μｍから２００μｍである。これらのサンプルにおいて実施形態（図４に示す構造）に示すように、ポリイミドが炭化珪素基板１０と樹脂８との間に設けられているものと、ポリイミドが炭化珪素基板１０と樹脂８との間に設けられていないものの２水準を準備した。
なおチップサイズと実装用銅フレームの実装面の寸法との関係は、上記の例に限られない。つまり、サンプルの他にもチップサイズが実装用銅フレームの実装面の寸法よりも小さければ適用可能である。例えばチップサイズが３ｍｍ×３ｍｍであれば、実装用銅フレームの実装面の寸法が２０ｍｍ×１４ｍｍでも良い。チップサイズが５ｍｍ×６ｍｍの場合は、実装用銅フレームの実装面の寸法が１４ｍｍ×９．５ｍｍまたは１７ｍｍ×１０ｍｍまたは２０ｍｍ×１４ｍｍでも良い。チップサイズが６ｍｍ×６ｍｍの場合は、実装用銅フレームの実装面の寸法が２０ｍｍ×１４ｍｍでも良い。チップサイズが１０ｍｍ×１２ｍｍの場合は、実装用銅フレームの実装面の寸法が２０ｍｍ×１４ｍｍでも良い。チップサイズが１２ｍｍ×１２ｍｍの場合は、実装用銅フレームの実装面の寸法が２０ｍｍ×１４ｍｍでも良い。
（実験方法）
高温と低温とが交互に繰り返される環境化でのサイクル試験の前と後の状態を、超音波プローブを用いた超音波顕微鏡を用いて観察することにより、樹脂の剥離の有無を確認することが可能である。樹脂とチップ上面との間および樹脂とフレーム面との間の密着状態を観察することで、剥離発生の有無の判断をすることができる。まず、高温（１５０℃）と低温側（−５５℃）との温度サイクルが、１０００回、より望ましくは５０００回繰り返される。その後、超音波の反射、透過分析に基づいて、剥離の発生の有無が判断される。横方向寸法１００μｍ程度の剥離の発生を良否判断の基準としている。
また、超音波顕微鏡で観察できない微小剥離は、以下の方法で検知することが可能である。まず、サイクル試験の途中またはサイクル試験後に高温高湿試験（例えば温度８５℃、湿度８５％）が行われる。樹脂に剥離または亀裂部があると、水分が樹脂内部に侵入し、チップが動作不良となる。チップの動作不良を検知することで、樹脂の剥離または亀裂部の有無が間接的に判断される。
（実験結果）
剥離抑制対策がなされていないサンプルにおいては、１０００回未満の温度サイクルで剥離が発生し、サイクル試験後の高温高湿試験でも動作不良が発生した。特に、チップ角部においては、５００回未満の温度サイクルで剥離が発生するという特徴が確認されている。一方、剥離抑制対策がなされているサンプルにおいては、１０００回以上でもチップの角部、辺部に剥離はなく、また、サイクル試験後の高温高湿試験でも良好な動作が確認された。同様の効果は、より厳しい高温側（１７５℃）と低温側（−５５℃）での試験回数５０００回のサイクル試験と、サイクル試験後の高温高湿試験後でも確認された。
剥離抑制対策がなされていないサンプルについては、チップサイズが大きく、また、実装面の寸法が小さくなる場合に、サイクル試験での剥離発生が早く起こる傾向が確認された。また、チップサイズと実装面の比率が大きい方が、剥離発生が早く起こる傾向が確認された（なお今回の場合、チップ面積／実装面の面積の比率は、最小が３％である、最大が５１％である）。剥離抑制対策がなされている実施例のサンプルについては、上述のチップサイズ、実装面の寸法いずれの場合であっても、試験回数５０００回のサイクル試験と、サイクル試験後の高温高湿試験後とにおいて、樹脂の剥離が発生していないことが確認された。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 第１主面、２ 第２主面、３ 外周面、８ 樹脂、９ ゲートトレンチ、１０ 炭化珪素基板、１１ ドリフト領域、１２ ボディ領域、１３ ソース領域、１４ コンタクト領域、１５ 炭化珪素単結晶基板、１６ ガードリング、２０ 炭化珪素エピタキシャル層、２１ コンタクト電極、２２ ゲート電極、２３ 層間絶縁膜、２４ ゲート絶縁膜、２５ ドレイン電極、２８ ソース電極、２９ ソース配線、３０ 炭化珪素半導体チップ、３１ 第３主面、３２ 第４主面、４０ 活性領域、４１ 角領域、４２ 辺領域、５０ 外周領域、５１ 第１外周領域部、５２ 第２外周領域部、６０ 第１絶縁膜、６１ 第１環状部、６２ 第２環状部、６３ 第３環状部、６４ 内周領域、６７ 第２外周端部、７０ 第２絶縁膜、７１ 肩部、７２ 第１外周端部、７３ はんだ層、７４ 金属フレーム、７５ 本体部、７６ 充填部、９０ 炭化珪素半導体素子、９１ 側壁面、９２ 底部、１００ 炭化珪素半導体装置、１０１ 第１方向、１０２ 第２方向。

Claims (6)

  1. 炭化珪素半導体チップと、
    前記炭化珪素半導体チップを覆う樹脂とを備え、
    前記炭化珪素半導体チップは、炭化珪素基板と、前記炭化珪素基板上にある第１絶縁膜と、前記第１絶縁膜上にある第２絶縁膜とを含み、
    前記炭化珪素基板は、前記第１絶縁膜に接する第１主面と、前記第１主面と反対側の第２主面と、前記第１主面および前記第２主面の各々の連なる外周面とを有し、
    前記樹脂は、前記外周面および前記第２絶縁膜の双方を覆っており、
    前記第２絶縁膜のヤング率は、前記樹脂のヤング率よりも小さく、
    前記第２絶縁膜の熱膨張係数は、前記炭化珪素基板の熱膨張係数よりも大きく、かつ前記樹脂の熱膨張係数よりも大きく、
    前記第２絶縁膜は、前記第１主面に平行な方向における第１外周端部を有し、
    前記第１主面に対して垂直な断面において、前記第１外周端部は、前記外周面に沿って設けられている、炭化珪素半導体装置。
  2. 前記第２絶縁膜は、前記第１外周端部に連なりかつ角張っている肩部を有し、
    前記樹脂は、前記肩部に接している、請求項１に記載の炭化珪素半導体装置。
  3. 前記第１絶縁膜は、前記第１主面に平行な方向における第２外周端部を有し、
    前記第１主面に対して垂直な断面において、前記第２外周端部は、前記外周面に沿って設けられている、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 前記第１絶縁膜は、第１環状部と、前記第１環状部から離間しかつ前記第１環状部を取り囲む第２環状部とを有している、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記第２絶縁膜は、前記第１環状部と前記第２環状部との間に設けられた充填部を有し、
    前記充填部は、前記炭化珪素基板に接している、請求項４に記載の炭化珪素半導体装置。
  6. 炭化珪素半導体チップと、
    前記炭化珪素半導体チップを覆う樹脂とを備え、
    前記炭化珪素半導体チップは、炭化珪素基板と、前記炭化珪素基板上にある第１絶縁膜と、前記第１絶縁膜上にある第２絶縁膜とを含み、
    前記炭化珪素基板は、前記第１絶縁膜に接する第１主面と、前記第１主面と反対側の第２主面と、前記第１主面および前記第２主面の各々の連なる外周面とを有し、
    前記樹脂は、前記外周面および前記第２絶縁膜の双方を覆っており、
    前記第２絶縁膜のヤング率は、前記樹脂のヤング率よりも小さく、
    前記第２絶縁膜の熱膨張係数は、前記炭化珪素基板の熱膨張係数よりも大きく、かつ前記樹脂の熱膨張係数よりも大きく、
    前記第２絶縁膜は、前記第１主面に平行な方向における第１外周端部と、前記第１外周端部に連なりかつ角張っている肩部を有し、
    前記第１主面に対して垂直な断面において、前記第１外周端部は、前記外周面に沿って設けられており、
    前記樹脂は、前記肩部に接しており、
    前記第１絶縁膜は、前記第１主面に平行な方向における第２外周端部を有し、
    前記第１主面に対して垂直な断面において、前記第２外周端部は、前記外周面に沿って設けられており、
    前記第１絶縁膜は、第１環状部と、前記第１環状部から離間しかつ前記第１環状部を取り囲む第２環状部とを有しており、
    前記第２絶縁膜は、前記第１環状部と前記第２環状部との間に設けられた充填部を有し、
    前記充填部は、前記炭化珪素基板に接している、炭化珪素半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233738A (ja) * 1998-02-17 1999-08-27 Hitachi Ltd 強誘電体メモリ装置
JP2014049695A (ja) * 2012-09-03 2014-03-17 Toyota Motor Corp 半導体装置及びその製造方法
JP2014110277A (ja) * 2012-11-30 2014-06-12 Mitsubishi Electric Corp 半導体素子、半導体装置
JP2016015482A (ja) * 2014-06-09 2016-01-28 パナソニックＩｐマネジメント株式会社 半導体装置
JP2017168669A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6064614B2 (ja) 2013-01-21 2017-01-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9425153B2 (en) * 2013-04-04 2016-08-23 Monolith Semiconductor Inc. Semiconductor devices comprising getter layers and methods of making and using the same
JP6179538B2 (ja) * 2015-03-04 2017-08-16 トヨタ自動車株式会社 半導体装置
US11145712B2 (en) * 2016-05-17 2021-10-12 Mitsubishi Electric Corporation Semiconductor apparatus and method for manufacturing the same
DE112018001442T5 (de) * 2017-01-25 2020-01-09 Rohm Co., Ltd. Halbleitervorrichtung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11233738A (ja) * 1998-02-17 1999-08-27 Hitachi Ltd 強誘電体メモリ装置
JP2014049695A (ja) * 2012-09-03 2014-03-17 Toyota Motor Corp 半導体装置及びその製造方法
JP2014110277A (ja) * 2012-11-30 2014-06-12 Mitsubishi Electric Corp 半導体素子、半導体装置
JP2016015482A (ja) * 2014-06-09 2016-01-28 パナソニックＩｐマネジメント株式会社 半導体装置
JP2017168669A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置

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