JPWO2020004030A1 - 制御システム、スイッチシステム、電力変換装置、双方向スイッチ素子の制御方法及びプログラム - Google Patents

制御システム、スイッチシステム、電力変換装置、双方向スイッチ素子の制御方法及びプログラム Download PDF

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Abstract

本開示の課題は、双方向スイッチ素子をターンオンさせるときのスイッチング速度を向上させることである。制御システム（１００）は、制御部（１０１）を備える。制御部（１０１）は、双方向スイッチ素子（１）をターンオンさせる場合、第１のゲート電極（Ｇ１）又は第２のゲート電極（Ｇ２）であって第１のソース電極（Ｓ１）と第２のソース電極（Ｓ２）とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差を生じさせるように双方向スイッチ素子（１）を制御する。

Description

本開示は、制御システム、スイッチシステム、電力変換装置、双方向スイッチ素子の制御方法及びプログラムに関し、より詳細には、２つのゲート電極を備える双方向スイッチ素子を制御する制御システム、その制御システムを備えるスイッチシステム、そのスイッチシステムを備える電力変換装置、双方向スイッチ素子の制御方法、及びプログラムに関する。
従来、ダブルゲート（デュアルゲート）の半導体素子である双方向スイッチ素子が提案されている（特許文献１）。
特許文献１に記載された双方向スイッチ素子は、シリコンからなる導電性の基板上にＡｌＮからなるバッファ層を介在させて、半導体層積層体が形成されている。半導体層積層体は、アンドープのＧａＮからなる第１の層（ＧａＮ層）と、アンドープのＡｌＧａＮからなる第２の層（第１のＡｌＧａＮ層）とが下側から順次積層されている。
第１の層の第２の層とのヘテロ界面近傍には、２次元電子ガス層であるチャネル領域が生成されている。
半導体層積層体の上には、互いに間隔をおいて第１のオーミック電極（第１のソース電極）及び第２のオーミック電極（第２のソース電極）が形成されている。半導体層積層体の上における第１のオーミック電極と第２のオーミック電極との間の領域に、第１のオーミック電極側から順に、第１のｐ型窒化物半導体層を介在させて形成された第１のゲート電極と、第２のｐ型窒化物半導体層を介在させて形成された第２のゲート電極と、が並んでいる。
特許文献１に記載の双方向スイッチ素子では、例えば基板を電気的にフローティングにした状態で使用された場合に、基板を接地して使用した場合と比べて、ターンオン時のスイッチング速度が遅くなってしまうという課題があった。
特開２０１１−２０４９９３号公報
本開示の目的は、双方向スイッチ素子をターンオンさせるときのスイッチング速度を向上させることが可能な制御システム、スイッチシステム、電力変換装置、双方向スイッチ素子の制御方法及びプログラムを提供することにある。
本開示に係る一態様の制御システムは、双方向スイッチ素子を制御するシステムである。前記双方向スイッチ素子は、基板と、第１の窒化物半導体層と、第２の窒化物半導体層と、第１のソース電極と、第１のゲート電極と、第２のゲート電極と、第２のソース電極と、第１のｐ型窒化物半導体層と、第２のｐ型窒化物半導体層と、を備える。前記第１の窒化物半導体層は、前記基板上に形成されている。前記第２の窒化物半導体層は、前記第１の窒化物半導体層上に形成されている。前記第２の窒化物半導体層のバンドギャップは、前記第１の窒化物半導体層のバンドギャップよりも大きい。前記第１のソース電極、前記第１のゲート電極、前記第２のゲート電極、及び前記第２のソース電極は、前記第２の窒化物半導体層上に形成されている。前記第１のｐ型窒化物半導体層は、前記第１のゲート電極と前記第２の窒化物半導体層との間に介在している。前記第２のｐ型窒化物半導体層は、前記第２のゲート電極と前記第２の窒化物半導体層との間に介在している。前記制御システムは、制御部を備える。前記制御部は、前記双方向スイッチ素子をターンオンさせる場合、前記第１のゲート電極又は前記第２のゲート電極であって前記第１のソース電極と前記第２のソース電極とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差を生じさせるように前記双方向スイッチ素子を制御する。
本開示に係る一態様のスイッチシステムは、前記制御システムと、前記双方向スイッチ素子と、を備える。
本開示に係る一態様の電力変換装置は、前記スイッチシステムを備える。
本開示に係る一態様の双方向スイッチ素子の制御方法では、前記双方向スイッチ素子は、基板と、第１の窒化物半導体層と、第２の窒化物半導体層と、第１のソース電極と、第１のゲート電極と、第２のゲート電極と、第２のソース電極と、第１のｐ型窒化物半導体層と、第２のｐ型窒化物半導体層と、を備える。前記第１の窒化物半導体層は、前記基板上に形成されている。前記第２の窒化物半導体層は、前記第１の窒化物半導体層上に形成されている。前記第２の窒化物半導体層のバンドギャップは、前記第１の窒化物半導体層のバンドギャップよりも大きい。前記第１のソース電極、前記第１のゲート電極、前記第２のゲート電極、及び前記第２のソース電極は、前記第２の窒化物半導体層上に形成されている。前記第１のｐ型窒化物半導体層は、前記第１のゲート電極と前記第２の窒化物半導体層との間に介在している。前記第２のｐ型窒化物半導体層は、前記第２のゲート電極と前記第２の窒化物半導体層との間に介在している。前記双方向スイッチ素子の制御方法は、前記双方向スイッチ素子をターンオンさせる場合、前記第１のゲート電極又は前記第２のゲート電極であって前記第１のソース電極と前記第２のソース電極とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差を生じさせるように前記双方向スイッチ素子を制御する。
本開示に係る一態様のプログラムは、基板と、第１の窒化物半導体層と、第２の窒化物半導体層と、第１のソース電極と、第１のゲート電極と、第２のゲート電極と、第２のソース電極と、第１のｐ型窒化物半導体層と、第２のｐ型窒化物半導体層と、を備える双方向スイッチ素子を制御するコンピュータシステムに、前記双方向スイッチ素子をターンオンさせる場合、前記第１のゲート電極又は前記第２のゲート電極であって前記第１のソース電極と前記第２のソース電極とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差を生じさせる遅延処理を実行させる、ためのプログラムである。前記第１の窒化物半導体層は、前記基板上に形成されている。前記第２の窒化物半導体層は、前記第１の窒化物半導体層上に形成されている。前記第２の窒化物半導体層のバンドギャップは、前記第１の窒化物半導体層のバンドギャップよりも大きい。前記第１のソース電極、前記第１のゲート電極、前記第２のゲート電極、及び前記第２のソース電極は、前記第２の窒化物半導体層上に形成されている。前記第１のｐ型窒化物半導体層は、前記第１のゲート電極と前記第２の窒化物半導体層との間に介在している。前記第２のｐ型窒化物半導体層は、前記第２のゲート電極と前記第２の窒化物半導体層との間に介在している。
図１Ａは、実施形態に係る制御システムを備えるスイッチシステムの回路ブロック図である。図１Ｂは、同上の制御システムの一部の回路構成図である。 図２は、同上の制御システムを備えるスイッチシステムにおける双方向スイッチ素子の断面図である。 図３は、同上の制御システムにおいて双方向スイッチ素子をターンオンさせるときの動作説明図である。 図４は、同上の制御システムを備えるスイッチシステムにおける双方向スイッチ素子のターンオン波形と比較例に係るスイッチシステムにおける双方向スイッチ素子のターンオン波形との比較図である。 図５は、実施形態に係る制御システムを備えるスイッチシステムにおける双方向スイッチ素子のスイッチング速度と比較例におけるスイッチング速度の説明図である。 図６は、同上の制御システムにおいて双方向スイッチ素子をターンオフさせるときの動作説明図である。 図７は、実施形態の変形例１に係る制御システムを備えるスイッチシステムの回路ブロック図である。 図８は、実施形態の変形例２に係る制御システムを備える電力変換装置の回路図である。 図９は、実施形態の変形例３に係る制御システムを備える電力変換装置の回路図である。
下記の実施形態等において説明する図２は、模式的な図であり、図２中の各構成要素の大きさや厚さそれぞれの比が、必ずしも実際の寸法比を反映しているとは限らない。
（実施形態）
以下では、実施形態に係る制御システム１００を備えるスイッチシステム２００について、図１Ａ及び１Ｂに基づいて説明する。
スイッチシステム２００は、双方向スイッチ素子１と、双方向スイッチ素子１を制御する、上述の制御システム１００と、を備える。
以下では、まず双方向スイッチ素子１について、図２に基づいて説明してから制御システム１００について説明する。
（１）双方向スイッチ素子
（１．１）双方向スイッチ素子の構成
双方向スイッチ素子１は、基板２と、第１の窒化物半導体層４と、第２の窒化物半導体層５と、第１のソース電極Ｓ１と、第１のゲート電極Ｇ１と、第２のゲート電極Ｇ２と、第２のソース電極Ｓ２と、第１のｐ型窒化物半導体層６１と、第２のｐ型窒化物半導体層６２と、を備える。
第１の窒化物半導体層４は、基板２上に形成されている。第２の窒化物半導体層５は、第１の窒化物半導体層４上に形成されている。第２の窒化物半導体層５は、第１の窒化物半導体層４よりもバンドギャップが大きい。第１のソース電極Ｓ１は、第２の窒化物半導体層５上に形成されている。第１のゲート電極Ｇ１は、第２の窒化物半導体層５上に形成されており、第１のソース電極Ｓ１から離れている。第２のゲート電極Ｇ２は、第２の窒化物半導体層５上に形成されており、第１のゲート電極Ｇ１から見て第１のソース電極Ｓ１とは反対側において第１のゲート電極Ｇ１から離れている。第２のソース電極Ｓ２は、第２の窒化物半導体層５上に形成されており、第２のゲート電極Ｇ２から見て第１のゲート電極Ｇ１とは反対側において第２のゲート電極Ｇ２から離れている。第１のｐ型窒化物半導体層６１は、第１のゲート電極Ｇ１と第２の窒化物半導体層５との間に介在している。第２のｐ型窒化物半導体層６２は、第２のゲート電極Ｇ２と第２の窒化物半導体層５との間に介在している。双方向スイッチ素子１では、基板２上に、第１の窒化物半導体層４と第２の窒化物半導体層５と第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２とを含む積層体１０が形成されている。
以下、双方向スイッチ素子１について、より詳細に説明する。
双方向スイッチ素子１は、デュアルゲート型のＧａＮ系ＧＩＴ（Gate Injection Transistor）である。ここにおいて、双方向スイッチ素子１では、第１の窒化物半導体層４がＧａＮ層であり、第２の窒化物半導体層５がＡｌＧａＮ層である。第２の窒化物半導体層５は、第１の窒化物半導体層４上に形成されており、第１の窒化物半導体層４と共にヘテロ接合部ＨＪを構成する。第１の窒化物半導体層４においては、ヘテロ接合部ＨＪの近傍に、２次元電子ガス（Two-Dimensional Electron Gas）が発生している。２次元電子ガスを含む領域（以下、「２次元電子ガス層」ともいう）は、ｎチャネル層（電子伝導層）として機能することが可能である。また、双方向スイッチ素子１では、第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２の各々がｐ型ＡｌＧａＮ層である。
基板２は、導電性のシリコン基板である。したがって、基板２は、導電性基板の一種である。基板２は、第１主面２１及び第２主面２２を有する。基板２の第１主面２１及び第２主面２２は、基板２の厚さ方向に直交する。ここにおいて、「直交」とは、厳密に直交する場合のみに限定されず、略直交（厚さ方向と第１主面２１又は第２主面２２とのなす角度が例えば９０°±５°）でもよい。第２主面２２は、基板２の厚さ方向において第１主面２１の反対側に位置している。双方向スイッチ素子１では、積層体１０は、基板２の第１主面２１上に形成されている。基板２の第１主面２１は、例えば、（１１１）面である。基板２の第１主面２１は、例えば、（１１１）面からのオフ角（以下、「第１オフ角」という）が０°よりも大きく５°以下の結晶面でもよい。ここにおいて、「第１オフ角」とは、（１１１）面に対する第１主面２１の傾斜角である。したがって、オフ角が０°であれば、第１主面２１は、（１１１）面である。（１１１）面は、３つの指数を括弧のなかに入れて表記したミラー指数（Miller Index）による結晶面である。基板２の厚さは、例えば、１００μｍ以上１０００μｍ以下である。
第１の窒化物半導体層４は、バッファ層３を介して基板２上に形成されている。ここにおいて、上述の積層体１０は、バッファ層３を含む。積層体１０では、バッファ層３、第１の窒化物半導体層４及び第２の窒化物半導体層５は、基板２側からこの順に並んでいる。また、積層体１０は、第２の窒化物半導体層５上に形成されている第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２を含んでいる。
積層体１０は、基板２上に例えばＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）によって成長されたエピタキシャル成長層である。基板２上に積層体１０を成長させるエピタキシャル成長装置としてＭＯＶＰＥ装置を採用する場合、Ａｌの原料ガスとしては、トリメチルアルミニウム（ＴＭＡｌ）を採用するのが好ましい。また、Ｇａの原料ガスとしては、トリメチルガリウム（ＴＭＧａ）を採用するのが好ましい。Ｎの原料ガスとしては、ＮＨ3を採用するのが好ましい。ｐ型導電性に寄与する不純物であるＭｇの原料ガスとしては、ビスシクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）を採用するのが好ましい。各原料ガスそれぞれのキャリアガスとしては、例えば、Ｈ2ガスを採用するのが好ましい。各原料ガスは、特に限定されず、例えば、Ｇａの原料ガスとしてトリエチルガリウム（ＴＥＧａ）、Ｎの原料ガスとしてヒドラジン誘導体を採用してもよい。
バッファ層３は、例えば、アンドープのＧａＮ層である。バッファ層３は、第１の窒化物半導体層４、第２の窒化物半導体層５、第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２の結晶性の向上を目的として設けた層である。バッファ層３は、基板２の第１主面２１上に直接形成されている。バッファ層３を構成するアンドープのＧａＮ層は、その成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。バッファ層３の厚さは、例えば、１００ｎｍ以上３０００ｎｍ以下である。
第１の窒化物半導体層４は、アンドープのＧａＮ層である。第１の窒化物半導体層４を構成するアンドープのＧａＮ層は、その成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。第１の窒化物半導体層４の厚さは、例えば、１００ｎｍ以上７００ｎｍ以下である。
第２の窒化物半導体層５は、アンドープのＡｌＧａＮ層である。第２の窒化物半導体層５を構成するアンドープのＡｌＧａＮ層は、その成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。第２の窒化物半導体層５を構成するアンドープのＡｌＧａＮ層のＡｌの組成比は、例えば、０．２である。本明細書において、Ａｌの組成比とは、ＡｌＧａＮ層をＡｌxＧａ1-xＮ層で表したときのｘの値である。つまり、第２の窒化物半導体層５は、アンドープのＡｌ0.2Ｇａ0.8Ｎ層である。組成比は、例えば、ＥＤＸ（Energy Dispersive X-ray Spectroscopy）による組成分析で求めた値である。組成比の相対的な大小関係を議論する上では、組成比は、ＥＤＸに限らず、例えば、オージェ電子分光（Auger Electron Spectroscopy）による組成分析、ＳＩＭＳ（Secondary Ion Mass Spectroscopy）による組成分析で求めた値でもよい。第２の窒化物半導体層５の厚さは、例えば、２０ｎｍ以上１００ｎｍ以下である。
第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２の各々は、ｐ型ＡｌＧａＮ層である。
第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２は、第２の窒化物半導体層５の表面５１の一部のみを覆っている。したがって、第２の窒化物半導体層５の表面５１は、第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２に覆われている領域と、第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２に覆われていない領域と、を含む。第１のｐ型窒化物半導体層６１と第２のｐ型窒化物半導体層６２とは、互いに離れている。第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２は、その成長時にＭｇがドーピングされており、Ｍｇを含有している。第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２は、ＭＯＶＰＥ装置によって第１のｐ型窒化物半導体層６１と第２のｐ型窒化物半導体層６２との元になるｐ型窒化物半導体層を第２の窒化物半導体層５上に成長させた後に、フォトリソグラフィ技術及びエッチング技術を利用してｐ型窒化物半導体層をパターニングすることによって形成されている。
第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２の各々のＡｌの組成比は、第２の窒化物半導体層５を構成するＡｌＧａＮ層のＡｌの組成比と同じ（例えば、０．２）であるが、第２の窒化物半導体層５を構成するＡｌＧａＮ層のＡｌの組成比と異なっていてもよい。第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２の各々の厚さは、例えば、５０ｎｍ以上３００ｎｍ以下である。
第１のソース電極Ｓ１及び第２のソース電極Ｓ２は、第２の窒化物半導体層５の表面５１において第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２に覆われていない領域に形成されている。第１のソース電極Ｓ１と第２のソース電極Ｓ２とは、互いに離れている。第１のソース電極Ｓ１及び第２のソース電極Ｓ２は、ヘテロ接合部ＨＪと電気的に接続されている。ここにおいて、「電気的に接続されている」とはオーミック接触していることを意味する。第１のソース電極Ｓ１及び第２のソース電極Ｓ２の各々は、例えば、ＴｉとＡｌとを含んでいる。
第１のゲート電極Ｇ１は、第１のｐ型窒化物半導体層６１を介して第２の窒化物半導体層５上に形成されている。また、第２のゲート電極Ｇ２は、第２のｐ型窒化物半導体層６２を介して第２の窒化物半導体層５上に形成されている。第１のゲート電極Ｇ１と第２のゲート電極Ｇ２との距離は、第１のｐ型窒化物半導体層６１と第２のｐ型窒化物半導体層６２との距離よりも長い。第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２の各々は、第２の窒化物半導体層５の表面５１に沿った方向において、対応する第１のソース電極Ｓ１及び第２のソース電極Ｓ２それぞれから離れている。第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２は、例えば、第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２にそれぞれオーミック接触している。第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２の各々は、例えば、ＰｄとＡｕとを含んでいる。
双方向スイッチ素子１では、第２の窒化物半導体層５の表面５１に沿った一方向において、第１のソース電極Ｓ１、第１のゲート電極Ｇ１、第２のゲート電極Ｇ２及び第２のソース電極Ｓ２が、この順に並んでいる。第１のソース電極Ｓ１、第１のゲート電極Ｇ１、第２のゲート電極Ｇ２及び第２のソース電極Ｓ２は、上記一方向において互いに離れている。
（１．２）双方向スイッチ素子の動作
以下では、説明の便宜上、第１のゲート電極Ｇ１と第１のソース電極Ｓ１との間に第１の閾値電圧以上の電圧が印加されていない状態を、第１のゲート電極Ｇ１がオフ状態ともいう。また、第１のゲート電極Ｇ１と第１のソース電極Ｓ１との間に第１のゲート電極Ｇ１を高電位側として第１の閾値電圧以上の電圧が印加されている状態を、第１のゲート電極Ｇ１がオン状態ともいう。また、第２のゲート電極Ｇ２と第２のソース電極Ｓ２との間に第２の閾値電圧以上の電圧が印加されていない状態を、第２のゲート電極Ｇ２がオフ状態ともいう。また、第２のゲート電極Ｇ２と第２のソース電極Ｓ２との間に第２のゲート電極Ｇ２を高電位側として第２の閾値電圧以上の電圧が印加されている状態を、第２のゲート電極Ｇ２がオン状態ともいう。
双方向スイッチ素子１は、上述の第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２を備えることにより、ノーマリオフ型のトランジスタを実現している。ここにおいて、第１のｐ型窒化物半導体層６１は、第１のゲート電極Ｇ１がオフ状態のときに、第１のｐ型窒化物半導体層６１直下において第２の窒化物半導体層５と第１の窒化物半導体層４とに空乏層を形成する。第２のｐ型窒化物半導体層６２は、第２のゲート電極Ｇ２がオフ状態のときに、第２のｐ型窒化物半導体層６２直下において第２の窒化物半導体層５と第１の窒化物半導体層４とに空乏層を形成する。双方向スイッチ素子１では、第１のゲート電極Ｇ１がオン状態のときには、第１のゲート電極Ｇ１と第１のソース電極Ｓ１との間を２次元電子ガス層でつなげることができる。言い換えれば、双方向スイッチ素子１では、第１のゲート電極Ｇ１がオン状態のときには、第１のゲート電極Ｇ１と第１のソース電極Ｓ１との間で２次元電子ガス層が空乏層により遮られなくなる。また、双方向スイッチ素子１では、第２のゲート電極Ｇ２がオン状態のときには、第２のゲート電極Ｇ２と第２のソース電極Ｓ２との間を２次元電子ガス層でつなげることができる。言い換えれば、双方向スイッチ素子１では、第２のゲート電極Ｇ２がオン状態のときには、第２のゲート電極Ｇ２と第２のソース電極Ｓ２との間で２次元電子ガス層が空乏層により遮られなくなる。
双方向スイッチ素子１では、第１のゲート電極Ｇ１がオフ状態で、かつ第２のゲート電極Ｇ２がオフ状態である場合（第１の動作モードの場合）、第１のソース電極Ｓ１と第２のソース電極Ｓ２との間において、いずれの方向にも電流を流すことができない。より詳細には、第１の動作モードの場合、第１のソース電極Ｓ１が第２のソース電極Ｓ２よりも高電位のときに第１のソース電極Ｓ１から第２のソース電極Ｓ２へ流れる電流が遮断され、かつ、第２のソース電極Ｓ２が第１のソース電極Ｓ１よりも高電位のときに第２のソース電極Ｓ２から第１のソース電極Ｓ１へ流れる電流が遮断される。
双方向スイッチ素子１では、第１のゲート電極Ｇ１がオン状態で、かつ第２のゲート電極Ｇ２がオン状態である場合（第２の動作モードの場合）、第１のソース電極Ｓ１と第２のソース電極Ｓ２との間において、双方向に電流を流すことができる。より詳細には、第２の動作モードの場合、第１のソース電極Ｓ１が第２のソース電極Ｓ２よりも高電位のときに第１のソース電極Ｓ１から第２のソース電極Ｓ２へ電流が流れ、かつ、第２のソース電極Ｓ２が第１のソース電極Ｓ１よりも高電位のときに第２のソース電極Ｓ２から第１のソース電極Ｓ１へ電流が流れる。
双方向スイッチ素子１では、第１のゲート電極Ｇ１がオン状態で、かつ第２のゲート電極Ｇ２がオフ状態である場合（第３の動作モードの場合）、ダイオードとして機能する。より詳細には、第３の動作モードの場合、第１のソース電極Ｓ１が第２のソース電極Ｓ２よりも高電位のときには第１のソース電極Ｓ１から第２のソース電極Ｓ２へ流れる電流が遮断され、かつ、第２のソース電極Ｓ２が第１のソース電極Ｓ１よりも第２の閾値電圧以上、高電位のときには第２のソース電極Ｓ２から第１のソース電極Ｓ１へ電流が流れる。
双方向スイッチ素子１では、第１のゲート電極Ｇ１がオフ状態で、かつ第２のゲート電極Ｇ２がオン状態である場合（第４の動作モードの場合）、ダイオードとして機能する。より詳細には、第４の動作モードの場合、第２のソース電極Ｓ２が第１のソース電極Ｓ１よりも高電位のときには第２のソース電極Ｓ２から第１のソース電極Ｓ１へ流れる電流が遮断され、かつ、第１のソース電極Ｓ１が第２のソース電極Ｓ２よりも第１の閾値電圧以上、高電位のときには第１のソース電極Ｓ１から第２のソース電極Ｓ２へ電流が流れる。
双方向スイッチ素子１では、第１の閾値電圧と第２の閾値電圧とが同じ値であるが、互いに異なる値であってもよい。第１の閾値電圧は、第１のゲート電極Ｇ１の下側において２次元電子ガス層を遮るように広がっている空乏層が縮小し２次元電子ガス層に電流を流すことができるようになる閾値電圧である。第２の閾値電圧は、第２のゲート電極Ｇ２の下側において２次元電子ガス層を遮るように広がっている空乏層が縮小し２次元電子ガス層に電流を流すことができるようになる閾値電圧である。
（２）制御システム
制御システム１００は、図１Ａに示すように、制御部１０１を備える。制御システム１００は、制御部１０１の他に、第１のゲート駆動回路１０２と、第２のゲート駆動回路１０３と、を備える。制御システム１００は、例えば、図１Ａに示すように、双方向スイッチ素子１の第１のソース電極Ｓ１と第２のソース電極Ｓ２との間に、交流電源２１１と負荷２１２との直列回路が接続されている状態で使用される。
制御部１０１、第１のゲート駆動回路１０２及び第２のゲート駆動回路１０３は、電源回路１１０から直流電圧を供給される。電源回路１１０は、例えば、交流電源（例えば、商用電源）２１１の出力電圧を全波整流するダイオードブリッジと、ダイオードブリッジの出力電圧を平滑化する平滑コンデンサと、平滑コンデンサの出力電圧を上記直流電圧に降圧する降圧チョッパ回路と、を含む。なお、電源回路１１０は、制御システム１００の構成要素ではない。電源回路１１０の回路構成は特に限定されない。
第１のゲート駆動回路１０２は、第１のゲート電極Ｇ１と第１のソース電極Ｓ１との間に第１のソース電極Ｓ１を基準とする第１のゲート電圧Ｖｇ１（図３参照）を印加する回路である。第１のゲート駆動回路１０２は、制御部１０１からの制御信号により制御されて第１のゲート電圧Ｖｇ１を第１の閾値電圧よりも大きな電圧Ｖ１（例えば、５Ｖ）又は第１の閾値電圧よりも小さな電圧（例えば、０Ｖ）とする。
第２のゲート駆動回路１０３は、第２のゲート電極Ｇ２と第２のソース電極Ｓ２との間に第２のソース電極Ｓ２を基準とする第２のゲート電圧Ｖｇ２（図３参照）を印加する回路である。第２のゲート駆動回路１０３は、制御部１０１からの制御信号により制御されて第２のゲート電圧Ｖｇ２を第２の閾値電圧よりも大きな電圧Ｖ２（例えば、５Ｖ）又は第２の閾値電圧よりも小さな電圧（例えば、０Ｖ）とする。
制御部１０１は、双方向スイッチ素子１をターンオンさせる場合、第１のゲート電極Ｇ１又は第２のゲート電極Ｇ２であって第１のソース電極Ｓ１と第２のソース電極Ｓ２とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差Δｔ（図３参照）を生じさせるように双方向スイッチ素子１を制御する。時間差Δｔは、例えば、制御システム１００のマージンを考慮して５０ｎｓｅｃ以上であるのが好ましい。これにより、制御システム１００のシステムのゆらぎ、ばらつき等があってもΔｔを１０ｎｓｅｃ以上とすることが可能となる。
制御部１０１は、第１タイミングと第２タイミングとの間の期間に、双方向スイッチ素子１をダイオードとして動作させる。双方向スイッチ素子１は、この期間にダイオードとして動作するとき、第１のソース電極Ｓ１と第２のソース電極Ｓ２とのうち相対的に電位の低いソース電極から相対的に電位の高いソース電極へ電流を流さず、かつ相対的に電位の高いソース電極から相対的に電位の低いソース電極へ電流を流す。
制御部１０１は、第２のソース電極Ｓ２が第１のソース電極Ｓ１よりも高電位である状態で双方向スイッチ素子１をターンオンさせるときに、図３に示すように、第１のゲート電極Ｇ１と第１のソース電極Ｓ１との間の第１のゲート電圧Ｖｇ１を第１の閾値電圧以上の値としてから、第２のゲート電極Ｇ２と第２のソース電極Ｓ２との間の第２のゲート電圧Ｖｇ２を第２の閾値電圧以上の値とする。ここにおいて、制御部１０１は、第１のゲート電圧Ｖｇ１を第１のゲート電極Ｇ１と第１のソース電極Ｓ１との間に印加するタイミング（第１タイミングに相当）と、第２のゲート電圧Ｖｇ２を第２のゲート電極Ｇ２と第２のソース電極Ｓ２との間に印加するタイミング（第２タイミングに相当）との間の期間には、双方向スイッチ素子１を上述の第３の動作モードのダイオードとして動作させる。これにより、双方向スイッチ素子１は、第１のソース電極Ｓ１が第２のソース電極Ｓ２よりも高電位のときには第１のソース電極Ｓ１から第２のソース電極Ｓ２へ流れる電流が遮断され、かつ、第２のソース電極Ｓ２が第１のソース電極Ｓ１よりも第２の閾値電圧以上、高電位のときには第２のソース電極Ｓ２から第１のソース電極Ｓ１へ電流が流れる。
制御部１０１の実行主体は、コンピュータシステムを含んでいる。コンピュータシステムは、１又は複数のコンピュータを有している。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における制御部１０１の実行主体としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されていてもよいが、電気通信回線を通じて提供されてもよいし、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ（磁気ディスク）等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）を含む１乃至複数の電子回路で構成される。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。
制御システム１００は、制御部１０１において第１のソース電極Ｓ１と第２のソース電極Ｓ２とのどちらが高電位であるかを判定できるように、例えば、図１Ｂに示すように、抵抗分圧回路１０５と、第１のオペアンプＯＰ１と、第２のオペアンプＯＰ２と、第１のフォトカプラＰＣ１と、第２のフォトカプラＰＣ２と、を含む検出回路１０４を備えている。抵抗分圧回路１０５は、第１の抵抗Ｒ１と第２の抵抗Ｒ２との直列回路であり、双方向スイッチ素子１の第１のソース電極Ｓ１と第２のソース電極Ｓ２との間に接続される。
第１のオペアンプＯＰ１の非反転入力端子及び第２のオペアンプＯＰ２の反転入力端子は、抵抗分圧回路１０５の第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続点に接続されている。これにより、第１のオペアンプＯＰ１の非反転入力端子及び第２のオペアンプＯＰ２の反転入力端子には、第１のソース電極Ｓ１と第２のソース電極Ｓ２との間の電圧を第１の抵抗Ｒ１及び第２の抵抗Ｒ２により分圧した電圧が印加される。第１のオペアンプＯＰ１の反転入力端子及び第２のオペアンプＯＰ２の非反転入力端子は、第１のソース電極Ｓ１と接続されており、接地されている。第１のオペアンプＯＰ１の出力端子は、第４の抵抗Ｒ４を介して第１のフォトカプラＰＣ１のＬＥＤ（Light Emitting Diode）のアノード端子と接続され、第２のオペアンプＯＰ２の出力端子は、第５の抵抗Ｒ５を介して第２のフォトカプラＰＣ２のＬＥＤのアノード端子と接続されている。第１のフォトカプラＰＣ１のＬＥＤのカソード端子及び第２のフォトカプラＰＣ２のＬＥＤのカソード端子は、第１のソース電極Ｓ１と接続されており、接地されている。第１フォトカプラＰＣ１のフォトトランジスタ及び第２のフォトカプラＰＣ２のフォトトランジスタは、制御部１０１に接続されている。
検出回路１０４では、第２のソース電極Ｓ２の電位が第１のソース電極Ｓ１の電位よりも高電位の場合には、第１のフォトカプラＰＣ１がオン状態、第２のフォトカプラＰＣ２がオフ状態となる。また、検出回路１０４では、第２のソース電極Ｓ２の電位が第１のソース電極Ｓ１の電位よりも低電位の場合には、第１のフォトカプラＰＣ１がオフ状態、第２のフォトカプラＰＣ２がオン状態となる。よって、制御部１０１は、検出回路１０４の第１のフォトカプラＰＣ１の状態及び第２のフォトカプラＰＣ２の状態に基づいて、第１のソース電極Ｓ１と第２のソース電極Ｓ２とのどちらが高電位であるかを判定できる。なお、検出回路１０４の構成は、図１Ｂの例に限定されない。
次に、制御システム１００によって双方向スイッチ素子１をターンオンさせたときの波形について図４に基づいて説明する。
図４は、双方向スイッチ素子１の第１のソース電極Ｓ１と第２のソース電極Ｓ２との間に直流電源と負荷との直列回路を接続した状態で双方向スイッチ素子１をターンオンさせたときの電圧波形である。ここにおいて、図４は、直流電源の正極を第２のソース電極Ｓ２に接続し、直流電源の負極を第１のソース電極Ｓ１に接続した状態で双方向スイッチ素子１をターンオンさせたときの電圧波形である。図４の縦軸は第２のソース電極Ｓ２と第１のソース電極Ｓ１との間の電圧Ｖｓ２であり、横軸は時間である。なお、横軸の時間に関して、時間０nsecを基準として右側が「正」、左側が「負（−符号）」となっているが、「正」と「負（−符号）」は、時間０nsecの時点に対して以後か以前かを区別するために付した符号である。
図４中の基板ＯＰＥＮ（ＶＧ２ ＯＦＦ）は、双方向スイッチ素子１の基板２を電気的にフローティングした状態で、実施形態１に係る制御システム１００によって双方向スイッチ素子１をターンオンさせたときのＶｓ２の時間変化を示している。ここにおいて、「基板２を電気的にフローティングした状態」とは、基板２が第１のソース電極Ｓ１、第２のソース電極Ｓ２、第１のゲート電極Ｇ１及び第２のゲート電極Ｇ２の全てに対して電気的に絶縁された状態である。また、図４中の基板ＯＰＥＮ（ＶＧ２ ＯＦＦ）では、負荷電流を異ならせた場合それぞれのＶｓ２の時間変化を示してあり、負荷電流が小さいほどスイッチング速度が速い。
また、図４中の基板ＧＮＤは、双方向スイッチ素子１の基板２をグランドに接地した状態で、双方向スイッチ素子１の第１のゲート電極Ｇ１に第１の閾値電圧よりも大きな第１のゲート電圧を印加するタイミングと、第２のゲート電極Ｇ２に第２の閾値電圧よりも大きな第２のゲート電圧を印加するタイミングと、を同じとして双方向スイッチ素子１をターンオンさせたときのＶｓ２の時間変化を示している。
また、図４中の基板ＯＰＥＮは、双方向スイッチ素子１の基板２を電気的にフローティングにした状態で、双方向スイッチ素子１の第１のゲート電極Ｇ１に第１の閾値電圧よりも大きな第１のゲート電圧を印加するタイミングと、第２のゲート電極Ｇ２に第２の閾値電圧よりも大きな第２のゲート電圧を印加するタイミングと、を同じとして双方向スイッチ素子１をターンオンさせたときのＶｓ２の時間変化を示している。また、図４中の基板ＯＰＥＮでは、負荷電流を異ならせた場合それぞれのＶｓ２の時間変化を示してあり、負荷電流が小さいほどスイッチング速度が速い。
また、図５は、負荷電流と双方向スイッチ素子１のスイッチング速度との関係を示している。図５の横軸は負荷電流であり、縦軸はターンオン時の双方向スイッチ素子１のスイッチング速度に対応するｄＶ／ｄｔの絶対値である。ここにおいて、負荷電流は、負荷に流れる電流である。ｄＶ／ｄｔは、電圧Ｖｓ２が最大値の９０％の値から１０％の値まで低下するときの電圧変化分を時間で除した値である。
図４及び図５から、実施形態１に係る制御システム１００を採用することにより、双方向スイッチ素子１の基板２を電気的にフローティングした状態で、双方向スイッチ素子１をターンオンさせるときのスイッチング速度を向上できることが分かる。
制御システム１００では、双方向スイッチ素子１をターンオフさせる場合、第１のゲート電圧Ｖｇ１を電圧Ｖ１から０Ｖに変化させるタイミングと、第２のゲート電圧Ｖｇ２を電圧Ｖ２から０Ｖに変化させるタイミングと、の関係は特に限定されない。しかしながら、双方向スイッチ素子１での損失を低減する観点から、制御システム１００の制御部１０１は、双方向スイッチ素子１をターンオフさせる場合、双方向スイッチ素子１をダイオードとして動作させないのが好ましい。制御部１０１では、双方向スイッチ素子１をターンオフさせる場合、例えば、図６に示すように、第１のゲート電圧Ｖｇ１を電圧Ｖ１から０Ｖに変化させるタイミングと、第２のゲート電圧Ｖｇ２を電圧Ｖ２から０Ｖに変化させるタイミングと、を揃えることにより、双方向スイッチ素子１をダイオードとして動作させない。
双方向スイッチ素子１の制御方法は、双方向スイッチ素子１をターンオンさせる場合、第１のゲート電極Ｇ１又は第２のゲート電極Ｇ２であって第１のソース電極Ｓ１と第２のソース電極Ｓ２とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差Δｔを生じさせるように双方向スイッチ素子１を制御する。
上述のプログラムは、双方向スイッチ素子１を制御するコンピュータシステムに、双方向スイッチ素子１をターンオンさせる場合、第１のゲート電極Ｇ１又は第２のゲート電極Ｇ２であって第１のソース電極Ｓ１と第２のソース電極Ｓ２とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差Δｔを生じさせる遅延処理を実行させる、ためのプログラムである。
図７は、実施形態の変形例１に係る制御システム１００ａを備えるスイッチシステム２００ａの回路ブロック図である。変形例１に係る制御システム１００ａを備えるスイッチシステム２００ａに関し、実施形態に係る制御システム１００（図１Ａ参照）を備えるスイッチシステム２００と同様の構成要素については、同一の符号を付して説明を省略する。
制御部１０１ａは、実施形態に係る制御システム１００の制御部１０１と同様、双方向スイッチ素子１をターンオンさせる場合、第１のゲート電極Ｇ１又は第２のゲート電極Ｇ２であって第１のソース電極Ｓ１と第２のソース電極Ｓ２とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差Δｔ（図３参照）を生じさせるように双方向スイッチ素子１を制御する。
変形例１に係る制御システム１００ａでは、制御部１０１ａは、アナログ回路により構成されており、時間差Δｔを生じさせる遅延回路１１１を含む。
実施形態の変形例２に係る制御システム１００ｂを備えるスイッチシステム２００ｂと、そのスイッチシステム２００ｂを備える電力変換装置３００ｂと、について、図８に基づいて説明する。
電力変換装置３００ｂは、交流−交流電力変換を行うマトリクスコンバータである。ここにおいて、電力変換装置３００ｂは、第１周波数の第１交流電圧を、第１周波数とは異なる第２周波数の第２交流電圧に変換する。第２周波数は、第１周波数よりも低い周波数である。電力変換装置３００ｂは、第１交流電圧を入力するための２つの入力端子Ｔ１，Ｔ２を備えている。また、電力変換装置３００ｂは、第２交流電圧を出力するための３つの出力端子Ｔ３，Ｔ４，Ｔ５を備えている。ここにおいて、第１交流電圧は、単相交流電圧であり、第２交流電圧は、三相交流電圧である。また、電力変換装置３００ｂは、各々が双方向スイッチ素子１からなる６つのスイッチング素子Ｑ１〜Ｑ６を備えている。なお、３つの出力端子Ｔ３，Ｔ４，Ｔ５には、負荷として、例えば、三相交流モータが接続される。
電力変換装置３００ｂでは、スイッチング素子Ｑ１，Ｑ２の直列回路と、スイッチング素子Ｑ３，Ｑ４の直列回路と、スイッチング素子Ｑ５，Ｑ６の直列回路と、が並列接続されている。各直列回路は、２つの入力端子Ｔ１，Ｔ２の間に接続されている。３つの出力端子Ｔ３，Ｔ４，Ｔ５のうち１つの出力端子Ｔ３は、スイッチング素子Ｑ１，Ｑ２の接続点に接続され、別の出力端子Ｔ４は、スイッチング素子Ｑ３，Ｑ４の接続点に接続され、残りの１つの出力端子Ｔ５は、スイッチング素子Ｑ５，Ｑ６の接続点に接続されている。なお、電力変換装置３００ｂでは、電力変換を行う電力変換部が、６つのスイッチング素子Ｑ１〜Ｑ６を含んでいる。電力変換装置３００ｂは、双方向スイッチ素子１を含み電力変換を行う電力変換部と、制御システム１００ｂと、を備える。
電力変換装置３００ｂの備える制御システム１００ｂにおける制御部１０１ｂは、複数の双方向スイッチ素子１（スイッチング素子Ｑ１〜Ｑ６）を制御する。ここにおいて、制御部１０１ｂは、複数の双方向スイッチ素子１の各々をターンオンさせる場合、第１のゲート電極Ｇ１又は第２のゲート電極Ｇ２であって第１のソース電極Ｓ１と第２のソース電極Ｓ２とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差Δｔ（図３）を生じさせるように双方向スイッチ素子１を制御する。
実施形態の変形例３に係る制御システム１００ｃを備えるスイッチシステム２００ｃと、そのスイッチシステム２００ｃを備える電力変換装置３００ｃと、について、図９に基づいて説明する。
電力変換装置３００ｃは、Ｔ型の３レベルインバータである。ここにおいて、電力変換装置３００ｃは、２つのスイッチング素子Ｑ１１，Ｑ１２の直列回路と、スイッチング素子Ｑ１１に逆並列に接続されたダイオードＤ１と、スイッチング素子Ｑ１２に逆並列に接続されたダイオードＤ２と、２つのスイッチング素子Ｑ１１，Ｑ１２の接続点に接続された双方向スイッチ素子１と、を備える。２つのスイッチング素子Ｑ１１，Ｑ１２の各々は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。なお、電力変換装置３００ｃでは、電力変換を行う電力変換部が、２つのスイッチング素子Ｑ１１，Ｑ１２の直列回路と、スイッチング素子Ｑ１１に逆並列に接続されたダイオードＤ１と、スイッチング素子Ｑ１２に逆並列に接続されたダイオードＤ２と、２つのスイッチング素子Ｑ１１，Ｑ１２の接続点に接続された双方向スイッチ素子１と、を含んでいる。電力変換装置３００ｃは、双方向スイッチ素子１を含み電力変換を行う電力変換部と、制御システム１００ｃと、を備える。
電力変換装置３００ｃの備える制御システム１００ｃにおける制御部１０１ｃは、双方向スイッチ素子１を制御する。ここにおいて、制御部１０１ｃは、双方向スイッチ素子１をターンオンさせる場合、第１のゲート電極Ｇ１又は第２のゲート電極Ｇ２であって第１のソース電極Ｓ１と第２のソース電極Ｓ２とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差Δｔ（図３）を生じさせるように双方向スイッチ素子１を制御する。なお、制御部１０１ｃは、双方向スイッチ素子１だけでなく、２つのスイッチング素子Ｑ１１，Ｑ１２も制御するが、双方向スイッチ素子１のみを制御するように構成されていてもよい。
上記の実施形態は、本開示の様々な実施形態の一つに過ぎない。上記の実施形態は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。
例えば、第１のｐ型窒化物半導体層６１及び第２のｐ型窒化物半導体層６２の各々は、ｐ型ＡｌＧａＮ層に限らず、例えば、ｐ型ＧａＮ層であってもよい。
双方向スイッチ素子１は、バッファ層３と第１の窒化物半導体層４との間に、１層以上の窒化物半導体層を含んでいてもよい。また、バッファ層３は、単層構造に限らず、例えば、超格子構造を有していてもよい。
また、基板２は、シリコン基板に限らず、例えば、ＧａＮ基板、ＳｉＣ基板、サファイア基板等であってもよい。
また、制御システム１００は、第１のゲート駆動回路１０２及び第２のゲート駆動回路１０３の代わりに、制御部１０１により制御される第１の電源及び第２の電源を備えていてもよい。この場合、第１の電源は、制御部１０１により制御されて第１のゲート電圧Ｖｇ１を出力し、第２の電源は、制御部１０１により制御されて第２のゲート電圧Ｖｇ２を出力する。
また、電力変換装置は、上述の電力変換装置３００ｂ，３００ｃ以外の構成であってもよい。
（まとめ）
以上説明した実施形態等から本明細書には以下の態様が開示されている。
第１の態様に係る制御システム（１００；１００ａ；１００ｂ；１００ｃ）は、双方向スイッチ素子（１）を制御するシステムである。双方向スイッチ素子（１）は、基板（２）と、第１の窒化物半導体層（４）と、第２の窒化物半導体層（５）と、第１のソース電極（Ｓ１）と、第１のゲート電極（Ｇ１）と、第２のゲート電極（Ｇ２）と、第２のソース電極（Ｓ２）と、第１のｐ型窒化物半導体層（６１）と、第２のｐ型窒化物半導体層（６２）と、を備える。第１の窒化物半導体層（４）は、基板（２）上に形成されている。第２の窒化物半導体層（５）は、第１の窒化物半導体層（４）上に形成されている。第２の窒化物半導体層（５）のバンドギャップは、第１の窒化物半導体層（４）のバンドギャップよりも大きい。第１のソース電極（Ｓ１）、第１のゲート電極（Ｇ１）、第２のゲート電極（Ｇ２）、及び第２のソース電極（Ｓ２）は、第２の窒化物半導体層（５）上に形成されている。第１のｐ型窒化物半導体層（６１）は、第１のゲート電極（Ｇ１）と第２の窒化物半導体層（５）との間に介在している。第２のｐ型窒化物半導体層（６２）は、第２のゲート電極（Ｇ２）と第２の窒化物半導体層（５）との間に介在している。制御システム（１００；１００ａ；１００ｂ；１００ｃ）は、制御部（１０１；１０１ａ；１０１ｂ；１０１ｃ）を備える。制御部（１０１；１０１ａ；１０１ｂ；１０１ｃ）は、双方向スイッチ素子（１）をターンオンさせる場合、第１のゲート電極（Ｇ１）又は第２のゲート電極（Ｇ２）であって第１のソース電極（Ｓ１）と第２のソース電極（Ｓ２）とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差（Δｔ）を生じさせるように双方向スイッチ素子（１）を制御する。
第１の態様に係る制御システム（１００；１００ａ；１００ｂ；１００ｃ）は、双方向スイッチ素子（１）をターンオンさせるときのスイッチング速度を向上させることが可能となる。
第２の態様に係る制御システム（１００；１００ａ；１００ｂ；１００ｃ）では、第１の態様において、制御部（１０１；１０１ａ；１０１ｂ；１０１ｃ）は、第１タイミングと第２タイミングとの間の期間に、双方向スイッチ素子（１）をダイオードとして動作させる。双方向スイッチ素子（１）は、ダイオードとして動作するとき、第１のソース電極（Ｓ１）と第２のソース電極（Ｓ２）とのうち相対的に電位の低いソース電極から相対的に電位の高いソース電極へ電流を流さず、かつ相対的に電位の高いソース電極から相対的に電位の低いソース電極へ電流を流す。
第２の態様に係る制御システム（１００；１００ａ；１００ｂ；１００ｃ）では、双方向スイッチ素子（１）をターンオンさせるときのスイッチング速度をより確実に向上させることが可能となる。
第３の態様に係る制御システム（１００；１００ａ；１００ｂ；１００ｃ）では、第１又は２の態様において、時間差（Δｔ）は、５０ｎｓｅｃ以上である。
第３の態様に係る制御システム（１００；１００ａ；１００ｂ；１００ｃ）では、システムのゆらぎやばらつき等が発生しても時間差（Δｔ）を確保することができる。
第４の態様に係る制御システム（１００；１００ａ；１００ｂ；１００ｃ）では、第１〜３の態様のいずれか一つにおいて、基板（２）は、第１のソース電極（Ｓ１）、第２のソース電極（Ｓ２）、第１のゲート電極（Ｇ１）及び第２のゲート電極（Ｇ２）の全てに対して電気的に絶縁されている。
第４の態様に係る制御システム（１００；１００ａ；１００ｂ；１００ｃ）では、基板（２）が第１のソース電極（Ｓ１）、第２のソース電極（Ｓ２）、第１のゲート電極（Ｇ１）及び第２のゲート電極（Ｇ２）の全てに対して電気的に絶縁されている状態において、双方向スイッチ素子（１）をターンオンさせるときのスイッチング速度をより確実に向上させることが可能となる。
第５の態様に係る制御システム（１００ａ）では、第１〜４の態様のいずれか一つにおいて、制御部（１０１ａ）は、時間差（Δｔ）を生じさせる遅延回路（１１１）を含む。
第５の態様に係る制御システム（１００ａ）では、時間差（Δｔ）のばらつきを抑制することが可能となる。
第６の態様に係る制御システム（１００；１００ａ；１００ｂ；１００ｃ）では、第１〜５の態様のいずれか一つにおいて、制御部（１０１；１０１ａ；１０１ｂ；１０１ｃ）は、双方向スイッチ素子（１）をターンオフさせる場合、双方向スイッチ素子（１）をダイオードとして動作させない。
第６の態様に係る制御システム（１００；１００ａ；１００ｂ；１００ｃ）は、双方向スイッチ素子（１）をターンオフさせる場合における双方向スイッチ素子（１）での損失を抑制することができる。
第７の態様に係るスイッチシステム（２００；２００ａ；２００ｂ；２００ｃ）は、第１〜６の態様のいずれか一つの制御システム（１００；１００ａ；１００ｂ；１００ｃ）と、双方向スイッチ素子（１）と、を備える。
第７の態様に係るスイッチシステム（２００；２００ａ；２００ｂ；２００ｃ）は、双方向スイッチ素子（１）をターンオンさせるときのスイッチング速度を向上させることが可能となる。
第８の態様に係る電力変換装置（３００ｂ；３００ｃ）は、第７の態様に係るスイッチシステム（２００ｂ；２００ｃ）を備える。
第８の態様に係る電力変換装置（３００ｂ；３００ｃ）は、双方向スイッチ素子（１）をターンオンさせるときのスイッチング速度を向上させることが可能となる。
第９の態様に係る双方向スイッチ素子（１）の制御方法では、双方向スイッチ素子（１）は、基板（２）と、第１の窒化物半導体層（４）と、第２の窒化物半導体層（５）と、第１のソース電極（Ｓ１）と、第１のゲート電極（Ｇ１）と、第２のゲート電極（Ｇ２）と、第２のソース電極（Ｓ２）と、第１のｐ型窒化物半導体層（６１）と、第２のｐ型窒化物半導体層（６２）と、を備える。第１の窒化物半導体層（４）は、基板（２）上に形成されている。第２の窒化物半導体層（５）は、第１の窒化物半導体層（４）上に形成されている。第２の窒化物半導体層（５）のバンドギャップは、第１の窒化物半導体層（４）のバンドギャップよりも大きい。第１のソース電極（Ｓ１）、第１のゲート電極（Ｇ１）、第２のゲート電極（Ｇ２）、及び第２のソース電極（Ｓ２）は、第２の窒化物半導体層（５）上に形成されている。第１のｐ型窒化物半導体層（６１）は、第１のゲート電極（Ｇ１）と第２の窒化物半導体層（５）との間に介在している。第２のｐ型窒化物半導体層（６２）は、第２のゲート電極（Ｇ２）と第２の窒化物半導体層（５）との間に介在している。双方向スイッチ素子（１）の制御方法は、双方向スイッチ素子（１）をターンオンさせる場合、第１のゲート電極（Ｇ１）又は第２のゲート電極（Ｇ２）であって第１のソース電極（Ｓ１）と第２のソース電極（Ｓ２）とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差（Δｔ）を生じさせるように双方向スイッチ素子（１）を制御する。
第９の態様に係る双方向スイッチ素子の制御方法は、双方向スイッチ素子（１）をターンオンさせるときのスイッチング速度を向上させることが可能となる。
第１０の態様に係るプログラムは、基板（２）と、第１の窒化物半導体層（４）と、第２の窒化物半導体層（５）と、第１のソース電極（Ｓ１）と、第１のゲート電極（Ｇ１）と、第２のゲート電極（Ｇ２）と、第２のソース電極（Ｓ２）と、第１のｐ型窒化物半導体層（６１）と、第２のｐ型窒化物半導体層（６２）と、を備える双方向スイッチ素子（１）を制御するコンピュータシステムに、双方向スイッチ素子（１）をターンオンさせる場合、第１のゲート電極（Ｇ１）又は第２のゲート電極（Ｇ２）であって第１のソース電極（Ｓ１）と第２のソース電極（Ｓ２）とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差（Δｔ）を生じさせる遅延処理を実行させる、ためのプログラムである。第１の窒化物半導体層（４）は、基板（２）上に形成されている。第２の窒化物半導体層（５）は、第１の窒化物半導体層（４）上に形成されている。第２の窒化物半導体層（５）のバンドギャップは、第１の窒化物半導体層（４）のバンドギャップよりも大きい。第１のソース電極（Ｓ１）、第１のゲート電極（Ｇ１）、第２のゲート電極（Ｇ２）、及び第２のソース電極（Ｓ２）は、第２の窒化物半導体層（５）上に形成されている。第１のｐ型窒化物半導体層（６１）は、第１のゲート電極（Ｇ１）と第２の窒化物半導体層（５）との間に介在している。第２のｐ型窒化物半導体層（６２）は、第２のゲート電極（Ｇ２）と第２の窒化物半導体層（５）との間に介在している。
第１０の態様に係るプログラムは、双方向スイッチ素子（１）をターンオンさせるときのスイッチング速度を向上させることが可能となる。
１ 双方向スイッチ素子
２ 基板
４ 第１の窒化物半導体層
５ 第２の窒化物半導体層
６１ 第１のｐ型窒化物半導体層
６２ 第２のｐ型窒化物半導体層
Ｇ１ 第１のゲート電極
Ｇ２ 第２のゲート電極
Ｓ１ 第１のソース電極
Ｓ２ 第２のソース電極
１００、１００ａ、１００ｂ、１００ｃ 制御システム
１０１、１０１ａ、１０１ｂ、１０１ｃ 制御部
１１１ 遅延回路
２００、２００ａ、２００ｂ、２００ｃ スイッチシステム
３００ｂ、３００ｃ 電力変換装置
Δｔ 時間差

Claims (10)

  1. 双方向スイッチ素子を制御する制御システムであって、
    前記双方向スイッチ素子は、
    基板と、
    前記基板上に形成された第１の窒化物半導体層と、
    前記第１の窒化物半導体層上に形成されており、前記第１の窒化物半導体層よりもバンドギャップの大きな第２の窒化物半導体層と、
    前記第２の窒化物半導体層上に形成されている第１のソース電極、第１のゲート電極、第２のゲート電極、及び第２のソース電極と、
    前記第１のゲート電極と前記第２の窒化物半導体層との間に介在している第１のｐ型窒化物半導体層と、
    前記第２のゲート電極と前記第２の窒化物半導体層との間に介在している第２のｐ型窒化物半導体層と、を備え、
    前記制御システムは、制御部を備え、
    前記制御部は、前記双方向スイッチ素子をターンオンさせる場合、前記第１のゲート電極又は前記第２のゲート電極であって前記第１のソース電極と前記第２のソース電極とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差を生じさせるように前記双方向スイッチ素子を制御する、
    制御システム。
  2. 前記制御部は、前記第１タイミングと前記第２タイミングとの間の期間に、前記双方向スイッチ素子をダイオードとして動作させ、
    前記双方向スイッチ素子は、前記ダイオードとして動作するとき、前記第１のソース電極と前記第２のソース電極とのうち相対的に電位の低いソース電極から相対的に電位の高いソース電極へ電流を流さず、かつ相対的に電位の高いソース電極から相対的に電位の低いソース電極へ電流を流す、
    請求項１に記載の制御システム。
  3. 前記時間差は、５０ｎｓｅｃ以上である、
    請求項１又は２に記載の制御システム。
  4. 前記基板は、前記第１のソース電極、前記第２のソース電極、前記第１のゲート電極及び前記第２のゲート電極の全てに対して電気的に絶縁されている、
    請求項１〜３のいずれか一項に記載の制御システム。
  5. 前記制御部は、前記時間差を生じさせる遅延回路を含む、
    請求項１〜４のいずれか一項に記載の制御システム。
  6. 前記制御部は、前記双方向スイッチ素子をターンオフさせる場合、前記双方向スイッチ素子をダイオードとして動作させない、
    請求項１〜５のいずれか一項に記載の制御システム。
  7. 請求項１〜６のいずれか一項に記載の制御システムと、前記双方向スイッチ素子と、を備える、
    スイッチシステム。
  8. 請求項７に記載のスイッチシステムを備える、
    電力変換装置。
  9. 双方向スイッチ素子の制御方法であって、
    前記双方向スイッチ素子は、
    基板と、
    前記基板上に形成された第１の窒化物半導体層と、
    前記第１の窒化物半導体層上に形成されており、前記第１の窒化物半導体層よりもバンドギャップの大きな第２の窒化物半導体層と、
    前記第２の窒化物半導体層上に形成されている第１のソース電極、第１のゲート電極、第２のゲート電極、及び第２のソース電極と、
    前記第１のゲート電極と前記第２の窒化物半導体層との間に介在している第１のｐ型窒化物半導体層と、
    前記第２のゲート電極と前記第２の窒化物半導体層との間に介在している第２のｐ型窒化物半導体層と、を備え、
    前記双方向スイッチ素子をターンオンさせる場合、前記第１のゲート電極又は前記第２のゲート電極であって前記第１のソース電極と前記第２のソース電極とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差を生じさせるように前記双方向スイッチ素子を制御する、
    双方向スイッチ素子の制御方法。
  10. 基板と、
    前記基板上に形成された第１の窒化物半導体層と、
    前記第１の窒化物半導体層上に形成されており、前記第１の窒化物半導体層よりもバンドギャップの大きな第２の窒化物半導体層と、
    前記第２の窒化物半導体層上に形成されている第１のソース電極、第１のゲート電極、第２のゲート電極、及び第２のソース電極と、
    前記第１のゲート電極と前記第２の窒化物半導体層との間に介在している第１のｐ型窒化物半導体層と、
    前記第２のゲート電極と前記第２の窒化物半導体層との間に介在している第２のｐ型窒化物半導体層と、を備える双方向スイッチ素子を制御するコンピュータシステムに、
    前記双方向スイッチ素子をターンオンさせる場合、前記第１のゲート電極又は前記第２のゲート電極であって前記第１のソース電極と前記第２のソース電極とのうち低電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第１タイミングと、高電位側のソース電極に対応するゲート電極に閾値電圧以上の電圧を印加する第２タイミングと、に時間差を生じさせる遅延処理を実行させる、
    ためのプログラム。
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