JPWO2019155733A1 - 共振型コンバータのバースト制御装置およびバースト制御方法 - Google Patents

Abstract

共振型コンバータのバースト制御時にバースト周期が可聴周波数の周期に入ることによる音鳴りの発生を防止する。バースト周期のスイッチング期間は、ローサイドのスイッチング素子（Ｑ２）をターンオンするスタートパルス（ＳＰ）、ハイサイドのスイッチング素子（Ｑ１）をターンオンするメインパルス（ＭＰ）およびスイッチング素子（Ｑ２）をターンオンするエンドパルス（ＥＰ）の３パルスで構成する。スイッチング停止期間では、負荷の重さに応じたバースト停止期間が設定される。バースト周期が可聴周波数の上限に近い周波数の周期に近づいたとき、メインパルス（ＭＰ）の第２のオフ閾値電圧（Ｖｔｈ２）をスタートパルス（ＳＰ）の第１のオフ閾値電圧（Ｖｔｈ１）と同じに設定し、メインパルス（ＭＰ）のオン幅を短くすることでトランス（Ｔ）の２次側へ送るエネルギを低減させてバースト周期を短くする。

Description

本発明は、負荷が低負荷になったときに連続制御から間欠制御に移行する共振型コンバータのバースト制御に関し、特にバースト周期が可聴周波数の周期に入らないようにした共振型コンバータのバースト制御装置およびバースト制御方法に関する。

電流共振型のＤＣ−ＤＣスイッチングコンバータは、高効率化・薄型化に適しているため、テレビなどの電源アダプタに広く採用されている。このような共振型コンバータでは、負荷に供給する出力電圧が一定に制御される。また、共振型コンバータは、負荷の重さに応じて出力する電力の制御が行われている。

たとえば、ＬＬＣ方式の共振型コンバータの制御では、スイッチングのデューティサイクルを５０％にしているが、スタンバイモードのような軽負荷時にはデューティサイクルを低下させて出力する電力を抑制することが行われている（たとえば、特許文献１参照）。この場合、共振動作は、停止することなく継続されている。

これに対し、軽負荷になったときに、スイッチング動作を間欠的に停止するようにしたバースト制御が知られている（たとえば、特許文献２参照）。この特許文献２に記載の技術によれば、通常の連続制御のとき、ＬＬＣ方式の共振型コンバータは、スイッチング動作を停止することなく連続的に行っている。軽負荷になると、ＬＬＣ方式の共振型コンバータは、複数のスイッチング周期からなるスイッチング期間とスイッチング動作をしないスイッチング停止期間とを繰り返すバースト制御に入る。ここで、バースト制御を行うＬＬＣ方式の共振型コンバータについて説明する。

図１６は共振型コンバータの原理的な構成例を示す図、図１７はスイッチング期間に流れる電流の変化を示す図、図１８はバースト制御での負荷電流の変化を示す図であって、（Ａ）は負荷が重いときを示し、（Ｂ）は負荷が軽いときを示している。

共振型コンバータは、図１６に示したように、ハイサイドのスイッチング素子Ｑ１とローサイドのスイッチング素子Ｑ２とを直列に接続したハーフブリッジ回路を有している。スイッチング素子Ｑ１，Ｑ２は、図示の例では、ＮチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を使用している。スイッチング素子Ｑ１のドレイン端子は、入力電圧Ｖｉの正極端子に接続され、スイッチング素子Ｑ２のソース端子は、入力電圧Ｖｉの負極端子に接続されている。

スイッチング素子Ｑ１，Ｑ２の共通の接続点は、共振インダクタＬｒの一端に接続され、共振インダクタＬｒの他端は、トランスＴの励磁インダクタＬｍの一端に接続されている。励磁インダクタＬｍの他端は、共振コンデンサＣｒの一端に接続され、共振コンデンサＣｒの他端は、スイッチング素子Ｑ２のソース端子および入力電圧Ｖｉの負極端子に接続されている。共振インダクタＬｒ、励磁インダクタＬｍおよび共振コンデンサＣｒは、これらが直列に接続されていることで電流共振型の共振回路を構成している。なお、共振インダクタＬｒは、トランスＴの漏れインダクタンスを利用することができる。

トランスＴの二次巻線Ｓ１の一端は、ダイオードＤ１のカソード端子に接続され、二次巻線Ｓ２の一端は、ダイオードＤ２のカソード端子に接続されている。二次巻線Ｓ１，Ｓ２の他端は、出力コンデンサＣｏの正極端子および負荷Ｒｏの一方の端子に接続されている。ダイオードＤ１，Ｄ２のアノード端子は、出力コンデンサＣｏの負極端子および負荷Ｒｏの他方の端子に接続されている。二次巻線Ｓ１，Ｓ２、ダイオードＤ１，Ｄ２および出力コンデンサＣｏは、二次巻線Ｓ１，Ｓ２に生起された交流電圧を整流・平滑して直流の出力電圧Ｖｏを出力する出力回路を構成している。

このような共振型コンバータにおいて、通常の連続制御では、スイッチング素子Ｑ１，Ｑ２は、交互にオンされる。ハイサイドのスイッチング素子Ｑ１がオンされると、入力電圧Ｖｉから供給されたエネルギがトランスＴの二次側に送られ、ローサイドのスイッチング素子Ｑ２がオンされると、共振コンデンサＣｒに蓄積されたエネルギがトランスＴの二次側に送られる。このとき、スイッチング期間に流れる電流は、共振コンデンサＣｒの電圧の初期値および共振電流ｉｃｒの初期値で決定される。

一方、バースト制御では、スイッチング期間とスイッチング停止期間とがあり、図１７に示した例では、スイッチング期間には、１つのスタートパルスＳＰと、複数（図示の例では３つ）のメインパルスＭＰ１，ＭＰ２，ＭＰ３とがある。ここで、スタートパルスＳＰは、このスイッチング期間の開始を示す。メインパルスＭＰ１は、スイッチング素子Ｑ１がスイッチング期間の最初に共振電流ｉｃｒを流す。このとき、トランスＴの２次側に流れる２次側電流ｉｏとして電流ｉｏ１が流れる。メインパルスＭＰ２は、スイッチング素子Ｑ２がスイッチング期間の２つ目に１次側共振電流（−ｉｃｒ）を流す。このとき、トランスＴの２次側に流れる２次側電流ｉｏとして電流ｉｏ２が流れる。メインパルスＭＰ３は、スイッチング素子Ｑ１がスイッチング期間の３つ目に共振電流ｉｃｒを流す。このとき、トランスＴの２次側に流れる２次側電流ｉｏとして電流ｉｏ３が流れる。この結果、負荷Ｒｏには、電流ｉｏ１〜ｉｏ３を平均化した負荷電流Ｉｏが流れる。

このスイッチング期間の後にスイッチング停止期間があり、このスイッチング停止期間を設けることによってトランスＴの二次側に送られるエネルギを低減することができる。このスイッチング停止期間は、負荷Ｒｏの重さに応じて長さが制御される。

ここで、このバースト制御においてもスイッチング期間に流れる電流は、連続制御の場合と同様に、共振コンデンサＣｒの電圧の初期値および共振電流ｉｃｒの初期値で決定される。ただし、バースト制御では、スタートパルスＳＰで流れる電流は、共振コンデンサＣｒの残留電圧（＝停止期間の共振コンデンサＣｒの電圧）および共振電流ｉｃｒの初期値（≒０）で決定される。

しかし、スタートパルスＳＰがオンしている間、スタートパルスＳＰがオンする前の共振コンデンサＣｒの残留電圧が高くないので、通常は、２次側に電流が流れない。このため、共振コンデンサＣｒの残留電圧および共振電流ｉｃｒの初期値で決定されるのは、１つ目のメインパルスＭＰ１がターンオンするときに流れる電流になる。図１７の例では、左から、１つ目のメインパルスＭＰ１がターンオンするときに流れる２次側電流ｉｏが少ない場合、多い場合および適正な場合を示している。２次側電流ｉｏが少ない場合は、前のバースト周期の最後のメインパルスの幅が短すぎて、共振コンデンサＣｒの残留電圧および共振電流ｉｃｒの初期値が十分でない場合である。逆に、２次側電流ｉｏが多い場合は、前のバースト周期の最後のメインパルスの幅が長すぎて、共振コンデンサＣｒの残留電圧および共振電流ｉｃｒの初期値が高い場合である。

このように、１つ目のメインパルスＭＰ１がターンオンするときに流れる２次側電流ｉｏが少なすぎたり多すぎたりした場合、共振型コンバータの効率が悪くなるので、前周期の最後のメインパルスの幅を調節している。これにより、共振コンデンサＣｒの残留電圧が適切になり、次のバースト周期では、１つ目のメインパルスＭＰ１がターンオンしたときに流れる２次側電流ｉｏが適切に制御され、これにより、共振型コンバータの効率が最適値となる。

次に、共振型コンバータが連続制御からバースト制御に遷移したときの動作について説明する。まず、負荷Ｒｏに供給される負荷電流Ｉｏが減少して、バースト制御に入った直後では、図１８（Ａ）に示したように、バースト周期のスイッチング停止期間が短い。このとき、スイッチング停止期間が短い分、トランスＴの二次側に送られるエネルギの低減が少なく、２次側電流ｉｏが負荷の重さに応じた値になる。

負荷の重さがさらに軽くなると、図１８（Ｂ）に示したように、バースト周期のスイッチング停止期間が長く、したがって、バースト周期が長くなる。バースト周期のスイッチング停止期間が長くなるに従って、トランスＴの二次側に送られるエネルギが低減され、２次側電流ｉｏが負荷の重さに応じた値に制御されて共振型コンバータの効率が最適になる。

特表２００８−５３５４５６号公報 米国特許第９２７６４８０号明細書

共振型コンバータでは、スイッチング周波数は、可聴周波数よりも十分に高い値に設定されている。しかしながら、バースト制御においてバースト周期が長くなっていくと、バースト周期が可聴周波数の上限の周波数（２０ｋＨｚ）に相当する周期（５０μｓ）まで長くなり、音鳴りが発生するという問題点があった。

本発明はこのような点に鑑みてなされたものであり、バースト制御の際に音鳴りが発生することがないようにした共振型コンバータのバースト制御装置およびバースト制御方法を提供することを目的とする。

本発明では、上記の課題を解決するために、負荷が第１の負荷閾値よりも軽負荷になったときに、ハイサイドに配置された第１のスイッチング素子およびローサイドに配置された第２のスイッチング素子のオン・オフを繰り返すスイッチング期間と第１のスイッチング素子および第２のスイッチング素子をオフするスイッチング停止期間とを含むバースト周期で動作する共振型コンバータのバースト制御装置が提供される。この共振型コンバータのバースト制御装置は、負荷の重さを検出する負荷検出回路と、バースト周期のスイッチング期間に、第２のスイッチング素子をターンオンするスタートパルス、第１のスイッチング素子をターンオンするメインパルスおよび第２のスイッチング素子をターンオンするエンドパルスの３つのパルスを生成するとともに、負荷が第１の負荷閾値より小さな第２の負荷閾値よりも軽負荷になったときにメインパルスのオン幅を短くするオンパルス生成回路と、を備えている。

本発明では、また、負荷が第１の負荷閾値よりも軽負荷になったときに、ハイサイドに配置された第１のスイッチング素子およびローサイドに配置された第２のスイッチング素子のオン・オフを繰り返すスイッチング期間と第１のスイッチング素子および第２のスイッチング素子をオフするスイッチング停止期間とを含むバースト周期で動作する共振型コンバータのバースト制御方法が提供される。この共振型コンバータのバースト制御方法によれば、バースト周期のスイッチング期間に発生するパルスを、第２のスイッチング素子をターンオンするスタートパルス、スタートパルスが終了した後に第１のスイッチング素子をターンオンするメインパルスおよびメインパルスが終了した後に第２のスイッチング素子をターンオンするエンドパルスの３つのパルスで構成し、負荷の重さが第１の負荷閾値まで低減したときに、負荷の重さに応じてスイッチング停止期間の長さを調整することによりバースト周期を変化させ、バースト周期が可聴周波数の上限の周波数に対応する周期よりも短い周期に相当する第２の負荷閾値まで負荷の重さが低減したときにメインパルスのオン幅を短く設定する。

上記構成の共振型コンバータのバースト制御装置およびバースト制御方法では、バースト周期のスイッチング期間に発生するパルスがスタートパルス、メインパルスおよびエンドパルスの３つだけでスイッチング期間が短いために、スイッチング停止期間が長くなってもバースト周期が本質的に長くなり難い。また、さらに、負荷が軽負荷になったときには、メインパルスのオン幅を短く設定することで、バースト周期を長くすることなく２次側へ送られるエネルギを絞ることができる。

本発明の上記および他の目的、特徴および利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。

本発明が適用される共振型コンバータの構成例を示す図である。 制御回路の構成例を示すブロック図である。 バースト周期の変化を示す図であって、（Ａ）はバースト制御の中で負荷が重い状態を示し、（Ｂ）はバースト制御の中で負荷が軽い状態を示している。 オンパルスの生成状態を説明する図であって、（Ａ）はバースト制御の中で負荷が重いときのパルス生成状態を示し、（Ｂ）はバースト制御の中で負荷が軽いときのパルス生成状態を示している。 出力電圧制御回路の構成例を示す回路図である。 連続制御回路の構成例を示す回路図である。 遅延回路の構成例を示す回路図である。 分流回路および負荷検出回路の構成例を示す回路図である。 バースト停止時間設定回路の構成例を示す回路図である。 ポジティブエッジ検出回路の構成例を示す回路図である。 オンパルス生成回路の構成例を示す回路図である。 オフ閾値決定回路の構成例を示す回路図である。 ネガティブエッジ検出回路の構成例を示す回路図である。 連続／バースト切替判定回路の構成例を示す回路図である。 連続／バースト切替回路の構成例を示す回路図である。 共振型コンバータの原理的な構成例を示す図である。 スイッチング期間に流れる電流の変化を示す図である。 バースト制御での負荷電流の変化を示す図であって、（Ａ）は負荷が重いときを示し、（Ｂ）は負荷が軽いときを示している。

以下、添付図面を参照しながら、本発明を実施するための形態を詳細に説明する。なお、図中、同一の符号で示される部分は、同一の構成要素を示している。また、以下の説明では、端子名とその端子における電圧、信号などは、同じ符号を用いることがある。

図１は本発明が適用される共振型コンバータの構成例を示す図、図２は制御回路の構成例を示すブロック図である。図３はバースト周期の変化を示す図であって、（Ａ）はバースト制御の中で負荷が重い状態を示し、（Ｂ）はバースト制御の中で負荷が軽い状態を示している。図４はオンパルスの生成状態を説明する図であって、（Ａ）はバースト制御の中で負荷が重いときのパルス生成状態を示し、（Ｂ）はバースト制御の中で負荷が軽いときのパルス生成状態を示している。なお、図３（Ａ）および（Ｂ）において、上からスイッチング素子Ｑ１のオンパルス、スイッチング素子Ｑ２のオンパルスおよび２次側電流ｉｏをそれぞれ示している。図４（Ａ）および（Ｂ）においては、上から、スイッチング素子Ｑ１のオンパルス、スイッチング素子Ｑ２のオンパルス、共振電流ｉｃｒ、２次側電流ｉｏおよび共振コンデンサＣｒの両端の電圧Ｖｃｒをそれぞれ示している。なお、共振電流ｉｃｒを示す波形中に示される破線は、負荷電流に寄与しない励磁電流分を示す。

共振型コンバータの基本構成は、図１６に示した共振型コンバータの構成と同じである。すなわち、共振型コンバータは、ハーフブリッジ回路と、直列共振回路と、出力回路とを備え、さらに、この共振型コンバータの動作を制御する制御回路１を備えている。この制御回路１は、バースト制御装置の機能を備えている。

ハーフブリッジ回路は、直列に接続されたハイサイドのスイッチング素子Ｑ１とローサイドのスイッチング素子Ｑ２とを有し、直流の入力電圧Ｖｉを矩形波のパルスに変換する。直列共振回路は、共振インダクタＬｒとトランスＴの励磁インダクタＬｍと共振コンデンサＣｒとを有し、これらが直列に接続されることで電流共振回路を構成している。出力回路は、トランスＴの二次巻線Ｓ１，Ｓ２に接続されたダイオードＤ１，Ｄ２と出力コンデンサＣｏとを有し、トランスＴの二次側に送られた電力を整流・平滑して直流の出力電圧Ｖｏを出力する。この出力回路の出力電圧Ｖｏは、負荷Ｒｏに供給される。

制御回路１は、スイッチング素子Ｑ１，Ｑ２をオン／オフ制御するゲート信号Ｖｇｓ１，Ｖｇｓ２を出力するＶｇｓ１端子およびＶｇｓ２端子と、入力電圧Ｖｉを受けるＶｉ端子と、共振コンデンサＣｒの両端の電圧Ｖｃｒを受けるＶｃｒ端子と、出力電圧Ｖｏを受けるＶｏ端子とを有している。

制御回路１は、図２に示したように、起動回路１０を有し、起動回路１０の出力は、連続制御回路２０に接続されて、スタート信号ｓｔａｒｔを供給している。連続制御回路２０は、出力電圧制御回路３０の出力に接続され、フィードバック信号ＶＦＢを入力している。出力電圧制御回路３０の入力は、Ｖｏ端子に接続され、出力電圧Ｖｏが入力されている。連続制御回路２０の出力は、連続／バースト切替回路４０の入力に接続されて、連続制御用のハイサイドおよびローサイドの信号Ｖｈｉｇｈ＿ｃ，Ｖｌｏｗ＿ｃを供給している。連続／バースト切替回路４０の出力は、駆動回路５０の入力に接続されて、ハイサイドおよびローサイドの信号Ｖｇｓ＿ｈｉ，Ｖｇｓ＿ｌｏを供給している。駆動回路５０は、スイッチング素子Ｑ１，Ｑ２のゲートに接続されて、ゲート信号Ｖｇｓ１，Ｖｇｓ２を供給している。

制御回路１は、さらに、主としてバースト制御のときに使用される、分流回路６０、負荷検出回路７０、オンパルス生成回路８０、バースト停止期間設定回路９０および連続／バースト切替判定回路１００を有している。

分流回路６０の入力は、励磁インダクタＬｍと共振コンデンサＣｒとの接続点に接続されている。分流回路６０の出力は、負荷検出回路７０、オンパルス生成回路８０およびバースト停止期間設定回路９０の入力に接続され、共振コンデンサＣｒを流れる共振電流ｉｃｒに比例した電圧信号である電流検出信号ＩＳを出力する。負荷検出回路７０は、分流回路６０の出力および連続／バースト切替回路４０のハイサイド側の出力に接続されて、電流検出信号ＩＳおよびハイサイドの信号Ｖｇｓ＿ｈｉを受ける。負荷検出回路７０の出力は、オンパルス生成回路８０および連続／バースト切替判定回路１００に接続されて、負荷の重さを表す負荷検出信号ＣＡを出力する。オンパルス生成回路８０は、Ｖｉ端子およびＶｃｒ端子に接続されて信号Ｖｉ，Ｖｃｒを受けるとともに、分流回路６０の出力および負荷検出回路７０の出力に接続されて電流検出信号ＩＳおよび負荷検出信号ＣＡを受ける。オンパルス生成回路８０は、また、バースト停止期間設定回路９０の出力に接続されて、信号ＳＷ＿ｓｔａｒｔを受ける。オンパルス生成回路８０は、さらに、連続／バースト切替回路４０の入力に接続されて、バースト制御用のハイサイドおよびローサイドの信号Ｖｈｉｇｈ＿ｂ，Ｖｌｏｗ＿ｂを供給している。バースト停止期間設定回路９０は、出力電圧制御回路３０の出力に接続されてフィードバック信号ＶＦＢを受け、分流回路６０の出力に接続されて電流検出信号ＩＳを受け、オンパルス生成回路８０の出力に接続されて信号ＳＷ＿ｅｎｄを受ける。連続／バースト切替判定回路１００は、負荷検出回路７０の出力に接続されて負荷検出信号ＣＡを受け、連続／バースト切替判定回路１００の出力は、連続／バースト切替回路４０に接続されて信号Ｓｂｕｒを出力する。

以上の構成の共振型コンバータによれば、共振型コンバータが起動すると、制御回路１が動作し、所定時間後に起動回路１０がスタート信号ｓｔａｒｔを出力する。これにより、連続制御回路２０が連続制御を開始し、信号Ｖｈｉｇｈ＿ｃ，Ｖｌｏｗ＿ｃを出力する。このとき、負荷検出回路７０は、起動時の重負荷を検出していて重負荷を表す負荷検出信号ＣＡを出力しており、連続／バースト切替判定回路１００は、その負荷検出信号ＣＡを受けて連続制御を表すローレベルの信号Ｓｂｕｒを出力している。このため、連続／バースト切替回路４０は、連続制御回路２０からの信号Ｖｈｉｇｈ＿ｃ，Ｖｌｏｗ＿ｃを選択し、信号Ｖｇｓ＿ｈｉ，Ｖｇｓ＿ｌｏとして出力する。駆動回路５０は、信号Ｖｇｓ＿ｈｉ，Ｖｇｓ＿ｌｏを受けて増幅し、ゲート信号Ｖｇｓ１，Ｖｇｓ２をスイッチング素子Ｑ１，Ｑ２のゲートに供給し、スイッチング素子Ｑ１，Ｑ２をオン／オフ制御する。

この結果、直列共振回路が共振動作をし、トランスＴの１次側から２次側へエネルギ（電力）が送られ、出力回路から出力電圧Ｖｏが出力され、負荷Ｒｏに供給される。出力電圧Ｖｏは、制御回路１にフィードバックされ、制御回路１の出力電圧制御回路３０は、フィードバック信号ＶＦＢを出力する。連続制御回路２０は、フィードバック信号ＶＦＢを受けて、信号Ｖｈｉｇｈ＿ｃ，Ｖｌｏｗ＿ｃのスイッチング周波数を制御し、出力電圧Ｖｏが目標の電圧になるように制御する。

ここで、負荷Ｒｏが軽くなり、負荷検出回路７０が負荷の重さに応じた値の負荷検出信号ＣＡを出力する。負荷検出信号ＣＡの値が第１のＣＡ閾値より低くなると、連続／バースト切替判定回路１００がバースト制御を表すハイレベルの信号Ｓｂｕｒを出力する。信号Ｓｂｕｒを受けた連続／バースト切替回路４０は、選択する信号を信号Ｖｈｉｇｈ＿ｃ，Ｖｌｏｗ＿ｃから信号Ｖｈｉｇｈ＿ｂ，Ｖｌｏｗ＿ｂに切り替える。

このとき、オンパルス生成回路８０では、バースト周期のスイッチング期間Ｔｓｗにオンパルスを生成し、スイッチング停止期間Ｔｓｔでは、オンパルスの生成が停止される。すなわち、オンパルス生成回路８０は、図３（Ａ）に示したように、バースト周期のスイッチング期間ＴｓｗにスタートパルスＳＰと、メインパルスＭＰと、エンドパルスＥＰの３つのオンパルスを生成する。

スタートパルスＳＰは、バースト停止期間設定回路９０からの信号ＳＷ＿ｓｔａｒｔを受けてターンオンされ、図４（Ａ）に示したように、共振コンデンサＣｒの両端の電圧Ｖｃｒが第１のオフ閾値電圧Ｖｔｈ１まで低下したときにターンオフされる。その後、デッドタイムの時間調整が行われた後、メインパルスＭＰがターンオンされ、共振コンデンサＣｒの両端の電圧Ｖｃｒが第２のオフ閾値電圧Ｖｔｈ２（＞Ｖｔｈ１）まで上昇したときにメインパルスＭＰがターンオフされる。なお、第２のオフ閾値電圧Ｖｔｈ２は、前のバースト周期においてエンドパルスＥＰがターンオフしたときの共振コンデンサＣｒの残留電圧Ｖｃｒｚよりも低い値にしてある。メインパルスＭＰがターンオンされている間、トランスの２次側には、２次側電流ｉｏが流れる。その後、デッドタイムの時間調整が行われた後、エンドパルスＥＰがターンオンされ、共振電流ｉｃｒの符号が反転するタイミングでエンドパルスＥＰがターンオフされる。

ここで、バースト制御において、負荷Ｒｏがさらに軽くなり、負荷検出回路７０から出力される負荷検出信号ＣＡの値が第１の負荷閾値より低い第２の負荷閾値に達すると、トランスＴの１次側から２次側へ送られるエネルギをさらに低減する制御が行われる。なお、第２の負荷閾値は、バースト周期が可聴周波数の上限の周波数（２０ｋＨｚ）に相当する周期（５０μｓ）に達するときの閾値よりも高い閾値に設定されている。

負荷検出信号ＣＡの値が第２の負荷閾値に達すると、メインパルスＭＰは、そのオン幅が短く設定される。このメインパルスＭＰのオン幅は、図３（Ｂ）において、図３（Ａ）のメインパルスＭＰと比較すると短くなっており、この結果、２次側電流ｉｏが低減され、負荷電流Ｉｏが低減されている。

このメインパルスＭＰのオン幅を短くする手段としては、この実施の形態では、図４（Ｂ）に示したように、第２のオフ閾値電圧Ｖｔｈ２を第１のオフ閾値電圧Ｖｔｈ１に等しく設定している。これにより、共振コンデンサＣｒの両端の電圧Ｖｃｒが第１のオフ閾値電圧Ｖｔｈ１に達した後に第２のオフ閾値電圧Ｖｔｈ２に達するタイミングが早められ、メインパルスＭＰがターンオフするタイミングが早められる。メインパルスＭＰのオン幅が短くなることで、２次側電流ｉｏの波形の違いからも明らかなように、メインパルスＭＰがオンしている間にトランスＴの１次側から２次側へ送られるエネルギが減らされる。メインパルスＭＰのオン幅が長いままだと、負荷で消費するエネルギが減っているのでスイッチング停止期間Ｔｓｔがしだいに長くなり、バースト周期が可聴周波数帯に入ってしまうことがあり得る。これに対し、メインパルスＭＰのオン幅を短くすることによりスイッチング停止期間Ｔｓｔの長期化が避けられるので、バースト周期が長くなることはなく、したがって、バースト周期が可聴周波数帯に入ることもない。

次に、制御回路１を構成する構成要素の具体例について説明する。
図５は出力電圧制御回路の構成例を示す回路図である。

出力電圧制御回路３０は、出力電圧Ｖｏが入力されるＶｏ端子を有し、このＶｏ端子は、抵抗Ｒ１の一方の端子に接続され、抵抗Ｒ１の他方の端子は、抵抗Ｒ２の一方の端子およびフォトカプラＰＣ１の発光ダイオードのアノード端子に接続されている。抵抗Ｒ２の他方の端子および発光ダイオードのカソード端子は、ともに接続されてシャントレギュレータＳＲ１のカソード端子に接続され、シャントレギュレータＳＲ１のアノード端子は、グランドに接続されている。シャントレギュレータＳＲ１はリファレンス端子を有し、このリファレンス端子は、Ｖｏ端子とグランドとの間に直列接続された抵抗Ｒ３，Ｒ４の接続点に接続されている。

フォトカプラＰＣ１のフォトトランジスタは、そのコレクタ端子が出力電圧制御回路３０のＶＦＢ端子に接続され、エミッタ端子がグランドに接続されている。フォトトランジスタのコレクタ端子は、また、抵抗Ｒ５を介して制御回路１の図示しない電源Ｖｄｄに接続されている。

この出力電圧制御回路３０によれば、シャントレギュレータＳＲ１は、出力電圧Ｖｏを抵抗Ｒ３，Ｒ４で分圧した電圧と目標電圧に相当する内蔵の基準電圧との誤差に応じた電流を発光ダイオードに流す。したがって、発光ダイオードは、出力電圧Ｖｏに応じた電流が流れるため、出力電圧Ｖｏが高いほど発光する光量が多くなる。発光ダイオードが発光した光を受けるフォトトランジスタは、光量に応じた電流が流れるため、コレクタ端子の電圧は、出力電圧Ｖｏが高いほど低い電圧となり、これがフィードバック信号ＶＦＢとなる。フィードバック信号ＶＦＢは、連続制御回路２０およびバースト停止期間設定回路９０に供給される。

図６は連続制御回路の構成例を示す回路図、図７は遅延回路の構成例を示す回路図である。
連続制御回路２０は、図６に示したように、ＶＦＢ端子を有し、このＶＦＢ端子は、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator ）２１の入力に接続されている。電圧制御発振器２１の出力は、遅延回路２２の入力と論理積回路ＡＮＤ１の一方の入力とに接続されている。遅延回路２２の出力は、論理積回路ＡＮＤ１の他方の入力に接続され、論理積回路ＡＮＤ１の出力は、Ｖｌｏｗ＿ｃ端子に接続されている。Ｖｌｏｗ＿ｃ端子は、連続制御に使用されるローサイド用の信号Ｖｌｏｗ＿ｃを出力する。

電圧制御発振器２１の出力は、また、インバータ回路ＩＮＶ１の入力に接続され、インバータ回路ＩＮＶ１の出力は、遅延回路２３の入力と論理積回路ＡＮＤ２の一方の入力とに接続されている。遅延回路２３の出力は、論理積回路ＡＮＤ２の他方の入力に接続され、論理積回路ＡＮＤ２の出力は、Ｖｈｉｇｈ＿ｃ端子に接続されている。Ｖｈｉｇｈ＿ｃ端子は、連続制御に使用されるハイサイド用の信号Ｖｈｉｇｈ＿ｃを出力する。

遅延回路２２，２３は、同じ回路構成を有している。このため、図７には、代表して遅延回路２２の回路構成を示す。すなわち、遅延回路２２は、抵抗Ｒ１１とコンデンサＣ１１とを有している。抵抗Ｒ１１の一方の端子は、遅延回路２２の入力端子に接続され、抵抗Ｒ１１の他方の端子は、遅延回路２２の出力端子およびコンデンサＣ１１の一方の端子に接続され、コンデンサＣ１１の他方の端子は、グランドに接続されている。

この連続制御回路２０によれば、出力電圧制御回路３０からのフィードバック信号ＶＦＢが入力されると、電圧制御発振器２１は、フィードバック信号ＶＦＢに応じた発振周波数のパルス信号を出力する。このパルス信号は、遅延回路２２および論理積回路ＡＮＤ１によって立ち上がりのタイミングが遅延された信号に変換され、信号Ｖｌｏｗ＿ｃとして出力される。同様に、電圧制御発振器２１が出力したパルス信号は、インバータ回路ＩＮＶ１によってレベルが反転された後、遅延回路２３および論理積回路ＡＮＤ２によって立ち上がりのタイミングが遅延された信号に変換され、信号Ｖｈｉｇｈ＿ｃとして出力される。なお、遅延回路２２および遅延回路２３による遅延時間は、スイッチング素子Ｑ１，Ｑ２に貫通電流が流れることを防止するために両者を同時オフさせるデッドタイムに相当する。

図８は分流回路および負荷検出回路の構成例を示す回路図である。
分流回路６０は、Ｖｃｒ端子を有し、このＶｃｒには、コンデンサＣ２１の一方の端子が接続され、コンデンサＣ２１の他方の端子は、抵抗Ｒ２１の一方の端子に接続され、抵抗Ｒ２１の他方の端子は、グランドに接続されている。

このコンデンサＣ２１および抵抗Ｒ２１の直列回路は、共振コンデンサＣｒに並列に接続されており、共振電流ｉｃｒの一部が分流されて流れるようになる。この分流された電流は、抵抗Ｒ２１によって電圧に変換され、電流検出信号ＩＳとして分流回路６０から出力される。

負荷検出回路７０は、ＩＳ端子とＶｇｄ＿ｈｉ端子とＣＡ端子とを有している。ＩＳ端子は、スイッチＳＷ１の一方の端子に接続され、スイッチＳＷ１の他方の端子は、スイッチＳＷ２の一方の端子に接続され、スイッチＳＷ２の他方の端子は、グランドに接続されている。Ｖｇｄ＿ｈｉ端子は、スイッチＳＷ１の制御端子に接続されるとともにインバータ回路ＩＮＶ２の入力に接続され、インバータ回路ＩＮＶ２の出力は、スイッチＳＷ２の制御端子に接続されている。スイッチＳＷ１，ＳＷ２の共通の接続点は、抵抗Ｒ２２の一方の端子に接続され、抵抗Ｒ２２の他方の端子は、ＣＡ端子およびコンデンサＣ２２の一方の端子に接続され、コンデンサＣ２２の他方の端子は、グランドに接続されている。

ここで、ハイサイドのスイッチング素子Ｑ１がオンのとき、連続／バースト切替回路４０から出力される信号Ｖｇｄ＿ｈｉがハイレベルとなり、直列共振回路には、入力電圧Ｖｉが供給される。ハイレベルの信号Ｖｇｄ＿ｈｉが入力されることより、スイッチＳＷ１がクローズされ、スイッチＳＷ２は、オープンされる。このとき、共振電流ｉｃｒの電流検出信号ＩＳは、スイッチＳＷ１および抵抗Ｒ２２を介してコンデンサＣ２２に充電される。逆に、ハイサイドのスイッチング素子Ｑ１がオフのときは、信号Ｖｇｄ＿ｈｉがローレベルとなるので、スイッチＳＷ１がオープンされ、スイッチＳＷ２がクローズされるので、コンデンサＣ２２の電荷は、抵抗Ｒ２２を介してグランドに放電される。

このように、スイッチング素子Ｑ１がオンの期間だけ、入力電圧Ｖｉから供給される電流に起因する電流検出信号ＩＳがコンデンサＣ２２に充電され、スイッチング素子Ｑ１がオフの期間は、電流検出信号ＩＳがゼロであることを示すグランドレベルの信号にしている。スイッチング素子Ｑ１がオンの期間だけの電流検出信号ＩＳは、コンデンサＣ２２により平均化され、ＣＡ端子より負荷検出信号ＣＡとして出力される。この負荷検出信号ＣＡは、共振型コンバータにスイッチング素子Ｑ１を介して入力された電流の平均値を示す信号であり、共振型コンバータの負荷状態を正確に表したものとなる。したがって、この負荷検出信号ＣＡは、オンパルス生成回路８０および連続／バースト切替判定回路１００において、負荷の重さに基づく制御動作の切り替えに用いられる。

図９はバースト停止期間設定回路の構成例を示す回路図、図１０はポジティブエッジ検出回路の構成例を示す回路図である。
バースト停止期間設定回路９０は、出力電圧制御回路３０からフィードバック信号ＶＦＢを受けるＶＦＢ端子と、分流回路６０から電流検出信号ＩＳを受けるＩＳ端子と、オンパルス生成回路８０から信号ＳＷ＿ｅｎｄを受けるＳＷ＿ｅｎｄ端子とを有している。バースト停止期間設定回路９０は、また、オンパルス生成回路８０へ信号ＳＷ＿ｓｔａｒｔを出力するＳＷ＿ｓｔａｒｔ端子を有している。

ＳＷ＿ｅｎｄ端子は、ＲＳフリップフロップＲＳＦＦ１のリセット端子に接続され、ＲＳフリップフロップＲＳＦＦ１のセット端子には、ＳＷ＿ｓｔａｒｔ端子が接続されている。ＲＳフリップフロップＲＳＦＦ１の出力端子は、スイッチ素子Ｑ１１のゲート端子に接続されている。スイッチ素子Ｑ１１のドレイン端子は、抵抗Ｒ３１を介して電源Ｖｄｄに接続され、スイッチ素子Ｑ１１のソース端子は、グランドに接続されている。なお、スイッチ素子Ｑ１１に逆並列に接続されているダイオードは、スイッチ素子Ｑ１１のボディダイオードである。スイッチ素子Ｑ１１のドレイン端子は、また、コンデンサＣ３１の一方の端子と比較器ＣＯＭＰ１の非反転入力端子とに接続され、コンデンサＣ３１の他方の端子は、グランドに接続されている。比較器ＣＯＭＰ１の出力端子は、論理積回路ＡＮＤ１１の一方の入力に接続され、論理積回路ＡＮＤ１１の出力は、ＳＷ＿ｓｔａｒｔ端子に接続されている。

ＶＦＢ端子は、抵抗Ｒ３２の一方の端子に接続され、抵抗Ｒ３２の他方の端子は、オペアンプＯＰ１の反転入力端子および抵抗Ｒ３３の一方の端子に接続され、抵抗Ｒ３３の他方の端子は、オペアンプＯＰ１の出力端子に接続されている。オペアンプＯＰ１の非反転入力端子には、抵抗Ｒ３４，Ｒ３５，Ｒ３６，Ｒ３７を含む基準電圧回路に接続されている。すなわち、電源Ｖｄｄには、抵抗Ｒ３４の一方の端子が接続され、抵抗Ｒ３４の他方の端子は、抵抗Ｒ３５の一方の端子に接続され、抵抗Ｒ３５の他方の端子は、グランドに接続されている。抵抗Ｒ３４，Ｒ３５の共通の接続点は、抵抗Ｒ３６の一方の端子に接続され、抵抗Ｒ３６の他方の端子は、オペアンプＯＰ１の非反転入力端子および抵抗Ｒ３７の一方の端子に接続され、抵抗Ｒ３７の他方の端子は、グランドに接続されている。

ここで、抵抗Ｒ３２およびＲ３６は同じ値を有し、抵抗Ｒ３３およびＲ３７は同じ値を有している。したがって、オペアンプＯＰ１は、フィードバック信号ＶＦＢの電圧と、電源Ｖｄｄの電圧を抵抗Ｒ３４およびＲ３５で分圧した電圧との電位差を増幅する引き算回路を構成している（電源Ｖｄｄの電圧が固定であることを考慮すると、フィードバック信号ＶＦＢの電圧に対する反転増幅回路とみなすこともできる）。この構成により、フィードバック信号ＶＦＢの電圧が高いほど、オペアンプＯＰ１の出力電圧は低くなる。

オペアンプＯＰ１の出力端子は、オペアンプＯＰ２の非反転入力端子に接続されている。オペアンプＯＰ２は、その反転入力端子と出力端子とを接続して、ボルテージフォロワ回路を構成している。オペアンプＯＰ２の出力端子は、抵抗Ｒ３８の一方の端子に接続され、抵抗Ｒ３８の他方の端子は、抵抗Ｒ３９の一方の端子に接続され、抵抗Ｒ３９の他方の端子は、グランドに接続されている。抵抗Ｒ３８，Ｒ３９の共通の接続点は、比較器ＣＯＭＰ１の反転入力端子に接続されている。

ＩＳ端子は、比較器ＣＯＭＰ２の反転入力端子に接続されている。電源Ｖｄｄに抵抗Ｒ４０の一方の端子が接続され、抵抗Ｒ４０の他方の端子は、抵抗Ｒ４１の一方の端子に接続され、抵抗Ｒ４１の他方の端子は、グランドに接続されている。抵抗Ｒ４０，Ｒ４１の共通の接続点は、比較器ＣＯＭＰ２の非反転入力端子に接続され、比較器ＣＯＭＰ２の出力端子は、ポジティブエッジ検出回路９１の入力に接続されている。ポジティブエッジ検出回路９１の出力は、論理積回路ＡＮＤ１１の他方の入力に接続されている。

ＩＳ端子から論理積回路ＡＮＤ１１の他方の入力までの回路は、スイッチング素子Ｑ１，Ｑ２をゼロ電流スイッチングさせるために、共振電流ｉｃｒが０ボルトの近傍まで低下したことを検出する回路である。

ポジティブエッジ検出回路９１は、図１０に示したように、インバータ回路ＩＮＶ１１を有し、その入力は、ポジティブエッジ検出回路９１の入力に接続されている。インバータ回路ＩＮＶ１１の出力は、ＲＳフリップフロップＲＳＦＦ２のセット端子とインバータ回路ＩＮＶ１２の入力とに接続されている。インバータ回路ＩＮＶ１２の出力は、論理積回路ＡＮＤ１２の一方の入力に接続され、論理積回路ＡＮＤ１２の他方の入力は、ＲＳフリップフロップＲＳＦＦ２の出力端子に接続されている。論理積回路ＡＮＤ１２の出力は、このポジティブエッジ検出回路９１の出力とインバータ回路ＩＮＶ１３の入力とに接続され、インバータ回路ＩＮＶ１３の出力は、ＲＳフリップフロップＲＳＦＦ２のリセット端子に接続されている。

このバースト停止期間設定回路９０によれば、まず、オンパルス生成回路８０からエンドパルスＥＰのターンオフを示す信号ＳＷ＿ｅｎｄが入力されると、ＲＳフリップフロップＲＳＦＦ１がリセットされ、これによってスイッチ素子Ｑ１１がオフされる。スイッチ素子Ｑ１１がオフされることにより、コンデンサＣ３１は、電源Ｖｄｄから抵抗Ｒ３１を介して電流が供給されて充電が開始され、バースト周期のスイッチング停止期間Ｔｓｔが開始される。このコンデンサＣ３１の両端の電圧は、比較器ＣＯＭＰ１によってフィードバック信号ＶＦＢに基づく電圧と比較される。コンデンサＣ３１の両端の電圧がフィードバック信号ＶＦＢに基づく電圧より高くなると、比較器ＣＯＭＰ１は、ハイレベルの信号を出力する。

負荷が軽くなるほど負荷で消費する電流よりコンバータから供給される電流の方が過剰気味になるので、出力電圧は高めになる。出力電圧が高くなるとフィードバック信号ＶＦＢは低くなり、比較器ＣＯＭＰ１の出力電圧が高くなるので、コンデンサＣ３１が充電される時間は負荷が軽いほど長くなる。

バースト周期のスイッチング停止期間Ｔｓｔにおいても共振電流ｉｃｒは共振動作を続けている。共振動作中の共振電流ｉｃｒが０ボルトの近傍まで低下し、この共振電流ｉｃｒの低下が比較器ＣＯＭＰ２によって検出されると、比較器ＣＯＭＰ２の出力は、ローレベルからハイレベルに変化される。ポジティブエッジ検出回路９１では、比較器ＣＯＭＰ２の出力がローレベルのとき、ＲＳフリップフロップＲＳＦＦ２がセットされて、ハイレベルの信号が論理積回路ＡＮＤ１２の他方の入力に印加されていた。比較器ＣＯＭＰ２の出力がハイレベルに変化されると、そのハイレベルの信号は、インバータ回路ＩＮＶ１１によってローレベルにされ、さらにインバータ回路ＩＮＶ１２によってハイレベルにされることで、論理積回路ＡＮＤ１２は、ハイレベルの信号を出力する。これにより、比較器ＣＯＭＰ１が既にハイレベルの信号を出力しているので、ポジティブエッジ検出回路９１がハイレベルの信号を出力したタイミングで論理積回路ＡＮＤ１１は、ハイレベルの信号を出力する。このハイレベルの信号は、スタートパルスＳＰをターンオンするオントリガの信号ＳＷ＿ｓｔａｒｔであり、バースト周期のスイッチング停止期間Ｔｓｔが終了して次のバースト周期のスイッチング期間Ｔｓｗが開始される信号となる。このとき、信号ＳＷ＿ｓｔａｒｔは、ＲＳフリップフロップＲＳＦＦ１のセット端子に入力され、スイッチ素子Ｑ１１をオンする。スイッチ素子Ｑ１１がオンされることにより、コンデンサＣ３１の電荷が放電され、比較器ＣＯＭＰ１は、ローレベルの信号を出力し、論理積回路ＡＮＤ１１は、信号ＳＷ＿ｅｎｄが入力されるまで、ローレベルの信号を出力する。

なお、インバータ回路ＩＮＶ１１の入力信号がローレベルに戻ると、インバータ回路ＩＮＶ１１，ＩＮＶ１２および論理積回路ＡＮＤ１２を介してＲＳフリップフロップＲＳＦＦ２のリセット端子がハイレベルになるので、ＲＳフリップフロップＲＳＦＦ２がリセットされる。

図１１はオンパルス生成回路の構成例を示す回路図、図１２はオフ閾値決定回路の構成例を示す回路図、図１３はネガティブエッジ検出回路の構成例を示す回路図である。
オンパルス生成回路８０は、図１１に示したように、入力端子としてＳＷ＿ｓｔａｒｔ端子、Ｖｉ端子、ＣＡ端子、Ｖｃｒ端子およびＩＳ端子を有し、出力端子としてＶｌｏｗ＿ｂ端子、Ｖｈｉｇｈ＿ｂ端子およびＳＷ＿ｅｎｄ端子を有している。

ＳＷ＿ｓｔａｒｔ端子は、ＲＳフリップフロップＲＳＦＦ１１のセット端子に接続され、ＲＳフリップフロップＲＳＦＦ１１の出力端子は、論理和回路ＯＲ１の一方の入力に接続されている。論理和回路ＯＲ１の出力は、Ｖｌｏｗ＿ｂ端子に接続されている。

Ｖｉ端子は、オフ閾値決定回路８１の入力に接続されている。オフ閾値決定回路８１の第１の出力（第１のオフ閾値電圧Ｖｔｈ１用）は、比較器ＣＯＭＰ１１の非反転入力端子とスイッチＳＷ１１の一方の端子とに接続されている。スイッチＳＷ１１の他方の端子は、比較器ＣＯＭＰ１２の反転入力端子とスイッチＳＷ１２の一方の端子とに接続されている。スイッチＳＷ１２の他方の端子は、オフ閾値決定回路８１の第２の出力（第２のオフ閾値電圧Ｖｔｈ２用）に接続されている。

オフ閾値決定回路８１では、図１２に示したように、Ｖｉ端子が抵抗Ｒ８１の一方の端子に接続され、抵抗Ｒ８１の他方の端子は、抵抗Ｒ８２の一方の端子に接続され、抵抗Ｒ８２の他方の端子は、グランドに接続されている。抵抗Ｒ８１，Ｒ８２の共通の接続点は、オペアンプＯＰ１１の非反転入力端子に接続されている。オペアンプＯＰ１１は、その反転入力端子と出力端子とを接続してボルテージフォロワ回路を構成している。オペアンプＯＰ１１の出力端子は、抵抗Ｒ８３の一方の端子に接続され、抵抗Ｒ８３の他方の端子は、抵抗Ｒ８４の一方の端子に接続されている。抵抗Ｒ８４の他方の端子は、抵抗Ｒ８５の一方の端子に接続され、抵抗Ｒ８５の他方の端子は、グランドに接続されている。ここで、抵抗Ｒ８４，Ｒ８５の共通の接続点は、第１のオフ閾値電圧Ｖｔｈ１を出力するオフ閾値決定回路８１の第１の出力を構成し、抵抗Ｒ８３，Ｒ８４の共通の接続点は、第２のオフ閾値電圧Ｖｔｈ２を出力するオフ閾値決定回路８１の第２の出力を構成している。これにより、スタートパルスＳＰおよびメインパルスＭＰをターンオフさせる第１および第２のオフ閾値電圧Ｖｔｈ１，Ｖｔｈ２に入力電圧Ｖｉの電圧依存性を与えている。なお、この実施の形態では、抵抗Ｒ８３，Ｒ８４，Ｒ８５の抵抗値をｒ８３，ｒ８４，ｒ８５としたとき、ｒ８３＝ｒ８４＋ｒ８５となるように設定している。

オンパルス生成回路８０のＣＡ端子は、比較器ＣＯＭＰ１３の反転入力端子に接続され、比較器ＣＯＭＰ１３の非反転入力端子には、第２の負荷閾値が印加されている。比較器ＣＯＭＰ１３の出力端子は、スイッチＳＷ１１の制御端子とインバータ回路ＩＮＶ２１の入力とに接続され、インバータ回路ＩＮＶ２１の出力は、スイッチＳＷ１２の制御端子に接続されている。ここで、スイッチＳＷ１，ＳＷ２およびインバータ回路ＩＮＶ２１は、閾値電圧切替部を構成している。

比較器ＣＯＭＰ１１の出力端子は、ポジティブエッジ検出回路８２の入力に接続され、ポジティブエッジ検出回路８２の出力は、ＲＳフリップフロップＲＳＦＦ１１のリセット端子に接続されている。ＲＳフリップフロップＲＳＦＦ１１の出力端子は、また、遅延回路８３の入力に接続され、遅延回路８３の出力は、ネガティブエッジ検出回路８４の入力に接続されている。ネガティブエッジ検出回路８４の出力は、ＲＳフリップフロップＲＳＦＦ１２のセット端子に接続されている。比較器ＣＯＭＰ１２の出力端子は、ポジティブエッジ検出回路８５の入力に接続され、ポジティブエッジ検出回路８５の出力は、ＲＳフリップフロップＲＳＦＦ１２のリセット端子に接続されている。ＲＳフリップフロップＲＳＦＦ１２の出力は、Ｖｈｉｇｈ＿ｂ端子に接続されている。なお、ポジティブエッジ検出回路８２，８５の具体的な構成は、図１０に示したものと同じであり、遅延回路８３は、図７に示したものと同じである。

ネガティブエッジ検出回路８４は、図１３に示したように、ＲＳフリップフロップＲＳＦＦ１３を有し、そのセット端子は、ネガティブエッジ検出回路８４の入力とインバータ回路ＩＮＶ２２の入力とに接続されている。インバータ回路ＩＮＶ２２の出力は、論理積回路ＡＮＤ２１の一方の入力に接続され、論理積回路ＡＮＤ２１の他方の入力は、ＲＳフリップフロップＲＳＦＦ１３の出力端子に接続されている。論理積回路ＡＮＤ２１の出力は、このネガティブエッジ検出回路８４の出力とインバータ回路ＩＮＶ２３の入力とに接続され、インバータ回路ＩＮＶ２３の出力は、ＲＳフリップフロップＲＳＦＦ１３のリセット端子に接続されている。ネガティブエッジ検出回路８４は、図１０に示すポジティブエッジ検出回路の具体的な構成に比べてポジティブエッジ検出回路のインバータ回路ＩＮＶ１１がないだけなので、入力に対する応答は、入力信号を反転したときのポジティブエッジ検出回路の応答と同じになる。

オンパルス生成回路８０のＶｃｒ端子は、抵抗Ｒ８６の一方の端子に接続され、抵抗Ｒ８６の他方の端子は、抵抗Ｒ８７の一方の端子に接続され、抵抗Ｒ８７の他方の端子は、グランドに接続されている。抵抗Ｒ８６，Ｒ８７の共通の接続点は、比較器ＣＯＭＰ１１の反転入力端子および比較器ＣＯＭＰ１２の非反転入力端子に接続されている。なお、この実施の形態では、抵抗Ｒ８６，Ｒ８７の抵抗値をｒ８６，ｒ８７とし、オフ閾値決定回路８１の抵抗Ｒ８１，Ｒ８２の抵抗値をｒ８１，ｒ８２としたとき、ｒ８１／ｒ８２＝ｒ８６／ｒ８７となるようにしている。

ＲＳフリップフロップＲＳＦＦ１２の出力は、また、遅延回路８６の入力に接続され、遅延回路８６の出力は、ネガティブエッジ検出回路８７の入力に接続されている。ネガティブエッジ検出回路８７の出力は、ＲＳフリップフロップＲＳＦＦ１４のセット端子に接続されている。ネガティブエッジ検出回路８７は、図１３に示したネガティブエッジ検出回路８４と同じ回路構成を有している。

オンパルス生成回路８０のＩＳ端子は、比較器ＣＯＭＰ１４の反転入力端子に接続され、比較器ＣＯＭＰ１４の非反転入力端子には、検出電流閾値が印加されている。この検出電流閾値は、エンドパルスＥＰのオフトリガを決める閾値であって、共振電流ｉｃｒの符号が反転するグランドレベルに近い値（≒０ボルト）を有している。比較器ＣＯＭＰ１４の出力端子は、ＲＳフリップフロップＲＳＦＦ１４のリセット端子とオンパルス生成回路８０のＳＷ＿ｅｎｄ端子とに接続されている。

このオンパルス生成回路８０によれば、負荷Ｒｏが軽くなってバースト周期に入っているが第２の負荷閾値よりは大きな負荷値を表す信号ＣＡがＣＡ端子に入力されているとき、比較器ＣＯＭＰ１３は、ローレベルの信号を出力している。これにより、スイッチＳＷ１１はオープンされ、スイッチＳＷ１２はクローズされるので、比較器ＣＯＭＰ１１の非反転入力端子には、第１のオフ閾値電圧Ｖｔｈ１が印加され、比較器ＣＯＭＰ１２の反転入力端子には、第２のオフ閾値電圧Ｖｔｈ２が印加されている。

ここで、バースト周期のスイッチング停止期間Ｔｓｔの終わりにバースト停止期間設定回路９０からＳＷ＿ｓｔａｒｔ端子にハイレベルの信号ＳＷ＿ｓｔａｒｔを受けると、ＲＳフリップフロップＲＳＦＦ１１がセットされ、その出力端子からハイレベルの信号が出力される。このハイレベルの信号は、論理和回路ＯＲ１を介してＶｌｏｗ＿ｂ端子から信号Ｖｌｏｗ＿ｂとして出力される。このときの信号Ｖｌｏｗ＿ｂは、ローサイドのスイッチング素子Ｑ２をターンオンするスタートパルスＳＰとして使用される。

スタートパルスＳＰによってローサイドのスイッチング素子Ｑ２がターンオンすると、共振コンデンサＣｒの両端の電圧Ｖｃｒが低下していく。この電圧Ｖｃｒを抵抗Ｒ８６，Ｒ８７で分圧した信号Ｖｃｒ＿ｄの値が第１のオフ閾値電圧Ｖｔｈ１に達すると、比較器ＣＯＭＰ１１の出力端子には、ハイレベルの信号が出力される。このハイレベルの信号は、その立ち上がりのタイミングがポジティブエッジ検出回路８２によって検出され、ＲＳフリップフロップＲＳＦＦ１１をリセットする。これにより、ＲＳフリップフロップＲＳＦＦ１１の出力端子からローレベルの信号が出力され、信号Ｖｌｏｗ＿ｂがローレベルになってスタートパルスＳＰが終了する。このＲＳフリップフロップＲＳＦＦ１１のローレベルの出力信号は、遅延回路８３を介してネガティブエッジ検出回路８４に入力され、所定の遅延時間経過後にＲＳフリップフロップＲＳＦＦ１２をセットする。これにより、ＲＳフリップフロップＲＳＦＦ１２の出力端子からハイレベルの信号が出力され、このハイレベルの信号は、Ｖｈｉｇｈ＿ｂ端子から信号Ｖｈｉｇｈ＿ｂとして出力される。このときの信号Ｖｈｉｇｈ＿ｂは、ハイサイドのスイッチング素子Ｑ１をターンオンするメインパルスＭＰとして使用される。

メインパルスＭＰによってハイサイドのスイッチング素子Ｑ１がターンオンすると、共振電流ｉｃｒが正方向に増大し、共振電流ｉｃｒの流れが正に反転すると共振コンデンサＣｒの両端の電圧Ｖｃｒが上昇していく。この電圧Ｖｃｒを抵抗Ｒ８６，Ｒ８７により分圧した信号Ｖｃｒ＿ｄの値が第２のオフ閾値電圧Ｖｔｈ２に達すると、比較器ＣＯＭＰ１２の出力端子には、ハイレベルの信号が出力される。このハイレベルの信号は、その立ち上がりのタイミングがポジティブエッジ検出回路８５によって検出され、ＲＳフリップフロップＲＳＦＦ１２をリセットする。これにより、ＲＳフリップフロップＲＳＦＦ１２の出力端子からローレベルの信号が出力され、信号Ｖｈｉｇｈ＿ｂがローレベルになってメインパルスＭＰが終了する。このＲＳフリップフロップＲＳＦＦ１２のローレベルの出力信号は、遅延回路８６を介してネガティブエッジ検出回路８７に入力され、所定の遅延時間経過後にＲＳフリップフロップＲＳＦＦ１４をセットする。これにより、ＲＳフリップフロップＲＳＦＦ１４の出力端子からハイレベルの信号が出力され、このハイレベルの信号は、論理和回路ＯＲ１を介してＶｌｏｗ＿ｂ端子から信号Ｖｌｏｗ＿ｂとして出力される。このときの信号Ｖｌｏｗ＿ｂは、ローサイドのスイッチング素子Ｑ２をターンオンするエンドパルスＥＰとして使用される。

その後、共振電流ｉｃｒが減少して電流検出信号ＩＳが検出電流閾値に達すると、比較器ＣＯＭＰ１４は、ハイレベルの信号を出力する。これにより、ＲＳフリップフロップＲＳＦＦ１４がリセットされ、ローサイドのスイッチング素子Ｑ２がターンオフされる。このとき、エンドパルスＥＰが終了してバースト周期のスイッチング期間Ｔｓｗが終了し、ＳＷ＿ｅｎｄ端子からバースト停止期間設定回路９０へ向けて信号ＳＷ＿ｅｎｄが出力される。

次に、負荷Ｒｏの重さがさらに軽くなって負荷を表す信号ＣＡが第２の負荷閾値以下になると、比較器ＣＯＭＰ１３は、ハイレベルの信号を出力する。これにより、スイッチＳＷ１１はクローズされ、スイッチＳＷ１２はオープンされるので、比較器ＣＯＭＰ１１の非反転入力端子および比較器ＣＯＭＰ１２の反転入力端子には、第１のオフ閾値電圧Ｖｔｈ１が印加される。すなわち、共振コンデンサＣｒの両端の電圧Ｖｃｒは、図４（Ｂ）に示したように、第１のオフ閾値電圧Ｖｔｈ１とだけ比較される。

ここで、バースト停止期間設定回路９０からＳＷ＿ｓｔａｒｔ端子に信号ＳＷ＿ｓｔａｒｔを受けると、ＲＳフリップフロップＲＳＦＦ１１がセットされ、その出力端子から、ハイレベルの信号が出力される。このハイレベルの信号は、論理和回路ＯＲ１を介してＶｌｏｗ＿ｂ端子から信号Ｖｌｏｗ＿ｂとして出力され、スタートパルスＳＰが開始される。

信号Ｖｌｏｗ＿ｂによってローサイドのスイッチング素子Ｑ２がターンオンすると、共振コンデンサＣｒの両端の電圧Ｖｃｒが低下していく。この電圧Ｖｃｒを抵抗Ｒ８６，Ｒ８７で分圧した信号Ｖｃｒ＿ｄの値が第１のオフ閾値電圧Ｖｔｈ１に達すると、比較器ＣＯＭＰ１１の出力端子には、ハイレベルの信号が出力される。このハイレベルの信号は、その立ち上がりのタイミングがポジティブエッジ検出回路８２によって検出され、ＲＳフリップフロップＲＳＦＦ１１をリセットする。これにより、ＲＳフリップフロップＲＳＦＦ１１の出力端子からローレベルの信号が出力され、信号Ｖｌｏｗ＿ｂもローレベルになってローサイドのスイッチング素子Ｑ２がターンオフされ、スタートパルスＳＰが終了する。このＲＳフリップフロップＲＳＦＦ１１のローレベルの出力信号は、遅延回路８３を介してネガティブエッジ検出回路８４に入力され、所定の遅延時間経過後にＲＳフリップフロップＲＳＦＦ１２をセットする。これにより、ＲＳフリップフロップＲＳＦＦ１２の出力端子から、ハイレベルの信号が出力され、このハイレベルの信号は、Ｖｈｉｇｈ＿ｂ端子から信号Ｖｈｉｇｈ＿ｂとして出力され、メインパルスＭＰが開始される。

信号Ｖｈｉｇｈ＿ｂによってハイサイドのスイッチング素子Ｑ１がターンオンすると、共振電流ｉｃｒが正方向に増大し、共振電流ｉｃｒの流れが正に反転すると共振コンデンサＣｒの両端の電圧Ｖｃｒが上昇していく。この電圧Ｖｃｒを抵抗Ｒ８６，Ｒ８７で分圧した信号Ｖｃｒ＿ｄの値が第１のオフ閾値電圧Ｖｔｈ１に達すると、比較器ＣＯＭＰ１２の出力端子には、ハイレベルの信号が出力される。このハイレベルの信号は、その立ち上がりのタイミングがポジティブエッジ検出回路８５によって検出され、ＲＳフリップフロップＲＳＦＦ１２をリセットする。これにより、ＲＳフリップフロップＲＳＦＦ１２の出力端子からローレベルの信号が出力され、信号Ｖｈｉｇｈ＿ｂがローレベルになってメインパルスＭＰが終了する。

このとき、比較器ＣＯＭＰ１２は、その基準電圧として第２のオフ閾値電圧Ｖｔｈ２よりも低い第１のオフ閾値電圧Ｖｔｈ１に設定されているので、第２のオフ閾値電圧Ｖｔｈ２に設定されている場合よりも早くハイレベルの信号を出力することになる。すなわち、メインパルスＭＰは、比較器ＣＯＭＰ１２の基準電圧が第２のオフ閾値電圧Ｖｔｈ２に設定されている場合よりもオン幅を短くすることができ、トランスＴの１次側から２次側へ送られるエネルギをさらに低減させることができる。なお、この実施の形態では、メインパルスＭＰのオン幅の制御を１段階だけにしている。しかし、オン幅の制御による出力電圧Ｖｏの変動があったとしても、出力電圧Ｖｏは、出力電圧Ｖｏのフィードバック制御の作用によって目標電圧から実質的に逸れることはない。

ＲＳフリップフロップＲＳＦＦ１２のローレベルの信号は、遅延回路８６を介してネガティブエッジ検出回路８７に入力され、所定の遅延時間経過後にＲＳフリップフロップＲＳＦＦ１４をセットする。これにより、ＲＳフリップフロップＲＳＦＦ１４の出力端子からハイレベルの信号が出力され、このハイレベルの信号は、論理和回路ＯＲ１を介してＶｌｏｗ＿ｂ端子から信号Ｖｌｏｗ＿ｂとして出力され、エンドパルスＥＰが開始される。

その後、共振電流ｉｃｒが減少して電流検出信号ＩＳが検出電流閾値に達すると、比較器ＣＯＭＰ１４は、ハイレベルの信号を出力する。これにより、ＲＳフリップフロップＲＳＦＦ１４がリセットされ、ローサイドのスイッチング素子Ｑ２がターンオフされる。このとき、エンドパルスＥＰが終了し、バースト周期のスイッチング期間Ｔｓｗが終了し、ＳＷ＿ｅｎｄ端子からバースト停止期間設定回路９０へ向けて信号ＳＷ＿ｅｎｄが出力される。

図１４は連続／バースト切替判定回路の構成例を示す回路図、図１５は連続／バースト切替回路の構成例を示す回路図である。
連続／バースト切替判定回路１００は、図１４に示したように、入力端子としてＣＡ端子を有し、出力端子としてＳｂｕｒ端子を有している。ＣＡ端子は、比較器ＣＯＭＰ２１の反転入力端子に接続され、比較器ＣＯＭＰ２１の出力端子は、Ｓｂｕｒ端子に接続されている。連続／バースト切替判定回路１００は、また、抵抗Ｒ９１，Ｒ９２を有している。抵抗Ｒ９１の一方の端子は、電源Ｖｄｄに接続され、抵抗Ｒ９１の他方の端子は、比較器ＣＯＭＰ２１の非反転入力端子と抵抗Ｒ９２の一方の端子とに接続され、抵抗Ｒ９２の他方の端子は、グランドに接続されている。ここで、電源Ｖｄｄの電圧を抵抗Ｒ９１，Ｒ９２で分圧して得られた電圧値は、共振型コンバータを連続制御とバースト制御とを切り替える第１の負荷閾値に相当する。

連続／バースト切替回路４０は、図１５に示したように、入力端子としてＶｌｏｗ＿ｃ端子と、Ｖｈｉｇｈ＿ｃ端子と、Ｖｌｏｗ＿ｂ端子と、Ｖｈｉｇｈ＿ｂ端子と、Ｓｂｕｒ端子とを有し、出力端子としてＶｇｓ＿ｌｏ端子とＶｇｓ＿ｈｉ端子とを有している。

Ｖｌｏｗ＿ｃ端子は、論理積回路ＡＮＤ３１の一方の入力に接続され、論理積回路ＡＮＤ３１の出力は、論理和回路ＯＲ１１の一方の入力に接続され、論理和回路ＯＲ１１の出力は、Ｖｇｓ＿ｌｏ端子に接続されている。Ｖｈｉｇｈ＿ｃ端子は、論理積回路ＡＮＤ３２の一方の入力に接続され、論理積回路ＡＮＤ３２の出力は、論理和回路ＯＲ１２の一方の入力に接続され、論理和回路ＯＲ１２の出力は、Ｖｇｓ＿ｈｉ端子に接続されている。Ｖｌｏｗ＿ｂ端子は、論理積回路ＡＮＤ３３の一方の入力に接続され、論理積回路ＡＮＤ３３の出力は、論理和回路ＯＲ１１の他方の入力に接続されている。Ｖｈｉｇｈ＿ｂ端子は、論理積回路ＡＮＤ３４の一方の入力に接続され、論理積回路ＡＮＤ３４の出力は、論理和回路ＯＲ１２の他方の入力に接続されている。

Ｓｂｕｒ端子は、インバータ回路ＩＮＶ３１の入力に接続され、インバータ回路ＩＮＶ３１の出力は、論理積回路ＡＮＤ３１，ＡＮＤ３２の他方の入力にそれぞれ接続されている。Ｓｂｕｒ端子は、また、論理積回路ＡＮＤ３３，ＡＮＤ３４の他方の入力にそれぞれ接続されている。

連続／バースト切替判定回路１００において、負荷を表す信号ＣＡの電圧値が第１の負荷閾値よりも高いとき、負荷Ｒｏが重いと判定され、比較器ＣＯＭＰ２１は、ローレベルの信号Ｓｂｕｒを出力する。このとき、ローレベルの信号Ｓｂｕｒを受けた連続／バースト切替回路４０では、インバータ回路ＩＮＶ３１が信号Ｓｂｕｒをハイレベルの信号に論理反転して論理積回路ＡＮＤ３１，ＡＮＤ３２の他方の入力に印加する。これにより、論理積回路ＡＮＤ３１，ＡＮＤ３２は、Ｖｌｏｗ＿ｃ端子およびＶｈｉｇｈ＿ｃ端子に受けた信号Ｖｌｏｗ＿ｃ，Ｖｈｉｇｈ＿ｃを選択し、論理和回路ＯＲ１１，ＯＲ１２から信号Ｖｇｓ＿ｌｏ，Ｖｇｓ＿ｈｉとしてそれぞれ出力させる。このとき、論理積回路ＡＮＤ３３，ＡＮＤ３４の他方の入力にローレベルの信号Ｓｂｕｒが印加されているので、Ｖｌｏｗ＿ｂ端子およびＶｈｉｇｈ＿ｂ端子が受けた信号Ｖｌｏｗ＿ｃ，Ｖｈｉｇｈ＿ｃは、論理積回路ＡＮＤ３３，ＡＮＤ３４により阻止されている。

一方、負荷を表す信号ＣＡの電圧値が第１の負荷閾値よりも低くなると、連続／バースト切替判定回路１００は、負荷Ｒｏが軽いと判定し、比較器ＣＯＭＰ２１がハイレベルの信号Ｓｂｕｒを出力する。このとき、連続／バースト切替回路４０では、インバータ回路ＩＮＶ３１が信号Ｓｂｕｒを論理反転してローレベルにした信号を論理積回路ＡＮＤ３１，ＡＮＤ３２の他方の入力に印加する。これにより、論理積回路ＡＮＤ３１，ＡＮＤ３２は、Ｖｌｏｗ＿ｃ端子およびＶｈｉｇｈ＿ｃ端子に受けた信号Ｖｌｏｗ＿ｃ，Ｖｈｉｇｈ＿ｃを阻止する。このとき、論理積回路ＡＮＤ３３，ＡＮＤ３４の他方の入力にハイレベルの信号Ｓｂｕｒが印加されているので、論理積回路ＡＮＤ３３，ＡＮＤ３４は、Ｖｌｏｗ＿ｂ端子およびＶｈｉｇｈ＿ｂ端子が受けた信号Ｖｌｏｗ＿ｃ，Ｖｈｉｇｈ＿ｃを選択する。選択された信号Ｖｌｏｗ＿ｃ，Ｖｈｉｇｈ＿ｃは、論理和回路ＯＲ１１，ＯＲ１２から信号Ｖｇｓ＿ｌｏ，Ｖｇｓ＿ｈｉとしてそれぞれ出力される。

以上、本発明をその好ましい実施の形態について説明したが、本発明はこの特定の実施の形態に限定されるものではない。たとえば、バースト制御の期間において、負荷Ｒｏが非常に軽くなったときに、上記の実施の形態では、メインパルスＭＰのオン幅を２段階で制御しているが、これを複数段階で制御してもよい。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

１ 制御回路
１０ 起動回路
２０ 連続制御回路
２１ 電圧制御発振器
２２，２３ 遅延回路
３０ 出力電圧制御回路
４０ 連続／バースト切替回路
５０ 駆動回路
６０ 分流回路
７０ 負荷検出回路
８０ オンパルス生成回路
８１ オフ閾値決定回路
８２ ポジティブエッジ検出回路
８３ 遅延回路
８４ ネガティブエッジ検出回路
８５ ポジティブエッジ検出回路
８６ 遅延回路
８７ ネガティブエッジ検出回路
９０ バースト停止期間設定回路
９１ ポジティブエッジ検出回路
１００ 連続／バースト切替判定回路
ＡＮＤ１，ＡＮＤ２，ＡＮＤ１１，ＡＮＤ１２，ＡＮＤ２１，ＡＮＤ３１，ＡＮＤ３２，ＡＮＤ３３，ＡＮＤ３４ 論理積回路
Ｃ１１，Ｃ２１，Ｃ２２，Ｃ３１ コンデンサ
ＣＯＭＰ１，ＣＯＭＰ２ 比較器
ＣＯＭＰ１１ 比較器（第１の比較器）
ＣＯＭＰ１２ 比較器（第２の比較器）
ＣＯＭＰ１３ 比較器（第４の比較器）
ＣＯＭＰ１４ 比較器（第３の比較器）
ＣＯＭＰ２１ 比較器
Ｃｏ 出力コンデンサ
Ｃｒ 共振コンデンサ
Ｄ１，Ｄ２ ダイオード
ＥＰ エンドパルス
ＩＮＶ１，ＩＮＶ２，ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３，ＩＮＶ２１，ＩＮＶ２２，ＩＮＶ２３，ＩＮＶ３１ インバータ回路
Ｌｍ 励磁インダクタ
Ｌｒ 共振インダクタ
ＭＰ メインパルス
ＯＰ１，ＯＰ２，ＯＰ１１ オペアンプ
ＯＲ１，ＯＲ１１，ＯＲ１２ 論理和回路
ＰＣ１ フォトカプラ
Ｑ１ スイッチング素子（第１のスイッチング素子）
Ｑ２ スイッチング素子（第２のスイッチング素子）
Ｑ１１ スイッチ素子
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ１１，Ｒ２１，Ｒ２２，Ｒ３１，Ｒ３２，Ｒ３３，Ｒ３４，Ｒ３５，Ｒ３６，Ｒ３７，Ｒ３８，Ｒ３９，Ｒ４０，Ｒ４１，Ｒ８１，Ｒ８２，Ｒ８３，Ｒ８４，Ｒ８５，Ｒ８６，Ｒ８７，Ｒ９１，Ｒ９２ 抵抗
ＲＳＦＦ１，ＲＳＦＦ２ ＲＳフリップフロップ
ＲＳＦＦ１１ ＲＳフリップフロップ（第１のフリップフロップ）
ＲＳＦＦ１２ ＲＳフリップフロップ（第２のフリップフロップ）
ＲＳＦＦ１３ ＲＳフリップフロップ
ＲＳＦＦ１４ ＲＳフリップフロップ（第３のフリップフロップ）
Ｒｏ 負荷
Ｓ１，Ｓ２ 二次巻線
ＳＰ スタートパルス
ＳＲ１ シャントレギュレータ
ＳＷ１，ＳＷ２，ＳＷ１１，ＳＷ１２ スイッチ
Ｔ トランス
Ｖｔｈ１ 第１のオフ閾値電圧
Ｖｔｈ２ 第２のオフ閾値電圧

分流回路６０の入力は、励磁インダクタＬｍと共振コンデンサＣｒとの接続点に接続されている。分流回路６０の出力は、負荷検出回路７０、オンパルス生成回路８０およびバースト停止期間設定回路９０の入力に接続され、共振コンデンサＣｒを流れる共振電流ｉｃｒに比例した電圧信号である電流検出信号ＩＳを出力する。負荷検出回路７０は、分流回路６０の出力および連続／バースト切替回路４０のハイサイド側の出力に接続されて、電流検出信号ＩＳおよびハイサイドの信号Ｖｇｓ＿ｈｉを受ける。負荷検出回路７０の出力は、オンパルス生成回路８０および連続／バースト切替判定回路１００に接続されて、負荷の重さを表す負荷検出信号ＣＡを出力する。オンパルス生成回路８０は、Ｖｉ端子およびＶｃｒ端子に接続されて入力電圧Ｖｉおよび電圧Ｖｃｒを受けるとともに、分流回路６０の出力および負荷検出回路７０の出力に接続されて電流検出信号ＩＳおよび負荷検出信号ＣＡを受ける。オンパルス生成回路８０は、また、バースト停止期間設定回路９０の出力に接続されて、信号ＳＷ＿ｓｔａｒｔを受ける。オンパルス生成回路８０は、さらに、連続／バースト切替回路４０の入力に接続されて、バースト制御用のハイサイドおよびローサイドの信号Ｖｈｉｇｈ＿ｂ，Ｖｌｏｗ＿ｂを供給している。バースト停止期間設定回路９０は、出力電圧制御回路３０の出力に接続されてフィードバック信号ＶＦＢを受け、分流回路６０の出力に接続されて電流検出信号ＩＳを受け、オンパルス生成回路８０の出力に接続されて信号ＳＷ＿ｅｎｄを受ける。連続／バースト切替判定回路１００は、負荷検出回路７０の出力に接続されて負荷検出信号ＣＡを受け、連続／バースト切替判定回路１００の出力は、連続／バースト切替回路４０に接続されて信号Ｓｂｕｒを出力する。

スタートパルスＳＰは、バースト停止期間設定回路９０からの信号ＳＷ＿ｓｔａｒｔを受けてオン状態にされ、図４（Ａ）に示したように、共振コンデンサＣｒの両端の電圧Ｖｃｒが第１のオフ閾値電圧Ｖｔｈ１まで低下したときにターンオフされる。その後、デッドタイムの時間調整が行われた後、メインパルスＭＰがターンオンされ、共振コンデンサＣｒの両端の電圧Ｖｃｒが第２のオフ閾値電圧Ｖｔｈ２（＞Ｖｔｈ１）まで上昇したときにメインパルスＭＰがターンオフされる。なお、第２のオフ閾値電圧Ｖｔｈ２は、前のバースト周期においてエンドパルスＥＰがターンオフしたときの共振コンデンサＣｒの残留電圧Ｖｃｒｚよりも低い値にしてある。メインパルスＭＰがターンオンされている間、トランスの２次側には、２次側電流ｉｏが流れる。その後、デッドタイムの時間調整が行われた後、エンドパルスＥＰがターンオンされ、共振電流ｉｃｒの符号が反転するタイミングでエンドパルスＥＰがターンオフされる。

図８は分流回路および負荷検出回路の構成例を示す回路図である。
分流回路６０は、Ｖｃｒ端子を有し、このＶｃｒ端子には、コンデンサＣ２１の一方の端子が接続され、コンデンサＣ２１の他方の端子は、抵抗Ｒ２１の一方の端子に接続され、抵抗Ｒ２１の他方の端子は、グランドに接続されている。

このように、スイッチング素子Ｑ１がオンの期間だけ、入力電圧Ｖｉから供給される電流に起因する電流検出信号ＩＳがコンデンサＣ２２に充電され、スイッチング素子Ｑ１がオフの期間は、電流検出信号ＩＳがゼロであることを示すグランドレベルの信号がコンデンサＣ２２に印加される。スイッチング素子Ｑ１がオンの期間だけの電流検出信号ＩＳは、コンデンサＣ２２により平均化され、ＣＡ端子より負荷検出信号ＣＡとして出力される。この負荷検出信号ＣＡは、共振型コンバータにスイッチング素子Ｑ１を介して入力された電流の平均値を示す信号であり、共振型コンバータの負荷状態を正確に表したものとなる。したがって、この負荷検出信号ＣＡは、オンパルス生成回路８０および連続／バースト切替判定回路１００において、負荷の重さに基づく制御動作の切り替えに用いられる。

ＩＳ端子から論理積回路ＡＮＤ１１の他方の入力までの回路は、スイッチング素子Ｑ１，Ｑ２をゼロ電流スイッチングさせるために、共振電流ｉｃｒを電圧に変換した電流検出信号ＩＳが０ボルトの近傍まで低下したことを検出する回路である。

バースト周期のスイッチング停止期間Ｔｓｔにおいても共振電流ｉｃｒは共振動作を続けている。共振動作中の共振電流ｉｃｒを電圧に変換した電流検出信号ＩＳが０ボルトの近傍まで低下し、この共振電流ｉｃｒの低下が比較器ＣＯＭＰ２によって検出されると、比較器ＣＯＭＰ２の出力は、ローレベルからハイレベルに変化される。ポジティブエッジ検出回路９１では、比較器ＣＯＭＰ２の出力がローレベルのとき、ＲＳフリップフロップＲＳＦＦ２がセットされて、ハイレベルの信号が論理積回路ＡＮＤ１２の他方の入力に印加されていた。比較器ＣＯＭＰ２の出力がハイレベルに変化されると、そのハイレベルの信号は、インバータ回路ＩＮＶ１１によってローレベルにされ、さらにインバータ回路ＩＮＶ１２によってハイレベルにされることで、論理積回路ＡＮＤ１２は、ハイレベルの信号を出力する。これにより、比較器ＣＯＭＰ１が既にハイレベルの信号を出力しているので、ポジティブエッジ検出回路９１がハイレベルの信号を出力したタイミングで論理積回路ＡＮＤ１１は、ハイレベルの信号を出力する。このハイレベルの信号は、スタートパルスＳＰをターンオンするオントリガの信号ＳＷ＿ｓｔａｒｔであり、バースト周期のスイッチング停止期間Ｔｓｔが終了して次のバースト周期のスイッチング期間Ｔｓｗが開始される信号となる。このとき、信号ＳＷ＿ｓｔａｒｔは、ＲＳフリップフロップＲＳＦＦ１のセット端子に入力され、スイッチ素子Ｑ１１をオンする。スイッチ素子Ｑ１１がオンされることにより、コンデンサＣ３１の電荷が放電され、比較器ＣＯＭＰ１は、ローレベルの信号を出力し、論理積回路ＡＮＤ１１は、信号ＳＷ＿ｅｎｄが入力されるまで、ローレベルの信号を出力する。

オンパルス生成回路８０のＣＡ端子は、比較器ＣＯＭＰ１３の反転入力端子に接続され、比較器ＣＯＭＰ１３の非反転入力端子には、第２の負荷閾値が印加されている。比較器ＣＯＭＰ１３の出力端子は、スイッチＳＷ１１の制御端子とインバータ回路ＩＮＶ２１の入力とに接続され、インバータ回路ＩＮＶ２１の出力は、スイッチＳＷ１２の制御端子に接続されている。ここで、スイッチＳＷ１１，ＳＷ１２およびインバータ回路ＩＮＶ２１は、閾値電圧切替部を構成している。

ネガティブエッジ検出回路８４は、図１３に示したように、ＲＳフリップフロップＲＳＦＦ１３を有し、そのセット端子は、ネガティブエッジ検出回路８４の入力とインバータ回路ＩＮＶ２２の入力とに接続されている。インバータ回路ＩＮＶ２２の出力は、論理積回路ＡＮＤ２１の一方の入力に接続され、論理積回路ＡＮＤ２１の他方の入力は、ＲＳフリップフロップＲＳＦＦ１３の出力端子に接続されている。論理積回路ＡＮＤ２１の出力は、このネガティブエッジ検出回路８４の出力とインバータ回路ＩＮＶ２３の入力とに接続され、インバータ回路ＩＮＶ２３の出力は、ＲＳフリップフロップＲＳＦＦ１３のリセット端子に接続されている。ネガティブエッジ検出回路８４は、図１０に示すポジティブエッジ検出回路の具体的な構成に比べてポジティブエッジ検出回路のインバータ回路ＩＮＶ１１がないだけなので、入力に対する応答は、入力信号を反転して入力したときのポジティブエッジ検出回路９１の応答と同じになる。

メインパルスＭＰによってハイサイドのスイッチング素子Ｑ１がターンオンすると、共振電流ｉｃｒが正方向に増大し、共振電流ｉｃｒの流れが負から正に反転すると共振コンデンサＣｒの両端の電圧Ｖｃｒが上昇していく。この電圧Ｖｃｒを抵抗Ｒ８６，Ｒ８７により分圧した信号Ｖｃｒ＿ｄの値が第２のオフ閾値電圧Ｖｔｈ２に達すると、比較器ＣＯＭＰ１２の出力端子には、ハイレベルの信号が出力される。このハイレベルの信号は、その立ち上がりのタイミングがポジティブエッジ検出回路８５によって検出され、ＲＳフリップフロップＲＳＦＦ１２をリセットする。これにより、ＲＳフリップフロップＲＳＦＦ１２の出力端子からローレベルの信号が出力され、信号Ｖｈｉｇｈ＿ｂがローレベルになってメインパルスＭＰが終了する。このＲＳフリップフロップＲＳＦＦ１２のローレベルの出力信号は、遅延回路８６を介してネガティブエッジ検出回路８７に入力され、所定の遅延時間経過後にＲＳフリップフロップＲＳＦＦ１４をセットする。これにより、ＲＳフリップフロップＲＳＦＦ１４の出力端子からハイレベルの信号が出力され、このハイレベルの信号は、論理和回路ＯＲ１を介してＶｌｏｗ＿ｂ端子から信号Ｖｌｏｗ＿ｂとして出力される。このときの信号Ｖｌｏｗ＿ｂは、ローサイドのスイッチング素子Ｑ２をターンオンするエンドパルスＥＰとして使用される。

ここで、バースト停止期間設定回路９０からＳＷ＿ｓｔａｒｔ端子にハイレベルの信号ＳＷ＿ｓｔａｒｔを受けると、ＲＳフリップフロップＲＳＦＦ１１がセットされ、その出力端子から、ハイレベルの信号が出力される。このハイレベルの信号は、論理和回路ＯＲ１を介してＶｌｏｗ＿ｂ端子から信号Ｖｌｏｗ＿ｂとして出力され、スタートパルスＳＰが開始される。

信号Ｖｈｉｇｈ＿ｂによってハイサイドのスイッチング素子Ｑ１がターンオンすると、共振電流ｉｃｒが正方向に増大し、共振電流ｉｃｒの流れが負から正に反転すると共振コンデンサＣｒの両端の電圧Ｖｃｒが上昇していく。この電圧Ｖｃｒを抵抗Ｒ８６，Ｒ８７で分圧した信号Ｖｃｒ＿ｄの値が第１のオフ閾値電圧Ｖｔｈ１に達すると、比較器ＣＯＭＰ１２の出力端子には、ハイレベルの信号が出力される。このハイレベルの信号は、その立ち上がりのタイミングがポジティブエッジ検出回路８５によって検出され、ＲＳフリップフロップＲＳＦＦ１２をリセットする。これにより、ＲＳフリップフロップＲＳＦＦ１２の出力端子からローレベルの信号が出力され、信号Ｖｈｉｇｈ＿ｂがローレベルになってメインパルスＭＰが終了する。

連続／バースト切替判定回路１００において、負荷を表す信号ＣＡの電圧値が第１の負荷閾値よりも高いとき、負荷Ｒｏが重いと判定され、比較器ＣＯＭＰ２１は、ローレベルの信号Ｓｂｕｒを出力する。このとき、ローレベルの信号Ｓｂｕｒを受けた連続／バースト切替回路４０では、インバータ回路ＩＮＶ３１が信号Ｓｂｕｒをハイレベルの信号に論理反転して論理積回路ＡＮＤ３１，ＡＮＤ３２の他方の入力に印加する。これにより、論理積回路ＡＮＤ３１，ＡＮＤ３２は、Ｖｌｏｗ＿ｃ端子およびＶｈｉｇｈ＿ｃ端子に受けた信号Ｖｌｏｗ＿ｃ，Ｖｈｉｇｈ＿ｃを選択し、論理和回路ＯＲ１１，ＯＲ１２から信号Ｖｇｓ＿ｌｏ，Ｖｇｓ＿ｈｉとしてそれぞれ出力させる。このとき、論理積回路ＡＮＤ３３，ＡＮＤ３４の他方の入力にローレベルの信号Ｓｂｕｒが印加されているので、Ｖｌｏｗ＿ｂ端子およびＶｈｉｇｈ＿ｂ端子が受けた信号Ｖｌｏｗ＿ｂ，Ｖｈｉｇｈ＿ｂは、論理積回路ＡＮＤ３３，ＡＮＤ３４により阻止されている。

一方、負荷を表す信号ＣＡの電圧値が第１の負荷閾値よりも低くなると、連続／バースト切替判定回路１００は、負荷Ｒｏが軽いと判定し、比較器ＣＯＭＰ２１がハイレベルの信号Ｓｂｕｒを出力する。このとき、連続／バースト切替回路４０では、インバータ回路ＩＮＶ３１が信号Ｓｂｕｒを論理反転してローレベルにした信号を論理積回路ＡＮＤ３１，ＡＮＤ３２の他方の入力に印加する。これにより、論理積回路ＡＮＤ３１，ＡＮＤ３２は、Ｖｌｏｗ＿ｃ端子およびＶｈｉｇｈ＿ｃ端子に受けた信号Ｖｌｏｗ＿ｃ，Ｖｈｉｇｈ＿ｃを阻止する。このとき、論理積回路ＡＮＤ３３，ＡＮＤ３４の他方の入力にハイレベルの信号Ｓｂｕｒが印加されているので、論理積回路ＡＮＤ３３，ＡＮＤ３４は、Ｖｌｏｗ＿ｂ端子およびＶｈｉｇｈ＿ｂ端子が受けた信号Ｖｌｏｗ＿ｂ，Ｖｈｉｇｈ＿ｂを選択する。選択された信号Ｖｌｏｗ＿ｂ，Ｖｈｉｇｈ＿ｂは、論理和回路ＯＲ１１，ＯＲ１２から信号Ｖｇｓ＿ｌｏ，Ｖｇｓ＿ｈｉとしてそれぞれ出力される。

以上、本発明をその好ましい実施の形態について説明したが、本発明はこの特定の実施の形態に限定されるものではない。たとえば、バースト制御の期間において、負荷Ｒｏが非常に軽くなったときに、上記の実施の形態では、メインパルスＭＰのオン幅を１段階で制御しているが、これを複数段階で制御してもよい。

Claims (9)

1. 負荷が第１の負荷閾値よりも軽負荷になったときに、ハイサイドに配置された第１のスイッチング素子およびローサイドに配置された第２のスイッチング素子のオン・オフを繰り返すスイッチング期間と前記第１のスイッチング素子および前記第２のスイッチング素子をオフするスイッチング停止期間とを含むバースト周期で動作する共振型コンバータのバースト制御装置において、
   前記負荷の重さを検出する負荷検出回路と、
   前記バースト周期の前記スイッチング期間に、前記第２のスイッチング素子をターンオンするスタートパルス、前記第１のスイッチング素子をターンオンするメインパルスおよび前記第２のスイッチング素子をターンオンするエンドパルスの３つのパルスを生成するとともに、前記負荷が前記第１の負荷閾値より小さな第２の負荷閾値よりも軽負荷になったときに前記メインパルスのオン幅を短くするオンパルス生成回路と、
   を備えた、共振型コンバータのバースト制御装置。
2. 前記オンパルス生成回路が前記エンドパルスをオフしてから所定時間経過後に前記共振型コンバータの共振電流の符号が反転すると前記バースト周期の前記スイッチング停止期間を終了させて次のバースト周期の前記スタートパルスをターンオンするためのオントリガ信号を出力するバースト停止期間設定回路をさらに備えた、請求項１記載の共振型コンバータのバースト制御装置。
3. 出力電圧と目標電圧との誤差をフィードバックして前記出力電圧に応じたフィードバック信号を出力する出力電圧制御回路と、前記フィードバック信号の電圧に応じた周波数のパルス信号を生成し、前記パルス信号から前記第１のスイッチング素子および前記第２のスイッチング素子をオン・オフする連続制御信号を出力する連続制御回路と、前記負荷が前記第１の負荷閾値よりも軽負荷になったときに前記連続制御回路からの前記連続制御信号を前記オンパルス生成回路が生成した前記スタートパルス、前記メインパルスおよび前記エンドパルスに切り替える連続／バースト切替回路とをさらに備えた、請求項２記載の共振型コンバータのバースト制御装置。
4. 前記負荷検出回路は、前記共振電流を分流した電流検出信号を電圧信号に変換して平均化した信号を前記負荷の重さを表す負荷検出信号として出力する、請求項２記載の共振型コンバータのバースト制御装置。
5. 前記オンパルス生成回路は、前記バースト停止期間設定回路から前記オントリガ信号を受けてセットされることにより前記スタートパルスを出力する第１のフリップフロップと、前記共振電流が流れる共振コンデンサの両端の電圧を第１のオフ閾値電圧と比較し、前記共振コンデンサの両端の電圧が前記第１のオフ閾値電圧より低くなったときに前記第１のフリップフロップをリセットする第１の比較器と、前記第１のフリップフロップのリセット動作によりセットされて前記メインパルスを出力する第２のフリップフロップと、前記共振コンデンサの両端の電圧を前記第１のオフ閾値電圧より高い第２のオフ閾値電圧と比較し、前記共振コンデンサの両端の電圧が前記第２のオフ閾値電圧より高くなったときに前記第２のフリップフロップをリセットする第２の比較器と、前記第２のフリップフロップのリセット動作によりセットされて前記エンドパルスを出力する第３のフリップフロップと、前記電流検出信号を前記電流検出信号の符号が反転する検出電流閾値と比較し、前記電流検出信号が前記検出電流閾値に達すると前記第３のフリップフロップをリセットする第３の比較器と、前記負荷検出回路が検出した前記負荷検出信号と前記第２の負荷閾値とを比較し、前記負荷検出信号が前記第２の負荷閾値よりも軽負荷になったかどうかを検出する第４の比較器と、前記負荷検出信号が前記第２の負荷閾値よりも軽負荷になったことを前記第４の比較器が検出したときに前記第２の比較器の前記第２のオフ閾値電圧を前記第１のオフ閾値電圧に設定する閾値電圧切替部と、を有する、請求項４記載の共振型コンバータのバースト制御装置。
6. 前記第１のオフ閾値電圧および前記第２のオフ閾値電圧は、前記第１のスイッチング素子と前記第２のスイッチング素子とを直列に接続したハーフブリッジ回路に印加される入力電圧を分圧して生成される、請求項５記載の共振型コンバータのバースト制御装置。
7. 前記第４の比較器が前記負荷検出信号と比較する前記第２の負荷閾値は、前記バースト周期が可聴周波数の上限の周波数に対応する周期よりも短い周期に相当する値に設定されている、請求項５記載の共振型コンバータのバースト制御装置。
8. 前記バースト停止期間設定回路は、前記所定時間を前記出力電圧制御回路が出力する前記フィードバック信号に応じて変化させる、請求項３記載の共振型コンバータのバースト制御装置。
9. 負荷が第１の負荷閾値よりも軽負荷になったときに、ハイサイドに配置された第１のスイッチング素子およびローサイドに配置された第２のスイッチング素子のオン・オフを繰り返すスイッチング期間と前記第１のスイッチング素子および前記第２のスイッチング素子をオフするスイッチング停止期間とを含むバースト周期で動作する共振型コンバータのバースト制御方法において、
   前記バースト周期の前記スイッチング期間に発生するパルスを、前記第２のスイッチング素子をターンオンするスタートパルス、前記スタートパルスが終了した後に前記第１のスイッチング素子をターンオンするメインパルスおよび前記メインパルスが終了した後に前記第２のスイッチング素子をターンオンするエンドパルスの３つのパルスで構成し、
   前記負荷の重さが前記第１の負荷閾値まで低減したときに、前記負荷の重さに応じて前記スイッチング停止期間の長さを調整することにより前記バースト周期を変化させ、
   前記バースト周期が可聴周波数の上限の周波数に対応する周期よりも短い周期に相当する第２の負荷閾値まで前記負荷の重さが低減したときに前記メインパルスのオン幅を短く設定する、
   共振型コンバータのバースト制御方法。

Images