JPWO2019150917A1 - 撮像素子及び電子機器 - Google Patents

Abstract

光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備える撮像素子において、比較器は、差動対トランジスタ、差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有する。差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、差動対の他方のトランジスタは、所定の電圧をゲート入力とする。そして、差動対の一方のトランジスタと第１の負荷トランジスタとの共通接続ノードと所定の電圧のノードとの間に容量部が接続されている。

Description

本開示は、撮像素子及び電子機器に関する。

画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ−デジタル変換部を備えた撮像素子が知られている。アナログ−デジタル変換部は、画素列に対応して設けられた複数のアナログ−デジタル変換器を備えている。そして、アナログ−デジタル変換部の各アナログ−デジタル変換器は、アナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備えている（例えば、特許文献１参照）。

特開２００９−１２４５１３号公報

撮像素子や当該撮像素子を用いる電気機器では、低消費電力化が望まれる。低消費電力化に当たっては、例えば、撮像素子の低電源電圧化を図ることが考えられる。しかし、撮像素子の電源電圧が下がると、比較器の電源電圧も下がることになるために、画素信号の信号レベルが比較器の入力ダイナミックレンジを超えてしまい、アナログ−デジタル変換の線形性、即ち、アナログの画素信号に対するデジタル値の線形性を確保できなくなるおそれがある。

本開示は、低消費電力化を図るべく電源電圧を下げても、アナログ−デジタル変換の線形性を確保できる撮像素子、及び、当該撮像素子を有する電子機器を提供することを目的とする。

上記の目的を達成するための本開示の第１態様に係る撮像素子は、
光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備えている。
この撮像素子において、
比較器は、差動対トランジスタ、差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有する。
差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、差動対の他方のトランジスタは、所定の電圧をゲート入力とする。
そして、差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと、所定の電圧のノードとの間に容量部が接続された構成となっている。

上記の目的を達成するための本開示の第２態様に係る撮像素子は、
光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
比較器は、縦続接続された第１増幅部及び第２増幅部から成り、
第１増幅部は、
差動対トランジスタ、
差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
第２の増幅部は、
出力ノードと所定の電圧のノードとの間に接続された第１の容量部を有する構成となっている。

また、上記の目的を達成するための本開示の電子機器は、上記の構成の第２態様に係る撮像素子、あるいは、第２態様に係る撮像素子を有する構成となっている。

図１は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。 図２は、画素の回路構成の一例を示す回路図である。 図３は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサに搭載される列並列アナログ−デジタル変換部の構成の一例を示すブロック図である。 図４は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの平置型のチップ構造の概略を示す平面図である。 図５は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの積層型のチップ構造の概略を示す分解斜視図である。 図６は、参考例に係る比較器の回路構成を示す回路図である。 図７は、参考例に係る比較器の動作説明に供するタイミングチャートである。 図８Ａは、参考例に係る比較器の出力信号の反転時の動作についての説明図であり、図８Ｂは、従来技術に係る比較器の出力信号の反転時の動作についての説明図である。 図９Ａは、参考例の場合における、画面全体が黒地の画像の場合の撮像画面を示す図であり、図９Ｂは、図９Ａの場合のＰ相及びＤ相の比較器の出力波形を示す波形図である。 図１０Ａは、参考例の場合における、画面の左右方向の半分ずつ黒画像及び白画像の場合の撮像画面を示す図であり、図１０Ｂは、図１０Ａの場合のＰ相及びＤ相の比較器の出力波形を示す波形図である。 図１１は、実施例１に係る比較器の回路構成を示す回路図である。 図１２は、容量部の作用によるキックバックと逆相の信号の経路についての説明図である。 図１３Ａは、実施例１の場合における、画面全体が黒地の画像の場合の撮像画面を示す図であり、図１３Ｂは、図１３Ａの場合のＰ相及びＤ相の比較器の出力波形を示す波形図である。 図１４Ａは、実施例１の場合における、画面の左右方向の半分ずつ黒画像及び白画像の場合の撮像画面を示す図であり、図１４Ｂは、図１４Ａの場合のＰ相及びＤ相の比較器の出力波形を示す波形図である。 図１５は、実施例２に係る比較器の回路構成を示す回路図である。 図１６は、実施例３の第１例に係る比較器の回路構成を示す回路図である。 図１７は、実施例３の第２例に係る比較器の回路構成を示す回路図である。 図１８は、実施例４に係る比較器の回路構成を示す回路図である。 図１９は、実施例５に係る比較器の回路構成を示す回路図である。 図２０は、実施例６に係る比較器の回路構成を示す回路図である。 図２１は、実施例６に係る比較器の動作説明図（その１）である。 図２２は、実施例６に係る比較器の動作説明図（その２）である。 図２３は、実施例６に係る比較器の動作説明に供するタイミングチャートである。 図２４は、実施例６に係る比較器における出力アンプの他の回路構成（その１）を示す回路図である。 図２５は、実施例６に係る比較器における出力アンプの他の回路構成（その２）を示す回路図である。 図２６は、実施例６に係る比較器における出力アンプの他の回路構成（その３）を示す回路図である。 図２７は、実施例７に係る比較器の回路構成を示す回路図である。 図２８は、実施例８に係る比較器の回路構成を示す回路図である。 図２９Ａは、実施例８に係る比較器におけるノードＮ₃₂の電圧ＨｉＺに対するテール電流の変化を示す波形図であり、図２９Ｂは、比較器の出力反転時の動作波形を示す波形図であり、図２９Ｃは、時間に対するテール電流の変化を示す波形図である。 図３０は、実施例９に係る比較器の回路構成を示す回路図である。 図３１Ａは、実施例９に係る比較器におけるノードＮ₂₂の電圧ＨｉＺに対するテール電流の変化を示す波形図であり、図３１Ｂは、比較器の出力反転時の動作波形を示す波形図であり、図３１Ｃは、時間に対するテール電流の変化を示す波形図である。 図３２は、本開示に係る技術の適用例を示す図である。 図３３は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。 図３４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図３５は、撮像部の設置位置の例を示す図である。

以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の撮像素子及び電子機器、全般に関する説明
２．本開示の撮像素子
２−１．ＣＭＯＳイメージセンサの構成例
２−２．画素の構成例
２−３．アナログ−デジタル変換部の構成例
２−４．チップ構造
２−４−１．平置型のチップ構造（所謂、平置構造）
２−４−２．積層型のチップ構造（所謂、積層構造）
２−５．撮像素子の低消費電力化について
２−６．参考例に係る比較器
２−６−１．参考例に係る比較器の構成
２−６−２．参考例に係る比較器の動作
２−６−３．参考例に係る比較器の作用、効果
２−６−４．参考例に係る比較器の問題点
３．第１実施形態
３−１．実施例１（差動アンプに容量部を設ける例）
３−２．実施例２（容量部の具体例１：可変容量素子を用いる例）
３−３．実施例３（容量部の具体例２：複数の容量素子及び切替えスイッチの組み合わせから成る例）
３−４．実施例４（容量部の具体例３：切替えスイッチの制御端子に電気的な分離回路を設ける例）
３−５．実施例５（実施例１の変形例：逆導電型のトランジスタを用いる例）
４．第２実施形態
４−１．実施例６（出力アンプに容量部を設ける例）
４−２．実施例７（差動アンプ及び出力アンプの双方に容量部を設ける例）
４−３．実施例８（実施例６の変形例：クランプ回路を備える例）
４−４．実施例９（実施例８の変形例：逆導電型のトランジスタを用いる例）
５．変形例
６．応用例
７．本開示に係る技術の適用例
７−１．本開示の電子機器（撮像装置の例）
７−２．移動体への応用例
８．本開示がとることができる構成

＜本開示の撮像素子及び電子機器、全般に関する説明＞
本開示の第１態様に係る撮像素子及び電子機器にあっては、画素信号及び所定の参照信号はそれぞれ容量素子を介して、差動対の一方のトランジスタのゲート入力となる構成とすることができる。また、所定の電圧について、任意の電圧である構成とすることができる。任意の電圧については、グランド（ＧＮＤ）レベルや電源電圧等を例示することができる。

上述した好ましい構成を含む第１態様に係る撮像素子及び電子機器にあっては、容量部について、その容量値が可変である構成とすることができる。そして、容量部について、容量値が可変な可変容量素子から成る構成とすることができる。

あるいは又、上述した好ましい構成を含む第１態様に係る撮像素子及び電子機器にあっては、容量部について、複数の容量素子、及び、制御信号に基づいて、複数の容量素子の少なくとも一つを選択する切替えスイッチから成る構成とすることができる。複数の容量素子については、容量値が互いに同じ容量素子から成る構成とすることもできるし、容量値が互いに異なる容量素子から成る構成とすることもできる。

更に、上述した好ましい構成を含む第１態様に係る撮像素子及び電子機器にあっては、容量部について、制御信号を供給する制御線と切替えスイッチとの間を電気的に分離する分離回路を有する構成とすることができる。また、分離回路として、インバータ回路又はバッファ回路を用いる構成とすることができる。

また、上述した好ましい構成を含む第１態様に係る撮像素子及び電子機器にあっては、第１の負荷トランジスタについて、ダイオード接続の構成とすることができる。そして、第１の負荷トランジスタ及び第２の負荷トランジスタは、カレントミラー回路を構成することが好ましい。また、差動対の他方のトランジスタと第２の負荷トランジスタとの共通接続ノードを出力ノードとすることが好ましい。

また、上述した好ましい構成を含む第１態様に係る撮像素子及び電子機器にあっては、比較器について、画素アレイ部の画素列に対応して設けられ、画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ−デジタル変換器に用いることが好ましい。アナログ−デジタル変換器について、画素アレイ部の画素列毎、もしくは、複数画素列毎に設けられる構成とすることができる。

本開示の第２態様に係る撮像素子及び電子機器にあっては、第１増幅部について、差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に接続された第２の容量部を有する構成とすることができる。また、第２の増幅部の出力の反転時に、第１増幅部の出力ノードの電位を所定の電位にクランプするクランプ回路を備える構成とすることができる。

＜本開示の撮像素子＞
本開示の技術が適用される、本開示の撮像素子の基本的な構成について説明する。ここでは、撮像素子として、Ｘ−Ｙアドレス方式の撮像素子の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。

［ＣＭＯＳイメージセンサの構成例］
図１は、本開示の撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。

本例に係るＣＭＯＳイメージセンサ１は、光電変換部を含む画素２が行方向及び列方向に、即ち、行列状に２次元配置されて成る画素アレイ部１１、及び、当該画素アレイ部１１の周辺回路部を有する構成となっている。ここで、行方向とは、画素行の画素２の配列方向（所謂、水平方向）を言い、列方向とは、画素列の画素２の配列方向（所謂、垂直方向）を言う。画素２は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。

画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７等によって構成されている。

画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素駆動線３１₁〜３１_m（以下、総称して「画素駆動線３１」と記述する場合がある）が行方向に沿って配線されている。また、画素列毎に垂直信号線３２₁〜３２_n（以下、総称して「垂直信号線３２」と記述する場合がある）が列方向に沿って配線されている。画素駆動線３１は、画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線３１について１本の配線として図示しているが、１本に限られるものではない。画素駆動線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。

以下に、画素アレイ部１１の周辺回路部の各回路部、即ち、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、及び、タイミング制御部１７について説明する。

行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読出し走査系は、画素２から画素信号を読み出すために、画素アレイ部１１の画素２を行単位で順に選択走査する。画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

定電流源部１３は、画素列毎に垂直信号線３２₁〜３２_nの各々に接続された、例えばＭＯＳトランジスタから成る複数の電流源Ｉを備えており、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２₁〜３２_nの各々を通してバイアス電流を供給する。

アナログ−デジタル変換部１４は、画素アレイ部１１の画素列に対応して設けられた、例えば、画素列毎に設けられた複数のアナログ−デジタル変換器の集合から成る。アナログ−デジタル変換部１４は、画素列毎に垂直信号線３２₁〜３２_nの各々を通して出力されるアナログの画素信号を、Ｎビットのデジタル信号に変換する列並列型のアナログ−デジタル変換部である。

列並列アナログ−デジタル変換部１４におけるアナログ−デジタル変換器としては、例えば、参照信号比較型のアナログ−デジタル変換器の一例であるシングルスロープ型アナログ−デジタル変換器を用いることができる。但し、アナログ−デジタル変換器としては、シングルスロープ型アナログ−デジタル変換器に限られるものではなく、逐次比較型アナログ−デジタル変換器やデルタ−シグマ変調型（ΔΣ変調型）アナログ−デジタル変換器などを用いることができる。

水平転送走査部１５は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１５による制御の下に、アナログ−デジタル変換部１４でデジタル信号に変換された画素信号が画素列単位で、２Ｎビット幅の水平転送線１８に読み出される。

信号処理部１６は、水平転送線１８を通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１６は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル−シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。信号処理部１６は、生成した画像データを、本ＣＭＯＳイメージセンサ１の出力信号として後段の装置に出力する。

タイミング制御部１７は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、及び、信号処理部１６等の駆動制御を行う。

［画素の回路構成例］
図２は、画素２の回路構成の一例を示す回路図である。画素２は、光電変換部として、例えば、フォトダイオード２１を有している。画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。

尚、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとして、例えばＮチャネルのＭＯＳ型電界効果トランジスタ（Field effect transistor：ＦＥＴ）を用いている。但し、ここで例示した４つのトランジスタ２２〜２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

この画素２に対して、先述した画素駆動線３１として、複数の画素駆動線が同一画素行の各画素２に対して共通に配線されている。これら複数の画素駆動線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素駆動線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。

フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。

転送トランジスタ２２のゲート電極には、高レベル（例えば、Ｖ_DDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ２３は、高電位側電源電圧Ｖ_DDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧Ｖ_DDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。

増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源電圧Ｖ_DDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。

選択トランジスタ２５は、ドレイン電極が増幅トランジスタ２４のソース電極に接続され、ソース電極が垂直信号線３２に接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。

上記の構成の画素２からは、例えば、リセットレベル（所謂、Ｐ相）、及び、信号レベル（所謂、Ｄ相）の順に読み出される。リセットレベルは、画素２のフローティングディフュージョンＦＤをリセットしたときの当該フローティングディフュージョンＦＤの電位に相当する。信号レベルは、フォトダイオード２１での光電変換によって得られる電位、即ち、フォトダイオード２１に蓄積された電荷をフローティングディフュージョンＦＤへ転送したときの当該フローティングディフュージョンＦＤの電位に相当する。

尚、選択トランジスタ２５については、高電位側電源電圧Ｖ_DDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。

［アナログ−デジタル変換部の構成例］
次に、列並列アナログ−デジタル変換部１４の構成例について説明する。図３は、列並列アナログ−デジタル変換部１４の構成の一例を示すブロック図である。本開示のＣＭＯＳイメージセンサ１におけるアナログ−デジタル変換部１４は、垂直信号線３２₁〜３２_nの各々に対応して設けられた複数のシングルスロープ型アナログ−デジタル変換器の集合から成る。ここでは、ｎ列目のシングルスロープ型アナログ−デジタル変換器１４０を例に挙げて説明する。

シングルスロープ型アナログ−デジタル変換器１４０は、比較器１４１、カウンタ回路１４２、及び、ラッチ回路１４３を有する回路構成となっている。シングルスロープ型アナログ−デジタル変換器１４０では、時間が経過するにつれて電圧値が線形に変化する、所謂、ＲＡＭＰ波形（スロープ波形）の参照信号が用いられる。ランプ波形の参照信号は、参照信号生成部１９で生成される。参照信号生成部１９については、例えば、ＤＡＣ（デジタル−アナログ変換）回路を用いて構成することができる。

比較器１４１は、画素２から読み出されるアナログの画素信号を比較入力とし、参照信号生成部１９で生成されるランプ波形の参照信号を基準入力とし、両信号を比較する。そして、比較器１４１は、例えば、参照信号が画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照信号が画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、比較器１４１は、画素信号の信号レベルに応じた、具体的には、信号レベルの大きさに対応したパルス幅を持つパルス信号を比較結果として出力する。

カウンタ回路１４２には、比較器１４１に対する参照信号の供給開始タイミングと同じタイミングで、タイミング制御部１７からクロック信号ＣＬＫが与えられる。そして、カウンタ回路１４２は、クロック信号ＣＬＫに同期してカウント動作を行うことによって、比較器１４１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ回路１４２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。

ラッチ回路１４３は、カウンタ回路１４２のカウント結果であるデジタル値を保持（ラッチ）する。また、ラッチ回路１４３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ノイズ除去処理の一例である、ＣＤＳ（Correlated Double Sampling;相関二重サンプリング）を行う。そして、水平転送走査部１５による駆動の下に、ラッチしたデジタル値を水平転送線１８に出力する。

上述したように、シングルスロープ型アナログ−デジタル変換器１４０の集合から成る列並列アナログ−デジタル変換部１４では、参照信号生成部１９で生成される、線形に変化するアナログ値の参照信号と、画素２から出力されるアナログの画素信号との大小関係が変化するまでの時間情報からデジタル値を得る。尚、上記の例では、画素列に対して１対１の関係でアナログ−デジタル変換器１４０が配置されて成るアナログ−デジタル変換部１４を例示したが、複数の画素列を単位としてアナログ−デジタル変換器１４０が配置されて成るアナログ−デジタル変換部１４とすることも可能である。

［チップ構造］
上記の構成のＣＭＯＳイメージセンサ１のチップ（半導体集積回路）構造としては、平置型のチップ構造及び積層型のチップ構造を例示することができる。平置型のチップ構造及び積層型のチップ構造のいずれのＣＭＯＳイメージセンサ１においても、画素２について、配線層が配される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができる。以下に、平置型のチップ構造及び積層型のチップ構造について説明する。

・平置型のチップ構造
図４は、ＣＭＯＳイメージセンサ１の平置型のチップ構造の概略を示す平面図である。図４に示すように、平置型のチップ構造、所謂、平置構造は、画素２が行列状に配置されて成る画素アレイ部１１と同じ半導体基板４１上に、画素アレイ部１１の周辺の回路部分を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体基板４１上に、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、及び、参照信号生成部１９等が形成されている。

・積層型のチップ構造
図５は、ＣＭＯＳイメージセンサ１の積層型のチップ構造の概略を示す分解斜視図である。図５に示すように、積層型のチップ構造、所謂、積層構造は、第１半導体基板４２及び第２半導体基板４３の少なくとも２つの半導体基板が積層された構造となっている。この積層構造において、画素アレイ部１１は、１層目の第１半導体基板４２に形成される。また、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、及び、参照信号生成部１９等の回路部分は、２層目の第２半導体基板４３に形成される。そして、１層目の第１半導体基板４２と２層目の第２半導体基板４３とは、ＴＣＶ（Through Chip Via）やＣｕ−Ｃｕハイブリッドボンディングなどの接続部４４を通して電気的に接続される。

この積層構造のＣＭＯＳイメージセンサ１によれば、第１半導体基板４２として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の第１半導体基板４２のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の第１半導体基板４２には画素２の作製に適したプロセスを適用でき、２層目の第２半導体基板４３には回路部分の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができるメリットもある。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。

尚、ここでは、第１半導体基板４２及び第２半導体基板４３が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、アナログ−デジタル変換部１４、水平転送走査部１５、信号処理部１６、タイミング制御部１７、及び、参照信号生成部１９等の回路部分については、２層目以降の半導体基板に分散して形成することができる。

［撮像素子の低消費電力化について］
上記の構成の撮像素子１において、低消費電力化を図るために電源電圧Ｖ_DDを下げると、アナログ−デジタル変換器１４０を構成する比較器１４１の電源電圧も下がることになるため、画素信号の信号レベルが比較器１４１の入力ダイナミックレンジを超えてしまう。その結果、アナログ−デジタル変換の線形性（即ち、アナログの画素信号に対するデジタル値の線形性）を確保できないおそれがある。

［参考例に係る比較器］
ここで、図３の比較器１４１として用いることで、電源電圧Ｖ_DDを下げても、アナログ−デジタル変換の線形性を確保できる比較器について参考例として説明する。参考例に係る比較器の回路構成を図６に示す。

（参考例に係る比較器の構成）
参考例に係る比較器５０は、差動アンプ５１、第１の容量素子Ｃ₁₁、第２の容量素子Ｃ₁₂、第３の容量素子Ｃ₁₃、第１のスイッチトランジスタＮＴ₁₃、及び、第２のスイッチトランジスタＮＴ₁₄を備えている。ここでは、第１のスイッチトランジスタＮＴ₁₃及び第２のスイッチトランジスタＮＴ₁₄として、例えば、ＮチャネルのＭＯＳ型電界効果トランジスタ（以下、「ＭＯＳトランジスタ」と記述する）を用いている。

差動アンプ５１は、第１の差動トランジスタＮＴ₁₁、第２の差動トランジスタＮＴ₁₂、電流源Ｉ₁₁、第１の負荷トランジスタＰＴ₁₁、及び、第２の負荷トランジスタＰＴ₁₂から構成されている。ここでは、第１の差動トランジスタＮＴ₁₁及び第２の差動トランジスタＮＴ₁₂としてＮチャネルのＭＯＳトランジスタを用い、第１の負荷トランジスタＰＴ₁₁及び第２の負荷トランジスタＰＴ₁₂としてＰチャネルのＭＯＳトランジスタを用いている。

差動アンプ５１において、第１の差動トランジスタＮＴ₁₁及び第２の差動トランジスタＮＴ₁₂は、ソース電極が共通に接続されて差動動作をなす差動対を構成している。電流源Ｉ₁₁は、第１の差動トランジスタＮＴ₁₁及び第２の差動トランジスタＮＴ₁₂のソース共通接続ノードとグランドＧＮＤとの間に接続されている。第１の負荷トランジスタＰＴ₁₁は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続の構成となっており、第１の差動トランジスタＮＴ₁₁に対して直列に接続されている。すなわち、第１の負荷トランジスタＰＴ₁₁及び第１の差動トランジスタＮＴ₁₁の各ドレイン電極が共通に接続されている。

第２の負荷トランジスタＰＴ₁₂は、第２の差動トランジスタＮＴ₁₂に対して直列に接続されている。すなわち、第２の負荷トランジスタＰＴ₁₂及び第２の差動トランジスタＮＴ₁₂の各ドレイン電極が共通に接続されている。そして、第１の負荷トランジスタＰＴ₁₁及び第２の負荷トランジスタＰＴ₁₂は、ゲート電極が共通に接続されることで、カレントミラー回路を構成している。

また、第２の差動トランジスタＮＴ₁₂と第２の負荷トランジスタＰＴ₁₂との共通接続ノードＮ₁₁が、差動アンプ５１の出力ノードとなっており、当該出力ノードＮ₁₁から出力端子Ｔ₁₀を通して出力信号ＯＵＴが導出される。第１の負荷トランジスタＰＴ₁₁及び第２の負荷トランジスタＰＴ₁₂の各ソース電極は、電源電圧Ｖ_DDのノードに接続されている。

第１の容量素子Ｃ₁₁は、画素信号ＶＳＬの入力端子Ｔ₁₁と第１の差動トランジスタＮＴ₁₁のゲート電極との間に接続されており、画素信号ＶＳＬに対する入力容量となる。第２の容量素子Ｃ₁₂は、参照信号ＲＡＭＰの入力端子Ｔ₁₂と第１の差動トランジスタＮＴ₁₁のゲート電極との間に接続されており、参照信号ＲＡＭＰに対する入力容量となる。これにより、第１の差動トランジスタＮＴ₁₁は、画素信号ＶＳＬと参照信号ＲＡＭＰとが、第１の容量素子Ｃ₁₁及び第２の容量素子Ｃ₁₂を通して合成された信号をゲート入力とする。

第１のスイッチトランジスタＮＴ₁₃は、第１の差動トランジスタＮＴ₁₁のゲート電極とドレイン電極との間に接続されており、図１に示すタイミング制御部１７から入力端子Ｔ₁₃を介して入力される駆動信号ＡＺによってオン（導通）／オフ（非導通）制御が行われる。第２のスイッチトランジスタＮＴ₁₄は、第２の差動トランジスタＮＴ₁₂のゲート電極とドレイン電極との間に接続されており、タイミング制御部１７から入力端子Ｔ₁₃を介して入力される駆動信号ＡＺによってオン／オフ制御が行われる。

第３の容量素子Ｃ₁₃は、第２の差動トランジスタＮＴ₁₂のゲート電極と、所定の電圧ＲＥＦの端子Ｔ₁₄との間に接続されている。これにより、第２の差動トランジスタＮＴ₁₂は、端子Ｔ₁₄を通して与えられる所定の電圧ＲＥＦ、例えばＧＮＤレベルをゲート入力とする。

尚、以下、第１の容量素子Ｃ₁₁、第２の容量素子Ｃ₁₂、第１の差動トランジスタＮＴ₁₁のゲート電極、及び、第１のスイッチトランジスタＮＴ₁₃の共通接続ノードをノードＮ₁₂とし、当該ノードＮ₁₂の電圧をＨｉＺとする。また、以下、第２の差動トランジスタＮＴ₁₂のゲート電極、第３の容量素子Ｃ₁₃、及び、第２のスイッチトランジスタＮＴ₁₄の共通接続ノードをノードＮ₁₃とし、当該ノードＮ₁₃の電圧をＶＳＨとする。

（参考例に係る比較器の動作）
次に、図７のタイミングチャートを参照して、参考例に係る比較器５０の動作について説明する。図７のタイミングチャートは、駆動信号ＡＺ、参照信号ＲＡＭＰ、画素信号ＶＳＬ、ノードＮ₁₂の電圧ＨｉＺ、ノードＮ₁₃の電圧ＶＳＨ、及び、出力信号ＯＵＴのタイミング関係を示している。

時刻ｔ₁において、駆動信号ＡＺが低レベルから高レベルに遷移する。すると、第１のスイッチトランジスタＮＴ₁₃及び第２のスイッチトランジスタＮＴ₁₄がオン状態となるため、第１の差動トランジスタＮＴ₁₁のドレイン電極とゲート電極とが接続され、第２の差動トランジスタＮＴ₁₂のドレイン電極とゲート電極とが接続される。また、参照信号ＲＡＭＰが所定のリセットレベルに設定される。更に、読み出し対象となる画素２のフローティングディフュージョンＦＤ（図２参照）がリセットされ、画素信号ＶＳＬがリセットレベルに設定される。

以上により、差動アンプ５１の初期化動作であるオートゼロ動作が開始される。すなわち、第１の差動トランジスタＮＴ₁₁のドレイン電極及びゲート電極、並びに、第２の差動トランジスタＮＴ₁₂のドレイン電極及びゲート電極が、所定の同じ電圧（以下、「基準電圧」と記述する）に収束する。これにより、ノードＮ₁₂の電圧ＨｉＺ及びノードＮ₁₃の電圧ＶＳＨが基準電圧に設定される。

次に、時刻ｔ₂において、駆動信号ＡＺが高レベルから低レベルに遷移する。これにより、第１のスイッチトランジスタＮＴ₁₃及び第２のスイッチトランジスタＮＴ₁₄がオフ状態となり、差動アンプ５１のオートゼロ動作が終了する。ノードＮ₁₂の電圧ＨｉＺは、画素信号ＶＳＬ及び参照信号ＲＡＭＰが変化しないため、基準電圧のまま保持される。また、ノードＮ₁₃の電圧ＶＳＨは、第３の容量素子Ｃ₁₃に蓄積された電荷により基準電圧のまま保持される。

その後、時刻ｔ₃において、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＮ₁₂の電圧ＨｉＺが低下し、ノードＮ₁₃の電圧（基準電圧）ＶＳＨを下回ることで、差動アンプ５１の出力信号ＯＵＴが低レベルとなる。

次に、時刻ｔ₄において、参照信号ＲＡＭＰが線形に増加を開始し、これに合わせて、ノードＮ₁₂の電圧ＨｉＺも線形に増加する。また、カウンタ回路１４２（図３参照）が、カウント動作を開始する。その後、ノードＮ₁₂の電圧ＨｉＺがノードＮ₁₃の電圧（基準電圧）ＶＳＨを上回ったとき、差動アンプ５１の出力信号ＯＵＴが反転し、高レベルとなる。そして、出力信号ＯＵＴが高レベルに反転したときのカウンタ回路１４２のカウント値が、Ｐ相（リセットレベル）の画素信号ＶＳＬの値として、ラッチ回路１４３（図３参照）に保持される。

次に、時刻ｔ₅において、参照信号ＲＡＭＰの電圧がリセット電圧に設定される。また、画素２の転送トランジスタ２２がオン状態となることで、露光期間中にフォトダイオード２１に蓄積された電荷がフローティングディフュージョンＦＤに転送され、画素信号ＶＳＬが信号レベルに設定される。これにより、ノードＮ₁₂の電圧ＨｉＺが信号レベルに対応する値だけ低下し、ノードＮ₁₃の電圧（基準電圧）ＶＳＨを下回り、差動アンプ５１の出力信号ＯＵＴが低レベルに反転する。

次に、時刻ｔ₆において、時刻ｔ₃のときと同様に、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＮ₁₂の電圧ＨｉＺが更に低下する。

次に、時刻ｔ₇において、時刻ｔ₄のときと同様に、参照信号ＲＡＭＰが線形に増加を開始する。これに合わせて、ノードＮ₁₂の電圧ＨｉＺも線形に増加する。また、カウンタ回路１４２が、カウント動作を開始する。

その後、ノードＮ₁₂の電圧ＨｉＺがノードＮ₁₃の電圧（基準電圧）ＶＳＨを上回ったとき、差動アンプ５１の出力信号ＯＵＴが反転し、高レベルとなる。そして、出力信号ＯＵＴが高レベルに反転したときのカウンタ回路１４２のカウント値が、Ｄ相（信号レベル）の画素信号ＶＳＬの値としてラッチ回路１４３に保持される。また、ラッチ回路１４３は、Ｄ相の画素信号ＶＳＬと、時刻ｔ₄と時刻ｔ₅との間に読み出されたＰ相の画素信号ＶＳＬとの差分をとることにより、ノイズ除去処理であるＣＤＳを行う。このようにして、アナログの画素信号ＶＳＬのアナログ−デジタル変換が行われる。

その後、時刻ｔ₈以降において、時刻ｔ₁乃至時刻ｔ₇のときと同様の動作が繰り返される。

（参考例に係る比較器の作用、効果）
上述したように、参考例に係る比較器５０では、画素信号ＶＳＬと参照信号ＲＡＭＰとを、入力容量（Ｃ₁₁，Ｃ₁₂）を介して合成（加算）した信号（ノードＮ₁₂の電圧ＨｉＺ）を、第１の差動トランジスタＮＴ₁₁のゲート入力としている。また、入力容量（Ｃ₁₃）を介して入力される所定の電圧ＲＥＦ（ノードＮ₁₃の電圧）ＶＳＨを第２の差動トランジスタＮＴ₁₂のゲート入力としている。そして、差動アンプ５１における、ノードＮ₁₂の電圧ＨｉＺとノードＮ₁₃の電圧（基準電圧）ＶＳＨとの比較結果が、差動アンプ５１の出力信号ＯＵＴとして出力される。このとき、図８Ａに示すように、出力信号ＯＵＴの反転時の差動アンプ５１の入力電圧（ノードＮ₁₂の電圧ＨｉＺ及びノードＮ₁₃の電圧ＶＳＨの電圧）は、変動せず一定となる。

因みに、特許文献１に記載の従来技術のように、線形に減少するランプ波形の参照信号ＲＡＭＰを、入力容量（Ｃ₁₁）を介して第１の差動トランジスタＮＴ₁₁のゲート入力とし、アナログの画素信号ＶＳＬを、入力容量（Ｃ₁₃）を介して第２の差動トランジスタＮＴ₁₂のゲート入力とする比較器の場合の出力信号ＯＵＴの波形を図８Ｂに示す。出力信号ＯＵＴの反転時の差動アンプ５１の入力電圧（参照信号ＲＡＭＰ及び画素信号ＶＳＬの電圧）は、画素信号ＶＳＬの電圧により変動する。従って、例えば、ＣＭＯＳイメージセンサ１の低電源電圧化によって比較器の駆動用の電源電圧Ｖ_DDが下がると、出力信号ＯＵＴの反転時の差動アンプ５１の入力電圧が、比較器の入力ダイナミックレンジを超え、アナログ−デジタル変換の線形性を確保できなくなるおそれがある。

また、参考例に係る比較器５０では、参照信号ＲＡＭＰが線形に変化する方向が、特許文献１に記載の従来技術の場合と逆であり、画素信号ＶＳＬと逆方向に線形に変化する。ここで、画素信号ＶＳＬと逆方向に変化するとは、画素信号ＶＳＬが信号成分が大きくなるにつれて変化する方向と逆方向に変化することをいう。例えば、この例では、画素信号ＶＳＬは、信号レベルが大きくなるにつれて負の方向に変化するのに対し、参照信号ＲＡＭＰはその逆の正の方向に変化している。従って、反転時の電圧は一定となる。一方、ノードＮ₁₂の電圧ＨｉＺ（差動アンプ５１の入力電圧）は、初期化（ＡＺ）時にバイアスされた電圧となる。

このように、参考例に係る比較器５０によれば、出力信号ＯＵＴの反転時の差動アンプ５１の入力電圧が一定になるとともに、反転時に画素信号ＶＳＬの振幅に依存しなくなるため、差動アンプ５１の入力ダイナミックレンジを狭くすることができる。従って、参考例に係る比較器５０の駆動用の電源電圧Ｖ_DDを、上記の従来技術に係る比較器よりも下げることができ、その結果、アナログ−デジタル変換部１４の消費電力を低減できるため、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。

（参考例に係る比較器の問題点）
参考例に係る比較器５０では、第２の差動トランジスタＮＴ₁₂のゲート電極に、入力端子Ｔ₁₄を介して所定の電圧ＲＥＦを入力するようにしているが、入力端子Ｔ₁₄の接続先（例えば、ＧＮＤや電源電圧Ｖ_DD）が、画素列間で共通の幹線となる。そのため、比較器５０の出力信号ＯＵＴの反転時のキックバックが、第２の差動トランジスタＮＴ₁₂あるいは第２のスイッチトランジスタＮＴ₁₄の寄生容量を介して所定の電圧ＲＥＦの揺れとなり、当該揺れが他の画素列の比較器５０へ伝搬される。そして、撮像画像の明暗でのキックバック量の差分により、映像波形のノイズの一種であるストリーキングが発生する。ここで、キックバックとは、電荷が注入される、又は、電荷が引かれることに伴って電位が変動する（揺れる）現象のことである。また、ストリーキングとは、黒地の画像の中に、一部、白い領域が存在するような画像において、左右方向に白く、又は、黒く尾を引く現象のことである。

以下に、具体例を挙げて、キックバックに起因するストリーキングについて説明する。画面全体が黒地の画像の場合の撮像画面を図９Ａに示し、図９Ａの場合のＰ相及びＤ相の比較器の出力波形を図９Ｂに示す。画面全体が黒地の画像の場合、Ｐ相及びＤ相共に、全画素列同時に比較器５０が反転し、Ｐ相及びＤ相のキックバック量が同じになるため、ストリーキングの発生は抑えられる。キックバックパスの一例として、図９Ａにおいて、第２のスイッチトランジスタＮＴ₁₄の寄生容量を介して他の画素列の比較器５０へ伝搬されるキックバックの様子を矢印で示している。

画面の左右方向の半分ずつ黒画像及び白画像の場合の撮像画面を図１０Ａに示し、図１０Ａの場合のＰ相及びＤ相の比較器の出力波形を図１０Ｂに示す。画面の左右方向の半分ずつ黒画像及び白画像の場合、Ｐ相は全画素列同時に比較器５０が反転するが、Ｄ相は白画像に対応する半分の比較器５０の反転が遅くなることで、Ｄ相−Ｐ相間でキックバック量が変わるため、ストリーキングが発生する。キックバックパスの一例として、図１０Ａにおいて、第２のスイッチトランジスタＮＴ₁₄の寄生容量を介して他の画素列の比較器５０へ伝搬されるキックバックの様子を矢印で示している。

＜第１実施形態＞
本開示の第１実施形態では、キックバック量自体を低減し、ストリーキングの発生を抑制するようにする。具体的には、本開示の第１実施形態では、キックバックと逆相の信号を、所定の電圧ＲＥＦに入れることで、キックバックによる所定の電圧ＲＥＦの揺れを抑え、キックバックに起因するストリーキングの発生を抑制する。本開示の第１実施形態によれば、アナログ−デジタル変換部１４の消費電力を低減し、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。これに加えて、第１実施形態によれば、キックバックに起因するストリーキングの発生を抑制できるため、高画質の撮像画像を得ることができる。

以下に、キックバック量自体を低減し、ストリーキングの発生を抑制するための第１実施形態の具体的な実施例について説明する。

［実施例１］
実施例１は、本開示の第１実施形態に係る比較器の基本的な構成例である。実施例１に係る比較器の回路構成を図１１に示す。

実施例１に係る比較器５０Ａは、差動アンプ５１、第１の容量素子Ｃ₂₁、第２の容量素子Ｃ₂₂、第３の容量素子Ｃ₂₃、第１のスイッチトランジスタＰＴ₂₃、第２のスイッチトランジスタＰＴ₂₄、及び、容量部５２を備えている。第１のスイッチトランジスタＰＴ₂₃及び第２のスイッチトランジスタＰＴ₂₄はスイッチ素子の一例である。ここでは、第１のスイッチトランジスタＰＴ₂₃及び第２のスイッチトランジスタＰＴ₂₄として、例えば、ＰチャネルのＭＯＳトランジスタを用いているが、ＮチャネルのＭＯＳトランジスタを用いても構わない。

差動アンプ５１は、第１の差動トランジスタＰＴ₂₁、第２の差動トランジスタＰＴ₂₂、電流源Ｉ₂₁、第１の負荷トランジスタＮＴ₂₁、及び、第２の負荷トランジスタＮＴ₂₂から構成されている。ここでは、第１の差動トランジスタＰＴ₂₁及び第２の差動トランジスタＰＴ₂₂としてＰチャネルのＭＯＳトランジスタを用い、第１の負荷トランジスタＮＴ₂₁及び第２の負荷トランジスタＮＴ₂₂としてＮチャネルのＭＯＳトランジスタを用いているが、これらの差動トランジスタ及び負荷トランジスタを逆のチャネル（逆導電型）で構成しても構わない。

差動アンプ５１において、第１の差動トランジスタＰＴ₂₁及び第２の差動トランジスタＰＴ₂₂は、ソース電極が共通に接続されて差動動作をなす差動対を構成している。電流源Ｉ₂₁は、第１の差動トランジスタＰＴ₂₁及び第２の差動トランジスタＰＴ₂₂のソース共通接続ノードと電源電圧Ｖ_DDのノードとの間に接続されている。第１の負荷トランジスタＮＴ₂₁は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続の構成となっており、第１の差動トランジスタＰＴ₂₁に対して直列に接続されている。すなわち、第１の負荷トランジスタＮＴ₂₁及び第１の差動トランジスタＰＴ₂₁の各ドレイン電極が共通に接続されている。

第２の負荷トランジスタＮＴ₂₂は、第２の差動トランジスタＰＴ₂₂に対して直列に接続されている。すなわち、第２の負荷トランジスタＮＴ₂₂及び第２の差動トランジスタＰＴ₂₂の各ドレイン電極が共通に接続されている。そして、第１の負荷トランジスタＮＴ₂₁及び第２の負荷トランジスタＮＴ₂₂は、ゲート電極が共通に接続されることで、カレントミラー回路を構成している。

また、第２の差動トランジスタＰＴ₂₂と第２の負荷トランジスタＮＴ₂₂との共通接続ノードＮ₂₁が、差動アンプ５１の出力ノードとなっており、当該出力ノードＮ₂₁から出力端子Ｔ₂₀を通して出力信号ＯＵＴが導出される。第１の負荷トランジスタＮＴ₂₁及び第２の負荷トランジスタＮＴ₂₂の各ソース電極は、低電位側電源であるグランドＧＮＤに接続されている。

第１の容量素子Ｃ₂₁は、画素信号ＶＳＬの入力端子Ｔ₂₁と第１の差動トランジスタＰＴ₂₁のゲート電極との間に接続されており、画素信号ＶＳＬに対する入力容量となる。第２の容量素子Ｃ₂₂は、参照信号ＲＡＭＰの入力端子Ｔ₂₂と第１の差動トランジスタＰＴ₂₁のゲート電極との間に接続されており、参照信号ＲＡＭＰに対する入力容量となる。これにより、第１の差動トランジスタＰＴ₂₁は、画素信号ＶＳＬと参照信号ＲＡＭＰとが、第１の容量素子Ｃ₂₁及び第２の容量素子Ｃ₂₂を通して合成（加算）された信号をゲート入力とする。

第１のスイッチトランジスタＰＴ₂₃は、第１の差動トランジスタＰＴ₂₁のゲート電極とドレイン電極との間に接続されており、図１に示すタイミング制御部１７から入力端子Ｔ₂₃を介して入力される駆動信号ＡＺによってオン／オフ制御が行われる。駆動信号ＡＺは、差動アンプ５１を初期化するための信号である。第２のスイッチトランジスタＰＴ₂₄は、第２の差動トランジスタＰＴ₂₂のゲート電極とドレイン電極との間に接続されており、タイミング制御部１７から入力端子Ｔ₂₃を介して入力される駆動信号ＡＺによってオン／オフ制御が行われる。

第３の容量素子Ｃ₂₃は、第２の差動トランジスタＰＴ₂₂のゲート電極と所定の電圧ＲＥＦの入力端子Ｔ₂₄との間に接続されている。これにより、第２の差動トランジスタＰＴ₂₂は、端子Ｔ₂₄を通して与えられる所定の電圧ＲＥＦを、第３の容量素子Ｃ₂₃を介してゲート入力とする。所定の電圧ＲＥＦは、電源電圧Ｖ_DD、ＧＮＤ（グランド）レベルなど任意の一定電圧である。ここでは、所定の電圧ＲＥＦをＧＮＤレベルとする。

容量部５２は、差動対の一方のトランジスタである第１の差動トランジスタＰＴ₂₁と第１の負荷トランジスタＮＴ₂₁との共通接続ノードＮ₂₄と、所定の電圧ＲＥＦが与えられる端子Ｔ₂₅との間に接続されている。容量部５２については、容量値が可変な構成とすることができる。容量部５２は、比較器５０Ａの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、端子Ｔ₂₅を通して所定の電圧ＲＥＦのノードに入れる作用をなす。この容量部５２の作用により、キックバックによる所定の電圧ＲＥＦの揺れを抑えることができるため、キックバックに起因するストリーキングの発生を抑制することができる。

上記の構成の実施例１に係る比較器５０Ａにおいて、第１の差動トランジスタＰＴ₂₁、第２の差動トランジスタＰＴ₂₂、第１の負荷トランジスタＮＴ₂₁、及び、第２の負荷トランジスタＮＴ₂₂が、参考例の場合と逆導電型であるが、基本的な回路動作は参考例の場合と基本的に同じである。そして、それに伴って、参考例の場合と同様の作用、効果を得ることができる。すなわち、出力信号ＯＵＴの反転時の差動アンプ５１の入力電圧が一定になるとともに、反転時の画素信号ＶＳＬの振幅の依存がなくなるため、差動アンプ５１の入力ダイナミックレンジを狭くすることができる。従って、電源電圧Ｖ_DDを下げることができ、その結果、アナログ−デジタル変換部１４の消費電力を低減できるため、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができる。

上記の作用、効果に加えて、実施例１に係る比較器５０Ａによれば、容量部５２の作用により、図１２に矢印で示すように、比較器５０Ａの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、所定の電圧ＲＥＦに入れることで、キックバックによる所定の電圧ＲＥＦの揺れを抑えることができる。従って、比較器５０Ａの出力信号ＯＵＴの反転時のキックバックに起因するストリーキングの発生を抑制することができる。そして、容量部５２の容量値が可変であることで、ストリーキングの発生を抑制するのに最適な容量値を設定することができる。

比較器５０Ａの出力信号ＯＵＴの反転時のキックバックに起因するストリーキングについて、画面全体が黒地の画像の場合と、画面の左右方向の半分ずつ黒画像及び白画像の場合を例に挙げて具体的に説明する。

画面全体が黒地の画像の場合の撮像画面を図１３Ａに示し、図１３Ａの場合のＰ相及びＤ相の比較器の出力波形を図１３Ｂに示す。画面全体が黒地の画像の場合、Ｐ相及びＤ相共に、全画素列同時に比較器５０が反転し、Ｐ相及びＤ相のキックバック量が同じになるため、ストリーキングの発生は抑えられる。図１３Ａにおいて、第２の差動トランジスタＰＴ₂₂あるいは第２のスイッチトランジスタＰＴ₂₄の寄生容量を介して他の画素列の比較器５０へ伝搬されるキックバック、及び、キックバックと逆相の信号の様子を矢印で示している。

画面の左右方向の半分ずつ黒画像及び白画像の場合の撮像画面を図１４Ａに示し、図１４Ａの場合のＰ相及びＤ相の比較器の出力波形を図１４Ｂに示す。画面の左右方向の半分ずつ黒画像及び白画像の場合、Ｐ相は全画素列同時に比較器５０が反転するが、Ｄ相は白画像に対応する半分の比較器５０Ａの反転が遅くなる。しかし、容量部５２の作用により、キックバックと逆相の信号が、所定の電圧ＲＥＦに入れられることで、キックバック量自体が低減されるため、Ｄ相−Ｐ相でのストリーキングの発生が抑制される。図１４Ａにおいて、第２の差動トランジスタＰＴ₂₂あるいは第２のスイッチトランジスタＰＴ₂₄の寄生容量を介して他の画素列の比較器５０へ伝搬されるキックバック、及び、キックバックと逆相の信号の様子を矢印で示している。

［実施例２］
実施例２は、容量部５２の具体例１であり、容量部５２として可変容量素子を用いる例である。実施例２に係る比較器の回路構成を図１５に示す。

図１５に示すように、実施例２に係る比較器５０Ｂでは、容量部５２として可変容量素子５２１を用いている。可変容量素子５２１としては、電圧によって容量値が変化する、バリキャップあるいはバラクタ等と呼ばれる可変容量ダイオードや、圧電体で動作するＲＦ（Radio Frequency）ＭＥＭＳ（Micro Electro Mechanical System）可変容量素子を例示することができる。但し、ここで例示したものに限定されず、容量値が可変な構成のものであればよい。

容量部５２として可変容量素子を用いる実施例２に係る比較器５０Ｂの場合にも、実施例１に係る比較器５０Ａと同様の作用、効果を得ることができる。また、容量部５２が可変容量素子５２１から成ることで、当該可変容量素子５２１によって、ストリーキングの発生を抑制するのに最適な容量値を設定することができる。

［実施例３］
実施例３は、容量部５２の具体例２であり、容量部５２が複数の容量素子及び切替えスイッチの組み合わせから成る例である。実施例３に係る比較器５０Ｃの場合にも、実施例１に係る比較器５０Ａと同様の作用、効果を得ることができる。

複数の容量素子としては、容量値が同じ容量素子から成る構成とすることもできるし、容量値が互いに異なる容量素子から成る構成とすることもできる。複数の容量素子が、互いに同じ容量値の容量素子から成る場合を第１例として、複数の容量素子が、互いに異なる容量値の容量素子から成る場合を第２例として以下に説明する。

（第１例）
図１６は、実施例３の第１例に係る比較器の回路構成を示す回路図である。図１６に示すように、容量部５２は、複数の容量素子から成る容量素子群５２２、及び、複数の容量素子の少なくとも一つを選択する切替えスイッチ群５２３から構成されている。容量素子群５２２は、互いに同じ容量値Ｃの複数の容量素子から成る。切替えスイッチ群５２３の切替えスイッチ（スイッチ素子）は、例えばＮチャネルのＭＯＳトランジスタから成る。但し、ＮチャネルのＭＯＳトランジスタに限られるものではなく、ＰチャネルのＭＯＳトランジスタや、ＮチャネルのＭＯＳトランジスタ及びＰチャネルのＭＯＳトランジスタが並列接続されて成るＣＭＯＳトランジスタを用いることもできる。

上記の構成の容量部５２において、切替えスイッチ群５２３の各切替えスイッチは、多ビットの制御信号に基づいて、同じ容量値Ｃの複数の容量素子の少なくとも一つ、即ち、複数の容量素子の一つ、又は、複数個を選択することで、容量部５２の容量値を任意に設定することができる。そして、多ビットの制御信号による制御の下に、ストリーキングの発生を抑制するのに最適な容量値を設定することができる。

（第２例）
図１７は、実施例３の第２例に係る比較器の回路構成を示す回路図である。第１例の場合と同様に、容量素子群５２２及び切替えスイッチ群５２３から成る容量部５２において、容量素子群５２２は、互いに容量値が異なる複数の容量素子から成る。ここで、一例として、複数の容量素子の容量値を、基数：２のバイナリ（Ｃ，・・・，Ｃ^2-1，Ｃ^n-1，Ｃⁿ）にした場合を例示しているが、任意の値とすることができる。

切替えスイッチ群５２３の切替えスイッチについては、第１例の場合と同様である。すなわち、切替えスイッチ群５２３の切替えスイッチは、例えばＮチャネルのＭＯＳトランジスタから成る。但し、ＮチャネルのＭＯＳトランジスタに限られるものではなく、ＰチャネルのＭＯＳトランジスタや、ＮチャネルのＭＯＳトランジスタ及びＰチャネルのＭＯＳトランジスタが並列接続されて成るＣＭＯＳトランジスタを用いることもできる。

上記の構成の第２例に係る容量部５２においても、第１例に係る容量部５２の場合と同様に、多ビットの制御信号に基づいて、異なる容量値の複数の容量素子の少なくとも一つ選択することで、容量部５２の容量値を任意に設定することができる。そして、多ビットの制御信号による制御の下に、ストリーキングの発生を抑制するのに最適な容量値を設定することができる。

［実施例４］
実施例４は、容量部５２の具体例３であり、切替えスイッチの制御端子に電気的な分離回路を設ける例である。実施例４は、実施例３の第１例に係る容量部５２に対しても適用できるし、第２例に係る容量部５２に対しても適用できる。

実施例３の第１例に係る容量部５２や、第２例に係る容量部５２において、切替えスイッチ群５２３の各切替えスイッチを制御する制御信号を伝送する制御線（図示せず）は、全画素列に共通の制御線である。そのため、ダイオード接続構成の第１の負荷トランジスタＮ₂₁側のノードＮ₂₄の電位が反転する際のキックバックにより、ストリーキングが発生する懸念がある。

そこで、実施例４では、制御信号を供給する制御線と、切替えスイッチ群５２３の各切替えスイッチとの間を電気的に分離する分離回路を、切替えスイッチの制御端子に設ける構成を採っている。実施例４に係る比較器の回路構成を図１８に示す。ここでは、実施例４を、実施例３の第１例に係る容量部５２に適用した場合を例示するが、実施例３の第２例に係る容量部５２の場合も同様である。

図１８に示すように、実施例４に係る容量部５２では、切替えスイッチ群５２３の各切替えスイッチの制御端子（ゲート電極）に、電気的な分離回路として、例えばインバータ回路５２４を設ける構成を採っている。これにより、制御信号を供給する制御線と、切替えスイッチ群５２３の各切替えスイッチとの間を電気的に分離することができる。その結果、第１の負荷トランジスタＮ₂₁側のノードＮ₂₄の電位が反転する際のキックバックの、他の画素列の比較器５０への伝搬を阻止することができるため、当該キックバックに起因するストリーキングの発生を抑制することができる。

尚、本例では、電気的な分離回路として、インバータ回路５２４を設ける場合を例示したが、インバータ回路５２４に限られるものではなく、インバータ回路５２４の代わりに例えばバッファ回路を用いても、同様の作用、効果を得ることができる。

［実施例５］
実施例５は、実施例１の変形例であり、実施例１と逆導電型のトランジスタを用いる例である。すなわち、実施例１では、差動アンプ５１がＰチャネル入力であるのに対して、実施例５では、差動アンプ５１がＮチャネル入力となっている。実施例５に係る比較器の回路構成を図１９に示す。

実施例５に係る比較器５０Ｄは、差動アンプ５１、第１の容量素子Ｃ₃₁、第２の容量素子Ｃ₃₂、第３の容量素子Ｃ₃₃、第１のスイッチトランジスタＮＴ₃₃、第２のスイッチトランジスタＮＴ₃₄、及び、容量部５２を備えている。第１のスイッチトランジスタＮＴ₃₃及び第２のスイッチトランジスタＮＴ₃₄は、ＮチャネルのＭＯＳトランジスタから成るが、ＰチャネルのＭＯＳトランジスタから成る構成とすることもできる。

差動アンプ５１は、第１の差動トランジスタＮＴ₃₁、第２の差動トランジスタＮＴ₃₂、電流源Ｉ₃₁、第１の負荷トランジスタＰＴ₃₁、及び、第２の負荷トランジスタＰＴ₃₂から構成されている。第１の差動トランジスタＮＴ₃₁及び第２の差動トランジスタＮＴ₃₂は、ＮチャネルのＭＯＳトランジスタから成り、第１の負荷トランジスタＰＴ₃₁及び第２の負荷トランジスタＰＴ₃₂は、ＰチャネルのＭＯＳトランジスタから成る。

差動アンプ５１において、第１の差動トランジスタＮＴ₃₁及び第２の差動トランジスタＮＴ₃₂は、差動対を構成している。電流源Ｉ₃₁は、第１の差動トランジスタＮＴ₃₁及び第２の差動トランジスタＮＴ₃₂のソース共通接続ノードとグランドＧＮＤとの間に接続されている。第１の負荷トランジスタＰＴ₃₁は、ダイオード接続の構成となっており、第１の差動トランジスタＮＴ₃₁に対して直列に接続されている。

第２の負荷トランジスタＰＴ₃₂は、第２の差動トランジスタＮＴ₃₂に対して直列に接続されている。そして、第１の負荷トランジスタＰＴ₃₁及び第２の負荷トランジスタＰＴ₃₂は、ゲート電極が共通に接続されることで、カレントミラー回路を構成している。

また、第２の差動トランジスタＮＴ₃₂と第２の負荷トランジスタＰＴ₃₂との共通接続ノードＮ₃₁が、差動アンプ５１の出力ノードとなっており、当該出力ノードＮ₃₁から出力端子Ｔ₃₀を通して出力信号ＯＵＴが導出される。第１の負荷トランジスタＰＴ₃₁及び第２の負荷トランジスタＰＴ₃₂の各ソース電極は、電源電圧Ｖ_DDのノードに接続されている。

第１の容量素子Ｃ₃₁は、画素信号ＶＳＬの入力端子Ｔ₃₁と第１の差動トランジスタＮＴ₃₁のゲート電極との間に接続されており、画素信号ＶＳＬに対する入力容量となる。第２の容量素子Ｃ₃₂は、参照信号ＲＡＭＰの入力端子Ｔ₃₂と第１の差動トランジスタＮＴ₃₁のゲート電極との間に接続されており、参照信号ＲＡＭＰに対する入力容量となる。これにより、第１の差動トランジスタＮＴ₃₁は、画素信号ＶＳＬと参照信号ＲＡＭＰとが、第１の容量素子Ｃ₃₁及び第２の容量素子Ｃ₃₂を通して合成された信号をゲート入力とする。

第１のスイッチトランジスタＮＴ₃₃は、第１の差動トランジスタＮＴ₃₁のゲート電極とドレイン電極との間に接続されており、図１に示すタイミング制御部１７から入力端子Ｔ₃₃を介して入力される駆動信号ＡＺによってオン／オフ制御が行われる。第２のスイッチトランジスタＮＴ₃₄は、第２の差動トランジスタＮＴ₃₂のゲート電極とドレイン電極との間に接続されており、タイミング制御部１７から入力端子Ｔ₃₃を介して入力される駆動信号ＡＺによってオン／オフ制御が行われる。

第３の容量素子Ｃ₃₃は、第２の差動トランジスタＮＴ₃₂のゲート電極と、所定の電圧ＲＥＦの入力端子Ｔ₃₄との間に接続されている。これにより、第２の差動トランジスタＮＴ₃₂は、端子Ｔ₃₄を通して与えられる所定の電圧ＲＥＦ、例えばＧＮＤレベルを、第３の容量素子Ｃ₃₃を介してゲート入力とする。

容量部５２は、第１の差動トランジスタＰＴ₃₁と第１の負荷トランジスタＮＴ₃₁との共通接続ノードＮ₃₄と、所定の電圧ＲＥＦが与えられる端子Ｔ₃₅との間に接続されている。容量部５２は、比較器５０Ｄの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、端子Ｔ₃₅を通して所定の電圧ＲＥＦのノードに入れる作用をなす。この容量部５２の作用により、キックバックによる所定の電圧ＲＥＦの揺れを抑えることができるため、キックバックに起因するストリーキングの発生を抑制することができる。

上記の構成の実施例５に係る比較器５０Ｄにおいて、第１の差動トランジスタＮＴ₃₁、第２の差動トランジスタＮＴ₃₂、第１の負荷トランジスタＰＴ₃₁、第２の負荷トランジスタＰＴ₃₂、第１のスイッチトランジスタＮＴ₃₃、及び、第２のスイッチトランジスタＮＴ₃₄が、実施例１の場合と逆導電型となっている。

そして、実施例５に係る比較器５０Ｄの場合にも、実施例１に係る比較器５０Ａの場合と同様の作用、効果を得ることができる。すなわち、容量部５２の作用により、比較器５０Ｄの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、所定の電圧ＲＥＦに入れることで、キックバックによる所定の電圧ＲＥＦの揺れを抑えることができる。従って、比較器５０Ｄの出力信号ＯＵＴの反転時のキックバックに起因するストリーキングの発生を抑制することができる。

＜第２実施形態＞
本開示の第２実施形態では、縦続接続された第１増幅部及び第２増幅部から成る比較器を前提とし、当該比較器において、キックバック量自体を低減し、ストリーキングの発生を抑制するようにする。前段の第１増幅部は、差動アンプから成り、後段の第２増幅部は、差動アンプに対して縦続接続された出力アンプから成る。すなわち、第２実施形態に係る比較器は、縦続接続された差動アンプ及び出力アンプから成る。差動アンプは、第１実施形態に係る比較器における差動アンプ５１に相当する。

第１実施形態では、前段の差動アンプ５１において、キックバックと逆相の信号を、所定の電圧ＲＥＦに入れることで、キックバックによる所定の電圧ＲＥＦの揺れを抑え、キックバックに起因するストリーキングの発生を抑制するようにしている。これに対して、第２実施形態では、後段の出力アンプにおいて、キックバックと逆相の信号を、所定の電圧ＲＥＦに入れることで、キックバックによる所定の電圧ＲＥＦの揺れを抑え、キックバックに起因するストリーキングの発生を抑制するようにしている。

本開示の第２実施形態によっても、第１実施形態の場合と同様に、アナログ−デジタル変換部１４の消費電力を低減し、ＣＭＯＳイメージセンサ１の低消費電力化を図ることができることに加えて、キックバックに起因するストリーキングの発生を抑制できるため、高画質の撮像画像を得ることができる。

以下に、キックバック量自体を低減し、ストリーキングの発生を抑制するための第２実施形態の具体的な実施例について説明する。

［実施例６］
実施例６は、本開示の第２実施形態に係る比較器の基本的な構成例である。実施例６に係る比較器の回路構成を図２０に示す。

実施例６に係る比較器５０Ｅは、第１増幅部である差動アンプ５１を含む前段の回路部分と、第２増幅部である出力アンプ５３を含む後段の回路部分とから構成されている。

前段の回路部分は、第１の差動トランジスタＮＴ₃₁、第２の差動トランジスタＮＴ₃₂、電流源Ｉ₃₁、第１の負荷トランジスタＰＴ₃₁、及び、第２の負荷トランジスタＰＴ₃₂から成る差動アンプ５１を有している。前段の回路部分は、差動アンプ５１の他に、第１の容量素子Ｃ₃₁、第２の容量素子Ｃ₃₂、第１のスイッチトランジスタＮＴ₃₃、及び、第２のスイッチトランジスタＮＴ₃₄を有している。

この前段の回路部分は、実施例５に係る比較器５０Ｄの回路部分と同じ回路構成となっている。すなわち、差動アンプ５１は、第１の差動トランジスタＮＴ₃₁及び第２の差動トランジスタＮＴ₃₂がＮチャネルのＭＯＳトランジスタから成る、Ｎチャネル入力の回路構成となっている。但し、差動アンプ５１に容量部５２が設けられていない点で、実施例５に係る比較器５０Ｄの回路構成と異なっている。

上記の構成の前段の回路部分において、入力端子Ｔ₃₁を介して入力される画素信号ＶＳＬと、入力端子Ｔ₃₂を介して入力される参照信号ＲＡＭＰとが、第１の容量素子Ｃ₃₁及び第２の容量素子Ｃ₃₂を通して合成され、第１の差動トランジスタＮＴ₃₁のゲート入力となる。第１のスイッチトランジスタＮＴ₃₃及び第２のスイッチトランジスタＮＴ₃₄は、入力端子Ｔ₃₃を介して入力される駆動信号ＡＺ₁によってオン／オフ制御が行われる。

後段の回路部分は、容量素子Ｃ₃₀、及び、第２増幅部である出力アンプ５３によって構成されている。容量素子Ｃ₃₀は、高電位側電源電圧Ｖ_DDのノードと差動アンプ５１の出力ノード（第２の差動トランジスタＮＴ₃₂と第２の負荷トランジスタＰＴ₃₂との共通接続ノード）Ｎ₃₁との間に接続されている。この容量素子Ｃ₃₀は、差動アンプ５１の出力信号ＯＵＴ’に対して帯域制限を行うことで、当該出力信号ＯＵＴ’に含まれるノイズを除去する（即ち、高周波成分を除去する）。

出力アンプ５３は、ＰチャネルのＭＯＳトランジスタＰＴ₄₁、ＮチャネルのＭＯＳトランジスタＮＴ₄₁、容量素子Ｃ₄₁、及び、ＮチャネルのスイッチトランジスタＮＴ₄₂から成るサンプルホールド回路構成となっている。

出力アンプ５３において、ＰチャネルのＭＯＳトランジスタＰＴ₄₁は、ゲート電極が差動アンプ５１の出力ノードＮ₃₁に接続され、ソース電極が高電位側電源電圧Ｖ_DDのノードに接続されている。ＮチャネルのＭＯＳトランジスタＮＴ₄₁は、ドレイン電極がＰチャネルのＭＯＳトランジスタＰＴ₄₁のドレイン電極に接続され、ソース電極が低電位側電源であるグランドＧＮＤに接続されている。

容量素子Ｃ₄₁は、ＮチャネルのＭＯＳトランジスタＮＴ₄₁のゲート電極とグランドＧＮＤとの間に接続されている。スイッチトランジスタＮＴ₄₂は、ＮチャネルのＭＯＳトランジスタＮＴ₄₁のゲート電極とドレイン電極との間に接続されており、入力端子Ｔ₃₆を介して入力される駆動信号ＡＺ₂によってオン／オフ制御が行われる。

上記の構成の出力アンプ５３において、ＰチャネルのＭＯＳトランジスタＰＴ₄₁のドレイン電極と、ＮチャネルのＭＯＳトランジスタＮＴ₄₁のドレイン電極との共通接続ノードＮ₄₁が、出力アンプ５３の出力ノードとなっており、当該出力ノードＮ₄₁から出力端子Ｔ₃₀を通して、出力アンプ５３の出力信号、即ち、比較器５０Ｅの出力信号ＯＵＴが導出される。

出力アンプ５３は、上記の構成に加えて、容量部５４を備えている。容量部５４は、出力アンプ５３の出力ノードＮ₄₁と、所定の電圧ＲＥＦが与えられる端子Ｔ₃₇との間に接続されている。容量部５４は、比較器５０Ｅの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、端子Ｔ₃₇を通して所定の電圧ＲＥＦのノードに入れる作用をなす。出力アンプ５３の出力ノードＮ₄₁に接続される容量部５４の作用、効果の詳細について後述する。

（実施例６に係る比較器の動作）
続いて、図２１及び図２２の動作説明図、並びに、図２３のタイミングチャートを参照して、実施例６に係る比較器５０Ｅの動作について説明する。

図２１及び図２２の動作説明図では、差動アンプ５１の第１のスイッチトランジスタＮＴ₃₃及び第２のスイッチトランジスタＮＴ₃₄、並びに、出力アンプ５３のスイッチトランジスタＮＴ₄₂の動作状態を明確にするために、これらのトランジスタについて、スイッチのシンボルを用いて図示している。図２３のタイミングチャートは、駆動信号ＡＺ₁、駆動信号ＡＺ₂、参照信号ＲＡＭＰ、画素信号ＶＳＬ、ノードＮ₃₂の電圧ＨｉＺ、ノードＮ₃₃の電圧ＶＳＨ、出力アンプ５３の出力信号ＯＵＴ’及び、比較器５０Ｅの出力信号ＯＵＴのタイミング関係を示している。

時刻ｔ₂₁において、駆動信号ＡＺ₁が低レベルから高レベルに遷移する。すると、第１のスイッチトランジスタＮＴ₃₃及び第２のスイッチトランジスタＮＴ₃₄がオン（閉）状態となるため、第１の差動トランジスタＮＴ₃₁のドレイン電極とゲート電極とが接続され、第２の差動トランジスタＮＴ₃₂のドレイン電極とゲート電極とが接続される（図２１参照）。また、参照信号ＲＡＭＰが所定のリセットレベルに設定される。更に、読み出し対象となる画素２のフローティングディフュージョンＦＤ（図２参照）がリセットされ、画素信号ＶＳＬがリセットレベルに設定される。

以上により、差動アンプ５１のオートゼロ動作が開始される。すなわち、第１の差動トランジスタＮＴ₃₁のドレイン電極及びゲート電極、並びに、第２の差動トランジスタＮＴ₃₂のドレイン電極及びゲート電極が、所定の同じ電圧（基準電圧）に収束する。このオートゼロ動作により、ノードＮ₃₂の電圧ＨｉＺ及びノードＮ₃₃の電圧ＶＳＨが基準電圧に設定される。

また、時刻ｔ₂₁において、駆動信号ＡＺ₂が低レベルから高レベルに遷移する。これに応答して、出力アンプ５３において、スイッチトランジスタＮＴ₄₂がオン（閉）状態となり、ＮチャネルのＭＯＳトランジスタＮＴ₄₁のドレイン電極とゲート電極との間を短絡する（図２１参照）。これにより、出力アンプ５３のオートゼロ動作が開始される。そして、オートゼロ動作により、容量素子Ｃ₄₁の電圧がＮチャネルのＭＯＳトランジスタＮＴ₄₁のドレイン電圧と等しくなり、容量素子Ｃ₄₁に電荷が蓄積される。

次に、時刻ｔ₂₂において、駆動信号ＡＺ₂が高レベルから低レベルに遷移する。これに応答して、出力アンプ５３において、スイッチトランジスタＮＴ₄₂がオフ（開）状態となり、出力アンプ５３のオートゼロ動作が終了する（図２２参照）。尚、スイッチトランジスタＮＴ₄₂がオフ状態になった後も、容量素子Ｃ₄₁の電圧はそのまま保持され、ＮチャネルのＭＯＳトランジスタＮＴ₄₁のゲート電極に印加される。これにより、ＮチャネルのＭＯＳトランジスタＮＴ₄₁は、スイッチトランジスタＮＴ₄₂がオン状態のときとほぼ同じ電流を流す電流源として機能する。

次に、時刻ｔ₂₃において、駆動信号ＡＺ₁が高レベルから低レベルに遷移する。これにより、第１のスイッチトランジスタＮＴ₃₃及び第２のスイッチトランジスタＮＴ₃₄がオフ（開）状態となり、差動アンプ５１のオートゼロ動作が終了する（図２２参照）。ノードＮ₃₂の電圧ＨｉＺは、画素信号ＶＳＬ及び参照信号ＲＡＭＰが変化しないため、基準電圧のまま保持される。また、ノードＮ₃₃の電圧ＶＳＨは、第３の容量素子Ｃ₃₃に蓄積された電荷により基準電圧のまま保持される。

その後、時刻ｔ₂₄において、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＮ₃₂の電圧ＨｉＺが低下し、ノードＮ₃₃の電圧（基準電圧）ＶＳＨを下回ることで、差動アンプ５１の出力信号ＯＵＴ’が低レベルになる。

そして、差動アンプ５１の出力信号ＯＵＴ’が低レベルになると、出力アンプ５３のＰチャネルのＭＯＳトランジスタＰＴ₄₁がオン状態となり、出力アンプ５３の出力信号、即ち、比較器５０Ｅの出力信号ＯＵＴが高レベルになる。すなわち、出力アンプ５３は、差動アンプ５１の出力信号ＯＵＴ’のレベルを反転し、増幅して出力する。

次に、時刻ｔ₂₅において、参照信号ＲＡＭＰが線形に増加を開始し、これに合わせて、ノードＮ₃₂の電圧ＨｉＺも線形に増加する。また、カウンタ回路１４２（図３参照）が、カウント動作を開始する。その後、ノードＮ₃₂の電圧ＨｉＺがノードＮ₃₃の電圧（基準電圧）ＶＳＨを上回ったとき、差動アンプ５１の出力信号ＯＵＴ’が反転し、高レベルとなる。そして、出力信号ＯＵＴ’が高レベルに反転したときのカウンタ回路１４２のカウント値が、Ｐ相（リセットレベル）の画素信号ＶＳＬの値として、ラッチ回路１４３（図３参照）に保持される。

次に、時刻ｔ₂₆において、参照信号ＲＡＭＰの電圧がリセット電圧に設定される。また、画素２の転送トランジスタ２２がオン状態となることで、露光期間中にフォトダイオード２１に蓄積された電荷がフローティングディフュージョンＦＤに転送され、画素信号ＶＳＬが信号レベルに設定される。これにより、ノードＮ₃₂の電圧ＨｉＺが信号レベルに対応する値だけ低下し、ノードＮ₃₃の電圧（基準電圧）ＶＳＨを下回り、差動アンプ５１の出力信号ＯＵＴ’が低レベルに反転する。

次に、時刻ｔ₂₇において、時刻ｔ₂₄のときと同様に、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＮ₃₂の電圧ＨｉＺが更に低下する。

次に、時刻ｔ₂₈において、時刻ｔ₂₅のときと同様に、参照信号ＲＡＭＰが線形に増加を開始する。これに合わせて、ノードＮ₃₂の電圧ＨｉＺも線形に増加する。また、カウンタ回路１４２が、カウント動作を開始する。

その後、ノードＮ₃₂の電圧ＨｉＺがノードＮ₃₃の電圧（基準電圧）ＶＳＨを上回ったとき、差動アンプ５１の出力信号ＯＵＴ’が反転し、高レベルになる。そして、差動アンプ５１の出力信号ＯＵＴ’が高レベルになると、出力アンプ５３のＰチャネルのＭＯＳトランジスタＰＴ₄₁がオフ状態となり、比較器５０Ｅの出力信号ＯＵＴが低レベルになる。

そして、出力信号ＯＵＴ’が高レベルに反転したときのカウンタ回路１４２のカウント値が、Ｄ相（信号レベル）の画素信号ＶＳＬの値としてラッチ回路１４３に保持される。また、ラッチ回路１４３は、Ｄ相の画素信号ＶＳＬと、時刻ｔ₂₅と時刻ｔ₂₆との間に読み出されたＰ相の画素信号ＶＳＬとの差分をとることにより、ノイズ除去処理であるＣＤＳを行う。このようにして、アナログの画素信号ＶＳＬのアナログ−デジタル変換が行われる。

その後、時刻ｔ₂₉乃至時刻ｔ₃₇において、時刻ｔ₂₁乃至時刻ｔ₂₉のときと同様の動作が繰り返される。

差動アンプ５１及び出力アンプ５３が縦続接続されて成る実施例６に係る比較器５０Ｅにおいて、上述した動作説明か明らかなように、出力アンプ５３は、差動アンプ５１の出力信号ＯＵＴ’のレベルを反転し、増幅して出力する。従って、ノードＮ₃₄の電位と、ノードＮ₄₁の電位とは同じ極性である。また、ノードＮ₃₄の電位をＡ、ノードＮ₃₁の電位をＢ、ノードＮ₄₁の電位をＣとすると、これら電位Ａ，Ｂ，Ｃの振幅の大小関係は、Ａ＜Ｂ＜Ｃとなる。

このように、ノードＮ₃₁の電位Ｂに対して、ノードＮ₃₄の電位Ａの振幅は小さい。従って、例えば実施例５に係る比較器５０Ｄ（図１９参照）の場合のように、前段の差動アンプ５１において、ノードＮ₃₄に容量部５２を接続する構成を採る場合、ノードＮ₃₁の電位Ｂの反転時の所定の電圧ＲＥＦへのキックバックをキャンセルするためには、容量部５２として大きな容量値が必要となる。

これに対して、実施例６に係る比較器５０Ｅでは、後段の出力アンプ５３において、ノードＮ₃₄の電位Ａよりも振幅が大きく、同極性のノードＮ₄₁と、所定の電圧ＲＥＦが与えられる端子Ｔ₃₇との間に容量部５４を接続する構成を採っている。これにより、前段の差動アンプ５１において、ノードＮ₃₄に接続する構成を採る場合に比べて、キックバックによる所定の電圧ＲＥＦの揺れをより確実に抑えることができ、キックバックに起因するストリーキングの発生を抑制することができる。また、前段の差動アンプ５１のノードＮ₃₄に接続する構成を採る場合に比べて、容量部５４の容量値が小さくて済むため、容量部５４を形成するために必要な面積を小さく抑えることができる。

容量部５４については、第１実施形態に係る容量部５２と同様に、容量値が可変な構成とすることができる。また、容量部５４として、実施例２乃至実施例４の具体例１乃至具体例３に係る構成のものを用いることができる。

実施例６に係る比較器５０Ｅにおいて、出力アンプ５３については、図２０に示す回路構成のものに限られるものではない。例えば、図２４に示すように、ＰチャネルのＭＯＳトランジスタＰＴ₄₁に対して抵抗素子Ｒを直列に接続して成る回路構成とすることができる。また、図２５に示すように、ＰチャネルのＭＯＳトランジスタＰＴ₄₁に対して直列に接続されたＮチャネルのＭＯＳトランジスタＮＴ₄₃を、ゲート電極とドレイン電極とが接続されたダイオード接続とする回路構成とすることができる。また、図２６に示すよう、ＰチャネルのＭＯＳトランジスタＰＴ₄₁に対して直列に接続されたＮチャネルのＭＯＳトランジスタＮＴ₄₄にバイアス電圧ＢＩＡＳを供給する回路構成とすることができる。

［実施例７］
実施例７は、縦続接続された第１増幅部及び第２増幅部から成る比較器において、第１増幅部及び第２増幅部の双方に容量部を設ける例である。実施例７に係る比較器の回路構成を図２７に示す。

実施例７に係る比較器５０Ｆは、実施例６に係る比較器５０Ｅと同様に、第１増幅部である差動アンプ５１を含む前段の回路部分、及び、第２増幅部である出力アンプ５３を含む後段の回路部分から構成されている。

差動アンプ５１において、第１の差動トランジスタＰＴ₃₁と第１の負荷トランジスタＮＴ₃₁との共通接続ノードＮ₃₄と、所定の電圧ＲＥＦが与えられる端子Ｔ₃₅との間に、容量部５２が接続されている。容量部５２は、差動アンプ５１の出力信号ＯＵＴ’の反転時のキックバックと逆相の信号を、端子Ｔ₃₅を通して所定の電圧ＲＥＦのノードに入れる作用をなす。

出力アンプ５３において、出力アンプ５３の出力ノードＮ₄₁と、所定の電圧ＲＥＦが与えられる端子Ｔ₃₇との間に、容量部５４が接続されている。容量部５４は、比較器５０Ｆの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、端子Ｔ₃₇を通して所定の電圧ＲＥＦのノードに入れる作用をなす。

上述したように、実施例７に係る比較器５０Ｆは、差動アンプ５１及び出力アンプ５３の双方に容量部（５２，５４）を設け、差動アンプ５１及び出力アンプ５３の２段構えにて、キックバックと逆相の信号を所定の電圧ＲＥＦのノードに入れる構成となっている。この構成によれば、容量部５２及び容量部５４の作用により、キックバックによる所定の電圧ＲＥＦの揺れを抑えることができるため、キックバックに起因するストリーキングの発生をより確実に抑制することができる。

容量部５４については、第１実施形態に係る容量部５２と同様に、容量値が可変な構成とすることができる。また、容量部５４として、実施例２乃至実施例４の具体例１乃至具体例３に係る構成のものを用いることができる。また、出力アンプ５３については、図２４乃至図２６に示す回路構成とすることができる。

［実施例８］
実施例８は、実施例６の変形例であり、クランプ回路を備える例である。実施例８に係る比較器の回路構成を図２８に示す。

実施例８に係る比較器５０Ｇは、実施例６に係る比較器５０Ｅにおいて、出力アンプ５３にクランプ回路５５を設けた構成となっている。クランプ回路５５は、必ずしも、出力アンプ５３の構成要素の一つである必要はない。クランプ回路５５は、例えば、高電位側電源電圧Ｖ_DDのノードと、出力アンプ５３の入力ノード、即ち、ＰチャネルのＭＯＳトランジスタＰＴ₄₁のゲート電極との間に接続されたＮチャネルのＭＯＳトランジスタＮＴ₄₃から構成されている。

ＮチャネルのＭＯＳトランジスタＮＴ₄₃のゲート電極は、出力アンプ５３の出力ノードＮ₄₁に接続されている。そして、ＮチャネルのＭＯＳトランジスタＮＴ₄₃は、出力アンプ５３の出力レベルが、出力アンプ５３の入力レベルよりも高いときにオン状態（導通状態）となり、差動アンプ５１の出力ノードＮ₃₁（即ち、出力アンプ５３の入力ノード）の電位を所定の電位、具体的には電源電圧Ｖ_DDにクランプする。

ここで、クランプ回路５５が存在しない実施例８に係る比較器５０Ｇの場合について説明する。クランプ回路５５が存在しないと、差動アンプ５１の出力が反転した後、差動アンプ５１の出力ノードＮ₃₁の電位が低くなり過ぎると、第２の差動トランジスタＮＴ₃₂に電流が流れなくなるため、電流源Ｉ₃₁に流れるテール（Ｔａｉｌ）電流が変化する。テール電流が変化が変化すると、比較器５０Ｇが繋がる電源線に流れる電源電流が変化し、ＩＲドロップが変化する。そして、ＩＲドロップが変化すると、電源線に繋がっている他の比較器の動作点が変化するため、ストリーキング発生の要因となる。

この電源線のＩＲドロップに起因するストリーキング対策のために、実施例８に係る比較器５０Ｇは、クランプ回路５５を備える構成を採っている。実施例８に係る比較器５０Ｇにおいて、当該比較器５０Ｇの出力の反転は、出力アンプ５３の出力信号ＯＵＴが、差動アンプ５１の出力信号ＯＵＴ’、即ち、出力アンプ５３の入力信号よりも低いときに起きる。一方、クランプ回路５５のＮチャネルのＭＯＳトランジスタＮＴ₄₃は、出力アンプ５３の出力レベルが、出力アンプ５３の入力レベルよりも高いときにオン状態となって、差動アンプ５１の出力ノードＮ₃₁の電位を電源電圧Ｖ_DDにクランプする。

このクランプ回路５５の作用により、比較器５０Ｇの出力の反転後、即ち、差動アンプ５１の出力の反転後、差動アンプ５１の出力ノードＮ₃₁の電位が電源電圧Ｖ_DDにクランプされるため、電流源Ｉ₃₁に流れるテール電流が変化することはない。その結果、電源線のＩＲドロップに起因するストリーキングの発生を抑制できる。

因みに、クランプ回路５５は、出力アンプ５３の出力レベルが、出力アンプ５３の入力レベルよりも十分高くなって始めて動作する。従って、クランプ回路５５を設けたことによって、比較器５０Ｇの反転に関する特性に悪影響を及ぼすことはない。また、クランプ回路５５の動作に必要な電流は、電流源Ｉ₃₁によって供給される。従って、差動アンプ５１が電源から引く電流は元の通りほぼ一定の電流値であり、電源電流の揺らぎを引き起こさせることがない。

ノードＮ₃₂の電圧ＨｉＺに対するテール電流の変化を図２９Ａに示す。また、比較器５０Ｇの出力反転時の動作波形を図２９Ｂに示し、時間に対するテール電流の変化を図２９Ｃに示す。図２９Ａ、図２９Ｂ、及び、図２９Ｃにおいて、クランプ回路５５が有りの場合を実線で示し、クランプ回路５５が無しの場合を破線で示している。また、図２９Ｂにおいて、ノードＮ₃₂の電圧ＨｉＺを一点鎖線で示し、差動アンプ５１の出力信号ＯＵＴ’を実線／破線で示し、比較器５０Ｇの出力信号ＯＵＴを破線で示している。

上述したクランプ回路５５を備える実施例８に係る比較器５０Ｇにあっても、実施例７に係る比較器５０と同様に、差動アンプ５１及び出力アンプ５３の双方に容量部（５２，５４）を設ける構成を採るようにしてもよい。

［実施例９］
実施例９は、実施例８の変形例であり、実施例９と逆導電型のトランジスタを用いる例である。すなわち、実施例８では、差動アンプ５１がＮチャネル入力であるのに対して、実施例９では、差動アンプ５１がＰチャネル入力となっている。実施例９に係る比較器の回路構成を図３０に示す。

実施例９に係る比較器５０Ｈにおいて、前段の回路部分は、第１の差動トランジスタＰＴ₂₁、第２の差動トランジスタＰＴ₂₂、電流源Ｉ₂₁、第１の負荷トランジスタＮＴ₂₁、及び、第２の負荷トランジスタＮＴ₂₂から成る差動アンプ５１を有している。前段の回路部分は、差動アンプ５１の他に、第１の容量素子Ｃ₂₁、第２の容量素子Ｃ₂₂、第３の容量素子Ｃ₂₃、第１のスイッチトランジスタＰＴ₂₃、及び、第２のスイッチトランジスタＰＴ₂₄を有している。

この前段の回路部分は、実施例１に係る比較器５０Ａの回路部分と同じ回路構成となっている。すなわち、差動アンプ５１は、第１の差動トランジスタＰＴ₂₁及び第２の差動トランジスタＰＴ₂₂がＰチャネルのＭＯＳトランジスタから成る、Ｐチャネル入力の回路構成となっている。但し、差動アンプ５１に容量部５２が設けられていない点で、実施例１に係る比較器５０Ａの回路構成と異なっている。

上記の構成の前段の回路部分において、入力端子Ｔ₂₁を介して入力される画素信号ＶＳＬと、入力端子Ｔ₂₂を介して入力される参照信号ＲＡＭＰとが、第１の容量素子Ｃ₂₁及び第２の容量素子Ｃ₂₂を通して合成され、第１の差動トランジスタＰＴ₂₁のゲート入力となる。第１のスイッチトランジスタＰＴ₂₃及び第２のスイッチトランジスタＰＴ₂₄は、入力端子Ｔ₂₃を介して入力される駆動信号ＡＺ₁によってオン／オフ制御が行われる。

後段の回路部分は、容量素子Ｃ₃₀、及び、出力アンプ５３によって構成されている。容量素子Ｃ₃₀は、差動アンプ５１の出力ノード（第２の差動トランジスタＮＴ₂₂と第２の負荷トランジスタＮＴ₂₂との共通接続ノード）Ｎ₂₁とグランドとの間に接続されている。この容量素子Ｃ₃₀は、差動アンプ５１の出力信号ＯＵＴ’に対して帯域制限を行うことで、当該出力信号ＯＵＴ’に含まれるノイズを除去する。

出力アンプ５３は、ＮチャネルのＭＯＳトランジスタＮＴ₅₁、ＰチャネルのＭＯＳトランジスタＰＴ₅₁、容量素子Ｃ₅₁、及び、ＰチャネルのスイッチトランジスタＰＴ₅₂から成るサンプルホールド回路構成となっている。

出力アンプ５３において、ＮチャネルのＭＯＳトランジスタＮＴ₅₁は、ゲート電極が差動アンプ５１の出力ノードＮ₂₁に接続され、ソース電極が低電位側電源であるグランドに接続されている。ＰチャネルのＭＯＳトランジスタＰＴ₅₁は、ドレイン電極がＮチャネルのＭＯＳトランジスタＮＴ₅₁に接続され、ソース電極が高電位側電源電圧Ｖ_DDのノードに接続されている。

容量素子Ｃ₄₁は、高電位側電源電圧Ｖ_DDのノードとＰチャネルのＭＯＳトランジスタＰＴ₅₁のゲート電極との間に接続されている。スイッチトランジスタＰＴ₅₂は、ＰチャネルのＭＯＳトランジスタＰＴ₅₁のゲート電極とドレイン電極との間に接続されており、入力端子Ｔ₂₆を介して入力される駆動信号ＡＺ₂によってオン／オフ制御が行われる。

上記の構成の出力アンプ５３において、ＮチャネルのＭＯＳトランジスタＮＴ₅₁とＰチャネルのＭＯＳトランジスタＰＴ₅₁との共通接続ノードＮ₅₁が、出力アンプ５３の出力ノードとなっており、当該出力ノードＮ₅₁から出力端子Ｔ₂₀を通して、出力アンプ５３の出力信号、即ち、比較器５０Ｈの出力信号ＯＵＴが導出される。

出力アンプ５３は、上記の構成に加えて、容量部５４を備えている。容量部５４は、出力アンプ５３の出力ノードＮ₅₁と、所定の電圧ＲＥＦが与えられる端子Ｔ₂₇との間に接続されている。容量部５４は、比較器５０Ｈの出力信号ＯＵＴの反転時のキックバックと逆相の信号を、端子Ｔ₂₇を通して所定の電圧ＲＥＦのノードに入れる作用をなす。

上記の構成の実施例９に係る比較器５０Ｈにおいて、出力アンプ５３にクランプ回路５５を設けた構成となっている。クランプ回路５５は、必ずしも、出力アンプ５３の構成要素の一つである必要はない。クランプ回路５５は、例えば、出力アンプ５３の入力ノード、即ち、ＮチャネルのＭＯＳトランジスタＮＴ₅₁のゲート電極とグランドとの間に接続されたＰチャネルのＭＯＳトランジスタＰＴ₅₃から構成されている。

ＰチャネルのＭＯＳトランジスタＰＴ₅₃のゲート電極は、出力アンプ５３の出力ノードＮ₅₁に接続されている。そして、ＰチャネルのＭＯＳトランジスタＰＴ₅₃は、出力アンプ５３の出力レベルが、出力アンプ５３の入力レベルよりも低いときにオン状態となり、差動アンプ５１の出力ノードＮ₂₁（即ち、出力アンプ５３の入力ノード）の電位を所定の電位、具体的にはグランド電位にクランプする。

ここで、クランプ回路５５が存在しない実施例９に係る比較器５０Ｈの場合について説明する。クランプ回路５５が存在しないと、差動アンプ５１の出力が反転した後、差動アンプ５１の出力ノードＮ₂₁の電位が高くなり過ぎると、第２の差動トランジスタＰＴ₂₂に電流が流れなくなるため、電流源Ｉ₂₁に流れるテール電流が変化する。テール電流が変化が変化すると、比較器５０Ｈが繋がる電源線に流れる電源電流が変化し、ＩＲドロップが変化する。そして、ＩＲドロップが変化すると、電源線に繋がっている他の比較器の動作点が変化するため、ストリーキング発生の要因となる。

この電源線のＩＲドロップに起因するストリーキング対策のために、実施例９に係る比較器５０Ｈは、クランプ回路５５を備える構成を採っている。実施例９に係る比較器５０Ｈにおいて、当該比較器５０Ｈの出力の反転は、出力アンプ５３の出力信号ＯＵＴが、差動アンプ５１の出力信号ＯＵＴ’、即ち、出力アンプ５３の入力信号よりも高いときに起きる。一方、クランプ回路５５のＰチャネルのＭＯＳトランジスタＰＴ₅₃は、出力アンプ５３の出力レベルが、出力アンプ５３の入力レベルよりも低いときにオン状態となって、差動アンプ５１の出力ノードＮ₂₁の電位をグランド電位にクランプする。

このクランプ回路５５の作用により、比較器５０Ｈの出力の反転後、即ち、差動アンプ５１の出力の反転後、差動アンプ５１の出力ノードＮ₂₁の電位がグランド電位にクランプされるため、電流源Ｉ₃₁に流れるテール電流が変化することはない。その結果、電源線のＩＲドロップに起因するストリーキングの発生を抑制できる。

因みに、クランプ回路５５は、出力アンプ５３の出力レベルが、出力アンプ５３の入力レベルよりも十分低くなって始めて動作する。従って、クランプ回路５５を設けたことによって、比較器５０Ｈの反転に関する特性に悪影響を及ぼすことはない。また、クランプ回路５５の動作に必要な電流は、電流源Ｉ₃₁によって供給される。従って、差動アンプ５１が電源から引く電流は元の通りほぼ一定の電流値であり、電源電流の揺らぎを引き起こさせることがない。

ノードＮ₂₂の電圧ＨｉＺに対するテール電流の変化を図３１Ａに示す。また、比較器５０Ｈの出力反転時の動作波形を図３１Ｂに示し、時間に対するテール電流の変化を図３１Ｃに示す。図３１Ａ、図３１Ｂ、及び、図３１Ｃにおいて、クランプ回路５５が有りの場合を実線で示し、クランプ回路５５が無しの場合を破線で示している。また、図３１Ｂにおいて、ノードＮ₂₂の電圧ＨｉＺを一点鎖線で示し、差動アンプ５１の出力信号ＯＵＴ’を実線／破線で示し、比較器５０Ｈの出力信号ＯＵＴを破線で示している。

上述したクランプ回路５５を備える実施例９に係る比較器５０Ｈにあっても、実施例７に係る比較器５０と同様に、差動アンプ５１及び出力アンプ５３の双方に容量部（５２，５４）を設ける構成を採るようにしてもよい。

＜変形例＞
上記の第１、第２実施形態では、画素２が行列状に配置されて成るＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示の技術は、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示の技術は、画素２が行列状に２次元配置されて成るＸ−Ｙアドレス方式の撮像素子全般に対して適用可能である。

また、本開示の技術は、可視光の入射光量の分布を検知して画像として撮像する撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する撮像素子全般に対して適用可能である。

＜応用例＞
以上説明した本実施形態に係るＣＭＯＳイメージセンサ１は、例えば図３２に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。

・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

＜本開示に係る技術の適用例＞
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。

［本開示の電子機器］
ここでは、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機などの電子機器に適用する場合について説明する。

（撮像装置）
図３３は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図３３に示すように、本例に係る撮像装置１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、及び、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。

撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。

フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。

操作系１０７は、ユーザによる操作の下に、本撮像装置１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、及び、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上記の構成の撮像装置１００において、撮像部１０２として、先述した本開示に係る技術が適用されるＣＭＯＳイメージセンサ１を用いることができる。当該ＣＭＯＳイメージセンサ１によれば、低電源電圧化によって消費電力を下げることができるとともに、比較器の反転時のキックバックに起因するストリーキングの発生を抑制することができる。従って、撮像装置１００の低消費電力化に寄与できるととも、ノイズの少ない高画質の撮影画像を得ることができる。

［移動体への応用例］
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される撮像素子として実現されてもよい。

図３４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図３４に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller Area Network）、ＬＩＮ（Local Interconnect Network）、ＬＡＮ（Local Area Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。

各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図３４では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。

駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock Brake System）又はＥＳＣ（Electronic Stability Control）等の制御装置としての機能を有してもよい。

駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。

ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。

車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time Of Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。

環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light Detection and Ranging、Laser Imaging Detection and Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。

ここで、図３５は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

尚、図３５には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。

車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０〜７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。

図３４に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。

また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。

車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。

統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal Digital Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。

記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read Only Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random Access Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard Disc Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。

汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global System of Mobile communications）、ＷｉＭＡＸ、ＬＴＥ（Long Term Evolution）若しくはＬＴＥ−Ａ（LTE−Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ−Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer To Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine Type Communication）端末）と接続してもよい。

専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless Access in Vehicle Environment）、ＤＳＲＣ（Dedicated Short Range Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle to Vehicle）通信、路車間（Vehicle to Infrastructure）通信、車両と家との間（Vehicle to Home）の通信及び歩車間（Vehicle to Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。

測位部７６４０は、例えば、ＧＮＳＳ（Global Navigation Satellite System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global Positioning System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。尚、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。

ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。尚、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。

車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near Field Communication）又はＷＵＳＢ（Wireless USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal Serial Bus）、ＨＤＭＩ（登録商標）（High-Definition Multimedia Interface）、又はＭＨＬ（Mobile High-definition Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。

車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。

統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。

マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。

音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３４の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。

尚、図３４に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部７９１０，７９１２，７９１４，７９１６，７９１８や車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０に適用され得る。そして、本開示に係る技術を適用することにより、撮像素子に用いる比較器の反転時のキックバックに起因するストリーキングの抑制によってノイズの少ない高画質の撮影画像を得ることができるため、例えば、撮像対象を高精度にて検出可能な車両制御システムを構築できる。

＜本開示がとることができる構成＞
本開示は、以下のような構成をとることもできる。

≪Ａ．第１態様に係る撮像素子≫
［Ａ−１］光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
比較器は、
差動対トランジスタ、
差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に容量部が接続されている、
撮像素子。
［Ａ−２］画素信号及び所定の参照信号はそれぞれ容量素子を介して、差動対の一方のトランジスタのゲート入力となる、
上記［Ａ−１］に記載の撮像素子。
［Ａ−３］所定の電圧は、任意の電圧である、
上記［Ａ−１］又は上記［Ａ−２］に記載の撮像素子。
［Ａ−４］容量部の容量値は可変である、
上記［Ａ−１］乃至上記［Ａ−３］のいずれかに記載の撮像素子。
［Ａ−５］容量部は、容量値が可変な可変容量素子から成る、
上記［Ａ−４］に記載の撮像素子。
［Ａ−６］容量部は、複数の容量素子、及び、制御信号に基づいて、複数の容量素子の少なくとも一つを選択する切替えスイッチから成る、
上記［Ａ−４］に記載の撮像素子。
［Ａ−７］複数の容量素子は、容量値が互いに同じ容量素子から成る、
上記［Ａ−６］に記載の撮像素子。
［Ａ−８］複数の容量素子は、容量値が互いに異なる容量素子から成る、
上記［Ａ−６］に記載の撮像素子。
［Ａ−９］容量部は、制御信号を供給する制御線と切替えスイッチとの間を電気的に分離する分離回路を有する、
上記［Ａ−６］乃至上記［Ａ−８］のいずれかに記載の撮像素子。
［Ａ−１０］分離回路は、インバータ回路又はバッファ回路から成る、
上記［Ａ−９］に記載の撮像素子。
［Ａ−１１］第１の負荷トランジスタは、ダイオード接続の構成となっている、
上記［Ａ−１］乃至上記［Ａ−１０］のいずれかに記載の撮像素子。
［Ａ−１２］第１の負荷トランジスタ及び第２の負荷トランジスタは、カレントミラー回路を構成している、
上記［Ａ−１１］に記載の撮像素子。
［Ａ−１３］差動対の他方のトランジスタと第２の負荷トランジスタとの共通接続ノードが出力ノードである、
上記［Ａ−１１］又は上記［Ａ−１２］に記載の撮像素子。
［Ａ−１４］比較器は、画素アレイ部の画素列に対応して設けられ、画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ−デジタル変換器に用いられる、
上記［Ａ−１］乃至上記［Ａ−１３］のいずれかに記載の撮像素子。
［Ａ−１５］アナログ−デジタル変換器は、画素アレイ部の画素列毎、もしくは、複数画素列毎に設けられている、
上記［Ａ−１４］に記載の撮像素子。

≪Ｂ．第１態様に係る電子機器≫
［Ｂ−１］光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
比較器は、
差動対トランジスタ、
差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に容量部が接続されている、
撮像素子を有する電子機器。
［Ｂ−２］画素信号及び所定の参照信号はそれぞれ容量素子を介して、差動対の一方のトランジスタのゲート入力となる、
上記［Ｂ−１］に記載の電子機器。
［Ｂ−３］所定の電圧は、任意の電圧である、
上記［Ｂ−１］又は上記［Ｂ−２］に記載の電子機器。
［Ｂ−４］容量部の容量値は可変である、
上記［Ｂ−１］乃至上記［Ｂ−３］のいずれかに記載の電子機器。
［Ｂ−５］容量部は、容量値が可変な可変容量素子から成る、
上記［Ｂ−４］に記載の電子機器。
［Ｂ−６］容量部は、複数の容量素子、及び、制御信号に基づいて、複数の容量素子の少なくとも一つを選択する切替えスイッチから成る、
上記［Ｂ−４］に記載の電子機器。
［Ｂ−７］複数の容量素子は、容量値が互いに同じ容量素子から成る、
上記［Ｂ−６］に記載の電子機器。
［Ｂ−８］複数の容量素子は、容量値が互いに異なる容量素子から成る、
上記［Ｂ−６］に記載の電子機器。
［Ｂ−９］容量部は、制御信号を供給する制御線と切替えスイッチとの間を電気的に分離する分離回路を有する、
上記［Ｂ−６］乃至上記［Ｂ−８］のいずれかに記載の電子機器。
［Ｂ−１０］分離回路は、インバータ回路又はバッファ回路から成る、
上記［Ｂ−９］に記載の電子機器。
［Ｂ−１１］第１の負荷トランジスタは、ダイオード接続の構成となっている、
上記［Ｂ−１］乃至上記［Ｂ−１０］のいずれかに記載の電子機器。
［Ｂ−１２］第１の負荷トランジスタ及び第２の負荷トランジスタは、カレントミラー回路を構成している、
上記［Ｂ−１１］に記載の電子機器。
［Ｂ−１３］差動対の他方のトランジスタと第２の負荷トランジスタとの共通接続ノードが出力ノードである、
上記［Ｂ−１１］又は上記［Ｂ−１２］に記載の電子機器。
［Ｂ−１４］比較器は、画素アレイ部の画素列に対応して設けられ、画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ−デジタル変換器に用いられる、
上記［Ｂ−１］乃至上記［Ｂ−１３］のいずれかに記載の電子機器。
［Ｂ−１５］アナログ−デジタル変換器は、画素アレイ部の画素列毎、もしくは、複数画素列毎に設けられている、
上記［Ｂ−１４］に記載の電子機器。

≪２．第２態様に係る撮像素子≫
［Ｃ−１］光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
比較器は、縦続接続された第１増幅部及び第２増幅部から成り、
第１増幅部は、
差動対トランジスタ、
差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
第２の増幅部は、
出力ノードと所定の電圧のノードとの間に接続された第１の容量部を有する、
撮像素子。
［Ｃ−２］第１増幅部は、差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に接続された第２の容量部を有する、
上記［Ｃ−１］に記載の撮像素子。
［Ｃ−３］第２の増幅部の出力の反転時に、第１増幅部の出力ノードの電位を所定の電位にクランプするクランプ回路を備える、
上記［Ｃ−１］又は上記［Ｃ−２］に記載の撮像素子。
［Ｃ−４］画素信号及び所定の参照信号はそれぞれ容量素子を介して、差動対の一方のトランジスタのゲート入力となる、
上記［Ｃ−１］乃至上記［Ｃ−３］のいずれかに記載の撮像素子。
［Ｃ−５］所定の電圧は、任意の電圧である、
上記［Ｃ−１］乃至上記［Ｃ−４］のいずれかに記載の撮像素子。
［Ｃ−６］第１の容量部及び第２の容量部の容量値は可変である、
上記［Ｃ−２］乃至上記［Ｃ−５］のいずれかに記載の撮像素子。
［Ｃ−７］第１の容量部及び第２の容量部は、容量値が可変な可変容量素子から成る、
上記［Ｃ−６］に記載の撮像素子。
［Ｃ−８］第１の容量部及び第２の容量部は、複数の容量素子、及び、制御信号に基づいて、複数の容量素子の少なくとも一つを選択する切替えスイッチから成る、
上記［Ｃ−６］に記載の撮像素子。
［Ｃ−９］複数の容量素子は、容量値が互いに同じ容量素子から成る、
上記［Ｃ−８］に記載の撮像素子。
［Ｃ−１０］複数の容量素子は、容量値が互いに異なる容量素子から成る、
上記［Ｃ−８］に記載の撮像素子。
［Ｃ−１１］第１の容量部及び第２の容量部は、制御信号を供給する制御線と切替えスイッチとの間を電気的に分離する分離回路を有する、
上記［Ｃ−８］乃至上記［Ｃ−１０］のいずれかに記載の撮像素子。
［Ｃ−１２］分離回路は、インバータ回路又はバッファ回路から成る、
上記［Ｃ−１１］に記載の撮像素子。
［Ｃ−１３］第１の負荷トランジスタは、ダイオード接続の構成となっている、
上記［Ｃ−１］乃至上記［Ｃ−１２］のいずれかに記載の撮像素子。
［Ｃ−１４］第１の負荷トランジスタ及び第２の負荷トランジスタは、カレントミラー回路を構成している、
上記［Ｃ−１３］に記載の撮像素子。
［Ｃ−１５］差動対の他方のトランジスタと第２の負荷トランジスタとの共通接続ノードが出力ノードである、
上記［Ｃ−１１］又は上記［Ｃ−１４］に記載の撮像素子。
［Ｃ−１６］比較器は、画素アレイ部の画素列に対応して設けられ、画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ−デジタル変換器に用いられる、
上記［Ｃ−１］乃至上記［Ｃ−１５］のいずれかに記載の撮像素子。
［Ｃ−１７］アナログ−デジタル変換器は、画素アレイ部の画素列毎、もしくは、複数画素列毎に設けられている、
上記［Ｃ−１６］に記載の撮像素子。

≪Ｄ．第２態様に係る電子機器≫
［Ｄ−１］光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
比較器は、縦続接続された第１増幅部及び第２増幅部から成り、
第１増幅部は、
差動対トランジスタ、
差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
第２の増幅部は、
出力ノードと所定の電圧のノードとの間に接続された容量部を有する、
撮像素子を有する電子機器。
［Ｄ−２］第１増幅部は、差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に接続された第２の容量部を有する、
上記［Ｄ−１］に記載の電子機器。
［Ｄ−３］第２の増幅部の出力の反転時に、第１増幅部の出力ノードの電位を所定の電位にクランプするクランプ回路を備える、
上記［Ｄ−１］又は上記［Ｄ−２］に記載の電子機器。
［Ｄ−４］画素信号及び所定の参照信号はそれぞれ容量素子を介して、差動対の一方のトランジスタのゲート入力となる、
上記［Ｄ−１］乃至上記［Ｄ−３］のいずれかに記載の電子機器。
［Ｄ−５］所定の電圧は、任意の電圧である、
上記［Ｄ−１］乃至上記［Ｄ−４］のいずれかに記載の電子機器。
［Ｄ−６］第１の容量部及び第２の容量部の容量値は可変である、
上記［Ｄ−２］乃至上記［Ｄ−５］のいずれかに記載の電子機器。
［Ｄ−７］第１の容量部及び第２の容量部は、容量値が可変な可変容量素子から成る、
上記［Ｄ−６］に記載の電子機器。
［Ｄ−８］第１の容量部及び第２の容量部は、複数の容量素子、及び、制御信号に基づいて、複数の容量素子の少なくとも一つを選択する切替えスイッチから成る、
上記［Ｄ−６］に記載の電子機器。
［Ｄ−９］複数の容量素子は、容量値が互いに同じ容量素子から成る、
上記［Ｄ−８］に記載の電子機器。
［Ｄ−１０］複数の容量素子は、容量値が互いに異なる容量素子から成る、
上記［Ｄ−８］に記載の電子機器。
［Ｄ−１１］第１の容量部及び第２の容量部は、制御信号を供給する制御線と切替えスイッチとの間を電気的に分離する分離回路を有する、
上記［Ｄ−８］乃至上記［Ｄ−１０］のいずれかに記載の電子機器。
［Ｄ−１２］分離回路は、インバータ回路又はバッファ回路から成る、
上記［Ｄ−１１］に記載の電子機器。
［Ｄ−１３］第１の負荷トランジスタは、ダイオード接続の構成となっている、
上記［Ｄ−１］乃至上記［Ｄ−１２］のいずれかに記載の電子機器。
［Ｄ−１４］第１の負荷トランジスタ及び第２の負荷トランジスタは、カレントミラー回路を構成している、
上記［Ｄ−１３］に記載の電子機器。
［Ｄ−１５］差動対の他方のトランジスタと第２の負荷トランジスタとの共通接続ノードが出力ノードである、
上記［Ｄ−１１］又は上記［Ｄ−１４］に記載の電子機器。
［Ｄ−１６］比較器は、画素アレイ部の画素列に対応して設けられ、画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ−デジタル変換器に用いられる、
上記［Ｄ−１］乃至上記［Ｄ−１５］のいずれかに記載の電子機器。
［Ｄ−１７］アナログ−デジタル変換器は、画素アレイ部の画素列毎、もしくは、複数画素列毎に設けられている、
上記［Ｄ−１６］に記載の電子機器。

１・・・ＣＭＯＳイメージセンサ、２・・・単位画素、１１・・・画素アレイ部、１２・・・行選択部、１３・・・定電流源部、１４・・・アナログ−デジタル変換部、１５・・・水平転送走査部、１６・・・信号処理部、１７・・・タイミング制御部、１８・・・水平転送線、１９・・・参照信号生成部、２１・・・フォトダイオード（光電変換部）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１₁〜３１_m）・・・画素駆動線、３２（３２₁〜３２_n）・・・垂直信号線、５０，５０Ａ〜５０Ｈ，１４１・・・比較器、５１・・・差動アンプ（第１増幅部）、５２，５４・・・容量部、５３・・・出力アンプ（第２増幅部）、５５・・・クランプ回路、１４０・・・アナログ−デジタル変換器、５２１・・・可変容量素子、５２２・・・容量素子群、５２３・・・切替えスイッチ群、５２４・・・インバータ回路、ＮＴ₁₁，ＮＴ₃₁，ＰＴ₂₁，・・・第１の差動トランジスタ、ＮＴ₁₂，ＮＴ₃₂，ＰＴ₂₂，・・・第２の差動トランジスタ、ＮＴ₂₁，ＰＴ₁₁，ＰＴ₃₁・・・第１の負荷トランジスタ、ＮＴ₂₂，ＰＴ₁₂，ＰＴ₃₂・・・第２の負荷トランジスタ

Claims (20)

1. 光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
   比較器は、
   差動対トランジスタ、
   差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
   差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
   差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
   差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
   差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に容量部が接続されている、
   撮像素子。
2. 画素信号及び所定の参照信号はそれぞれ容量素子を介して、差動対の一方のトランジスタのゲート入力となる、
   請求項１に記載の撮像素子。
3. 所定の電圧は、任意の電圧である、
   請求項１に記載の撮像素子。
4. 容量部の容量値は可変である、
   請求項１に記載の撮像素子。
5. 容量部は、容量値が可変な可変容量素子から成る、
   請求項４に記載の撮像素子。
6. 容量部は、複数の容量素子、及び、制御信号に基づいて、複数の容量素子の少なくとも一つを選択する切替えスイッチから成る、
   請求項４に記載の撮像素子。
7. 複数の容量素子は、容量値が互いに同じ容量素子から成る、
   請求項６に記載の撮像素子。
8. 複数の容量素子は、容量値が互いに異なる容量素子から成る、
   請求項６に記載の撮像素子。
9. 容量部は、制御信号を供給する制御線と切替えスイッチとの間を電気的に分離する分離回路を有する、
   請求項６に記載の撮像素子。
10. 分離回路は、インバータ回路又はバッファ回路から成る、
    請求項９に記載の撮像素子。
11. 第１の負荷トランジスタは、ダイオード接続の構成となっている、
    請求項１に記載の撮像素子。
12. 第１の負荷トランジスタ及び第２の負荷トランジスタは、カレントミラー回路を構成している、
    請求項１１に記載の撮像素子。
13. 差動対の他方のトランジスタと第２の負荷トランジスタとの共通接続ノードが出力ノードである、
    請求項１１に記載の撮像素子。
14. 比較器は、画素アレイ部の画素列に対応して設けられ、画素から出力されるアナログの画素信号をデジタル信号に変換するアナログ−デジタル変換器に用いられる、
    請求項１に記載の撮像素子。
15. アナログ−デジタル変換器は、画素アレイ部の画素列毎、もしくは、複数画素列毎に設けられている、
    請求項１４に記載の撮像素子。
16. 光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
    比較器は、
    差動対トランジスタ、
    差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
    差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
    差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
    差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
    差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に容量部が接続されている、
    撮像素子を有する電子機器。
17. 光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
    比較器は、縦続接続された第１増幅部及び第２増幅部から成り、
    第１増幅部は、
    差動対トランジスタ、
    差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
    差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
    差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
    差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
    第２の増幅部は、
    出力ノードと所定の電圧のノードとの間に接続された第１の容量部を有する、
    撮像素子。
18. 第１増幅部は、差動対の一方のトランジスタ及び第１の負荷トランジスタの共通接続ノードと所定の電圧のノードとの間に接続された第２の容量部を有する、
    請求項１７に記載の撮像素子。
19. 第２の増幅部の出力の反転時に、第１増幅部の出力ノードの電位を所定の電位にクランプするクランプ回路を備える、
    請求項１７に記載の撮像素子。
20. 光電変換部を含む複数の画素が配置されて成る画素アレイ部、及び、画素から出力されるアナログの画素信号と所定の参照信号とを比較し、画素信号の信号レベルに応じた比較結果を出力する比較器を備え、
    比較器は、縦続接続された第１増幅部及び第２増幅部から成り、
    第１増幅部は、
    差動対トランジスタ、
    差動対の一方のトランジスタに対し直列に接続された第１の負荷トランジスタ、及び、
    差動対の他方のトランジスタに対し直列に接続された第２の負荷トランジスタを有し、
    差動対の一方のトランジスタは、画素信号と所定の参照信号とが合成された信号をゲート入力とし、
    差動対の他方のトランジスタは、所定の電圧をゲート入力とし、
    第２の増幅部は、
    出力ノードと所定の電圧のノードとの間に接続された容量部を有する、
    撮像素子を有する電子機器。

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