JPWO2019032373A5

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Publication number: JPWO2019032373A5
Application number: JP2020507575A
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Publication date: 2022-05-20

Description

誘電体ブロック領域１０９とゲート１１５との間にある薄い領域として構造化される誘電体バリア１１０は、ゲート１１５から誘電体ブロック領域１０９を通って電荷トラップ領域１０５への電子のバックトンネルを防止するトンネルバリアの向上を可能にし、それによって、動作上の消去飽和を小さい正の閾値電圧（Ｖ_ｔ）レベルまたは小さい負の閾値電圧（Ｖ_ｔ）レベルに制限することができる。誘電体バリア１１０は、誘電体ブロック領域１０９とゲート１１５との間に約１５オングストローム～約５０オングストロームの範囲の厚さを有し得る。誘電体バリア１１０の材料の選択はＣＴ構造１０１の製作に基づき得る。例えば、ボイド１２０を含むＣＴ構造１０１がＣＴ構造１０１の側面に対するエリアからの材料の除去によって形成されるプロセスでは、誘電体バリア１１０の材料は、誘電体バリア１１０の材料がＣＴ構造１０１の側面からのこれらの材料の除去に使用される処理ケミストリ及び温度において除去を阻むように、選択されることができる。誘電体バリア１１０の材料は、マスクとして働き、係る除去プロセスでは誘電体ブロック領域１０９の除去を防止することができる。 The dielectric barrier 110, which is structured as a thin region between the dielectric block region 109 and the gate 115, prevents electron back tunneling from the gate 115 through the dielectric block region 109 to the charge trap region 105. It allows for improved tunnel barriers, thereby limiting operational erasure saturation to small positive threshold voltage ( _Vt ) levels or small negative threshold voltage ( _Vt ) levels. The dielectric barrier 110 may have a thickness in the range of about 15 angstroms to about 50 angstroms between the dielectric block region 109 and the gate 115. The choice of material for the dielectric barrier 110 may be based on the fabrication of the CT structure 101. For example, in a process in which the CT structure 101 containing the void 120 is formed by removing the material from the area relative to the side surface of the CT structure 101, the material of the dielectric barrier 110 is such that the material of the dielectric barrier 110 is from the side surface of the CT structure 101. Can be selected to prevent removal at the treatment chemistry and temperature used to remove these materials. The material of the dielectric barrier 110 acts as a mask and can prevent the removal of the dielectric block region 109 in such a removal process.

図４は、導電領域の上方に電荷トラップ構造を形成する例示的な方法４００の実施形態の特徴のフロー図である。４１０において、誘電体バリアは、材料スタック内の開口部の壁上に形成される。誘電体バリアを形成することは、酸化アルミニウム、または酸化アルミニウムの誘電率よりも大きい誘電率を有する誘電体を形成することを含み得る。他の誘電体を使用し得る。誘電体バリアを形成することは、電荷トラップ構造の処理中にエッチングされる誘電体ブロック領域をマスクするための温度及びエッチングケミストリに耐えることができる材料で誘電体バリアを形成することを含み得る。 FIG. 4 is a flow diagram of the features of the embodiment of the exemplary method 400 of forming a charge trap structure above the conductive region. At 410, the dielectric barrier is formed on the wall of the opening in the material stack. Forming a dielectric barrier may include forming aluminum oxide, or a dielectric having a dielectric constant greater than that of aluminum oxide. Other dielectrics may be used. Forming a dielectric barrier may include forming the dielectric barrier with a material that can withstand the temperature and etching chemistry to mask the dielectric block regions etched during the processing of the charge trap structure.

方法４００と同様または同一の方法は、開口部を材料スタック内に形成することを含み得、材料スタックは交互に並ぶ犠牲領域及び分離誘電体を有する。誘電体バリアの材料を実質的に除去することなく犠牲領域を除去するケミストリ及びプロセスを使用して、誘電体バリアに隣接する犠牲領域を除去することができる。ゲートは犠牲領域が除去されている領域内に形成されることができ、隣接ゲートは犠牲領域の別の１つが除去されている領域内に形成されることができる。誘電体バリアの材料を実質的に除去することなく、ゲートの材料を実質的に除去することなく、及び隣接ゲートの材料を実質的に除去することなく、隣接する犠牲領域の間に事前に形成した分離誘電体を除去するケミストリ及びプロセスによって、開放エリアを形成するために、ゲートと隣接ゲートとの間から材料を除去することができる。ボイドを形成するために、開放エリアの少なくとも一部に誘電体を形成することができる。 Similar or identical methods to method 400 may include forming openings in the material stack, the material stack having alternating sacrificial regions and separating dielectrics. Chemistries and processes that remove the sacrificial region without substantially removing the material of the dielectric barrier can be used to remove the sacrificial region adjacent to the dielectric barrier. A gate can be formed in the area where the sacrificial area has been removed, and an adjacent gate can be formed in the area where another one of the sacrificial areas has been removed. Preformed between adjacent sacrificial regions without substantially removing the material of the dielectric barrier, without substantially removing the material of the gate, and without substantially removing the material of the adjacent gate. The chemistry and process of removing the separated dielectric can remove material from between the gate and the adjacent gate to form an open area. Dielectrics can be formed in at least a portion of the open area to form voids.

５２０において、誘電体バリアの材料に接触する複数のゲートは形成され、各ゲートが開放エリアによって複数のゲートの垂直隣接ゲートから分離されるように、材料をスタックから除去し、誘電体バリアの材料の一部を露出する。誘電体バリアの材料に接触する複数のゲートを形成し、各ゲートが複数のゲートの垂直隣接ゲートから分離されるように材料を除去することは、材料のスタックが、トンネル領域、電荷トラップ領域、誘電体ブロック領域、及び誘電体バリアを形成するために、材料に隣接する交互に並ぶ犠牲領域及び分離誘電体を含む状態で、誘電体バリアの材料を実質的に除去することなく犠牲領域を除去するケミストリ及びプロセスを使用して、誘電体バリアの材料に隣接する犠牲領域を除去することと、ゲート材料を犠牲領域が除去される各領域内に形成することと、誘電体バリアの材料を実質的に除去することなく及び各領域内のゲート材料を実質的に除去することなく、隣接する犠牲領域の間に事前に形成した分離誘電体を除去するケミストリ及びプロセスによって、各ゲート間から材料を除去することと、を含み得る。ゲート材料を犠牲領域が除去される各領域内に形成することは、メモリデバイスのメモリアレイ内のアクセス線に結合されるゲート材料を形成することを含み得る。 At 520, the material is removed from the stack so that a plurality of gates in contact with the material of the dielectric barrier are formed and each gate is separated from the vertically adjacent gates of the plurality of gates by an open area, and the material of the dielectric barrier. Exposing a part of. Forming multiple gates in contact with the material of the dielectric barrier and removing the material so that each gate is separated from the vertically adjacent gates of the multiple gates is a stack of materials in the tunnel region, charge trap region, Dielectric block regions, and sacrificial regions that include alternating sacrificial regions and separate dielectrics adjacent to the material to form the dielectric barrier, without substantially removing the material of the dielectric barrier. The removal of sacrificial regions adjacent to the material of the dielectric barrier and the formation of gate material within each region where the sacrificial region is removed, and the material of the dielectric barrier. From between each gate by a chemistry and process that removes the preformed separation dielectric between adjacent sacrificial regions without substantially removing the gate material within each region. May include removing material. Forming a gate material within each region where the sacrificial region is removed may include forming a gate material that is coupled to an access line in the memory array of the memory device.

図６Ａ～図６Ｎは、電子デバイス内の複数のＣＴ構造を形成する実施形態の段階の特徴を示す断面図である。図６Ａは、基板６０２上の導電性領域６１３の上方に材料スタック６２１を示す。材料スタック６２１は、導電性領域６１３の上方に、交互に並ぶ分離誘電体６１８及び犠牲領域６１９を含む。交互に並ぶ分離誘電体６１８及び犠牲領域６１９の数は、垂直スタック内に形成されるＣＴ構造の数によって決定され得る。３次元メモリデバイスでは、この数は、メモリデバイスのメモリアレイの段数（例えば、段毎の分離誘電体６１８及び犠牲領域６１９の対の数）によって決定され得る。メモリデバイスのメモリアレイの３つの段に対応し得る３つの分離誘電体６１８及び３つの犠牲領域６１９は、説明しやすくするために図６Ａに示される。分離誘電体６１８は、限定ではないが、酸化ケイ素等の酸化物を含み得、犠牲領域６１９は、限定ではないが、窒化ケイ素等の窒化物を含み得る。分離誘電体６１８及び犠牲領域６１９の材料の選択は、複数のＣＴ構造を製作する際に使用される温度及びケミストリによって決定され得る。 6A-6N are cross-sectional views showing the characteristics of the stages of the embodiment forming a plurality of CT structures in an electronic device. FIG. 6A shows the material stack 621 above the conductive region 613 on the substrate 602. The material stack 621 includes alternating dielectrics 618 and sacrificial regions 619 above the conductive regions 613. The number of alternating dielectrics 618 and sacrificial regions 619 can be determined by the number of CT structures formed in the vertical stack. In a three-dimensional memory device, this number can be determined by the number of stages in the memory array of the memory device (eg, the number of pairs of separating dielectric 618 and sacrificial region 619 per stage). Three separate dielectrics 618 and three sacrificial regions 619 that can correspond to the three stages of the memory array of the memory device are shown in FIG. 6A for ease of explanation. The separation dielectric 618 may include, but is not limited to, an oxide such as silicon oxide, and the sacrificial region 619 may contain, but not limited to, a nitride such as silicon nitride. The choice of materials for the separating dielectric 618 and the sacrificial region 619 can be determined by the temperature and chemistry used in the fabrication of multiple CT structures.

図６Ｋは、ゲート６１５の材料の間の分離領域６１８の材料を除去した後の図６Ｊの構造を示す。分離領域６１８の段の除去は、ゲート６１５の材料及び誘電体バリア６１０の材料の選択と関連して選択されるケミストリを使用して行われる。選択のために使用される基準は、ゲート６１５の材料及び誘電体バリア６１０の材料に対して選択的であるケミストリを選択することを含み得、それにより、ケミストリは、ゲート６１５の材料及び誘電体バリア６１０の材料に実質的に影響を及ぼさない。誘電体バリア６１０の材料は、誘電体ブロック領域６０９の材料を除去することなく、分離領域６１８の段を除去することを可能にするマスクとして働く。分離領域６１８の段の除去は、フッ化水素（ＨＦ）、蒸気エッチング、または誘電体バリア６１０の材料が耐えることができる他のケミストリの使用を含み得、これにより、誘電体ブロック領域６０９の下層にある材料は、分離領域６１８の段の除去によって除去されない。 FIG. 6K shows the structure of FIG. 6J after removing the material in the separation region 618 between the materials in the gate 615. Removal of the stage of the separation region 618 is performed using chemistry selected in connection with the selection of the material of the gate 615 and the material of the dielectric barrier 610. The criteria used for selection may include selecting a chemistry that is selective for the material of the gate 615 and the material of the dielectric barrier 610, whereby the chemistry may include the material and dielectric of the gate 615. It has virtually no effect on the material of the barrier 610. The material of the dielectric barrier 610 acts as a mask that allows the steps of the separation region 618 to be removed without removing the material of the dielectric block region 609. Removal of the stage of separation region 618 may include hydrogen fluoride (HF), vapor etching, or the use of other chemistries that the material of the dielectric barrier 610 can withstand, thereby underlaying the dielectric block region 609. The material at is not removed by the removal of the steps of the separation region 618.

ＡｌＯ_ｘまたは他の高誘電率（高ｋ（ｈｉｇｈ－ｋ））材料等の誘電体バリア６１０の材料は、窒化物除去等の犠牲領域６１９の高温リン酸除去と、酸化物段除去等の分離領域６１８の除去のために使用されるＨＦまたは他のケミストリとの両方に抵抗することが可能であるように堆積される。ＡｌＯ_ｘに関して、これらのケミストリに耐えるようにＡｌＯ_ｘを堆積するために実施され得る、高温ＡＬＤプロセス及びハロゲン化合物ベースＡＬＤプロセスがある。ハロゲン化物法は、これらの堆積膜が高温リン酸ならびにＨＦ及び他の酸化物エッチングケミストリに耐えるように実施され得るように、ＨｆＯ_ｘ及び他の高誘電率材料を堆積するために存在する。除去プロセスを存続するようにＨｆＯ_ｘ及び／または誘電体バリア６１０の他の高誘電率材料を形成するための他のプロセスは、標準的な金属有機ＡＬＤ前駆体の使用を含み得る。除去プロセスを存続するために誘電体バリア６１０を条件付ける他のプロセスは、ＡＬＤ堆積後の様々な処置を使用することを含み得る。これらの他のプロセスは、アニール（不活性環境または反応環境のいずか一方で行われる）、プラズマ処理等を含み得る。 Dielectric barrier 610 materials, such as AlO _x or other high dielectric constant ( high-k ) materials, are separated from high-temperature phosphoric acid removal in the sacrificial region 619, such as nitride removal, and oxide stage removal, etc. Accumulated to be capable of resisting both HF or other chemistries used for the removal of region 618. For AlO _x , there are high temperature ALD processes and halogen compound based ALD processes that can be performed to deposit AlO _x to withstand these chemistries . Halide methods exist to deposit _HfOx and other high dielectric constant materials so that these deposits can be implemented to withstand high temperature phosphoric acid and HF and other oxide etching chemistries . Other processes for forming HfO _x and / or other high dielectric constant materials of the dielectric barrier 610 to survive the removal process may include the use of standard metal organic ALD precursors. Other processes that condition the dielectric barrier 610 to survive the removal process may include the use of various treatments after ALD deposition. These other processes may include annealing (performed in either the inert environment or the reaction environment), plasma treatment and the like.