JP2011082581A - Memory device - Google Patents

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肇 中林
Yasushi Akasaka
泰志 赤坂
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory device to improve a suppressing function of blocking electron injection into oxide film compared with prior arts, to improve data deleting speed, and to improve certainty of data deleting action. <P>SOLUTION: The memory device is mounted with a memory element including a gate insulating film constituted by laminating three layers of a tunnel oxide film, an electric charge trapping film and a block oxide film, and a gate electrode formed on the block oxide film. The block oxide film is constituted by laminating a first block oxide film contacting the electric charge trapping film and a second block oxide film contacting the gate electrode. The first block oxide film includes SiO<SB>2</SB>or Al<SB>2</SB>O<SB>3</SB>. The second block oxide film includes a material with larger electron affinity and higher permittivity than the first block oxide film. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、メモリ装置に係り、特にトンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜と、ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置に関する。   The present invention relates to a memory device, and in particular, a memory having a gate insulating film formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film, and a gate electrode formed on the block oxide film. The present invention relates to a memory device including an element.

従来から、メモリ装置として、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜と、ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置が知られている。また、このようなメモリ装置としては、図６に示すように、Ｓｉ基板１１上に、酸化膜からなるトンネル酸化膜１２、窒化膜からなる電荷トラップ膜１３、酸化膜からなるブロック酸化膜１４を積層した構造のゲート絶縁膜１５を具備し、その上にポリシリコンゲート電極１６を形成した所謂ＳＯＮＯＳ型のメモリ素子を具備したメモリ装置が知られている（例えば、特許文献１、特許文献２参照。）。   Conventionally, a memory device includes a memory element having a gate insulating film formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film, and a gate electrode formed on the block oxide film. Such memory devices are known. As such a memory device, as shown in FIG. 6, a tunnel oxide film 12 made of an oxide film, a charge trap film 13 made of a nitride film, and a block oxide film 14 made of an oxide film are formed on a Si substrate 11. 2. Description of the Related Art A memory device including a so-called SONOS type memory element having a stacked gate insulating film 15 and a polysilicon gate electrode 16 formed on the gate insulating film 15 is known (see, for example, Patent Document 1 and Patent Document 2). .)

上記のＳＯＮＯＳ型のメモリ素子において、酸化膜からなるブロック酸化膜の材料としては、シリコン酸化膜（ＳｉＯ２膜）又はアルミナ膜（Ａｌ２Ｏ３膜）等が使用されている。このようなＳＯＮＯＳ型のメモリ装置のバンド構造を図７に示す。 In the above SONOS type memory element, a silicon oxide film (SiO 2 film), an alumina film (Al 2 O 3 film) or the like is used as a material of a block oxide film made of an oxide film. A band structure of such a SONOS type memory device is shown in FIG.

特開２００１−３５８２３７号公報JP 2001-358237 A 特開２００２−２８０４６７号公報Japanese Patent Laid-Open No. 2002-280467

上記の従来のＳＯＮＯＳ型のメモリ素子を具備したメモリ装置では、データの消去速度が遅く、又不完全であるという問題があった。この問題の原因としては、データ消去時にゲート電極に高い負電圧を印加して電荷トラップ膜の電子を基板側に引き抜く際に、ゲート電極側から新たに電荷トラップ膜に電子が注入されてしまうという現象が挙げられる。   The memory device having the above-described conventional SONOS type memory device has a problem that data erasing speed is slow and incomplete. The cause of this problem is that when a high negative voltage is applied to the gate electrode during data erasing and electrons in the charge trapping film are extracted to the substrate side, electrons are newly injected into the charge trapping film from the gate electrode side. Phenomenon.

図８は、データ消去時に、負電圧をゲート電極に印加した状態におけるＳＯＮＯＳ型のメモリ素子のバンド構造を示している。なお、図８のバンド構造の計算に用いたＳＯＮＯＳモデル構造は、
ゲート電極仕事関数φｍ＝５ｅＶ
ブロック酸化膜：ＳｉＯ２膜、厚さ７ｎｍ
電荷トラップ膜：Ｓｉ３Ｎ４膜、厚さ４ｎｍ
トンネル酸化膜：ＳｉＯ２膜、厚さ３．５ｎｍ
消去電圧Ｖｇ−Ｖｆｂ＝−１８Ｖ
である。 FIG. 8 shows a band structure of a SONOS type memory element in a state where a negative voltage is applied to the gate electrode during data erasure. The SONOS model structure used in the calculation of the band structure in FIG.
Gate electrode work function φm = 5 eV
Block oxide film: SiO 2 film, thickness 7nm
Charge trap film: Si 3 N 4 film, thickness 4 nm
Tunnel oxide film: SiO 2 film, thickness 3.5nm
Erase voltage Vg−Vfb = −18V
It is.

図８に示すように、負電圧を印加した状態では絶縁膜ポテンシャルは大きな勾配を持ち、ゲート電極上の電子からみた障壁の高さ、厚さは減少する。ブロック酸化膜は、本来ゲート電極からの電子注入を阻止する障壁であるが、従来のシリコン酸化膜やアルミナを使用したＳＯＮＯＳ型のメモリ素子では、電子注入の抑制が十分ではない。   As shown in FIG. 8, when a negative voltage is applied, the insulating film potential has a large gradient, and the height and thickness of the barrier viewed from the electrons on the gate electrode decrease. The block oxide film is essentially a barrier that prevents electron injection from the gate electrode. However, the conventional SONOS type memory element using silicon oxide film or alumina does not sufficiently suppress the electron injection.

本発明は、上記従来の事情に対処してなされたもので、従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることのできるメモリ装置を提供しようとするものである。   The present invention has been made in response to the above-described conventional circumstances, and can improve the suppression effect of electron injection of the block oxide film as compared with the conventional case, improving the data erasing speed and the reliability of the data erasing operation. It is an object of the present invention to provide a memory device that can be improved.

本発明のメモリ装置の一態様は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜と、前記ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置であって、前記ブロック酸化膜は、前記電荷トラップ膜に接する第１ブロック酸化膜と、前記ゲート電極に接する第２ブロック酸化膜とを積層して構成され、前記第１ブロック酸化膜はＳｉＯ２又はＡｌ２Ｏ３からなり、前記第２ブロック酸化膜は前記第１ブロック酸化膜よりも電子親和力が大きくかつ誘電率が高い材料からなることを特徴とする。 One aspect of the memory device of the present invention includes a gate insulating film formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film, and a gate electrode formed on the block oxide film. The memory device includes a memory element, wherein the block oxide film is configured by stacking a first block oxide film in contact with the charge trapping film and a second block oxide film in contact with the gate electrode, and One block oxide film is made of SiO 2 or Al 2 O 3 , and the second block oxide film is made of a material having a higher electron affinity and a higher dielectric constant than the first block oxide film.

本発明によれば、従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることのできるメモリ装置を提供することができる。   According to the present invention, there is provided a memory device capable of improving the suppression effect of electron injection of a block oxide film as compared with the prior art, and improving the data erasing speed and the reliability of the data erasing operation. be able to.

本発明の一実施形態のメモリ装置の要部構成を模式的に示す図。The figure which shows typically the principal part structure of the memory device of one Embodiment of this invention. 図１のメモリ装置のバンド構造を説明するため図。FIG. 3 is a diagram for explaining a band structure of the memory device of FIG. 1. 消去時の電子のエミッション確率とＡｌ２Ｏ３膜の膜厚との関係を示すグラフ。Graph showing the relationship between the thickness of the electron emission probability and the Al 2 O 3 film at the time of erasing. データ保持時の電子のエミッション確率とＡｌ２Ｏ３膜の膜厚との関係を示すグラフ。Graph showing the relationship between the thickness of the electron emission probability of the data holding and the Al 2 O 3 film. 本発明の他の実施形態のバンド構造を説明するため図。The figure for demonstrating the band structure of other embodiment of this invention. 従来のメモリ装置の要部構成を模式的に示す図。The figure which shows typically the principal part structure of the conventional memory device. 図６のメモリ装置のバンド構造を説明するため図。FIG. 7 is a diagram for explaining a band structure of the memory device of FIG. 6. 図６のメモリ装置の消去時のバンド構造を説明するため図。FIG. 7 is a diagram for explaining a band structure at the time of erasure of the memory device of FIG. 6.

以下、本発明のメモリ装置の詳細を、図面を参照して一実施形態について説明する。   Hereinafter, details of the memory device of the present invention will be described with reference to the drawings.

図１は、本発明の一実施形態に係るメモリ装置の要部概略構成を模式的に示すものである。同図に示すように、シリコン基板1の上には、シリコン基板1側（図１中下側）から順に、トンネル酸化膜２、電荷トラップ膜３、ブロック酸化膜４の３層を積層して構成されたゲート絶縁膜５が形成されている。また、ゲート絶縁膜５の上には、ゲート電極６が形成されている。   FIG. 1 schematically shows a schematic configuration of a main part of a memory device according to an embodiment of the present invention. As shown in the figure, on the silicon substrate 1, three layers of a tunnel oxide film 2, a charge trap film 3, and a block oxide film 4 are laminated in this order from the silicon substrate 1 side (lower side in FIG. 1). A configured gate insulating film 5 is formed. A gate electrode 6 is formed on the gate insulating film 5.

トンネル酸化膜２は、酸化膜（本実施形態ではＳｉＯ２膜）から形成されており、電荷トラップ膜３は、窒化膜（本実施形態ではＳｉ３Ｎ４膜）から形成されている。また、ゲート電極６はポリシリコン膜から形成されている。 The tunnel oxide film 2 is formed from an oxide film (SiO 2 film in this embodiment), and the charge trap film 3 is formed from a nitride film (Si 3 N 4 film in this embodiment). The gate electrode 6 is formed from a polysilicon film.

本実施形態において、ブロック酸化膜４は、第１ブロック酸化膜４ａと第２ブロック酸化膜４ｂとを積層して構成されている。これらの第１ブロック酸化膜４ａ、第２ブロック酸化膜４ｂのうち、ゲート電極６側の第２ブロック酸化膜４ｂは、第１ブロック酸化膜４ａに比べてより誘電率が高く、電子親和力の大きな誘電材料から構成されている。換言すれば、電荷トラップ膜３側の第１ブロック酸化膜４ａは、第２ブロック酸化膜４ｂに比べてより誘電率が低く電子親和力の小さな誘電材料から構成されている。   In the present embodiment, the block oxide film 4 is configured by laminating a first block oxide film 4a and a second block oxide film 4b. Of these first block oxide film 4a and second block oxide film 4b, the second block oxide film 4b on the gate electrode 6 side has a higher dielectric constant and a higher electron affinity than the first block oxide film 4a. It is made of a dielectric material. In other words, the first block oxide film 4a on the charge trap film 3 side is made of a dielectric material having a lower dielectric constant and a lower electron affinity than the second block oxide film 4b.

上記のように、ゲート電極６側に誘電率が高く電子親和力の大きな誘電材料からなる第２ブロック酸化膜４ｂを配置し、電荷トラップ膜３側に誘電率が低く電子親和力の小さな誘電材料からなる第１ブロック酸化膜４ａを配置することにより、データ消去時のゲート電極６側からの電子注入に対する障壁を大きくした構造とすることができる。   As described above, the second block oxide film 4b made of a dielectric material having a high dielectric constant and a high electron affinity is arranged on the gate electrode 6 side, and made of a dielectric material having a low dielectric constant and a low electron affinity on the charge trap film 3 side. By disposing the first block oxide film 4a, it is possible to obtain a structure in which the barrier against electron injection from the gate electrode 6 side during data erasure is increased.

上記した誘電率が低く電子親和力の小さな誘電材料としては、例えば、酸化シリコン（ＳｉＯ２）やアルミナ（Ａｌ２Ｏ３）等を使用することができる。また、上記の誘電率が高く電子親和力の大きな誘電材料としては、例えばＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、等の２元系金属酸化物、ＨｆＳｉＯ、ＨｆＳｉＯＮ等のシリケート材料、ＨｆＡｌＯ等のアルミネート材料を使用することができる。 As the dielectric material having a low dielectric constant and a low electron affinity, for example, silicon oxide (SiO 2 ), alumina (Al 2 O 3 ), or the like can be used. Examples of the dielectric material having a high dielectric constant and high electron affinity include binary metal oxides such as HfO 2 , ZrO 2 , and La 2 O 3 , silicate materials such as HfSiO and HfSiON, and aluminum such as HfAlO. Nate materials can be used.

本実施形態では、第１ブロック酸化膜４ａは、Ａｌ２Ｏ３膜からなり、その厚さが第２ブロック酸化膜４ｂより薄くされている。この第１ブロック酸化膜４ａの厚さは、２ｎｍ〜１０ｎｍ程度とすることが好ましく、本実施形態では、第１ブロック酸化膜４ａの厚さは、６ｎｍとされている（この理由については後で詳述する。）。なお、理想的なＡｌ２Ｏ３膜の物性は、電子親和力Ｘ＝１．２ｅＶ、比誘電率ε＝９．４である。 In the present embodiment, the first block oxide film 4a is made of an Al 2 O 3 film, and the thickness thereof is thinner than that of the second block oxide film 4b. The thickness of the first block oxide film 4a is preferably about 2 nm to 10 nm. In this embodiment, the thickness of the first block oxide film 4a is 6 nm (the reason for this will be described later). Details.) The ideal physical properties of the Al 2 O 3 film are an electron affinity X = 1.2 eV and a relative dielectric constant ε = 9.4.

また、本実施形態では、第２ブロック酸化膜４ｂは、ＺｒＯ２膜からなり、その厚さが３５ｎｍとされている。このように第２ブロック酸化膜４ｂの厚さが３５ｎｍとされているのは、ブロック酸化膜４としての全体のＥＯＴ（Equivalent Oxide Thickness）を７ｎｍ程度とする必要があり、第１ブロック酸化膜４ａの厚さを６ｎｍとした場合、第２ブロック酸化膜４ｂの厚さを３５ｎｍとする必要があるからである。なお、理想的なＺｒＯ２膜の物性は、電子親和力Ｘ＝２．６ｅＶ、比誘電率ε＝３０である。 In the present embodiment, the second block oxide film 4b is made of a ZrO 2 film and has a thickness of 35 nm. The reason why the thickness of the second block oxide film 4b is set to 35 nm in this way is that the entire EOT (Equivalent Oxide Thickness) as the block oxide film 4 needs to be about 7 nm, and the first block oxide film 4a This is because the thickness of the second block oxide film 4b needs to be 35 nm. The ideal physical properties of the ZrO 2 film are an electron affinity X = 2.6 eV and a relative dielectric constant ε = 30.

上記のように、本実施形態では、誘電率が高く電子親和力の高い第２ブロック酸化膜４ｂを用いることにより、データ消去時の障壁の厚さを厚くすることができ、ゲート電極６から電荷トラップ膜３へのＭＦＮ（Modified FN）トンネルによる電子のリークを抑制し、ゲート電極６から電荷トラップ膜３への電子のリークをＭＦＮトンネルから熱励起（ＴＥ（Thermal emission））支配に遷移させることができ、ゲート電極６から電荷トラップ膜３への電子のリークを大幅に抑制することができる。   As described above, in the present embodiment, by using the second block oxide film 4b having a high dielectric constant and a high electron affinity, the thickness of the barrier at the time of data erasing can be increased, and the charge trap from the gate electrode 6 can be performed. Electron leakage from the MFN (Modified FN) tunnel to the film 3 is suppressed, and electron leakage from the gate electrode 6 to the charge trap film 3 is shifted from the MFN tunnel to thermal excitation (TE) control. In addition, leakage of electrons from the gate electrode 6 to the charge trap film 3 can be significantly suppressed.

また、第２ブロック酸化膜４ｂのみでは、障壁高さが低くなってしまうため、第２ブロック酸化膜４ｂより電子親和力の低い薄い第１ブロック酸化膜４ａを設けることにより、障壁高さの高い部分を形成する。これによって、消去時の熱励起によるゲート電極６から電荷トラップ膜３への電子のリークを抑制することができるとともに、データ保持時の電荷トラップ膜３からゲート電極６への電子のリークを抑制することができる。図２に本実施形態におけるバンド構造を示す。   Further, since the barrier height is lowered only by the second block oxide film 4b, a portion having a high barrier height is provided by providing the thin first block oxide film 4a having an electron affinity lower than that of the second block oxide film 4b. Form. Thereby, leakage of electrons from the gate electrode 6 to the charge trap film 3 due to thermal excitation during erasure can be suppressed, and leakage of electrons from the charge trap film 3 to the gate electrode 6 during data retention can be suppressed. be able to. FIG. 2 shows a band structure in this embodiment.

ここで、上記のようにゲート電極６から電荷トラップ膜３への電子のリークをＭＦＮトンネルから熱励起（ＴＥ（Thermal emission））支配に遷移させるためには、比誘電率が高く電子親和力の高い第２ブロック酸化膜４ｂの厚さをある程度厚くし、したがって、第１ブロック酸化膜４ａの厚さを薄くする必要がある。図３は、縦軸を電子のエミッション確率、横軸をＡｌ２Ｏ３膜の膜厚として、ＺｒＯ２膜の比誘電率εが２０（曲線ａ），３０（曲線ｂ），４０（曲線ｃ）の場合を想定し、消去時電圧Ｖg−Ｖfb＝−１８Ｖ印加時に、ゲート電極６からブロック酸化膜４越しに電荷トラップ膜３へ注入される電子のエミッション確率とＡｌ２Ｏ３膜からなる第１ブロック酸化膜４ａの膜厚との関係をシミュレーションした結果を示すグラフである。なお、同図においてＡｌ２Ｏ３膜厚１７ｎｍの場合がＡｌ２Ｏ３膜単層の場合を示している。 Here, in order to shift the leakage of electrons from the gate electrode 6 to the charge trapping film 3 from the MFN tunnel to thermal excitation (TE) control as described above, the dielectric constant is high and the electron affinity is high. It is necessary to increase the thickness of the second block oxide film 4b to some extent, and therefore reduce the thickness of the first block oxide film 4a. In FIG. 3, the vertical axis is the electron emission probability, the horizontal axis is the thickness of the Al 2 O 3 film, and the relative permittivity ε of the ZrO 2 film is 20 (curve a), 30 (curve b), 40 (curve c). ), And when the erase voltage Vg−Vfb = −18V is applied, the emission probability of electrons injected from the gate electrode 6 through the block oxide film 4 to the charge trap film 3 and the Al 2 O 3 film It is a graph which shows the result of having simulated the relationship with the film thickness of 1 block oxide film 4a. In the case of Al 2 O 3 film thickness 17nm in the figure shows the case of the Al 2 O 3 film monolayer.

図３のグラフに示されるように、ゲート電極６から電荷トラップ膜３への電子のリークをＭＦＮトンネルから熱励起（ＴＥ（Thermal emission））支配に遷移させるためには、Ａｌ２Ｏ３膜の膜厚を１０ｎｍ以下程度とする必要がある。このような構成とした場合、Ａｌ２Ｏ３膜単層の場合に比べて、ＺｒＯ２膜の比誘電率εが２０の場合は、電子のエミッション確率の低減効果は１／１００程度となる。また、ＺｒＯ２膜の比誘電率εがより高い３０の場合等では、大幅な電子のエミッション確率の低減効果が得られる。 As shown in the graph of FIG. 3, in order to shift the electron leakage from the gate electrode 6 to the charge trap film 3 from the MFN tunnel to thermal excitation (TE) control, the Al 2 O 3 film The film thickness must be about 10 nm or less. In such a configuration, when the relative dielectric constant ε of the ZrO 2 film is 20, the effect of reducing the electron emission probability is about 1/100 compared to the case of the single layer of Al 2 O 3 film. Also, when the relative permittivity ε of the ZrO 2 film is 30 or the like, a significant effect of reducing the electron emission probability can be obtained.

図４は、縦軸を電子のエミッション確率、横軸をＡｌ２Ｏ３膜（第１ブロック酸化膜４ａ）の膜厚として、ＺｒＯ２膜からなる第２ブロック酸化膜４ｂとＡｌ２Ｏ３膜からなる第１ブロック酸化膜４ａとを積層させた構造のブロック酸化膜４のデータ保持時の電子のリーク特性をシミュレーションした結果を示すものである。すなわち、データ保持中に電荷トラップ膜３に捕獲された電子がリークするエミッション確率を示している。なお、ＺｒＯ２膜の比誘電率ε＝３０の場合の結果を示している。 In FIG. 4, the vertical axis represents the electron emission probability, and the horizontal axis represents the thickness of the Al 2 O 3 film (first block oxide film 4a), and the second block oxide film 4b and the Al 2 O 3 film made of ZrO 2 film. 2 shows a result of simulating electron leakage characteristics at the time of data retention of the block oxide film 4 having a structure in which the first block oxide film 4a made of is laminated. That is, the emission probability that electrons captured by the charge trap film 3 during data retention leak. In addition, the result in the case of the relative dielectric constant ε = 30 of the ZrO 2 film is shown.

図４に示されるように、熱励起（ＴＥ）によるエミッション確率は電荷トラップ層であるＳｉ３Ｎ４の伝導帯およびトラップサイトとも一定値をとる。ブロック酸化膜４のＺｒＯ２膜（第２ブロック酸化膜４ｂ）の膜厚を厚くし、Ａｌ２Ｏ３膜（第１ブロック酸化膜４ａ）の膜厚を薄膜化するほどＳｉ３Ｎ４及びＡｌ２Ｏ３膜をＭＦＮトンネルする確率は増大する。 As shown in FIG. 4, the emission probability due to thermal excitation (TE) takes a constant value for both the conduction band and the trap site of Si 3 N 4 which is the charge trap layer. As the thickness of the ZrO 2 film (second block oxide film 4b) of the block oxide film 4 is increased and the thickness of the Al 2 O 3 film (first block oxide film 4a) is decreased, Si 3 N 4 and Al The probability of MFN tunneling through the 2 O 3 film increases.

セル書き込み時に注入した電子がＳｉ３Ｎ４膜の伝導帯に蓄積されている場合には、Ａｌ２Ｏ３膜を６ｎｍ以下に薄膜化するとＡｌ２Ｏ３膜単層のブロック酸化膜よりもリーク特性が悪化する（図４に点線で示すＭＦＮ（ＳｉＮ Ｅｃ）の場合。）。また、蓄積電子がＳｉ３Ｎ４膜中のトラップサイト（伝導帯からの深さφt＝０．７ｅＶ）に存在する場合にはＡｌ２Ｏ３膜の薄膜化の限界は２ｎｍとなる（図４に実線で示すＭＦＮ（ＳｉＮ φt）の場合。）。 When electrons injected at the time of cell writing are accumulated in the conduction band of the Si 3 N 4 film, if the Al 2 O 3 film is thinned to 6 nm or less, it leaks more than the block oxide film of the Al 2 O 3 film single layer. The characteristics deteriorate (in the case of MFN (SiN Ec) indicated by a dotted line in FIG. 4). When the stored electrons are present at the trap site (depth φt = 0.7 eV from the conduction band) in the Si 3 N 4 film, the limit of thinning the Al 2 O 3 film is 2 nm (FIG. 4). (In the case of MFN (SiN φt) indicated by a solid line in FIG.

以上の理由により、Ａｌ２Ｏ３膜からなる第１ブロック酸化膜４ａの厚さは、２ｎｍ以上１０ｎｍ以下とすることが好ましく、６ｎｍ以上８ｎｍ以下とすることがさらに好ましい。 For the above reasons, the thickness of the first block oxide film 4a made of an Al 2 O 3 film is preferably 2 nm or more and 10 nm or less, and more preferably 6 nm or more and 8 nm or less.

なお、上記の実施形態では、第２ブロック酸化膜４ｂをＺｒＯ２膜から構成した場合について説明したが、第２ブロック酸化膜４ｂを他の高誘電率の物質から構成した場合、例えば、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３等の２元系金属酸化物、ＨｆＳｉＯ、ＨｆＳｉＯＮ等のシリケート材料、ＨｆＡｌＯ、ＬａＡｌＯ３等のアルミネート材料を使用した場合についても、上記の実施形態と同様に、第１ブロック酸化膜４ａの膜厚を薄膜化し、第２ブロック酸化膜４ｂの膜厚を厚く設定する。 In the above embodiment, the case where the second block oxide film 4b is made of a ZrO 2 film has been described. However, when the second block oxide film 4b is made of another material having a high dielectric constant, for example, HfO 2 is used. In the case of using binary metal oxides such as ZrO 2 and La 2 O 3 , silicate materials such as HfSiO and HfSiON, and aluminate materials such as HfAlO and LaAlO 3 , as in the above embodiment, The thickness of the first block oxide film 4a is reduced, and the thickness of the second block oxide film 4b is set thick.

また、上記の実施形態では、ブロック酸化膜４を、第１ブロック酸化膜４ａと第２ブロック酸化膜４ｂとを積層させた積層構造としたが、これらの第１ブロック酸化膜４ａと第２ブロック酸化膜４ｂとの界面近傍において、第１ブロック酸化膜４ａの材料と第２ブロック酸化膜４ｂの材料とが混在する（材料組成に勾配を有する）領域を有する構造であってもよい。更に、ブロック酸化膜４を２層の積層構造とせずに、ブロック酸化膜４をその厚さ方向に沿って材料組成に勾配を有する構造とし、ゲート電極６側が、電子親和力が大きくかつ高誘電率となるように、電子親和力及び誘電率に勾配を有する構造としてもよい。この場合のバンド構造を図５に示す。   In the above embodiment, the block oxide film 4 has a stacked structure in which the first block oxide film 4a and the second block oxide film 4b are stacked. However, the first block oxide film 4a and the second block oxide film 4b are stacked. A structure having a region in which the material of the first block oxide film 4a and the material of the second block oxide film 4b are mixed (having a gradient in material composition) in the vicinity of the interface with the oxide film 4b may be used. Further, the block oxide film 4 is not formed as a two-layer structure, but the block oxide film 4 has a gradient in material composition along the thickness direction, and the gate electrode 6 side has a high electron affinity and a high dielectric constant. It is good also as a structure which has gradient in an electron affinity and a dielectric constant so that it may become. The band structure in this case is shown in FIG.

以上説明したように、本実施形態では、従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることができる。   As described above, in the present embodiment, it is possible to improve the suppression effect of electron injection of the block oxide film as compared with the conventional case, and it is possible to improve the data erasing speed and the reliability of the data erasing operation. .

１……シリコン基板、２……トンネル酸化膜、３……電荷トラップ膜、４……ブロック酸化膜、４ａ……第１ブロック酸化膜、４ｂ……第２ブロック酸化膜、５……ゲート絶縁膜、６……ゲート電極。   DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Tunnel oxide film, 3 ... Charge trap film, 4 ... Block oxide film, 4a ... 1st block oxide film, 4b ... 2nd block oxide film, 5 ... Gate insulation Membrane 6 ... Gate electrode.

Claims (6)

トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜と、前記ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置であって、
前記ブロック酸化膜は、前記電荷トラップ膜に接する第１ブロック酸化膜と、前記ゲート電極に接する第２ブロック酸化膜とを積層して構成され、
前記第１ブロック酸化膜はＳｉＯ２又はＡｌ２Ｏ３からなり、
前記第２ブロック酸化膜は前記第１ブロック酸化膜よりも電子親和力が大きくかつ誘電率が高い材料からなる
ことを特徴とするメモリ装置。 A memory device comprising a memory element having a gate insulating film formed by stacking three layers of a tunnel oxide film, a charge trap film, and a block oxide film, and a gate electrode formed on the block oxide film. ,
The block oxide film is configured by laminating a first block oxide film in contact with the charge trapping film and a second block oxide film in contact with the gate electrode,
The first block oxide film is made of SiO 2 or Al 2 O 3 ,
The memory device, wherein the second block oxide film is made of a material having a higher electron affinity and a higher dielectric constant than the first block oxide film. 請求項１記載のメモリ装置であって、
前記第１ブロック酸化膜の膜厚は、前記第２ブロック酸化膜の膜厚よりも薄く構成され、２ｎｍ以上１０ｎｍ以下であることを特徴とするメモリ装置。 The memory device according to claim 1, comprising:
2. The memory device according to claim 1, wherein the first block oxide film is thinner than the second block oxide film and has a thickness of 2 nm to 10 nm. 請求項２記載のメモリ装置であって、
前記第２ブロック酸化膜は、２元系金属酸化物、又はシリケート材料、又はアルミネート材料からなることを特徴とするメモリ装置。 The memory device according to claim 2,
The memory device, wherein the second block oxide film is made of a binary metal oxide, a silicate material, or an aluminate material. 請求項３記載のメモリ装置であって、
前記第２ブロック酸化膜が、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＬａＡｌＯ３のいずれかからなることを特徴とするメモリ装置。 The memory device according to claim 3, wherein
The memory device, wherein the second block oxide film is made of any one of HfO 2 , ZrO 2 , La 2 O 3 , HfSiO, HfSiON, HfAlO, and LaAlO 3 . 請求項４記載のメモリ装置であって、
前記第１ブロック酸化膜は、Ａｌ２Ｏ３からなり、
前記第２ブロック酸化膜は、ＨｆＯ２からなることを特徴とするメモリ装置。 The memory device according to claim 4, wherein
The first block oxide film is made of Al 2 O 3 ,
The second block oxide layer, the memory device characterized by comprising the HfO 2. 請求項４記載のメモリ装置であって、
前記第１ブロック酸化膜は、Ａｌ２Ｏ３からなり、
前記第２ブロック酸化膜は、ＺｒＯ２からなることを特徴とするメモリ装置。
ことを特徴とする。 The memory device according to claim 4, wherein
The first block oxide film is made of Al 2 O 3 ,
The second block oxide layer, the memory device characterized by comprising the ZrO 2.
It is characterized by that.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020530659A (en) * 2017-08-11 2020-10-22 マイクロン テクノロジー，インク． Charge trap structure with barrier to block region
US11329127B2 (en) 2017-08-11 2022-05-10 Micron Technology, Inc. Memory device including voids between control gates
US11569255B2 (en) 2017-08-11 2023-01-31 Micron Technology, Inc. Void formation in charge trap structures
US11943924B2 (en) 2017-08-11 2024-03-26 Micron Technology, Inc. Void formation for charge trap structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068897A (en) * 2001-06-28 2003-03-07 Samsung Electronics Co Ltd Floating trap type nonvolatile memory cell
JP2004336044A (en) * 2003-04-30 2004-11-25 Samsung Electronics Co Ltd Nonvolatile semiconductor memory device having gate laminate with oha film and manufacturing method therefor
JP2005005715A (en) * 2003-06-10 2005-01-06 Samsung Electronics Co Ltd Sonos memory device and its manufacturing method
JP2009081316A (en) * 2007-09-26 2009-04-16 Toshiba Corp Non-volatile semiconductor storage device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003068897A (en) * 2001-06-28 2003-03-07 Samsung Electronics Co Ltd Floating trap type nonvolatile memory cell
JP2004336044A (en) * 2003-04-30 2004-11-25 Samsung Electronics Co Ltd Nonvolatile semiconductor memory device having gate laminate with oha film and manufacturing method therefor
JP2005005715A (en) * 2003-06-10 2005-01-06 Samsung Electronics Co Ltd Sonos memory device and its manufacturing method
JP2009081316A (en) * 2007-09-26 2009-04-16 Toshiba Corp Non-volatile semiconductor storage device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020530659A (en) * 2017-08-11 2020-10-22 マイクロン テクノロジー，インク． Charge trap structure with barrier to block region
US11329127B2 (en) 2017-08-11 2022-05-10 Micron Technology, Inc. Memory device including voids between control gates
US11393843B2 (en) 2017-08-11 2022-07-19 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US11569255B2 (en) 2017-08-11 2023-01-31 Micron Technology, Inc. Void formation in charge trap structures
US11765903B2 (en) 2017-08-11 2023-09-19 Micron Technology, Inc. Charge trap structure with barrier to blocking region
US11923407B2 (en) 2017-08-11 2024-03-05 Micron Technology, Inc. Memory device including voids between control gates
US11943924B2 (en) 2017-08-11 2024-03-26 Micron Technology, Inc. Void formation for charge trap structures

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