JP2011082581A - Memory device - Google Patents

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Yasushi Akasaka
Hajime Nakabayashi
Tetsuya Shibata
肇 中林
哲弥 柴田
泰志 赤坂
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Tokyo Electron Ltd
東京エレクトロン株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a memory device to improve a suppressing function of blocking electron injection into oxide film compared with prior arts, to improve data deleting speed, and to improve certainty of data deleting action. <P>SOLUTION: The memory device is mounted with a memory element including a gate insulating film constituted by laminating three layers of a tunnel oxide film, an electric charge trapping film and a block oxide film, and a gate electrode formed on the block oxide film. The block oxide film is constituted by laminating a first block oxide film contacting the electric charge trapping film and a second block oxide film contacting the gate electrode. The first block oxide film includes SiO<SB>2</SB>or Al<SB>2</SB>O<SB>3</SB>. The second block oxide film includes a material with larger electron affinity and higher permittivity than the first block oxide film. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、メモリ装置に係り、特にトンネル酸化膜、電荷トラップ膜、ブロック酸化膜の3層を積層して構成されたゲート絶縁膜と、ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置に関する。 The present invention includes a memory having relates to a memory device, in particular a tunnel oxide film, a charge trap film, a gate insulating film formed by laminating three layers of block oxide layer, and a gate electrode formed on the block oxide layer a memory device having the element.

従来から、メモリ装置として、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の3層を積層して構成されたゲート絶縁膜と、ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置が知られている。 Conventionally, provided as a memory device, a tunnel oxide film, a charge trap film, a gate insulating film formed by laminating three layers of block oxide layer, a memory device having a gate electrode formed on the block oxide layer memory device is known that. また、このようなメモリ装置としては、図6に示すように、Si基板11上に、酸化膜からなるトンネル酸化膜12、窒化膜からなる電荷トラップ膜13、酸化膜からなるブロック酸化膜14を積層した構造のゲート絶縁膜15を具備し、その上にポリシリコンゲート電極16を形成した所謂SONOS型のメモリ素子を具備したメモリ装置が知られている(例えば、特許文献1、特許文献2参照。)。 In addition, such memory devices, as shown in FIG. 6, on the Si substrate 11, a tunnel oxide film 12 made of an oxide film, a charge trap film 13 made of a nitride film, a block oxide layer 14 made of an oxide film comprising a gate insulating film 15 of the laminated structure, the memory device is known which comprises a memory element of so-called SONOS type forming the polysilicon gate electrode 16 thereon (e.g., Patent Document 1, Patent Document 2 .).

上記のSONOS型のメモリ素子において、酸化膜からなるブロック酸化膜の材料としては、シリコン酸化膜(SiO 膜)又はアルミナ膜(Al 膜)等が使用されている。 In the SONOS-type memory device, as the material of the block oxide layer made of an oxide film, a silicon oxide film (SiO 2 film) or an alumina film (Al 2 O 3 film) and the like are used. このようなSONOS型のメモリ装置のバンド構造を図7に示す。 It shows a band structure of such a SONOS type memory device in FIG.

特開2001−358237号公報 JP 2001-358237 JP 特開2002−280467号公報 JP 2002-280467 JP

上記の従来のSONOS型のメモリ素子を具備したメモリ装置では、データの消去速度が遅く、又不完全であるという問題があった。 In memory device having a conventional SONOS type memory device described above, the data erasing speed is slow, and there is a problem that it is incomplete. この問題の原因としては、データ消去時にゲート電極に高い負電圧を印加して電荷トラップ膜の電子を基板側に引き抜く際に、ゲート電極側から新たに電荷トラップ膜に電子が注入されてしまうという現象が挙げられる。 The cause of this problem, when extracting electrons of the charge trapping film by applying a high negative voltage to the gate electrode in the data erase to the substrate side, that new electronic charge trap film from the gate electrode side from being injected phenomenon and the like.

図8は、データ消去時に、負電圧をゲート電極に印加した状態におけるSONOS型のメモリ素子のバンド構造を示している。 8, when erasing data, it shows the band structure of a SONOS memory device in a state in which a negative voltage is applied to the gate electrode. なお、図8のバンド構造の計算に用いたSONOSモデル構造は、 Incidentally, SONOS model structure used for the calculation of the band structure of Figure 8,
ゲート電極仕事関数φm=5eV Gate electrode work function φm = 5eV
ブロック酸化膜:SiO 膜、厚さ7nm Block oxide layer: SiO 2 film, a thickness of 7nm
電荷トラップ膜:Si 膜、厚さ4nm The charge trap film: Si 3 N 4 film, the thickness of 4nm
トンネル酸化膜:SiO 膜、厚さ3.5nm Tunnel oxide: SiO 2 film, a thickness of 3.5nm
消去電圧Vg−Vfb=−18V Erase voltage Vg-Vfb = -18V
である。 It is.

図8に示すように、負電圧を印加した状態では絶縁膜ポテンシャルは大きな勾配を持ち、ゲート電極上の電子からみた障壁の高さ、厚さは減少する。 As shown in FIG. 8, in a state of applying a negative voltage insulating membrane potential has a large gradient, the barrier viewed from the electrons on the gate electrode height, the thickness decreases. ブロック酸化膜は、本来ゲート電極からの電子注入を阻止する障壁であるが、従来のシリコン酸化膜やアルミナを使用したSONOS型のメモリ素子では、電子注入の抑制が十分ではない。 Block oxide layer is a barrier that prevents the injection of electrons from the original gate electrode, a SONOS type memory device using a conventional silicon oxide film or alumina, is not sufficient suppression of electron injection.

本発明は、上記従来の事情に対処してなされたもので、従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることのできるメモリ装置を提供しようとするものである。 The present invention has been made to address the conventional circumstances, as compared with the conventional can improve the inhibitory effect of electron injection block oxide layer, the data erase speed improvement and reliability of data erase operation it is intended to provide a memory device capable of improving.

本発明のメモリ装置の一態様は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の3層を積層して構成されたゲート絶縁膜と、前記ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置であって、前記ブロック酸化膜は、前記電荷トラップ膜に接する第1ブロック酸化膜と、前記ゲート電極に接する第2ブロック酸化膜とを積層して構成され、前記第1ブロック酸化膜はSiO 又はAl からなり、前記第2ブロック酸化膜は前記第1ブロック酸化膜よりも電子親和力が大きくかつ誘電率が高い材料からなることを特徴とする。 One aspect of the memory device of the present invention includes a tunnel oxide film, a charge trap film, a gate insulating film formed by laminating three layers of block oxide layer, and a gate electrode formed on said block oxide layer a memory device having a memory element, said block oxide layer, a first block oxide layer in contact with the charge trapping layer, is constituted by laminating a second block oxide layer in contact with the gate electrode, the first 1 block oxide layer is made of SiO 2 or Al 2 O 3, the second block oxide layer is characterized in that it consists of the material is high electron affinity larger and dielectric constant than the first block oxide layer.

本発明によれば、従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることのできるメモリ装置を提供することができる。 According to the present invention, as compared with the conventional can improve the inhibitory effect of electron injection block oxide layer, to provide a memory device capable of improving the reliability of the improved data erasing operation of the data erasing speed be able to.

本発明の一実施形態のメモリ装置の要部構成を模式的に示す図。 Diagram schematically illustrating a configuration of a main part of a memory device according to an embodiment of the present invention. 図1のメモリ装置のバンド構造を説明するため図。 Figure for explaining the band structure of the memory device of FIG. 消去時の電子のエミッション確率とAl 膜の膜厚との関係を示すグラフ。 Graph showing the relationship between the thickness of the electron emission probability and the Al 2 O 3 film at the time of erasing. データ保持時の電子のエミッション確率とAl 膜の膜厚との関係を示すグラフ。 Graph showing the relationship between the thickness of the electron emission probability of the data holding and the Al 2 O 3 film. 本発明の他の実施形態のバンド構造を説明するため図。 Figure for explaining the band structure of another embodiment of the present invention. 従来のメモリ装置の要部構成を模式的に示す図。 Diagram schematically illustrating a configuration of a main part of a conventional memory device. 図6のメモリ装置のバンド構造を説明するため図。 Figure for a band structure illustrating the memory device of FIG. 図6のメモリ装置の消去時のバンド構造を説明するため図。 Figure for explaining the band structure at the time of erasing the memory device of FIG.

以下、本発明のメモリ装置の詳細を、図面を参照して一実施形態について説明する。 Hereinafter, details of the memory device of the present invention, with reference to the drawings illustrating an embodiment.

図1は、本発明の一実施形態に係るメモリ装置の要部概略構成を模式的に示すものである。 Figure 1 is a schematic configuration of the essential parts of the memory device according to an embodiment of the present invention, showing schematically. 同図に示すように、シリコン基板1の上には、シリコン基板1側(図1中下側)から順に、トンネル酸化膜2、電荷トラップ膜3、ブロック酸化膜4の3層を積層して構成されたゲート絶縁膜5が形成されている。 As shown in the figure, on the silicon substrate 1, in order from the silicon substrate 1 side (in FIG. 1 lower), the tunnel oxide film 2, the charge trap film 3, by laminating three layers of blocks oxide film 4 configured the gate insulating film 5 is formed. また、ゲート絶縁膜5の上には、ゲート電極6が形成されている。 Further, on the gate insulating film 5, a gate electrode 6 is formed.

トンネル酸化膜2は、酸化膜(本実施形態ではSiO 膜)から形成されており、電荷トラップ膜3は、窒化膜(本実施形態ではSi 膜)から形成されている。 Tunnel oxide films 2 (in the present embodiment SiO 2 film) oxide film is formed from the charge trap film 3 is formed from a nitride film (Si 3 N 4 film in this embodiment). また、ゲート電極6はポリシリコン膜から形成されている。 The gate electrode 6 is formed of a polysilicon film.

本実施形態において、ブロック酸化膜4は、第1ブロック酸化膜4aと第2ブロック酸化膜4bとを積層して構成されている。 In this embodiment, block oxide layer 4 is formed by stacking a first block oxide layer 4a and a second block oxide layer 4b. これらの第1ブロック酸化膜4a、第2ブロック酸化膜4bのうち、ゲート電極6側の第2ブロック酸化膜4bは、第1ブロック酸化膜4aに比べてより誘電率が高く、電子親和力の大きな誘電材料から構成されている。 These first block oxide layer 4a, in the second block oxide layer 4b, the second block oxide layer 4b of the gate electrode 6 side is higher and more dielectric constant than the first block oxide layer 4a, it size of the electron affinity and a dielectric material. 換言すれば、電荷トラップ膜3側の第1ブロック酸化膜4aは、第2ブロック酸化膜4bに比べてより誘電率が低く電子親和力の小さな誘電材料から構成されている。 In other words, the first block oxide layer 4a of the charge trap film 3 side is more dielectric constant than the second block oxide layer 4b is formed of a lower dielectric material low electron affinity.

上記のように、ゲート電極6側に誘電率が高く電子親和力の大きな誘電材料からなる第2ブロック酸化膜4bを配置し、電荷トラップ膜3側に誘電率が低く電子親和力の小さな誘電材料からなる第1ブロック酸化膜4aを配置することにより、データ消去時のゲート電極6側からの電子注入に対する障壁を大きくした構造とすることができる。 As described above, the second block oxide layer 4b dielectric constant gate electrode 6 side is a large dielectric material higher electron affinity disposed a dielectric constant of small dielectric material low electron affinity in the charge trap film 3 side by arranging the first block oxide layer 4a, the barrier can be greatly structure for electron injection from the gate electrode 6 side at the time of data erasing.

上記した誘電率が低く電子親和力の小さな誘電材料としては、例えば、酸化シリコン(SiO )やアルミナ(Al )等を使用することができる。 The lower dielectric material above the low dielectric constant electron affinity, for example, can be used such as silicon oxide (SiO 2) or alumina (Al 2 O 3). また、上記の誘電率が高く電子親和力の大きな誘電材料としては、例えばHfO 、ZrO 、La 、等の2元系金属酸化物、HfSiO、HfSiON等のシリケート材料、HfAlO等のアルミネート材料を使用することができる。 As the high dielectric material of higher electron affinity above dielectric constant, for example HfO 2, ZrO 2, La 2 O 3, 2 -component metal oxide etc., HfSiO, silicate material such as HfSiON, Aluminum etc. HfAlO it can be used titanate materials.

本実施形態では、第1ブロック酸化膜4aは、Al 膜からなり、その厚さが第2ブロック酸化膜4bより薄くされている。 In the present embodiment, the first block oxide layer 4a is made of the Al 2 O 3 film, the thickness thereof is thinner than the second block oxide layer 4b. この第1ブロック酸化膜4aの厚さは、2nm〜10nm程度とすることが好ましく、本実施形態では、第1ブロック酸化膜4aの厚さは、6nmとされている(この理由については後で詳述する。)。 The thickness of the first block oxide layer 4a is preferably set to about 2 nm to 10 nm, in this embodiment, the thickness of the first block oxide layer 4a is a 6 nm (the reason for this later elaborating.). なお、理想的なAl 膜の物性は、電子親和力X=1.2eV、比誘電率ε=9.4である。 The physical properties of the ideal the Al 2 O 3 film, the electron affinity X = 1.2 eV, a dielectric constant epsilon = 9.4.

また、本実施形態では、第2ブロック酸化膜4bは、ZrO 膜からなり、その厚さが35nmとされている。 Further, in the present embodiment, the second block oxide layer 4b is made of a ZrO 2 film, its thickness is the 35 nm. このように第2ブロック酸化膜4bの厚さが35nmとされているのは、ブロック酸化膜4としての全体のEOT(Equivalent Oxide Thickness)を7nm程度とする必要があり、第1ブロック酸化膜4aの厚さを6nmとした場合、第2ブロック酸化膜4bの厚さを35nmとする必要があるからである。 Thus the thickness of the second block oxide layer 4b is a 35nm, it is necessary to 7nm about the entire EOT (Equivalent Oxide Thickness) as block oxide layer 4, the first block oxide layer 4a when the thickness of the 6 nm, since the thickness of the second block oxide layer 4b is required to be 35 nm. なお、理想的なZrO 膜の物性は、電子親和力X=2.6eV、比誘電率ε=30である。 The physical properties of an ideal ZrO 2 film, the electron affinity X = 2.6 eV, a dielectric constant epsilon = 30.

上記のように、本実施形態では、誘電率が高く電子親和力の高い第2ブロック酸化膜4bを用いることにより、データ消去時の障壁の厚さを厚くすることができ、ゲート電極6から電荷トラップ膜3へのMFN(Modified FN)トンネルによる電子のリークを抑制し、ゲート電極6から電荷トラップ膜3への電子のリークをMFNトンネルから熱励起(TE(Thermal emission))支配に遷移させることができ、ゲート電極6から電荷トラップ膜3への電子のリークを大幅に抑制することができる。 As described above, in the present embodiment, by using a high second block oxide layer 4b dielectric constant of high electron affinity can be to increase the thickness of the barrier at the time of data erasing, charge trapping gate electrode 6 suppressing electron leakage due MFN (Modified FN) tunnel to the film 3 thermally excited electrons leak from the gate electrode 6 to the charge trap film 3 from MFN tunnel (TE (thermal emission)) be transitioned to dominate can, the leakage of electrons from the gate electrode 6 to the charge trap film 3 can be greatly suppressed.

また、第2ブロック酸化膜4bのみでは、障壁高さが低くなってしまうため、第2ブロック酸化膜4bより電子親和力の低い薄い第1ブロック酸化膜4aを設けることにより、障壁高さの高い部分を形成する。 Further, only the second block oxide layer 4b, since the barrier height becomes low, by providing a thin low electron affinity than the second block oxide layer 4b first block oxide layer 4a, a high barrier height portion to form. これによって、消去時の熱励起によるゲート電極6から電荷トラップ膜3への電子のリークを抑制することができるとともに、データ保持時の電荷トラップ膜3からゲート電極6への電子のリークを抑制することができる。 Inhibiting Thereby, it is possible to suppress the leakage of electrons from the gate electrode 6 by thermal excitation at the time of erasing the charge trap film 3, the leakage of electrons from the charge trapping layer 3 at the time of data held in the gate electrode 6 be able to. 図2に本実施形態におけるバンド構造を示す。 It shows the band structure of the embodiment in FIG.

ここで、上記のようにゲート電極6から電荷トラップ膜3への電子のリークをMFNトンネルから熱励起(TE(Thermal emission))支配に遷移させるためには、比誘電率が高く電子親和力の高い第2ブロック酸化膜4bの厚さをある程度厚くし、したがって、第1ブロック酸化膜4aの厚さを薄くする必要がある。 Here, in order to transition to the electronic thermal excitation from MFN tunnel leakage (TE (Thermal emission)) control of as described above from the gate electrode 6 to the charge trap film 3, a high high electron affinity relative permittivity the thickness of the second block oxide layer 4b to a certain thickness, therefore it is necessary to reduce the thickness of the first block oxide layer 4a. 図3は、縦軸を電子のエミッション確率、横軸をAl 膜の膜厚として、ZrO 膜の比誘電率εが20(曲線a),30(曲線b),40(曲線c)の場合を想定し、消去時電圧Vg−Vfb=−18V印加時に、ゲート電極6からブロック酸化膜4越しに電荷トラップ膜3へ注入される電子のエミッション確率とAl 膜からなる第1ブロック酸化膜4aの膜厚との関係をシミュレーションした結果を示すグラフである。 Figure 3 is a longitudinal axis of the electron emission probability, the horizontal axis as the thickness of the Al 2 O 3 film, the dielectric constant of the ZrO 2 film ε 20 (curve a), 30 (curve b), 40 (curve c ) assumes the case of, during erasing voltage Vg-Vfb = -18 V applied, the formed of an electron emission probability and the Al 2 O 3 film to be injected into the charge trap film 3 from the gate electrode 6 to the block oxide layer 4 over it is a graph showing one block simulation result of the relationship between the thickness of the oxide film 4a. なお、同図においてAl 膜厚17nmの場合がAl 膜単層の場合を示している。 In the case of Al 2 O 3 film thickness 17nm in the figure shows the case of the Al 2 O 3 film monolayer.

図3のグラフに示されるように、ゲート電極6から電荷トラップ膜3への電子のリークをMFNトンネルから熱励起(TE(Thermal emission))支配に遷移させるためには、Al 膜の膜厚を10nm以下程度とする必要がある。 As shown in the graph of FIG. 3, to transition the leakage of electrons from the gate electrode 6 to the charge trap film 3 to the heat pump (TE (Thermal emission)) governing the MFN tunnel, Al 2 O 3 film of it is necessary to make the film thickness and the degree below 10nm. このような構成とした場合、Al 膜単層の場合に比べて、ZrO 膜の比誘電率εが20の場合は、電子のエミッション確率の低減効果は1/100程度となる。 When such a configuration, as compared with the case of the Al 2 O 3 film single layer, if the dielectric constant of the ZrO 2 film ε is 20, the effect of reducing the electron emission probability is about 1/100. また、ZrO 膜の比誘電率εがより高い30の場合等では、大幅な電子のエミッション確率の低減効果が得られる。 Further, in such case the ZrO 2 film having a relative dielectric constant ε is higher 30, reduces the effect of the significant electron emission probability is obtained.

図4は、縦軸を電子のエミッション確率、横軸をAl 膜(第1ブロック酸化膜4a)の膜厚として、ZrO 膜からなる第2ブロック酸化膜4bとAl 膜からなる第1ブロック酸化膜4aとを積層させた構造のブロック酸化膜4のデータ保持時の電子のリーク特性をシミュレーションした結果を示すものである。 Figure 4 is an electron emission probability on the vertical axis, the horizontal axis as the thickness of the Al 2 O 3 film (first block oxide layer 4a), a second block oxide layer 4b and the Al 2 O 3 film formed of ZrO 2 film shows a first block oxide layer 4a and the result of simulation of electron leakage characteristics at the data holding block oxide layer 4 was laminated structure consisting of. すなわち、データ保持中に電荷トラップ膜3に捕獲された電子がリークするエミッション確率を示している。 That is, electrons trapped in the charge trap film 3 during the data retention indicates the emission probability of leakage. なお、ZrO 膜の比誘電率ε=30の場合の結果を示している。 Also shows the results when the relative permittivity epsilon = 30 of the ZrO 2 film.

図4に示されるように、熱励起(TE)によるエミッション確率は電荷トラップ層であるSi の伝導帯およびトラップサイトとも一定値をとる。 As shown in FIG. 4, the emission probability due to thermal excitation (TE) takes a constant value with the conduction band and the trap site the Si 3 N 4 is a charge trapping layer. ブロック酸化膜4のZrO 膜(第2ブロック酸化膜4b)の膜厚を厚くし、Al 膜(第1ブロック酸化膜4a)の膜厚を薄膜化するほどSi 及びAl 膜をMFNトンネルする確率は増大する。 By increasing the thickness of the ZrO 2 film block oxide layer 4 (second block oxide layer 4b), as thinning the thickness of the Al 2 O 3 film (first block oxide layer 4a) Si 3 N 4 and Al the 2 O 3 film probability of MFN tunnel is increased.

セル書き込み時に注入した電子がSi 膜の伝導帯に蓄積されている場合には、Al 膜を6nm以下に薄膜化するとAl 膜単層のブロック酸化膜よりもリーク特性が悪化する(図4に点線で示すMFN(SiN Ec)の場合。)。 When the electrons injected during cell writing is accumulated in the conduction band of the Si 3 N 4 film is, Al 2 O 3 film is thinned to 6nm or less when Al 2 O 3 leakage than block oxide layer of Makutanso characteristics deteriorate (for MFN (SiN Ec) indicated by a dotted line in FIG. 4.). また、蓄積電子がSi 膜中のトラップサイト(伝導帯からの深さφt=0.7eV)に存在する場合にはAl 膜の薄膜化の限界は2nmとなる(図4に実線で示すMFN(SiN φt)の場合。)。 Further, the limit of thinning of the Al 2 O 3 film in the case of accumulating electrons exist in the trap site (depth .phi.t = 0.7 eV from the conduction band) of the Si 3 N 4 film in becomes 2 nm (FIG. 4 for MFN (SiN .phi.t) indicated by a solid line in.).

以上の理由により、Al 膜からなる第1ブロック酸化膜4aの厚さは、2nm以上10nm以下とすることが好ましく、6nm以上8nm以下とすることがさらに好ましい。 For the above reasons, the thickness of the first block oxide layer 4a made of Al 2 O 3 film is preferably set to 2nm or 10nm or less, and even more preferably to a 6nm or more 8nm or less.

なお、上記の実施形態では、第2ブロック酸化膜4bをZrO 膜から構成した場合について説明したが、第2ブロック酸化膜4bを他の高誘電率の物質から構成した場合、例えば、HfO 、ZrO 、La 等の2元系金属酸化物、HfSiO、HfSiON等のシリケート材料、HfAlO、LaAlO 等のアルミネート材料を使用した場合についても、上記の実施形態と同様に、第1ブロック酸化膜4aの膜厚を薄膜化し、第2ブロック酸化膜4bの膜厚を厚く設定する。 In the above embodiments, when the second block oxide layer 4b has been described as being composed of ZrO 2 film, where the second block oxide layer 4b composed of a material other high dielectric constant, for example, HfO 2 , binary metal oxides such as ZrO 2, La 2 O 3, HfSiO, silicate material such as HfSiON, HfAlO, the case of using the aluminate material such as LaAlO 3, similarly to the above embodiments, the first the film thickness of 1 block oxide layer 4a is thinned and thicker the film thickness of the second block oxide layer 4b.

また、上記の実施形態では、ブロック酸化膜4を、第1ブロック酸化膜4aと第2ブロック酸化膜4bとを積層させた積層構造としたが、これらの第1ブロック酸化膜4aと第2ブロック酸化膜4bとの界面近傍において、第1ブロック酸化膜4aの材料と第2ブロック酸化膜4bの材料とが混在する(材料組成に勾配を有する)領域を有する構造であってもよい。 Further, in the above embodiments, blocking oxide film 4 has a laminated structure obtained by stacking a first block oxide layer 4a and a second block oxide layer 4b, the first block oxide layer 4a and the second block of in the vicinity of the interface between the oxide film 4b, it may be a structure having a material and material and are mixed (with a gradient in material composition) region of the second block oxide layer 4b of the first block oxide layer 4a. 更に、ブロック酸化膜4を2層の積層構造とせずに、ブロック酸化膜4をその厚さ方向に沿って材料組成に勾配を有する構造とし、ゲート電極6側が、電子親和力が大きくかつ高誘電率となるように、電子親和力及び誘電率に勾配を有する構造としてもよい。 Furthermore, without the laminate structure of the block oxide layer 4 two layers, a structure having a gradient in material composition along the block oxide layer 4 in the thickness direction, the gate electrode 6 side is a large electron affinity and a high dielectric constant and so that, it may have a structure having a gradient in the electron affinity and the dielectric constant. この場合のバンド構造を図5に示す。 It shows a band structure in this case in FIG.

以上説明したように、本実施形態では、従来に比べてブロック酸化膜の電子注入の抑制作用を向上させることができ、データ消去速度の向上とデータ消去動作の確実性の向上を図ることができる。 As described above, in the present embodiment, conventionally it is possible to improve the inhibitory effect of the electron injection blocking oxide film as compared with, it is possible to improve the reliability of the improved data erasing operation of the data erasing speed .

1……シリコン基板、2……トンネル酸化膜、3……電荷トラップ膜、4……ブロック酸化膜、4a……第1ブロック酸化膜、4b……第2ブロック酸化膜、5……ゲート絶縁膜、6……ゲート電極。 1 ...... silicon substrate, 2 ...... tunnel oxide film, 3 ...... charge trapping film, 4 ...... block oxide layer, 4a ...... first block oxide layer, 4b ...... second block oxide layer, 5 ...... gate insulating film, 6 ...... gate electrode.

Claims (6)

  1. トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の3層を積層して構成されたゲート絶縁膜と、前記ブロック酸化膜上に形成されたゲート電極とを有するメモリ素子を具備したメモリ装置であって、 Tunnel oxide film, a charge trap film, a memory device having a memory device having a three-layer gate insulating film formed by laminating a, and a gate electrode formed on said block oxide layer of block oxide layer ,
    前記ブロック酸化膜は、前記電荷トラップ膜に接する第1ブロック酸化膜と、前記ゲート電極に接する第2ブロック酸化膜とを積層して構成され、 Said block oxide layer, a first block oxide layer in contact with the charge trapping layer, is constituted by laminating a second block oxide layer in contact with the gate electrode,
    前記第1ブロック酸化膜はSiO 又はAl からなり、 The first block oxide layer is made of SiO 2 or Al 2 O 3,
    前記第2ブロック酸化膜は前記第1ブロック酸化膜よりも電子親和力が大きくかつ誘電率が高い材料からなる ことを特徴とするメモリ装置。 Wherein the second block oxide layer memory device characterized by comprising said material has high electron affinity larger and dielectric constant than the first block oxide layer.
  2. 請求項1記載のメモリ装置であって、 A memory device according to claim 1,
    前記第1ブロック酸化膜の膜厚は、前記第2ブロック酸化膜の膜厚よりも薄く構成され、2nm以上10nm以下であることを特徴とするメモリ装置。 The thickness of the first block oxide layer is made thinner than the thickness of the second block oxide layer, a memory device, characterized in that at 2nm or 10nm or less.
  3. 請求項2記載のメモリ装置であって、 A memory device according to claim 2,
    前記第2ブロック酸化膜は、2元系金属酸化物、又はシリケート材料、又はアルミネート材料からなることを特徴とするメモリ装置。 The second block oxide layer, the memory device characterized by comprising a binary metal oxide or silicate material, or aluminate material.
  4. 請求項3記載のメモリ装置であって、 A memory device according to claim 3,
    前記第2ブロック酸化膜が、HfO 、ZrO 、La 、HfSiO、HfSiON、HfAlO、LaAlO のいずれかからなることを特徴とするメモリ装置。 The second block oxide layer, HfO 2, ZrO 2, La 2 O 3, HfSiO, HfSiON, HfAlO, memory device characterized by comprising any one of LaAlO 3.
  5. 請求項4記載のメモリ装置であって、 A memory device according to claim 4,
    前記第1ブロック酸化膜は、Al からなり、 The first block oxide layer is made of Al 2 O 3,
    前記第2ブロック酸化膜は、HfO からなることを特徴とするメモリ装置。 The second block oxide layer, the memory device characterized by comprising the HfO 2.
  6. 請求項4記載のメモリ装置であって、 A memory device according to claim 4,
    前記第1ブロック酸化膜は、Al からなり、 The first block oxide layer is made of Al 2 O 3,
    前記第2ブロック酸化膜は、ZrO からなることを特徴とするメモリ装置。 The second block oxide layer, the memory device characterized by comprising the ZrO 2.
    ことを特徴とする。 It is characterized in.
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