KR101231456B1 - Flash memory device - Google Patents

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Abstract

트랩 사이트를 함유하는 제1 하이브리드 전하포획층 및 상기 제1 하이브리드 전하포획층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 가지는 제2 하이브리드 전하포획층을 포함하는 플래시 메모리 소자가 개시된다. 본 발명에 의한 플래시 메모리 소자는 터널링 산화막 상에 제1 하이브리드 전하포획층을 형성함으로써 터널링 산화막의 트랩 사이트에 의해 전하가 누설되는 SILC 현상을 최소화하여 터널링 산화막의 두께를 7nm 이하로 감소시킬 수 있으며, 트랩된 전하를 제2 하이브리드 전하포획층의 깊은 에너지 준위에 저장함으로써 소자의 리텐션 특성이 향상된다. 또한, 제2 하이브리드 전하포획층 상에 일정한 일함수를 갖는 금속막을 구비함으로써 블로킹 산화막 전도대역의 에너지 장벽 높이를 증가시켜 소자의 동작 속도를 향상시킨다. A flash memory device including a first hybrid charge trap layer containing a trap site and a second hybrid charge trap layer having a band gap energy lower than the band gap energy of the first hybrid charge trap layer are disclosed. The flash memory device according to the present invention can reduce the thickness of the tunneling oxide layer to 7 nm or less by minimizing SILC phenomenon in which charge is leaked by the trap site of the tunneling oxide layer by forming the first hybrid charge trapping layer on the tunneling oxide layer. The retention characteristics of the device are improved by storing the trapped charge in the deep energy level of the second hybrid charge trapping layer. In addition, by providing a metal film having a constant work function on the second hybrid charge trapping layer, the energy barrier height of the blocking oxide film conduction band is increased to improve the operation speed of the device.

Description

플래시 메모리 소자{Flash memory device}Flash memory device

본 발명은 플래시 메모리 소자에 관한 것으로, 보다 상세하게는 플로팅게이트형(floating gate, FG) 플래시 메모리 소자의 전하저장층 및 전하트랩형(charge trap flash, CTF) 플래시 메모리 소자의 전하트랩층을 이용하는 하이브리드 전하포획층을 구비함으로써 동작 속도 및 정보 저장 시간이 향상된 플래시 메모리 소자에 관한 것이다. The present invention relates to a flash memory device, and more particularly, using a charge storage layer of a floating gate (FG) flash memory device and a charge trap layer of a charge trap flash (CTF) flash memory device. The present invention relates to a flash memory device having a hybrid charge trapping layer to improve operating speed and information storage time.

플로팅 게이트형 낸드(NAND) 타입의 플래시 메모리 소자는 비휘발성 메모리 중 현재 가장 일반적으로 사용되는 메모리이다. Floating gate type NAND type flash memory devices are currently the most commonly used nonvolatile memory.

도 1은 기존 플로팅 게이트형 플래시 메모리 소자의 개략도이다.1 is a schematic diagram of a conventional floating gate type flash memory device.

도 1을 참조하면, 플로팅 게이트형 플래시 메모리 소자는 일반적으로 기판(10), 터널링 산화막(20), 플로팅 게이트(30), 게이트 절연막(40) 및 컨트롤 게이트(50)가 순차적으로 적층된 구조를 가지며, 상기 터널링 산화막(20)과 게이트 절연막(40) 사이에 배치된 플로팅 게이트(30)에 전하를 저장함으로써 동작한다. Referring to FIG. 1, a floating gate type flash memory device generally has a structure in which a substrate 10, a tunneling oxide film 20, a floating gate 30, a gate insulating film 40, and a control gate 50 are sequentially stacked. And stores charge in the floating gate 30 disposed between the tunneling oxide film 20 and the gate insulating film 40.

상기 플로팅 게이트형 플래시 메모리 소자는 단일 셀의 크기가 비례적으로 축소됨에 따라 셀과 셀 사이의 간격이 선형적으로 감소하여, 인접 셀 간에 간섭 현상이 발생하는 문제점이 있다. 특히 셀의 게이트 길이가 30 nm 이하로 감소하는 경우, 인접 셀 간의 간섭 현상이 급격히 증가하게 되므로 인접 셀의 문턱 전압 변화에 따른 임의의 셀의 문턱 전압이 큰 영향을 받는다. 이로 인해 소자에 저장된 정보 값을 잘못 판단할 수 있어 신뢰성 측면에서 문제점이 발생한다. In the floating gate type flash memory device, as the size of a single cell is proportionally reduced, the cell-to-cell spacing linearly decreases, causing interference between adjacent cells. In particular, when the gate length of the cell is reduced to 30 nm or less, the interference phenomenon between adjacent cells is rapidly increased, so that the threshold voltage of any cell due to the change of the threshold voltage of the adjacent cell is greatly affected. As a result, the information value stored in the device may be wrongly determined, thereby causing a problem in terms of reliability.

또한, 상기 플로팅 게이트형 플래시 메모리 소자는 컨트롤 게이트(50)와 기판(10) 사이에 고전압을 인가함으로써 터널링 산화막(20)에 높은 전계가 인가되고, 이를 통해 기판(10)의 전자가 상기 터널링 산화막(20)을 통과하여 플로팅 게이트(30)에 주입됨으로써, 데이터가 기입되는 방식인 F-N(Fowler-Nordheim) 터널링 시 전기적인 스트레스를 받는 경우, 터널링 산화막(20)에 발생하는 트랩 사이트(trap site)로 인해 저장된 전하가 누설되는 SILC(stress induced leakage current) 현상이 발생하는 문제점이 있다. In addition, in the floating gate type flash memory device, a high electric field is applied to the tunneling oxide film 20 by applying a high voltage between the control gate 50 and the substrate 10, whereby the electrons of the substrate 10 are transferred to the tunneling oxide film. The trap site generated in the tunneling oxide film 20 when electrical stress is applied during the Fowler-Nordheim (FN) tunneling, which is a method of writing data by being injected through the floating gate 30 through 20. Due to this, a stress induced leakage current (SILC) phenomenon in which stored charges leak is generated.

이 때, 플로팅 게이트의 특성상, 터널링 산화막(20)에 존재하는 누설 경로에 의해서도 전하저장층에 저장된 전하를 모두 손실할 수 있기 때문에, 터널링 산화막(20)의 두께를 7 nm 이하로 줄이기 어려운 문제점이 있다. 이로 인해 일정 수준 이하로 커플링 비율을 낮추기 힘들고, 채널에 대한 컨트롤 게이트의 제어능력이 낮기 때문에 쓰기, 지우기 및 읽기 동작 시 큰 전압 값이 요구된다. 따라서, 20 V 이상의 큰 게이트 전압을 인가하여 쓰기 동작을 실행해야 하는 문제점이 있다. At this time, since the charges stored in the charge storage layer can all be lost by the leakage path present in the tunneling oxide film 20 due to the characteristics of the floating gate, it is difficult to reduce the thickness of the tunneling oxide film 20 to 7 nm or less. have. This makes it difficult to reduce the coupling ratio below a certain level, and the control gate's control over the channel is low, requiring large voltage values for write, erase, and read operations. Therefore, there is a problem that a write operation must be performed by applying a large gate voltage of 20 V or more.

상기와 같이 플로팅 게이트형 플래시 메모리 소자에 발생하는 SILC 현상을 최소화하고, 터널링 산화막의 두께를 줄이기 위해, 플로팅 게이트 대신 실리콘 질화막과 같은 전하트랩층을 사용하는 전하트랩형 플래시 메모리 소자에 대한 연구가 진행되었다. 전하트랩형 플래시 메모리 소자는 실리콘 질화막과 같은 전하 트랩층에 공간적으로 격리된 트랩 사이트에 전하를 트랩시키기 때문에 셀 간 커플링이 줄어드는 이점이 있다.  As described above, in order to minimize the SILC phenomenon of the floating gate type flash memory device and reduce the thickness of the tunneling oxide film, a study on the charge trap type flash memory device using a charge trap layer such as a silicon nitride film instead of the floating gate is in progress. It became. The charge trapping flash memory device traps charge at trap sites spatially isolated from a charge trap layer, such as a silicon nitride film, thereby reducing the coupling between cells.

그러나 전하트랩형 플래시 메모리 소자는 터널링 산화막과 전하트랩층인 실리콘 질화막의 전도대역 간 에너지 오프셋(offset) 값이 플로팅 게이트형 플래시 메모리 소자에 비해 약 2 eV 작다. 이로 인해 터널링 산화막의 전도대역을 통해 트랩된 전하들이 빠져나가는 문제점이 있다. 특히 고온에서 열 발산(thermal emission)에 의한 전하 손실이 심각하게 발생한다. 상기와 같은 소자의 신뢰성에 관한 문제는 전하 트랩형 플래시 소자를 제품으로 상용화하는데 걸림돌이 되고 있다.However, the charge trap type flash memory device has an energy offset value between conduction bands of the tunneling oxide film and the silicon nitride film, which is the charge trap layer, is about 2 eV smaller than that of the floating gate type flash memory device. This causes a problem that the charges trapped through the conduction band of the tunneling oxide film escape. In particular, charge loss due to thermal emission at high temperatures occurs seriously. The problem of the reliability of such a device is an obstacle to commercializing the charge trapping flash device as a product.

이에 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 터널링 산화막과의 사이에서 발생하는 SILC 현상을 최소화하여 터널링 산화막의 두께를 감소시키는 동시에 포획된 전하를 깊은 에너지준위에 저장하여 정보 저장 능력을 향상시키는 하이브리드 전하포획층을 구비함으로써 구조 및 성능이 개선된 플래시 메모리 소자에 관한 것이다. Accordingly, an object of the present invention is to solve the above problems, and by minimizing the SILC phenomenon occurring between the tunneling oxide film and reducing the thickness of the tunneling oxide film, the trapped charge is stored at a deep energy level to improve information storage capability. The present invention relates to a flash memory device having improved structure and performance by providing a hybrid charge trapping layer.

상기의 목적을 달성하기 위한 본 발명은 기판 상에 형성된 터널링 산화막, 상기 터널링 산화막 상에 형성된 하이브리드 전하포획층, 상기 전하포획층 상에 형성된 블로킹 산화막, 상기 블로킹 산화막 상에 형성된 컨트롤 게이트를 포함하고, 상기 하이브리드 전하포획층은 트랩 사이트를 함유하는 제1 하이브리드 전하포획층 및 상기 제1 하이브리드 전하포획층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 가지는 제2 하이브리드 전하포획층을 포함하며, 상기 제1 하이브리드 전하포획층 및 제2 하이브리드 전하포획층에서 발생하는 내부 전계에 의해 상기 제2 하이브리드 전하포획층의 포텐셜 우물에 전하를 포획하는 것을 특징으로 한다.The present invention for achieving the above object includes a tunneling oxide film formed on the substrate, a hybrid charge trapping layer formed on the tunneling oxide film, a blocking oxide film formed on the charge trapping layer, a control gate formed on the blocking oxide film, The hybrid charge trapping layer includes a first hybrid charge trapping layer containing a trap site and a second hybrid charge trapping layer having a bandgap energy lower than a bandgap energy of the first hybrid charge trapping layer, wherein the first hybrid The charge traps in the potential well of the second hybrid charge trap layer by the internal electric field generated in the charge trap layer and the second hybrid charge trap layer.

또한, 상기 하이브리드 전하포획층과 상기 블로킹 산화막 사이에 금속막을 더 포함하여 상기 블로킹 산화막의 전도대역의 에너지 장벽높이를 조절하는 것을 특징으로 한다.The method may further include a metal layer between the hybrid charge trapping layer and the blocking oxide layer to adjust the energy barrier height of the conduction band of the blocking oxide layer.

본 발명에 의한 플래시 메모리 소자는 하이브리드 전하포획층을 구비함으로써 터널링 산화막과의 사이에서 발생하는 SILC 현상을 최소화하여 터널링 산화막의 두께를 감소시킬 수 있으며, 하이브리드 전하포획층을 구성하는 각 층들 사이 밴드갭 엔지니어링을 통해 포획된 전하를 깊은 에너지 준위에 저장할 수 있어 정보 저장 능력을 향상시키는 효과가 있다.The flash memory device according to the present invention can reduce the thickness of the tunneling oxide film by minimizing SILC phenomenon between the tunneling oxide film by providing a hybrid charge trapping layer, and a band gap between the layers constituting the hybrid charge trapping layer. Engineering can store captured charges at deep energy levels, improving the ability to store information.

또한, 블로킹 산화막 상에 일함수가 큰 금속막을 더 포함함으로써, 블로킹 산화막과의 접합을 통하여 블로킹 산화막의 에너지 장벽 높이를 증가시키고, 이를 통하여 쓰기 동작에 의한 문턱전압 변화의 폭을 증가시켜 동작 속도를 향상시키는 효과가 있다.In addition, by further including a metal film having a large work function on the blocking oxide film, the energy barrier height of the blocking oxide film is increased through bonding with the blocking oxide film, thereby increasing the width of the threshold voltage change due to the writing operation, thereby increasing the operation speed. It is effective to improve.

도 1은 기존 플로팅 게이트형 플래시 메모리 소자의 개략도이다.
도 2는 본 발명의 일 실시예에 의한 플래시 메모리 소자의 개략도이다.
도 3은 본 발명의 다른 실시예에 의한 플래시 메모리 소자의 개략도이다.
도 4는 본 발명의 일 실시예에 의한 플래시 메모리 소자의 에너지 밴드 다이어그램이다.
도 5는 본 발명의 다른 실시예에 의한 플래시 메모리 소자의 에너지 밴드 다이어그램이다.1 is a schematic diagram of a conventional floating gate type flash memory device.
2 is a schematic diagram of a flash memory device according to an embodiment of the present invention.
3 is a schematic diagram of a flash memory device according to another embodiment of the present invention.
4 is an energy band diagram of a flash memory device according to an embodiment of the present invention.
5 is an energy band diagram of a flash memory device according to another embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함하여 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail a preferred embodiment of the present invention.

도 2는 본 발명의 일 실시예에 의한 플래시 메모리 소자의 개략도이다.2 is a schematic diagram of a flash memory device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 의한 플래시 메모리 소자는 채널(600)에 의해 분리된 소스 영역(700)과 드레인 영역(800)을 가지는 기판(100) 상에 터널링 산화막(200), 하이브리드 전하포획층(300a, 300b), 블로킹 산화막(400) 및 컨트롤 게이트(500)가 순차적으로 적층된 구조를 가진다. 이 때, 기판(100)은 실리콘 기판을 사용할 수 있다.Referring to FIG. 2, a flash memory device according to an embodiment of the present disclosure may include a tunneling oxide layer 200 on a substrate 100 having a source region 700 and a drain region 800 separated by a channel 600. The hybrid charge trapping layers 300a and 300b, the blocking oxide film 400, and the control gate 500 are sequentially stacked. In this case, the substrate 100 may use a silicon substrate.

상기 터널링 산화막(200)은 컨트롤 게이트(500)로부터 하이브리드 전하포획층(300a, 300b)으로 유입되는 전하가 기판(100)으로 터널링하여 유출되는 것을 방지할 뿐만 아니라, 기판(100)으로부터 하이브리드 전하포획층(300a, 300b)으로 전하가 터널링하여 유입되는 것을 방지하는 역할을 수행한다. 예컨대, 상기 터널링 산화막(200)은 SiO2일 수 있으며, 건식,습식 산화 공정 또는 열산화 공정으로 형성할 수 있다. The tunneling oxide film 200 not only prevents the charge flowing into the hybrid charge trapping layers 300a and 300b from the control gate 500 from tunneling out to the substrate 100, but also captures hybrid charge from the substrate 100. It serves to prevent charges from flowing into the layers 300a and 300b. For example, the tunneling oxide layer 200 may be SiO 2 , and may be formed by a dry, wet oxidation process, or a thermal oxidation process.

상기 터널링 산화막(200)의 두께가 너무 두꺼운 경우, 박막의 스케일 다운(scale down)의 어려움 및 읽기 동작시 전압이 높아지는 문제점이 발생하고, 너무 얇은 경우 주입된 전하가 유실되는 문제점이 발생하는 바, 그 두께는 1nm 내지 10nm인 것이 바람직하다. 더욱이 후술하는 제1 하이브리드 전하포획층(300a)을 형성하는 경우, 터널링 산화막(200)에 발생하는 트랩 사이트로 인해 저장된 전하가 누설되는 SILC(stress induced leakage current) 현상이 최소화되기 때문에 상기 터널링 산화막(200)의 두께를 7nm 이하로 줄일 수 있는 이점이 있다. 따라서, 본 발명의 플래시 메모리 소자는 1nm 내지 7nm 두께의 터널링 산화막(200)을 포함할 수 있다. When the thickness of the tunneling oxide film 200 is too thick, a problem of difficulty in scaling down the thin film and an increase in voltage during a read operation may occur, and in the case where the tunneling oxide film 200 is too thin, an injected charge may be lost. It is preferable that the thickness is 1 nm-10 nm. In addition, when the first hybrid charge trapping layer 300a to be described later is formed, a stress induced leakage current (SILC) phenomenon in which stored charge is leaked due to a trap site generated in the tunneling oxide film 200 is minimized. There is an advantage in that the thickness of 200) can be reduced to 7 nm or less. Therefore, the flash memory device of the present invention may include a tunneling oxide film 200 having a thickness of 1nm to 7nm.

상기 터널링 산화막(200) 상에 형성되는 하이브리드 전하포획층(300a, 300b)은 제1 하이브리드 전하포획층(300a) 및 제2 하이브리드 전하포획층(300b)의 이중층을 포함한다.The hybrid charge trap layers 300a and 300b formed on the tunneling oxide film 200 include a double layer of the first hybrid charge trap layer 300a and the second hybrid charge trap layer 300b.

터널링 산화막(200)과 접촉하는 제1 하이브리드 전하포획층(300a)은 실리콘 질화막이 이용될 수 있으나, 이에 한정되는 것은 아니며, 트랩 사이트를 많이 함유하고 있는 물질들이 이용될 수 있다. 또한, 상기 제1 하이브리드 전하포획층(300a)은 고유전율막(high-k)으로 형성될 수 있으며, 고유전율막은 전이 금속 및 산소를 포함하는 막일 수 있으며, 보다 상세하게는 주기율표상의 3족(Al, Ga, In, Ta, Sc, La 등) 또는 5B(P, As, Sb, Bi 등)족의 산화물이거나, 주기율표 상의 3족 또는 5B족 원소의 산화물에 4족(Zr, Si, Ti, Hf 등) 원소가 도핑된 산화물이거나 HfO2, Hf-알루미네이트(Hf1-xAlxOy)이거나 상기의 조합으로 형성할 수 있다.A silicon nitride film may be used as the first hybrid charge trap layer 300a in contact with the tunneling oxide film 200, but is not limited thereto, and materials containing many trap sites may be used. In addition, the first hybrid charge trapping layer 300a may be formed of a high-k film, and the high-k film may be a film containing a transition metal and oxygen, and more specifically, the group 3 (of the periodic table) Al, Ga, In, Ta, Sc, La, etc.) or an oxide of Group 5B (P, As, Sb, Bi, etc.) or Group 4 (Zr, Si, Ti, Hf, etc.) may be a doped oxide or HfO 2 , Hf - aluminate (Hf 1-x Al x O y ), or a combination thereof.

이 경우 터널링 산화막(200)과의 밴드갭 엔지니어링(bandgap engineering)을 통하여 쓰기 동작의 효율을 증가시키고 정보 저장 능력을 향상시킬 수 있는 이점이 있다. In this case, through the bandgap engineering with the tunneling oxide layer 200, there is an advantage of increasing the efficiency of the write operation and improving the information storage capability.

예컨대, 제1 하이브리드 전하포획층(300a)은 Si3N4, Al2O3, TiO2, ZrO2, HfO2, La2O3, Nb2O5, CeO2, Bi4Si2O12, Y2O3, LaAlO3, Ta2O5, HfSiOx, ZrSiOx, MoOx, WOx, STO(SrxTiyOz), SBT(SrBi2Ta2O9), BST(Ba1-xSrxTiO3) 및 PST(PbScxTa(1-a)O3) 중에서 선택되는 적어도 어느 하나일 수 있으며, 컨포멀하게 증착되어 피복성이 우수한 원자층 증착법(ALD: Atomic Layer Deposition)을 이용하여 형성할 수 있다.For example, the first hybrid charge trap layer 300a includes Si 3 N 4 , Al 2 O 3 , TiO 2 , ZrO 2 , HfO 2 , La 2 O 3 , Nb 2 O 5 , CeO 2 , Bi 4 Si 2 O 12 , Y 2 O 3 , LaAlO 3 , Ta 2 O 5 , HfSiO x , ZrSiO x , MoO x , WO x , STO (Sr x Ti y O z ), SBT (SrBi 2 Ta 2 O 9 ), BST (Ba 1 at least one selected from -x Sr x TiO 3 ) and PST (PbSc x Ta (1-a) O 3 ), and conformally deposited to provide superior coating properties (ALD: Atomic Layer Deposition) It can be formed using.

상기와 같은 물질로 제1 하이브리드 전하포획층(300a)을 형성하는 경우, 터널링 산화막(200)에 발생하는 트랩 사이트로 인해 저장된 전하가 누설되는 SILC(stress induced leakage current) 현상이 최소화되기 때문에 상기 터널링 산화막(200)의 두께를 7nm 이하로 줄일 수 있는 이점이 있다. 따라서, 본 발명의 플래시 메모리 소자는 1nm 내지 7nm 두께의 터널링 산화막(200)을 포함할 수 있다.When the first hybrid charge trapping layer 300a is formed of the material as described above, since the stress induced leakage current (SILC) phenomenon in which the stored charge is leaked due to the trap site generated in the tunneling oxide film 200 is minimized, the tunneling is performed. There is an advantage in that the thickness of the oxide film 200 can be reduced to 7 nm or less. Therefore, the flash memory device of the present invention may include a tunneling oxide film 200 having a thickness of 1nm to 7nm.

한편, 제2 하이브리드 전하포획층(300b)은 제1 하이브리드 전하포획층(300a)보다 낮은 밴드갭 에너지를 가지는 물질로 구성됨으로써, 상기 하이브리드 전하포획층(300a, 300b) 내에서 발생하는 내부 전계에 의해 트랩된 전하들은 대부분 제2 하이브리드 전하포획층(300b)의 전도대역에 존재한다. 즉, 제2 하이브리드 전하포획층(300b)은 제1 하이브리드 전하포획층(300a)에 대하여 포텐셜 우물(potential well)로 작용한다. 따라서, 비교적 낮은 Ec(conduction band) 레벨에 의해 낮은 트랩 준위에 전자가 포획되어 전하의 리텐션(retention) 특성이 향상된다.On the other hand, the second hybrid charge trapping layer 300b is formed of a material having a lower bandgap energy than the first hybrid charge trapping layer 300a, and thus, the second hybrid charge trapping layer 300b is applied to an internal electric field generated in the hybrid charge trapping layers 300a and 300b. The charges trapped by most of them are in the conduction band of the second hybrid charge trapping layer 300b. That is, the second hybrid charge trap layer 300b acts as a potential well with respect to the first hybrid charge trap layer 300a. Accordingly, electrons are trapped at a low trap level by a relatively low conduction band (Ec) level, thereby improving charge retention characteristics.

예컨대, 상기 제2 하이브리드 전하포획층(300b)은 폴리실리콘막일 수 있다. 이 때, n형 또는 p형으로 도핑되거나 언도프된 폴리실리콘막을 LPCVD(Low Pressure Chemical Vapor Deposition)등의 증착방식을 이용하여 형성할 수 있다. For example, the second hybrid charge trap layer 300b may be a polysilicon film. In this case, the polysilicon film doped or undoped with n-type or p-type may be formed using a deposition method such as low pressure chemical vapor deposition (LPCVD).

상기 제2 하이브리드 전하포획층(300b) 상에 형성되는 블로킹 산화막(400)은 하이브리드 전하포획층(300a, 300b)으로부터 컨트롤 게이트(500)로의 전하의 이동을 방지하는 역할을 수행한다. The blocking oxide layer 400 formed on the second hybrid charge trap layer 300b serves to prevent the transfer of charge from the hybrid charge trap layers 300a and 300b to the control gate 500.

이 때, 상기 블로킹 산화막(400)은 고유전율(high-k)막을 사용할 수 있는 바, 상기와 같이 고유전율막을 블로킹 산화막(400)으로 사용하는 경우 누설전류가 감소됨으로써, 소거 동작에서 발생할 수 있는 전자 백-터널링(electron back-tunneling) 현상이 방지되어 소거 동작 시간과 동작 전압을 감소시킬 수 있는 이점이 있다. 여기서 전자 백-터널링은 전하포획층(300a, 300b)에 트랩된 전자를 추출하기 위해 컨트롤 게이트(500)에 음의 전압을 인가하였을 때 컨트롤 게이트(500)에서 나온 전자에 의해 전하포획층(300a, 300b)이 채워지는 현상이다.In this case, the blocking oxide film 400 may use a high-k film, and when the high-k film is used as the blocking oxide film 400 as described above, a leakage current may be reduced, which may occur in an erase operation. Electron back-tunneling may be prevented to reduce the erase operation time and the operating voltage. Here, electron back-tunneling is performed by electrons from the control gate 500 when a negative voltage is applied to the control gate 500 to extract electrons trapped in the charge trapping layers 300a and 300b. , 300b) is filled.

예컨대, 상기 블로킹 산화막(400)은 Si3N4, Al2O3, TiO2, ZrO2, HfO2, La2O3, Nb2O5, CeO2, Bi4Si2O12, Y2O3, LaAlO3, Ta2O5, HfSiOx, ZrSiOx, MoOx, WOx, STO(SrxTiyOz), SBT(SrBi2Ta2O9), BST(Ba1-xSrxTiO3) 및 PST(PbScxTa(1-a)O3) 중에서 선택되는 적어도 어느 하나일 수 있으며, 컨포멀하게 증착되어 피복성이 우수한 원자층 증착법(ALD: Atomic Layer Deposition)을 이용하여 형성할 수 있다.For example, the blocking oxide film 400 may include Si 3 N 4 , Al 2 O 3 , TiO 2 , ZrO 2 , HfO 2 , La 2 O 3 , Nb 2 O 5 , CeO 2 , Bi 4 Si 2 O 12 , Y 2 O 3 , LaAlO 3 , Ta 2 O 5 , HfSiO x , ZrSiO x , MoO x , WO x , STO (Sr x Ti y O z ), SBT (SrBi 2 Ta 2 O 9 ), BST (Ba 1-x Sr x TiO 3 ) and PST (PbSc x Ta (1-a) O 3 ) may be at least one selected from among, and conformally deposited, using an atomic layer deposition (ALD) method having excellent coating properties. Can be formed.

상기 블로킹 산화막(400) 상에 형성되는 컨트롤 게이트(500)는 폴리실리콘막 및 폴리실리콘막보다 일함수가 큰 장벽 금속막 중 어느 하나일 수 있다. 상기 장벽 금속막은 Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir 및 Pt로 구성되는 군으로부터 선택되는 적어도 어느 하나일 수 있다. 이와 같이 일함수가 큰 물질을 컨트롤 게이트(500)로 사용할 경우 블로킹 산화막(400)과 컨트롤 게이트(500)간 계면의 에너지 장벽 높이(E-barrier height)가 높아지기 때문에 전자 백-터널링 현상을 방지할 수 있는 이점이 있다.The control gate 500 formed on the blocking oxide film 400 may be any one of a polysilicon film and a barrier metal film having a larger work function than the polysilicon film. The barrier metal film may be at least one selected from the group consisting of Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir, and Pt. When a material having a large work function is used as the control gate 500, the E-barrier height at the interface between the blocking oxide layer 400 and the control gate 500 is increased, thereby preventing electronic back-tunneling. There is an advantage to this.

도 3은 본 발명의 다른 실시예에 의한 플래시 메모리 소자의 개략도이다.3 is a schematic diagram of a flash memory device according to another embodiment of the present invention.

도 3을 참조하면, 본 발명의 다른 실시예에 의한 플래시 메모리 소자는 채널(600)에 의해 분리된 소스 영역(700)과 드레인 영역(800)을 가지는 기판(100) 상에 터널링 산화막(200), 하이브리드 전하포획층(300a, 300b), 블로킹 산화막(400) 및 컨트롤 게이트(500)가 순차적으로 적층된 구조에서, 상기 하이브리드 전하포획층(300a, 300b)과 블로킹 산화막(400) 사이에 금속막(900)을 더 포함하는 구조를 가진다.Referring to FIG. 3, a flash memory device according to another embodiment of the present invention may include a tunneling oxide layer 200 on a substrate 100 having a source region 700 and a drain region 800 separated by a channel 600. In the structure in which the hybrid charge trapping layers 300a and 300b, the blocking oxide film 400, and the control gate 500 are sequentially stacked, the metal film is disposed between the hybrid charge trapping layers 300a and 300b and the blocking oxide film 400. It has a structure that further includes (900).

금속막 이외의 구성은 상술한 플래시 메모리 소자의 구성과 같으므로, 설명을 생략하기로 한다.Since the configuration other than the metal film is the same as the configuration of the flash memory device described above, description thereof will be omitted.

상기 하이브리드 전하포획층(300a, 300b)과 블로킹 산화막(400) 사이에 형성되는 금속막(900)은 일정한 일함수를 가지는 금속을 이용할 수 있으며, 상기 금속막(900)은 블로킹 산화막(400)과 접합하여 블로킹 산화막의 에너지 장벽 높이를 증가시키는 역할을 수행한다. 증가한 블로킹 산화막(400)의 에너지 장벽은 하이브리드 전하포획층(300a, 300b)에 트랩된 전하가 블로킹 산화막(400)을 통해 누설하는 현상을 방지할 수 있는 이점이 있다. 또한 증가한 에너지 장벽은 쓰기 동작시 하이브리드 전하포획층(300a, 300b)을 통해 컨트롤 게이트(500)로 직접 빠져나가는 전하의 양을 줄이고, 더 많은 양의 전하가 하이브리드 전하포획층에 트랩될 수 있어 쓰기동작에 의한 문턱전압 변화의 폭을 증가시키는 이점이 있다.The metal film 900 formed between the hybrid charge trapping layers 300a and 300b and the blocking oxide film 400 may use a metal having a constant work function, and the metal film 900 may include a blocking oxide film 400. Bonding to increase the energy barrier height of the blocking oxide film. The increased energy barrier of the blocking oxide film 400 has an advantage of preventing the charge trapped in the hybrid charge trap layers 300a and 300b from leaking through the blocking oxide film 400. In addition, the increased energy barrier reduces the amount of charge that passes directly to the control gate 500 through the hybrid charge trap layers 300a and 300b during the write operation, and a greater amount of charge can be trapped in the hybrid charge trap layer. There is an advantage of increasing the width of the threshold voltage change by the operation.

상기 금속막(900)은 3.9 eV 내지 6.0 eV의 일함수를 가지는 단일 금속, 합금 또는 금속 복합체를 포함할 수 있다. 예컨대, 상기 금속막(900)은 Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir 및 Pt 로 구성되는 군으로부터 선택되는 어느 하나의 단일 금속막 뿐만 아니라 TiAlN 과 같은 금속 합금, 금속 질화막 또는 금속 실리케이드 등과 같은 금속 복합체를 포함할 수 있다.The metal film 900 may include a single metal, an alloy, or a metal composite having a work function of 3.9 eV to 6.0 eV. For example, the metal film 900 may include TiAlN as well as any single metal film selected from the group consisting of Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir, and Pt. Metal alloys such as metal alloys, metal nitride films or metal silicates, and the like.

도 4는 본 발명의 일 실시예에 의한 플래시 메모리 소자의 에너지 밴드 다이어그램이다.4 is an energy band diagram of a flash memory device according to an embodiment of the present invention.

도 4를 참조하면, 본 발명에 의한 플래시 메모리 소자는 컨트롤 게이트에 양의 전압이 인가되면, 터널링 산화막을 통하여 전자가 터널링되어 하이브리드 전하포획층 내에 포획된다. 상기 하이브리드 전하포획층 내에 전자가 축적에 따라 메모리 소자의 문턱전압(threshold voltage)이 상승하여 프로그램 상태(program state)가 된다. 이후, 컨트롤 게이트에 음의 전압이 인가되면 하이브리드 전하포획층 내에 포획되어 있던 전자가 터널링 산화막을 통하여 기판으로 빠져나간다. 이와 동시에, 기판으로부터 정공(hole)이 터널링 산화막을 터널링하여 하이브리드 전하포획층 내에 포획된다. 이로 인해 소자의 문턱전압이 낮아져 소거상태(erase state)가 되는 원리로 동작한다.Referring to FIG. 4, when a positive voltage is applied to the control gate, electrons are tunneled through the tunneling oxide film and captured in the hybrid charge trap layer. As electrons accumulate in the hybrid charge trap layer, a threshold voltage of a memory device is increased to become a program state. Thereafter, when a negative voltage is applied to the control gate, electrons trapped in the hybrid charge trapping layer exit the substrate through the tunneling oxide film. At the same time, holes from the substrate are trapped in the hybrid charge trapping layer by tunneling the tunneling oxide film. As a result, the threshold voltage of the device is lowered to operate as a principle of erasing (erase state).

본 발명의 제1 하이브리드 전하포획층(300a)은 트랩 사이트를 많이 함유하고 있는 물질 또는 고유전율막(high-k)으로 형성될 수 있는 바, 상기 제1 하이브리드 전하포획층(300a)은 터널링 산화막(200)과의 전도대역 간 에너지 오프셋 값이 1.5eV 내지 2.5eV이므로, 터널링 산화막(200)의 전도대역을 통하여 트랩된 전하들이 빠져나갈 우려가 있다. 그러나, 제1 하이브리드 전하포획층(300a) 상에 형성된 제2 하이브리드 전하포획층(300b)이 제1 하이브리드 전하포획층(300a)보다 낮은 밴드갭 에너지를 가지는 물질로 구성됨으로써 하이브리드 전하포획층(300a, 300b) 내에서 발생하는 내부 전계에 의해 트랩된 전하들은 대부분 제2 하이브리드 전하포획층(300b)의 전도대역에 존재할 수 있다. The first hybrid charge trapping layer 300a of the present invention may be formed of a material containing a large amount of trap sites or a high-k film, and the first hybrid charge trapping layer 300a may be a tunneling oxide film. Since the energy offset value between the conduction bands with the 200 is 1.5 eV to 2.5 eV, there is a fear that charges trapped through the conduction band of the tunneling oxide film 200 may escape. However, since the second hybrid charge trap layer 300b formed on the first hybrid charge trap layer 300a is made of a material having a lower band gap energy than the first hybrid charge trap layer 300a, the hybrid charge trap layer 300a is formed. The charges trapped by the internal electric field generated within 300b may exist in the conduction band of the second hybrid charge trapping layer 300b.

즉, 제2 하이브리드 전하포획층(300b)은 제1 하이브리드 전하포획층(300a)보다 약 2eV이상 큰 에너지 오프셋 값을 가져 제1 하이브리드 전하포획층(300a)에 대하여 포텐셜 우물(potential well)로 작용한다. 따라서, 상기 트랩된 전하들은 깊은 에너지 준위에 저장되기 때문에 전하 손실이 감소하고 전하의 리텐션(retention) 특성이 향상되는 이점이 있다. 제1 하이브리드 전하포획층(300a) 및 제2 하이브리드 전하포획층(300b)의 밴드갭 엔지니어링(bandgap engineering)을 통해 포텐셜 우물(potential well)의 깊이를 조절할 수 있다.That is, the second hybrid charge trapping layer 300b has an energy offset value that is about 2 eV or more larger than that of the first hybrid charge trapping layer 300a, and thus acts as a potential well for the first hybrid charge trapping layer 300a. do. Therefore, since the trapped charges are stored at a deep energy level, there is an advantage that the charge loss is reduced and the retention characteristic of the charge is improved. The depth of the potential well may be adjusted through bandgap engineering of the first hybrid charge trapping layer 300a and the second hybrid charge trapping layer 300b.

도 5는 본 발명의 다른 실시예에 의한 플래시 메모리 소자의 에너지 밴드 다이어그램이다.5 is an energy band diagram of a flash memory device according to another embodiment of the present invention.

도 5를 참조하면, 하이브리드 전하포획층(300a, 300b)과 블로킹 산화막(400) 사이에 일정한 일함수를 가지는 금속막(900)을 개재함으로써 블로킹 산화막(400)의 에너지 장벽의 높이를 증가시킨다. 증가한 블로킹 산화막(400)의 에너지 장벽은 하이브리드 전하포획층(300a, 300b)에 트랩된 전하가 블로킹 산화막(400)을 통해 누설되는 현상을 방지할 수 있는 이점이 있으며, 쓰기 동작시 하이브리드 전하포획층(300a, 300b)을 통해 컨트롤 게이트로 직접 빠져나가는 전하의 양을 줄이고 더 많은 양의 전하를 트랩함으로써 쓰기 동작 시간과 동작 전압을 감소시킬 뿐 아니라 쓰기 동작에 의한 문턱전압 변화의 폭을 증가시킬 수 있다. Referring to FIG. 5, the height of the energy barrier of the blocking oxide film 400 is increased by interposing a metal film 900 having a constant work function between the hybrid charge trapping layers 300a and 300b and the blocking oxide film 400. The increased energy barrier of the blocking oxide film 400 has an advantage of preventing the charge trapped in the hybrid charge trapping layers 300a and 300b from leaking through the blocking oxide film 400 and preventing the hybrid charge trapping layer during the write operation. By reducing the amount of charge going directly to the control gate through (300a, 300b) and trapping a larger amount of charge, not only can reduce the write operation time and operating voltage, but also increase the width of the threshold voltage change caused by the write operation. have.

본 발명에 의한 플래시 메모리 소자는 트랩된 전하를 제2 하이브리드 전하포획층의 깊은 에너지 준위에 저장함으로써 전하 손실이 감소되며, 리텐션 특성이 개선된다. 또한, 터널링 산화막 상에 제1 하이브리드 전하포획층을 형성함으로써 터널링 산화막의 트랩 사이트에 의해 전하가 누설되는 SILC 현상을 최소화하여 터널링 산화막의 두께를 7nm 이하로 감소시킬 수 있으며, 커플링 비율을 증가시킬 수 있다. 커플링 비율의 증가는 쓰기 전압을 감소시키고 동작 속도를 증가시킴으로써 쓰기 동작 효율을 높일 수 있다. The flash memory device according to the present invention reduces charge loss and improves retention characteristics by storing trapped charges in the deep energy level of the second hybrid charge trapping layer. In addition, by forming the first hybrid charge trapping layer on the tunneling oxide, the thickness of the tunneling oxide may be reduced to 7 nm or less by minimizing SILC phenomenon in which charge is leaked by the trap site of the tunneling oxide, thereby increasing the coupling ratio. Can be. Increasing the coupling ratio can increase the write operation efficiency by reducing the write voltage and increasing the operating speed.

100: 기판 200: 터널링 산화막
300a, 300b: 제1 및 제2 하이브리드 전하포획층
400: 블로킹 산화막 500: 컨트롤 게이트
600: 채널 700: 소스 영역
800: 드레인 영역100 substrate 200 tunneling oxide film
300a, 300b: first and second hybrid charge trap layers
400: blocking oxide film 500: control gate
600: channel 700: source region
800: drain region

Claims (10)

기판 상에 위치하는 터널링 산화막;
상기 터널링 산화막 상에 위치하는 하이브리드 전하포획층;
상기 하이브리드 전하포획층 상에 위치하는 블로킹 산화막; 및
상기 블로킹 산화막 상에 위치하는 컨트롤 게이트를 포함하고,
상기 하이브리드 전하포획층은 제1 하이브리드 전하포획층 및 상기 제1 하이브리드 전하포획층 상에 위치하는 제2 하이브리드 전하포획층을 포함하며,
상기 제1 하이브리드 전하포획층은 전하 트랩 사이트를 함유하고, 상기 제2 하이브리드 전하포획층은 상기 제1 하이브리드 전하포획층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 가지며, 상기 제1 하이브리드 전하포획층과 상기 제2 하이브리드 전하포획층에서 발생하는 내부 전계에 의해 상기 제2 하이브리드 전하포획층의 포텐셜 우물에 전하가 포획되는 플래시 메모리 소자. A tunneling oxide film located on the substrate;
A hybrid charge trapping layer on the tunneling oxide film;
A blocking oxide film positioned on the hybrid charge trapping layer; And
A control gate positioned on the blocking oxide layer;
The hybrid charge capture layer includes a first hybrid charge capture layer and a second hybrid charge capture layer positioned on the first hybrid charge capture layer,
The first hybrid charge trap layer contains charge trap sites, the second hybrid charge capture layer has a band gap energy lower than the band gap energy of the first hybrid charge capture layer, and the first hybrid charge capture layer. And a charge is trapped in the potential well of the second hybrid charge trapping layer by an internal electric field generated in the second hybrid charge trapping layer. 제1항에 있어서,
상기 하이브리드 전하포획층과 상기 블로킹 산화막 사이에 금속막을 더 포함하여 상기 블로킹 산화막의 전도대역의 에너지 장벽높이를 조절하는 것을 특징으로 하는 플래시 메모리 소자.The method of claim 1,
And a metal film between the hybrid charge trapping layer and the blocking oxide film to adjust the energy barrier height of the conduction band of the blocking oxide film. 제1항에 있어서,
상기 터널링 산화막의 두께는 1nm 내지 7nm 인 것을 특징으로 하는 플래시 메모리 소자.The method of claim 1,
The thickness of the tunneling oxide film is a flash memory device, characterized in that 1nm to 7nm. 제2항에 있어서,
상기 금속막은 3.9 eV 내지 6.0 eV의 일함수를 가지는 단일 금속, 합금 또는금속 복합체를 포함하는 것을 특징으로 하는 플래시 메모리 소자.The method of claim 2,
The metal film is a flash memory device, characterized in that it comprises a single metal, alloy or metal composite having a work function of 3.9 eV to 6.0 eV. 제1항에 있어서,
상기 제1 하이브리드 전하포획층은 실리콘 질화막 또는 고유전율(high-k)막을 포함하는 것을 특징으로 하는 플래시 메모리 소자.The method of claim 1,
And the first hybrid charge trap layer comprises a silicon nitride film or a high-k film. 제1항에 있어서,
상기 블로킹 산화막은 고유전율(high-k)막을 포함하는 것을 특징으로 하는 플래시 메모리 소자.The method of claim 1,
And said blocking oxide film comprises a high-k film. 제5항 또는 제6항에 있어서,
상기 고유전율(high-k)막은 전이 금속 및 산소를 포함하는 막인 것을 특징으로 하는 플래시 메모리 소자. The method according to claim 5 or 6,
The high-k film is a flash memory device, characterized in that the film containing a transition metal and oxygen. 제1항에 있어서,
상기 제2 하이브리드 전하포획층은 폴리실리콘을 포함하는 것을 특징으로 하는 플래시 메모리 소자.The method of claim 1,
And the second hybrid charge trap layer comprises polysilicon. 제1항에 있어서,
상기 컨트롤 게이트는 폴리실리콘 또는 폴리실리콘보다 일함수가 큰 장벽 금속막으로 이루어진 것을 특징으로 하는 플래시 메모리 소자.The method of claim 1,
And the control gate is made of polysilicon or a barrier metal film having a larger work function than polysilicon. 제9항에 있어서,
상기 장벽 금속막은 Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir 및 Pt로 구성되는 군으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 플래시 메모리 소자.
10. The method of claim 9,
And the barrier metal film is at least one selected from the group consisting of Hf, Zr, Ta, Al, Nb, Ti, W, Mo, Ru, Au, Ni, Ir, and Pt.
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