JPWO2018061899A1 - 送信機および送信機の制御方法 - Google Patents

Abstract

［課題］ 複数の送信ブロックを有する送信機において、各送信ブロックの配線長がバラつくことにより、信号品質が劣化する。［解決手段］ 本発明の送信機は、１−ｂｉｔのデジタルＲＦ信号を他の１−ｂｉｔのデジタルＲＦ信号に基づいて遅延させるデジタル遅延回路と、前記デジタル遅延回路が出力する信号を増幅する増幅器と、前記増幅器が出力する信号のうち所定の周波数帯域の信号を通過させるバンドパスフィルタと、を備え、前記バンドパスフィルタが出力する信号は、複数のアンテナ素子のうち対応する１つのアンテナ素子に入力され、前記複数のアンテナ素子が形成するビームの指向性を制御する。

Description

本発明は、送信機および送信機の制御方法に関する。

近年、無線通信の急激な普及に伴い、無線通信帯域の不足が問題になっており、空間的に電波（周波数）の利用効率を向上させる技術としてビームフォーミングの需要が高まっている。ビームフォーミングは、放射する電波に指向性を与え、特定の方向にのみ電波を放射する技術である。これにより、信号品質を向上させるとともに、他の無線装置やシステムへの不要な放射を抑えることができる。

送信機におけるビームフォーミングは、例えば図１１および図１２に示されるような、アレイアンテナを備えた送信装置によって実現される。図１１の送信装置は、ＢＢ（Ｂａｓｅ Ｂａｎｄ）信号生成部とＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）とアップコンバータと増幅器とバンドパスフィルタとアンテナ素子とを１送信ブロックとして、複数の送信ブロックによって構成されている。各々のアンテナ素子に給電される無線信号は、ＢＢ信号生成部において位相と振幅とが調整されることにより、ビームの指向性を制御する特徴を持つ。図１２の送信装置は、図１１の送信装置の構成と異なり、ＢＢ信号生成部とＤＡＣとアップコンバータとが共通化されており、アンテナ素子数と等しい数の位相調整器と増幅器とバンドパスフィルタとを有する。各々のアンテナ素子に給電される無線信号は、位相調整器において位相のみが調整されることにより、ビームの指向性を制御する特徴を持つ。

本発明に関連する送信装置の例が非特許文献１に記載されている。

本発明に関連するアンテナシステムの例が特許文献１に記載されている。

本発明に関連する送信回路装置の例が特許文献２に記載されている。

ＮＴＴ ＤＯＣＯＭＯテクニカル・ジャーナル Ｖｏｌ．２３，Ｎｏ．４

特開２０１５−１８６０３１号公報 特開２００２−５７７３２号公報

図１１または図１２に示される送信装置を実装する場合、多数の送信ブロックが密集して実装される。これによって、各送信ブロックの配線を等長で実装することが難しく、実装時には配線長がそれぞれ異なることになる。配線の長さのバラつきは、送信ブロック間の同期のずれを引き起こし、ビームの指向性制御の精度が低下する等の信号品質の劣化を招く。

本発明の目的は、実質的に配線長のバラつきを改善し、信号品質の劣化を低減した送信機および送信機の制御方法を提供することにある。

本発明の一態様における送信機は、１−ｂｉｔのデジタルＲＦ信号を他の１−ｂｉｔのデジタルＲＦ信号に基づいて遅延させるデジタル遅延回路と、前記デジタル遅延回路が出力する信号を増幅する増幅器と、前記増幅器が出力する信号のうち所定の周波数帯域の信号を通過させるバンドパスフィルタと、を備え、前記バンドパスフィルタが出力する信号は、複数のアンテナ素子のうち対応する１つのアンテナ素子に入力され、前記複数のアンテナ素子が形成するビームの指向性を制御する。

本発明の一態様における送信機の制御方法は、１−ｂｉｔのデジタルＲＦ信号を他の１−ｂｉｔのデジタルＲＦ信号に基づいて遅延させ、増幅した後、所定の周波数帯域の信号のみを複数のアンテナ素子のうち対応する１つのアンテナ素子に入力し、前記複数のアンテナ素子が形成するビームの指向性を制御する。

本発明における効果は、送信機の信号品質の劣化を低減できる点である。

図１は、本発明の第１の実施形態における送信機１０の構成を示すブロック図である。 図２は、本発明の第２の実施形態における送信機１１の構成を示すブロック図である。 図３は、本発明の第３の実施形態における送信機１２の構成を示すブロック図である。 図４は、本発明の第４の実施形態における送信機１３の構成を示すブロック図である。 図５は、本発明の第４の実施形態における送信機１３の具体例を示す図である。 図６は、本発明の第５の実施形態における送信機１４の構成を示すブロック図である。 図７は、本発明の第５の実施形態における送信機１４の具体例を示す図である。 図８は、本発明のデジタル遅延回路２１の動作を説明する図である。 図９は、本発明の第２の実施形態における送信機１１の構成を示すブロック図である。 図１０は、本発明の第５の実施形態における送信機１４の構成を示すブロック図である。 図１１は、本発明に関連する送信装置の構成を示すブロック図である。 図１２は、本発明に関連する送信装置の構成を示すブロック図である。

本発明を実施するための形態について図面を参照して詳細に説明する。なお、各図面及び明細書記載の各実施形態において、同様の機能を備える構成要素には同様の符号が与えられている。

［第１の実施形態］
図１は、本発明の第１の実施形態における送信機１０の構成を示すブロック図である。
図１を参照すると、本発明の第１の実施形態における送信機１０は、複数のデジタル遅延回路２０と、複数の増幅器３０と、複数のバンドパスフィルタ４０と、を備える。デジタル遅延回路２０、増幅器３０、およびバンドパスフィルタ４０は、それぞれ複数のアンテナ素子と同数備えられる。１組のデジタル遅延回路２０、増幅器３０、およびバンドパスフィルタ４０は、１つのアンテナ素子に対応している。

以下、第１の実施の形態における送信機１０が備える各構成要素について説明する。

デジタル遅延回路２０は、１−ｂｉｔのデジタルＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号（以降、１−ｂｉｔ信号列と呼ぶ）を入力とする。デジタル遅延回路２０は、１−ｂｉｔ信号列をリタイミングするとともに当該信号列の波形を整形する。デジタル遅延回路２０は、整形した波形と他の１−ｂｉｔ信号列の波形とに基づいて入力信号である１−ｂｉｔ信号列を遅延させる。デジタル遅延回路２０は、遅延した１−ｂｉｔ信号列を増幅器３０へ出力する。

増幅器３０は、デジタル遅延回路２０が出力する１−ｂｉｔ信号列を増幅する。増幅器３０は、増幅した１−ｂｉｔ信号列をバンドパスフィルタ４０へ出力する。増幅器３０は、例えば、スイッチ動作によって高効率の増幅を実現するＤ級アンプであってもよい。増幅器３０は、ＡＢ級アンプ、Ｂ級アンプ、Ｅ級アンプ、Ｆ級アンプ、ドハティアンプ、またはエンベロープトラッキングアンプ等であってもよい。

バンドパスフィルタ４０は、増幅器３０が出力する信号のうち所定の周波数帯域の信号を通過させる。つまり、バンドパスフィルタ４０は、入力された信号のうちキャリア周波数（ｆｃ）の近傍の周波数成分以外の成分を抑制したバンドパス出力信号を出力する。バンドパスフィルタ４０が出力した信号は、複数のアンテナ素子のうち対応する１つのアンテナ素子に入力される。

バンドパスフィルタ４０が出力する信号は、複数のアンテナ素子が形成するビームの指向性を制御するために使用される。

第１の実施の形態における送信機１０は、複数のアンテナ素子に各々に対応する複数のデジタル遅延回路２０を備えることによって、対応するアンテナ素子ごとに入力信号である１−ｂｉｔ信号列を他の１−ｂｉｔ信号列に基づいて遅延させる。これによって、送信機１０は、複数のデジタル遅延回路２０の出力段階で、各々の出力信号の同期を取ることができる。つまり、送信機１０は、デジタル遅延回路２０前段の配線長のバラつきを実質的に改善し、信号品質の劣化を低減することが可能となる。

［第２の実施形態］
図２は、本発明の第２の実施形態における送信機１１の構成を示すブロック図である。
図２を参照すると、本発明の第２の実施形態における送信機１１は、複数のＢＢ（Ｂａｓｅ Ｂａｎｄ：ベースバンド）信号生成部５０、複数の１−ｂｉｔ変調器６０、複数のデジタル遅延回路２１、クロック生成部７０、複数の増幅器３０、複数のバンドパスフィルタ４０、および複数のアンテナ８０を備える。第１の実施形態と同様に、デジタル遅延回路２１、増幅器３０、およびバンドパスフィルタ４０は、それぞれアンテナ８０と同数備えられる。１組のデジタル遅延回路２１、増幅器３０、およびバンドパスフィルタ４０は、１つのアンテナ８０に対応している。

以下、第２の実施の形態における送信機１１が備える各構成要素について説明する。

ＢＢ信号生成部５０は、ＢＢ信号を生成して出力する。ＢＢ信号生成部５０が出力するＢＢ信号は、複数のアンテナ８０が形成するビームの指向性を制御するために、その振幅値と位相値とがそれぞれ調整されてもよい。

送信機１１は、図２に示されるように、複数のアンテナ８０と同じ数のＢＢ信号生成部５０を備えてもよいし、複数のアンテナ８０より少ない数のＢＢ信号生成部を備えてもよい。つまり、送信機１１は、図３に示されるように１つのＢＢ信号生成部５０を備えてもよい。ＢＢ信号生成部５０の数がアンテナ８０の数より少ない場合、送信機１１は、コンポーネントの数を減らすことができる。

１−ｂｉｔ変調器６０は、ＢＢ信号生成部５０が出力したＢＢ信号を１−ｂｉｔのデジタルＲＦ信号（以降、１−ｂｉｔ信号列と呼ぶ。）に変換する。つまり、１−ｂｉｔ変調器６０は、ＢＢ信号をＲＦ信号にアップコンバートし、量子化する。量子化とは、例えば、ローパスΔΣ変調、バンドパスΔΣ変調、またはＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）変調等を行うことである。１−ｂｉｔ変調器６０は、１−ｂｉｔ信号列をデジタル遅延回路２１へ出力する。

送信機１１は、図２に示されるように、複数のアンテナ８０と同じ数の１−ｂｉｔ変調器６０を備えてもよいし、複数のアンテナ８０より少ない数の１−ｂｉｔ変調器６０を備えてもよい。つまり、送信機１１は、図３に示されるように１つの１−ｂｉｔ変調器６０を備えてもよい。１−ｂｉｔ変調器６０の数がアンテナ８０の数より少ない場合、送信機１１は、コンポーネントの数を減らすことができる。この場合、１−ｂｉｔ変調器６０の出力信号は、アンテナ８０の数だけ分配されて複数のデジタル遅延回路２１各々へ入力される。

デジタル遅延回路２１は、１つのロジック回路２２で構成されるか、又は複数のロジック回路２２、２３、…、２ｎ（ｎは２以上の整数。）を直列に接続して構成される。デジタル遅延回路２１は、第１の実施形態におけるデジタル遅延回路２０と同様に、１−ｂｉｔ変調器６０が出力する１−ｂｉｔ信号列を他の１−ｂｉｔ信号列に基づいて遅延させ、増幅器３０へ出力する。

ロジック回路２２、２３、…、２ｎは、入力された１−ｂｉｔ信号列をリタイミングするとともに当該信号列の波形を整形する。ロジック回路２２、２３、…、２ｎは、クロック生成部７０で生成されたクロックに基づいて、入力された１−ｂｉｔ信号列を遅延させる。ロジック回路２２、２３、…、２ｎは、例えば、クロックの立ち上がりに合わせて入力信号を取り込むＤ−ＦＦ（Ｄ（Ｄｅｌａｙ）フリップフロップ）回路であってもよい。ロジック回路２２、２３、…、２ｎは、Ｄ−ＦＦ回路以外の他のフリップフロップ回路やラッチ回路等に置き換えられてもよい。

１つのデジタル遅延回路２１が備えるロジック回路２２、２３、…、２ｎの個数は、当該デジタル遅延回路２１に入力される１−ｂｉｔ信号列の波形と、他のデジタル遅延回路２１に入力される他の１−ｂｉｔ信号列の波形とに基づいて、複数のデジタル遅延回路２１の出力段階で信号が互いに同期するように設定される。例えば、デジタル遅延回路２１に入力される１−ｂｉｔ信号列の波形が、他のデジタル遅延回路２１に入力される他の１−ｂｉｔ信号列の波形よりも進んでいる場合、デジタル遅延回路２１が有するロジック回路の個数を、他のデジタル遅延回路２１が有するロジック回路の個数よりも適切に多く設定する。複数のデジタル遅延回路２１において、各々が有するロジック回路２２、２３、…、２ｎの個数は、互いに異なっていてもよい。

クロック生成部７０は、１−ｂｉｔ変調器６０が出力する１−ｂｉｔ信号列のビットレートの整数倍の周波数のクロックを生成する。クロック生成部７０は、生成したクロックをロジック回路２２、２３、…、２ｎへ出力する。

増幅器３０は、第１の実施形態と同様に、デジタル遅延回路２１が出力する１−ｂｉｔ信号列を増幅する。

バンドパスフィルタ４０は、第１の実施形態と同様に、増幅器３０が出力する信号のうち所定の周波数帯域の信号を通過させる。

アンテナ８０は、バンドパスフィルタ４０が出力するバンドパス出力信号に基づいて、空間に電磁波を放射する。送信機１１は、図２に示されるように、複数のアンテナ８０を備える。複数のアンテナ８０は、各々のアンテナ８０に入力されるバンドパス出力信号に基づいて指向性を有する電磁波（ビーム）を放射する。

以下に、ロジック回路２２、２３、…、２ｎをＤ−ＦＦとした場合におけるＤ−ＦＦの個数の設定方法が説明される。

Ｄ−ＦＦは、複数のデジタル遅延回路２１の出力信号が互いに同期するように設定される。例えば、図９を参照し、１−ｂｉｔ変調器６０１とデジタル遅延回路２１１とを繋ぐ配線が、１−ｂｉｔ変調器６０２とデジタル遅延回路２１２とを繋ぐ配線よりも長い場合、そのままでは両者の同期は取れない。しかし、デジタル遅延回路２１２のＤ−ＦＦの個数を、デジタル遅延回路２１１よりも、配線長の差に対応して適切に多く設定することによって、複数のデジタル遅延回路２１の出力段階で、各々の出力信号の同期を取ることができる。

ここで、図８を用いて具体的なＤ−ＦＦの個数設定方法について説明する。なお、この際に送信ブロック数は４個と仮定する。初期設定として、１−ｂｉｔ変調器６０の出力を、図８（ａ）で示されるような、あるタイミングで１クロック分だけ１の値を取り、後は０の値を取るデータ列を同期して出すように（一時的に）変更する。この時、デジタル遅延回路２１における出力データ列は、図８（ｂ）で示される通り、配線長のバラつきにより、データの遷移（０から１）タイミングが各々異なる。つまり、同期が取れていないことが確認できる。この結果に基づいて、デジタル遅延回路２１１にはＤ−ＦＦを２個、デジタル遅延回路２１２にはＤ−ＦＦを１個、デジタル遅延回路２１３にはＤ−ＦＦを２個追加する。これによって、図８（ｃ）のような、同期したデジタル遅延回路２１の出力が得られる。後は、通常通り動作させた１−ｂｉｔ変調器６０の出力を、先ほどＤ−ＦＦの個数を設定したデジタル遅延回路２１に各々入力することにより、常に同期した送信が可能となる。

第２の実施の形態における送信機１１は、デジタル遅延回路２１に１以上のロジック回路２２、２３、…、２ｎを備えることによって、デジタル遅延回路２１の入力信号である１−ｂｉｔ信号列を他のデジタル遅延回路２１の入力信号である他の１−ｂｉｔ信号列に基づいて遅延させる。つまり、送信機１１は、ロジック回路２２、２３、…、２ｎの個数を１−ｂｉｔ変調器６０とデジタル遅延回路２１とを繋ぐ配線の長さに基づいてデジタル遅延回路２１ごとに設定することで、複数のデジタル遅延回路２１の出力段階で各々の出力信号の同期をとることができる。したがって、送信機１１は、デジタル遅延回路２１前段の配線長のバラつきを実質的に改善し、信号品質の劣化を低減することが可能となる。

［第３の実施形態］
図３は、本発明の第３の実施形態における送信機１２の構成を示すブロック図である。
図３を参照すると、本発明の第３の実施形態における送信機１２は、ＢＢ信号生成部５０、１−ｂｉｔ変調器６０、複数のデジタル遅延回路２１、クロック生成部７０、複数の位相調整器７１、複数の増幅器３０、複数のバンドパスフィルタ４０、および複数のアンテナ８０を備える。本発明の第３の実施形態における送信機１２と第２の実施形態における送信機１１との相違点は、送信機１２がクロック生成部７０とデジタル遅延回路２１との間に位相調整器７１を備える点である。第２の実施形態と同様に、デジタル遅延回路２１、増幅器３０、およびバンドパスフィルタ４０は、それぞれアンテナ８０と同数備えられる。１組のデジタル遅延回路２１、増幅器３０、およびバンドパスフィルタ４０は、１つのアンテナ８０に対応している。

以下、第３の実施の形態における送信機１２が備える各構成要素について説明する。

ＢＢ信号生成部５０は、第２の実施形態と同様に、ＢＢ信号を生成して出力する。本実施の形態において、ＢＢ信号生成部５０は１つであるが、図２に示されるようにＢＢ信号生成部５０は複数であってもよい。ＢＢ信号生成部５０が１つまたはアンテナ８０よりも少ない数である場合、送信機１２は、コンポーネントの数を減らすことができる。

１−ｂｉｔ変調器６０は、第２の実施形態と同様に、ＢＢ信号生成部５０が出力したＢＢ信号を１−ｂｉｔのデジタルＲＦ信号（以降、１−ｂｉｔ信号列と呼ぶ。）に変換する。本実施の形態において、１−ｂｉｔ変調器６０は１つであるが、図２に示されるように１−ｂｉｔ変調器６０は複数であってもよい。１−ｂｉｔ変調器６０が１つまたはアンテナ８０よりも少ない数である場合、送信機１２は、コンポーネントの数を減らすことができる。この場合、１−ｂｉｔ変調器６０の出力信号は、アンテナ８０の数だけ分配されて複数のデジタル遅延回路２１へ入力される。

デジタル遅延回路２１は、第２の実施形態と同様に、１つのロジック回路２２で構成されるか、又は複数のロジック回路２２、２３、…、２ｎ（ｎは２以上の整数。）を直列に接続して構成される。デジタル遅延回路２１は、入力される１−ｂｉｔ信号列を他のデジタル遅延回路２１に入力される１−ｂｉｔ信号列に基づいて遅延させ、増幅器３０へ出力する。

クロック生成部７０は、第２の実施形態と同様に、１−ｂｉｔ変調器６０が出力する１−ｂｉｔ信号列のビットレートの整数倍の周波数のクロックを生成する。

位相調整器７１は、クロック生成部７０で生成されたクロックを入力として、所定の位相を調整したクロックを出力する。位相調整器７１から出力されたクロックは、ロジック回路２２、２３、…、２ｎに入力される。位相調整器７１は、図３に示されるように、複数備えられる。各位相調整器７１は、複数のデジタル遅延回路２１のいずれか１つに対応している。複数の位相調整器７１の位相値は、各位相調整器７１で異なっており、複数のアンテナ８０が形成するビームの指向性を制御するように設定される。

増幅器３０は、第１の実施形態と同様に、デジタル遅延回路２１が出力する１−ｂｉｔ信号列を増幅する。

バンドパスフィルタ４０は、第１の実施形態と同様に、増幅器３０が出力する信号のうち所定の周波数帯の信号を通過させる。

アンテナ８０は、第２の実施形態と同様に、バンドパスフィルタ４０が出力するバンドパス出力信号に基づいて、空間に電磁波を放射する。

第３の実施の形態における送信機１２は、位相調整器７１を備えることによって、複数のアンテナ８０が形成するビームの指向性を制御することができる。また、送信機１２は、デジタル遅延回路２１に１以上のロジック回路２２、２３、…、２ｎを備えることによって、デジタル遅延回路２１の入力信号である１−ｂｉｔ信号列を他のデジタル遅延回路２１の入力信号である他の１−ｂｉｔ信号列に基づいて遅延させる。つまり、送信機１１は、ロジック回路２２、２３、…、２ｎの個数を１−ｂｉｔ変調器６０とデジタル遅延回路２１とを繋ぐ配線の長さに基づいてデジタル遅延回路２１ごとに設定することで、複数のデジタル遅延回路２１の出力段階で各々の出力信号の同期をとることができる。したがって、送信機１１は、デジタル遅延回路２１前段の配線長のバラつきを実質的に改善し、信号品質の劣化を低減することが可能となる。

［第４の実施形態］
図４は、本発明の第４の実施形態における送信機１３の構成を示すブロック図である。
図４を参照すると、本発明の第４の実施形態における送信機１３は、デジタル回路９０、クロック生成部７０、複数のミクストシグナル回路９１、および複数のアンテナ８０を備える。ミクストシグナル回路９１とアンテナ８０とは、同数備えられる。デジタル回路９０は、複数のＢＢ信号生成部５０と複数の１−ｂｉｔ変調器６０と複数のデジタル遅延回路２１ａとを含んで構成される。ミクストシグナル回路９１は、デジタル遅延回路２１ｂと増幅器３０とバンドパスフィルタ４０とを含んで構成される。本発明の第４の実施形態における送信機１３は、第２の実施形態における送信機１１を実装の観点からより具体化した構成である。

以下、第４の実施の形態における送信機１３が備える各構成要素について説明する。

デジタル回路９０は、ＢＢ信号生成部５０と１−ｂｉｔ変調器６０とデジタル遅延回路２１ａとを含んで構成される。デジタル回路９０は、クロック生成部７０が出力するクロックに基づいてデジタル回路９０の内部回路（ＢＢ信号生成部５０と１−ｂｉｔ変調器６０とデジタル遅延回路２１ａと）を動作させる。

ＢＢ信号生成部５０は、第２の実施形態と同様に、ＢＢ信号を生成して出力する。

送信機１３は、図４に示されるように、複数のアンテナ８０と同じ数のＢＢ信号生成部５０を備えてもよいし、複数のアンテナ８０より少ない数のＢＢ信号生成部を備えてもよい。つまり、送信機１３は、図３に示されるように１つのＢＢ信号生成部５０を備えてもよい。ＢＢ信号生成部５０の数がアンテナ８０の数より少ない場合、送信機１３は、コンポーネントの数を減らすことができる。

１−ｂｉｔ変調器６０は、第２の実施形態と同様に、ＢＢ信号生成部５０が出力したＢＢ信号を１−ｂｉｔのデジタルＲＦ信号（以降、１−ｂｉｔ信号列と呼ぶ。）に変換する。

送信機１３は、図４に示されるように、複数のアンテナ８０と同じ数の１−ｂｉｔ変調器６０を備えてもよいし、複数のアンテナ８０より少ない数の１−ｂｉｔ変調器６０を備えてもよい。つまり、送信機１３は、図３に示されるように１つの１−ｂｉｔ変調器６０を備えてもよい。１−ｂｉｔ変調器６０の数がアンテナ８０の数より少ない場合、送信機１３は、コンポーネントの数を減らすことができる。この場合、１−ｂｉｔ変調器６０の出力信号は、アンテナ８０の数だけ分配されて複数のデジタル遅延回路２１ａ各々へ入力される。

デジタル遅延回路２１ａは、第２の実施形態におけるデジタル遅延回路２１と同様に、１つのロジック回路２２で構成されるか、又は複数のロジック回路２２、２３、…、２ｍ（ｍは２以上かつｍ＜ｎの整数。）を直列に接続して構成される。デジタル遅延回路２１ａは、入力される１−ｂｉｔ信号列を他のデジタル遅延回路２１に入力される１−ｂｉｔ信号列に基づいて遅延させ、増幅器３０へ出力する。

クロック生成部７０は、第２の実施形態におけるクロック生成部７０と同様に、１−ｂｉｔ変調器６０が出力する１−ｂｉｔ信号列のビットレートの整数倍の周波数のクロックを生成する。クロック生成部７０は、例えば、分周回路や逓倍回路によって周波数変更したものを使用してもよい。

ミクストシグナル回路９１は、デジタル遅延回路２１ｂと増幅器３０とバンドパスフィルタ４０とを含んで構成される。ミクストシグナル回路９１は、デジタル回路９０が出力した１−ｂｉｔ信号列を他の１−ｂｉｔ信号列に基づいて遅延させ、遅延後の信号を複数のアンテナ８０のうち対応する１つのアンテナ８０に入力する。

デジタル遅延回路２１ｂは、第２の実施形態におけるデジタル遅延回路２１と同様に、１つのロジック回路２（ｍ＋１）で構成されるか、又は複数のロジック回路２（ｍ＋１）、２（ｍ＋２）、…、２ｎを直列に接続して構成される。デジタル遅延回路２１ｂは、入力される１−ｂｉｔ信号列を他のデジタル遅延回路２１ｂに入力される１−ｂｉｔ信号列に基づいて遅延させ、増幅器３０へ出力する。デジタル遅延回路２１ａとデジタル遅延回路２１ｂとを統合したものが、第２の実施形態におけるデジタル遅延回路２１に対応する。

デジタル遅延回路２１ｂは、例えば、１のロジック回路２ｎ（すなわち、ｎ＝ｍ＋１）で構成されてもよい。この場合、同期を取るためのロジック回路の個数の調整は、デジタル遅延回路２１ａにおいて行われる。ロジック回路２２、２３、…、２ｍの個数の設定方法は、第２の実施形態におけるＤ−ＦＦの個数の設定方法と同様に、複数のデジタル遅延回路２１ｂの出力信号が互いに同期するように設定される。

同様に、デジタル遅延回路２１ａは、１のロジック回路２ｍ（すなわち、ロジック回路２２）で構成されてもよい。この場合、同期を取るためのロジック回路の個数の調整は、デジタル遅延回路２１ｂにおいて行われる。ロジック回路２（ｍ＋１）、…、２ｎの個数の設定方法は、第２の実施形態におけるＤ−ＦＦの個数の設定方法と同様に、複数のデジタル遅延回路２１ｂの出力信号が互いに同期するように設定される。

増幅器３０は、第１の実施形態と同様に、デジタル遅延回路２１ｂが出力する１−ｂｉｔ信号列を増幅する。

バンドパスフィルタ４０は、第１の実施形態と同様に、増幅器３０が出力する信号のうち所定の周波数帯域の信号を通過させる。

アンテナ８０は、第２の実施形態と同様に、バンドパスフィルタ４０が出力するバンドパス出力信号に基づいて、空間に電磁波を放射する。

図５は、上記デジタル回路９０とミクストシグナル回路９１とアンテナ８０とを基板上に実装した様子を示す。以下に図５と図４との対応を説明する。

図５は、図４においてアンテナ数を４と設定し、かつアンテナ８０をパッチアンテナで構成した場合の基板を示す。

図５（ａ）が基板表面、図５（ｂ）が基板裏面の平面図である。基板表面において、４個のミクストシグナル回路９１１、９１２、…、９１４各々が、対応するパッチアンテナ８０１、８０２、…、８０４の裏面に実装されている。４個のミクストシグナル回路９１１、９１２、…、９１４に入力される１−ｂｉｔ信号列は、デジタル回路９０から出力される。

デジタル回路９０と４個のミクストシグナル回路９１１、９１２、…、９１４とを繋ぐ配線は、配線長の差異による同期のずれや配線による信号減衰を考慮せずに、自由に設計することが可能である。なぜなら、上記配線により信号減衰が起きたとしても、ミクストシグナル回路９１１、９１２、…、９１４内のデジタル遅延回路２１ｂにおいて、波形整形が行われる上、信号同期に関しても、デジタル回路９０内のデジタル遅延回路２１ａにおいて、配線長のバラつきに応じた適切なロジック回路の数を選択することで、ミクストシグナル回路９１１、９１２、…、９１４間で、信号の同期が実現できる。さらに、ミクストシグナル回路９１１、９１２、…、９１４はパッチアンテナ８０１、８０２、…、８０４の直近に配置されていることから、ミクストシグナル回路９１１、９１２、…、９１４とパッチアンテナ８０１、８０２、…、８０４間の配線による信号品質の劣化はほとんどない。

なお、上記構成は、アンテナをパッチアンテナに限定することはなく、また個数に関しても４個の場合に限定されず、複数のアンテナに対して容易に拡張しうる。

また、上記構成は、第１および第２の実施形態の具体化に限定されるものではなく、第３の実施形態を具体化した構成も含んでいる。その場合、ミクストシグナル回路９１は、本実施形態におけるコンポーネント（デジタル遅延回路２１ｂ、増幅器３０、およびバンドパスフィルタ４０）に加えて、図３における位相調整器７１を含んだものになる。

第４の実施形態における送信機１３は、ミクストシグナル回路９１において遅延調整を行うため、複数のミクストシグナル回路９１の出力段階で各々の出力信号の同期をとることができる。したがって、送信機１３は、ミクストシグナル回路９１前段の配線長のバラつきを実質的に改善し、信号品質の劣化を低減することが可能となる。

［第５の実施形態］
図６は、本発明の第５の実施形態における送信機１４の構成を示すブロック図である。
図６を参照すると、本発明の第５の実施形態における送信機１４は、デジタル回路９０、クロック生成部７０、複数のミクストシグナル回路９１、複数のアンテナ配線８１、および複数のアンテナ８０を備える。ミクストシグナル回路９１、アンテナ配線８１、およびアンテナ８０は、それぞれ同数備えられる。デジタル回路９０は、第４の実施形態と同様に、複数のＢＢ信号生成部５０と複数の１−ｂｉｔ変調器６０と複数のデジタル遅延回路２１ａとを含んで構成される。ミクストシグナル回路９１は、第４の実施形態と同様に、デジタル遅延回路２１ｂと増幅器３０とバンドパスフィルタ４０とを含んで構成される。
本発明の第５の実施形態における送信機１４は、第４の実施形態における送信機１３において前提となっていた、ミクストシグナル回路９１とアンテナ８０との間における、等長かつ最短配線という条件を緩和したものである。

以下、第５の実施の形態における送信機１４が備える各構成要素について説明する。

デジタル回路９０は、第４の実施形態と同様に、クロック生成部７０が出力するクロックに基づいてデジタル回路９０の内部回路（ＢＢ信号生成部５０と１−ｂｉｔ変調器６０とデジタル遅延回路２１ａと）を動作させる。

ＢＢ信号生成部５０は、第２の実施形態と同様に、ＢＢ信号を生成して出力する。

送信機１４は、図６に示されるように、複数のアンテナ８０と同じ数のＢＢ信号生成部５０を備えてもよいし、複数のアンテナ８０より少ない数のＢＢ信号生成部を備えてもよい。つまり、送信機１４は、図３に示されるように１つのＢＢ信号生成部５０を備えてもよい。ＢＢ信号生成部５０の数がアンテナ８０の数より少ない場合、送信機１４は、コンポーネントの数を減らすことができる。

１−ｂｉｔ変調器６０は、第２の実施形態と同様に、ＢＢ信号生成部５０が出力したＢＢ信号を１−ｂｉｔのデジタルＲＦ信号（以降、１−ｂｉｔ信号列と呼ぶ。）に変換する。

送信機１４は、図６に示されるように、複数のアンテナ８０と同じ数の１−ｂｉｔ変調器６０を備えてもよいし、複数のアンテナ８０より少ない数の１−ｂｉｔ変調器６０を備えてもよい。つまり、送信機１４は、図３に示されるように１つの１−ｂｉｔ変調器６０を備えてもよい。１−ｂｉｔ変調器６０の数がアンテナ８０の数より少ない場合、送信機１４は、コンポーネントの数を減らすことができる。この場合、１−ｂｉｔ変調器６０の出力信号は、アンテナ８０の数だけ分配されて複数のデジタル遅延回路２１ａ各々へ入力される。

デジタル遅延回路２１ａは、第４の実施形態におけるデジタル遅延回路２１ａと同様に、入力される１−ｂｉｔ信号列を他のデジタル遅延回路２１に入力される１−ｂｉｔ信号列に基づいて遅延させ、増幅器３０へ出力する。

クロック生成部７０は、第４の実施形態におけるクロック生成部７０と同様に、１−ｂｉｔ変調器６０が出力する１−ｂｉｔ信号列のビットレートの整数倍の周波数のクロックを生成する。

ミクストシグナル回路９１は、第４の実施形態と同様に、デジタル回路９０が出力した１−ｂｉｔ信号列を他の１−ｂｉｔ信号列に基づいて遅延させ、遅延後の信号を複数のアンテナ８０のうち対応する１つのアンテナ８０に入力する。

デジタル遅延回路２１ｂは、第４の実施形態におけるデジタル遅延回路２１ｂと同様に、入力される１−ｂｉｔ信号列を他のデジタル遅延回路２１ｂに入力される１−ｂｉｔ信号列に基づいて遅延させるだけでなく、アンテナ配線８１の長さも考慮して１−ｂｉｔ信号列を遅延させる。デジタル遅延回路２１ａとデジタル遅延回路２１ｂとを統合したものが、第２の実施形態におけるデジタル遅延回路２１に対応する。

アンテナ配線８１は、ミクストシグナル回路９１とアンテナ８０との間を繋ぐ配線である。アンテナ配線８１は、互いの配線長差が、クロック生成部７０から出力されるクロックの周波数の波長の整数倍になるように設計される。この設定により、アンテナ配線８１のみで生じる信号の遅延時間差は、クロック周期の整数倍になる。

デジタル遅延回路２１ａとデジタル遅延回路２１ｂとにおける、ロジック回路の個数の設定方法は、アンテナ配線８１で生じる整数クロック分相当の同期ズレを考慮に入れた上で、アンテナ８０において互いに同期するように設定する。具体的には、図１０を参照し、アンテナ配線８１１がアンテナ配線８１２よりも、クロックの周波数に対応する波長の２倍長くなるように設計した場合、アンテナ配線８１１は、アンテナ配線８１２と比べて、２クロック分の遅延が生じることになる。したがって、デジタル遅延回路２１２ｂの出力が、デジタル遅延回路２１１ｂの出力よりも２クロック分遅れるように、デジタル遅延回路２１２ａのロジック回路の個数を、初期設定（第４の実施形態における設定）で得られる個数より２個多く設定することにより、パッチアンテナ８０１、８０２において両者の同期を取ることができる。

アンテナ８０は、第２の実施形態と同様に、バンドパスフィルタ４０が出力するバンドパス出力信号に基づいて、空間に電磁波を放射する。

図７は、上記デジタル回路９０とミクストシグナル回路９１とアンテナ配線８１とアンテナ８０とを基板上に実装した様子を示す。以下に図６と図７との対応を説明する。

図７は、図６においてアンテナ数を４と設定し、かつアンテナ８０をパッチアンテナで構成した場合の基板を示す。

この例において、アンテナ配線８１は、互いに等長になっておらず、アンテナ配線８１１、８１４は、アンテナ配線８１２、８１３と比べて短くなっている。クロック生成部７０のクロック周波数を１２ＧＨｚとした場合、例えば、アンテナ配線８１１、８１４の配線長を１０ｃｍ、アンテナ配線８１２、８１３の配線長を１０ｃｍ＋２．５×ｋｃｍ（２．５ｃｍは１２ＧＨｚの波長。ｋは１以上の整数）と設定した上で、デジタル遅延回路２１ｂの出力において、デジタル遅延回路２１２ｂ、２１３ｂの出力よりもデジタル遅延回路２１１ｂ、２１４ｂの出力が（クロック生成部７０のクロック周波数に対して）ｋクロック分遅延するように設定することにより、アンテナにおいて無線信号の同期を取ることが出来る。なお、上記例では、真空中における１２ＧＨｚの信号の波長として２．５ｃｍが用いられているが、アンテナ配線の材質等に応じてアンテナ配線中を伝搬する信号の波長が異なるので、アンテナ配線の材質等に応じてアンテナ配線の配線長が設定されるように構成されていてもよい。

第５の実施形態における送信機１４は、アンテナ８０までの配線長の制約を大幅に緩和（具体的にはアンテナ配線における配線長の差分制約のみ）した上で、ミクストシグナル回路９１において遅延調整を行うため、アンテナ８０の入力段階で各々の入力信号の同期をとることができる。したがって、送信機１４は、ミクストシグナル回路９１前段の配線長のバラつきを実質的に改善し、信号品質の劣化を低減することが可能となる。

以上、各実施形態および具体例を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しえる様々な変更をすることができる。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

この出願は、２０１６年９月２８日に出願された日本出願特願２０１６−１８８９３３を基礎とする優先権を主張し、その開示の全てをここに取り込む。

１０、１１、１２、１３、１４ 送信機
２０、２１ デジタル遅延回路
２１ａ、２１ｂ デジタル遅延回路
２２、２３、…、２ｍ、…、２ｎ ロジック回路
３０ 増幅器
４０ バンドパスフィルタ
５０ ＢＢ信号生成部
６０ １−ｂｉｔ変調器
７０ クロック生成部
７１ 位相調整器
８０ アンテナ
８０１、８０２、…、８０４ パッチアンテナ
８１ アンテナ配線
９０ デジタル回路
９１ ミクストシグナル回路
９１１、９１２、…、９１４ ミクストシグナル回路

Claims (10)

1. １−ｂｉｔのデジタルＲＦ信号を他の１−ｂｉｔのデジタルＲＦ信号に基づいて遅延させるデジタル遅延回路と、
   前記デジタル遅延回路が出力する信号を増幅する増幅器と、
   前記増幅器が出力する信号のうち所定の周波数帯域の信号を通過させるバンドパスフィルタと、を備え、
   前記バンドパスフィルタが出力する信号は、複数のアンテナ素子のうち対応する１つのアンテナ素子に入力され、前記複数のアンテナ素子が形成するビームの指向性を制御することを特徴とする送信機。
2. 前記１−ｂｉｔのデジタルＲＦ信号のビットレートの整数倍の周波数のクロックを生成するクロック生成手段をさらに備え、
   前記デジタル遅延回路は、１つのロジック回路で構成されるか、又は複数のロジック回路を直列に接続して構成され、
   １以上の前記ロジック回路は、前記クロックに基づいて前記１−ｂｉｔのデジタルＲＦ信号を遅延させることを特徴とする請求項１に記載の送信機。
3. 前記デジタル遅延回路は、前記１−ｂｉｔのデジタルＲＦ信号の波形である第１の波形を整形する機能を有し、
   前記１以上のロジック回路の個数は、前記第１の波形と前記他の１−ｂｉｔのデジタルＲＦ信号の波形である第２の波形とに基づいて前記複数のアンテナ素子各々に入力される信号が互いに同期するように設定されることを特徴とする請求項２に記載の送信機。
4. ベースバンド信号を出力するベースバンド信号生成手段と、
   前記ベースバンド信号を前記１−ｂｉｔのデジタルＲＦ信号に変換して前記デジタル遅延回路へ出力する１−ｂｉｔ変調器と、をさらに備えることを特徴とする請求項１に記載の送信機。
5. 前記クロックの位相を調整して前記１以上のロジック回路へ出力する位相調整器をさらに備え、
   前記デジタル遅延回路は、前記位相調整器が出力するクロックに基づいて前記１−ｂｉｔのデジタルＲＦ信号を遅延させることを特徴とする請求項２に記載の送信機。
6. 前記デジタル遅延回路における前記１以上のロジック回路の一部と、前記増幅器と、前記バンドパスフィルタと、は１つのチップに集積され、
   前記チップは、前記対応する１つのアンテナ素子の直近に配置されることを特徴とする請求項２に記載の送信機。
7. 前記デジタル遅延回路と前記増幅器と前記バンドパスフィルタとを第１の系統として、前記第１の系統と同様に構成される第２の系統をさらに備え、
   前記第１の系統における前記チップと前記対応する１つのアンテナ素子との間の配線の長さと、前記第２の系統における前記チップと前記対応する１つのアンテナ素子との間の配線の長さとの差は、前記クロックの周波数に相当する波長の整数倍であり、
   前記１以上のロジック回路の個数は、前記差に基づいて前記複数のアンテナ素子各々に入力される信号が互いに同期するように設定されることを特徴とした請求項６に記載の送信機。
8. 前記１以上のロジック回路は、少なくともラッチ回路を含むことを特徴とする請求項２に記載の送信機。
9. 前記１以上のロジック回路は、少なくともＤフリップフロップ回路を含むことを特徴とする請求項２に記載の送信機。
10. １−ｂｉｔのデジタルＲＦ信号を他の１−ｂｉｔのデジタルＲＦ信号に基づいて遅延させ、増幅した後、所定の周波数帯域の信号のみを複数のアンテナ素子のうち対応する１つのアンテナ素子に入力し、前記複数のアンテナ素子が形成するビームの指向性を制御する、送信機の制御方法。

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