JPWO2013080483A1 - 不揮発性半導体記憶装置およびその書き込み方法 - Google Patents
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Abstract
Description
上記したように、クロスポイント構成では、直交するように配置されたビット線とワード線との交点の位置に、ビット線とワード線とに挟まれて、各メモリセルが設置される。メモリセルは、抵抗変化型記憶素子単体または抵抗変化型記憶素子とダイオード等のスイッチング素子との直列接続として構成され、メモリセルの一方の端子はワード線に接続され、他方の端子はビット線に接続されている。クロスポイント構成は、抵抗変化型記憶素子がアクセストランジスタを介してビット線に接続されるいわゆる1T1R構成に比べ、大規模集積化に適しているという特徴を持つ。
[装置の構成]
本発明の第1の実施の形態に係る不揮発性半導体記憶装置1000は、図1に示されているように、第1の平面内において互いに平行に形成された複数のワード線2と、第1の平面に平行な第2の平面内において互いに平行にかつ複数のワード線2と立体交差するように形成された複数のビット線3と、複数のワード線2と複数のビット線3の立体交差点のそれぞれに対して設けられた複数のセル(メモリセル4及びオフセット電流検知セル5を含む)の集合体で構成される、クロスポイントセルアレイ1と、複数のワード線2のうちから特定のワード線2を選択するワード線選択回路10と、複数のビット線3のうちから特定のビット線3を選択するビット線選択回路11と、ワード線選択回路10を介してワード線2に接続され、ワード線選択回路10で選択されたワード線2に書き込み用の電気信号を出力するための書き込み制御回路22と、ビット線選択回路11を介して選択ビット線3に接続され、ビット線選択回路11で選択されたビット線3に流れる回り込み電流を検知して、回り込み電流の大きさに応じた電気信号であるオフセット電気信号に変換する電流センス回路21と、を備え、セルの集合体には、選択されたワード線2と選択されたビット線3との間に印加される電気信号に基づいて可逆的に2つ以上の状態に抵抗値が変化するメモリ動作をする抵抗変化型記憶素子(メモリ素子)を含む複数のメモリセル4と、対応するワード線2と対応するビット線3との間に印加される電気信号によらず、所定の高抵抗値を有する少なくとも1つのオフセット電流検知セル5と、が含まれ、電流センス回路21及び書き込み制御回路22は、オフセット電流検知セル5を選択して回り込み電流を測定して一旦記憶し、選択されたメモリセル4の所定の第1の書き込み電流に回り込み電流を加算された第2の書き込み電流を選択されたメモリセル4に流すように書き込み制御回路22を制御する。以下、各構成要素を詳細に説明する。
図4に、メモリ素子111の抵抗変化型記憶素子として抵抗変化素子(ReRAM)を用い、スイッチング素子としてMSMダイオードを用いた場合のメモリセル4の構成の一例を示す。
続いて、図6および図7を用いて、本実施の形態による不揮発性半導体記憶装置1000aにおいてメモリセル4にLR状態を書き込む方法について説明する。
図8は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置1000aの、書き込み対象セル4aをLR状態に書き込むシーケンスを示すフローチャートである。
続いて、図9および図10を用いて、本実施の形態による不揮発性半導体記憶装置1000aにおいてメモリセル4にHR状態を書き込む方法について説明する。
図11は、本実施の形態に係る不揮発性半導体記憶装置1000aの、書き込み対象セル4aをHR状態に書き込むシーケンスを示すフローチャートである。
[装置の構成]
図13は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置2000の構成の一例を示す図である。
本実施の形態に係る不揮発性半導体記憶装置2000の書き込み方法は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置1000の書き込み方法と、ほぼ同じであるため、以下では、LR書き込みを行う場合を例として、本実施の形態と第1の実施の形態で異なる点についてのみ説明する。
[装置の構成]
図14は、本発明の第2の実施の形態の変形例に係る不揮発性半導体記憶装置2000aの構成の一例を示す図である。
続いて、図15から図17を用いて、本変形例による不揮発性半導体記憶装置2000aにおいてメモリセル4にLR状態を書き込む方法について説明する。
SnetLR=(SoffsetLR1+SoffsetLR2)/2
が望ましい。オフセット電流演算回路A125は、電気信号SnetLRを書き込み制御回路A122に出力する。書き込み制御回路A122は、書き込み対象セル4aをLR状態に書き込むために必要な電流ILRと、オフセット電気信号SnetLRから計算される回り込み電流((IoffsetLR1+IoffsetLR2)/2)の和に等しい電流(ILR+(IoffsetLR1+IoffsetLR2)/2)となるように、書き込み用の電気信号を調整してワード線WLiに出力する。このとき、書き込み制御回路A122は定電流源として動作する。
図18は、本変形例に係る不揮発性半導体記憶装置2000aの、書き込み対象セル4aをLR状態に書き込むシーケンスを示すフローチャートである。
本変形例においてメモリセルをHR状態に書き込む方法は、メモリセルをLR状態に書き込む方法において、電流を流す方向がワード線2からビット線3であったのを、逆方向に、すなわち、ビット線3からワード線2に流れるように置き換え、VLRをVHRに、ILRをIHRに置き換えることで実現できる。
[装置の構成]
図19は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置3000の構成の一例を示す図である。
続いて、図20および図21を用いて、本実施の形態に係る不揮発性半導体記憶装置においてメモリセル4にLR状態を書き込む方法について説明する。
図22は、本実施の形態に係る不揮発性半導体記憶装置3000aの、書き込み対象セル4aをLR状態に書き込むシーケンスを示すフローチャートである。
本実施の形態においてメモリセルをHR状態に書き込む方法は、メモリセルをLR状態に書き込む方法において、電流を流す方向がワード線2からビット線3であったのを、逆方向に、すなわち、ビット線3からワード線2に流れるように置き換え、VLRをVHRに、ILRをIHRに置き換えることで実現できる。
2 ワード線
3 ビット線
4 メモリセル
4a 書き込み対象セル
5,5a,51,52,53,54 オフセット電流検知セル
10,310 ワード線選択回路
11,311 ビット線選択回路
21,321 電流センス回路
21a,121,321a 電流センス回路A
22,322 書き込み制御回路
22a,122,322a 書き込み制御回路A
23,323 オフセット電流値保持回路
23a,123,323a オフセット電流値保持回路A
23b オフセット電流値保持回路B
25 電流センス回路A/書き込み制御回路B
26 電流センス回路B/書き込み制御回路A
100,501 層間絶縁膜
110 第1ビア
111 メモリ素子
112 第2ビア
123a オフセット電流値保持回路A1
123b オフセット電流値保持回路A2
125 オフセット電流演算回路A
303 オフセット電流検知ビット線
511 第1電極
512 第2電極
513 第3電極
521 低濃度酸化層
522 高濃度酸化層
530 半導体層
570 抵抗変化素子
571 ダイオード
572 メモリ素子
1000,1000a,1000c,2000,2000a,3000,3000a 不揮発性半導体記憶装置
Claims (27)
- 第1の平面内において互いに平行に形成された複数のワード線と、
前記第1の平面に平行な第2の平面内において互いに平行にかつ前記複数のワード線と立体交差するように形成された複数のビット線と、
前記複数のワード線と前記複数のビット線の立体交差点のそれぞれに対して設けられたセルの集合体で構成される、クロスポイントセルアレイと、
前記複数のワード線のうちから特定のワード線を選択するワード線選択回路と、
前記複数のビット線のうちから特定のビット線を選択するビット線選択回路と、
前記ワード線選択回路を介して前記ワード線に接続され、または、前記ビット線選択回路を介して前記ビット線に接続され、前記ワード線選択回路で選択されたワード線または前記ビット線選択回路で選択されたビット線に書き込み用の電気信号を出力するための書き込み制御回路と、
前記ビット線選択回路を介して前記ビット線に接続され、または、前記ワード線選択回路を介して前記ワード線に接続され、前記ビット線選択回路で選択されたビット線または前記ワード線選択回路で選択されたワード線に流れる電流を検知して、前記電流の大きさに応じた電気信号に変換する電流センス回路と、
を備え、
前記セルの集合体には、
対応するワード線と対応するビット線との間に印加される電気信号に基づいて可逆的に2つ以上の状態に抵抗値が変化するメモリ動作をするメモリ素子を含むメモリセルと、
対応するワード線と対応するビット線との間に印加される電気信号によらず、前記メモリ素子が前記メモリ動作をする場合の高抵抗状態での前記メモリ素子の抵抗値より高い抵抗値を有するオフセット電流検知セルと、
が含まれ、
前記メモリセルに接続される前記ワード線及び前記ビット線間に所定の極性と振幅を有する第1の電圧を印加して前記メモリセルに所定のデータを書き込む時に流れる電流を第1の書き込み電流とし、前記オフセット電流検知セルに接続される前記ワード線及び前記ビット線間に前記第1の電圧を印加した時に流れる電流を回り込み電流とする時、
前記書き込み制御回路は、
前記第1の書き込み電流より高い第2の書き込み電流を前記メモリセルに流すように前記書き込み用の電気信号を調節する、
不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置であって、
前記回り込み電流は、前記オフセット電流検知セル以外のメモリセルに流れる電流の総和である、
不揮発性半導体記憶装置。 - 請求項1または2に記載の不揮発性半導体記憶装置であって、
前記第2の書き込み電流は、前記第1の書き込み電流と前記回り込み電流の和である、
不揮発性半導体記憶装置。 - 請求項1〜3のいずれか1項に記載の不揮発性半導体記憶装置であって、さらに、
前記電流センス回路は、前記回り込み電流をオフセット電気信号に変換し、
前記電流センス回路で変換された前記オフセット電気信号を保持するためのオフセット電流値保持回路を備える、
不揮発性半導体記憶装置。 - 請求項4に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路は、
前記ワード線選択回路で選択された前記ワード線に前記書き込み用の電気信号として第1の書き込み用の電気信号を出力するための書き込み制御回路Aと、
前記ビット線選択回路で選択されたビット線に前記書き込み用の電気信号として第2の書き込み用の電気信号を出力するための書き込み制御回路Bと、で構成される、
不揮発性半導体記憶装置。 - 請求項4に記載の不揮発性半導体記憶装置であって、
前記電流センス回路は、
前記ビット線選択回路で選択されたビット線から流出する回り込み電流を検知して、前記オフセット電気信号として前記回り込み電流の大きさに応じた電気信号である第1のオフセット電気信号に変換する電流センス回路Aと、
前記ワード線選択回路で選択されたワード線から流出する回り込み電流を検知して、前記オフセット電気信号として前記回り込み電流の大きさに応じた電気信号である第2のオフセット電気信号に変換する電流センス回路Bと、
で構成される、
不揮発性半導体記憶装置。 - 請求項6に記載の不揮発性半導体記憶装置であって、
前記オフセット電流値保持回路は、
前記電流センス回路Aで変換された前記第1のオフセット電気信号を保持するためのオフセット電流値保持回路Aと、
前記電流センス回路Bで変換された前記第2のオフセット電気信号を保持するためのオフセット電流値保持回路Bと、
で構成される、
不揮発性半導体記憶装置。 - 請求項1から請求項7のいずれか1項に記載の不揮発性半導体記憶装置であって、
前記複数のワード線および前記複数のビット線のそれぞれに対して各々1個ずつの前記オフセット電流検知セルが設けられるように前記クロスポイントセルアレイ内に前記オフセット電流検知セルが配置され、
前記電流を検知するために選択される前記オフセット電流検知セルは、前記クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたワード線またはビット線に対して設けられた前記オフセット電流検知セルである、
不揮発性半導体記憶装置。 - 請求項4に記載の不揮発性半導体記憶装置であって、
前記オフセット電流値保持回路は、
前記電流センス回路で変換された異なる前記オフセット電気信号を保持するための第1のオフセット電流値保持回路および第2のオフセット電流値保持回路とで構成され、
前記不揮発性半導体記憶装置は、さらに、
前記第1のオフセット電流値保持回路および前記第2のオフセット電流値保持回路にそれぞれ保持された前記第1のオフセット電気信号および前記第2のオフセット電気信号を参照して、前記第1のオフセット電流値保持回路および前記第2のオフセット電流値保持回路に保持された前記第1のオフセット電気信号および前記第2のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路と、
を備え、
前記書き込み制御回路は、
前記回り込み電流が第1の電流であるときには第1の書き込み電流が、前記第1の電流より高い第2の電流であるときには前記第1の書き込み電流より高い第2の書き込み電流が前記メモリセルに流れるように、前記平均オフセット電気信号に応じて前記書き込み用の電気信号を調節する、
不揮発性半導体記憶装置。 - 請求項9に記載の不揮発性半導体記憶装置であって、
前記オフセット電流値保持回路は、
前記電流センス回路Aで変換された前記第1のオフセット電気信号を保持するためのオフセット電流値保持回路Aと、
前記電流センス回路Bで変換された前記第2のオフセット電気信号を保持するためのオフセット電流値保持回路Bと、
で構成され、
前記オフセット電流演算回路は、
前記オフセット電流値保持回路Aの前記第1のオフセット電流値保持回路および前記第2のオフセット電流値保持回路にそれぞれ保持された前記第1のオフセット電気信号および前記第2のオフセット電気信号を参照して、前記第1のオフセット電流値保持回路および前記第2のオフセット電流値保持回路にそれぞれ保持された前記第1のオフセット電気信号および前記第2のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路Aと、
前記オフセット電流値保持回路Bの前記第1のオフセット電流値保持回路および前記第2のオフセット電流値保持回路にそれぞれ保持された前記第1のオフセット電気信号および前記第2のオフセット電気信号を参照して、前記第1のオフセット電流値保持回路および前記第2のオフセット電流値保持回路にそれぞれ保持された前記第1のオフセット電気信号および前記第2のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成するオフセット電流演算回路Bと、
で構成される、
不揮発性半導体記憶装置。 - 請求項5に記載の不揮発性半導体記憶装置であって、
前記複数のビット線は、前記メモリセルのみが設けられた複数のビット線と、前記メモリセルと前記オフセット電流検知セルの両方が設けられた複数のオフセット電流検知ビット線とで構成され、
前記オフセット電流検知セルは、全ての前記複数のオフセット電流検知ビット線の各々に設けられる前記オフセット電流検知セルの個数が均等で、かつ、前記複数のワード線のそれぞれに対して各々1個ずつの前記オフセット電流検知セルが設けられるように、前記クロスポイントセルアレイ内に配置され、
前記電流を検知するために選択される前記オフセット電流検知セルは、前記クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたワード線に対して設けられたオフセット電流検知セルである、
不揮発性半導体記憶装置。 - 請求項5に記載の不揮発性半導体記憶装置であって、
前記複数のワード線は、前記メモリセルのみが設けられた複数のワード線と、前記メモリセルと前記オフセット電流検知セルの両方が設けられた複数のオフセット電流検知ワード線とで構成され、
前記オフセット電流検知セルは、全ての前記複数のオフセット電流検知ワード線の各々に設けられる前記オフセット電流検知セルの個数が均等で、かつ、前記複数のビット線のそれぞれに対して各々1個ずつの前記オフセット電流検知セルが設けられるように、前記クロスポイントセルアレイ内に配置され、
前記電流を検知するために選択される前記オフセット電流検知セルは、前記クロスポイントセルアレイから選択された書き込み対象のメモリセルに接続されたビット線に対して設けられたオフセット電流検知セルである、
不揮発性半導体記憶装置。 - 請求項5に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Aは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Aから第1の電圧を出力することで、前記オフセット電流検知セルの接続されたワード線の電位が前記オフセット電流検知セルの接続されたビット線より高い電位になるようにし、かつ、
前記オフセット電流検知セルの接続されたビット線に流れる電流をIoffsetLRとし、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線の方向に流す必要のある電流をILRとしたとき、
前記書き込み制御回路Aは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Aから出力される電流が
(ILR+IoffsetLR)
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。 - 請求項5に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Bは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Bから第2の電圧を出力することで、前記オフセット電流検知セルに接続されたビット線の電位が前記オフセット電流検知セルの接続されたワード線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続されたワード線から流出する電流をIoffsetHRとし、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線の方向に流す必要のある電流をIHRとしたとき、
前記書き込み制御回路Bは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Bから出力される電流が
(IHR+IoffsetHR)
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。 - 請求項5に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Aは、
第1のビット線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Aから第1の電圧を出力することで、前記第1のビット線に接続されたオフセット電流検知セルに接続された第1のワード線の電位が前記第1のビット線より高い電位になるようにし、
前記第1のビット線から流出する電流をIoffsetLR1とし、
第2のビット線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Aから第1の電圧を出力することで、前記第2のビット線に接続されたオフセット電流検知セルに接続された第2のワード線の電位が前記第2のビット線より高い電位になるようにし、
前記第2のビット線から流出する電流をIoffsetLR2とし、かつ、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線方向に流す必要のある電流をILRとしたとき、
前記書き込み制御回路Aは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Aから出力される電流が
(ILR+(+IoffsetLR1+IoffsetLR2)/2)
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。 - 請求項5に記載の不揮発性半導体記憶装置であって、
前記書き込み制御回路Bは、
第1のワード線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Bから第2の電圧を出力することで、前記第1のワード線に接続されたオフセット電流検知セルに接続された第1のビット線の電位が前記第1のワード線より高い電位になるようにし、
前記第1のワード線から流出する電流をIoffsetHR1とし、
第2のワード線に接続されたオフセット電流検知セルを選択して、前記書き込み制御回路Bから第2の電圧を出力することで、前記第2のワード線に接続されたオフセット電流検知セルに接続された第2のビット線の電位が前記第2のワード線より高い電位になるようにし、
前記第2のワード線から流出する電流をIoffsetHR2とし、かつ、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線方向に流す必要のある電流をIHRとしたとき、
前記書き込み制御回路Bは、
前記書き込み対象のメモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Bから出力される電流が
(IHR+(+IoffsetHR1+IoffsetHR2)/2)
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。 - 請求項11に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ビット線1本に接続された前記オフセット電流検知セルの数をN、
前記オフセット電流検知ビット線1本に接続されたセル数をMとしたとき、
前記書き込み制御回路Aは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Aから第1の電圧を出力することで、前記オフセット電流検知セルに接続されたワード線の電位がオフセット電流検知セルの接続された前記オフセット電流検知ビット線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続された前記オフセット電流検知ビット線から流出する電流をIoffsetLRとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線方向に流す必要のある電流をILRとしたとき、
前記書き込み制御回路Aは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Aから出力される電流が
(ILR+IoffsetLR×M/(M−(M/N)))
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。 - 請求項11に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ビット線1本に設けられた前記オフセット電流検知セルの数をN、
前記オフセット電流検知ビット線1本に設けられたセル数をMとしたとき、
前記書き込み制御回路Bは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Bから第2の電圧を出力することで、前記オフセット電流検知セルに接続されたオフセット電流検知ビット線の電位が前記オフセット電流検知セルに接続されたワード線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続された前記ワード線から流出する電流をIoffsetHRとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線方向に流す必要のある電流をIHRとしたとき、
前記書き込み制御回路Bは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Bから出力される電流が
(IHR+IoffsetHR×M/(M−(M/N)))
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。 - 請求項12に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ワード線1本に設けられた前記オフセット電流検知セルの数をN、
前記オフセット電流検知ワード線1本に設けられたセル数をMとしたとき、
前記書き込み制御回路Aは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Aから第1の電圧を出力することで、前記オフセット電流検知セルに接続された前記オフセット電流検知ワード線の電位がオフセット電流検知セルに接続されたビット線より高い電位になるようにし、かつ、
前記オフセット電流検知セルに接続された前記オフセット電流検知ビット線から流出する電流をIoffsetLRとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にワード線からビット線方向に流す必要のある電流をILRとしたとき、
前記書き込み制御回路Aは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Aから出力される電流が
(ILR+IoffsetLR×M/(M−(M/N)))
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。 - 請求項12に記載の不揮発性半導体記憶装置であって、
前記オフセット電流検知ワード線1本に設けられた前記オフセット電流検知セルの数をN、
前記オフセット電流検知ワード線1本に設けられたセル数をMとしたとき、
前記書き込み制御回路Bは、
前記オフセット電流検知セルを選択して、前記書き込み制御回路Bから第2の電圧を出力することで、前記オフセット電流検知セルに接続されたビット線の電位が前記オフセット電流検知セルに接続されたオフセット電流検知ワード線より高い電位になるようにし、前記オフセット電流検知セルに接続された前記ワード線から流出する電流をIoffsetHRとし、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記メモリ素子にビット線からワード線方向に流す必要のある電流をIHRとしたとき、
前記書き込み制御回路Bは、
前記メモリセルに含まれるメモリ素子の抵抗値を変化させるために、前記書き込み制御回路Bから出力される電流が
(IHR+IoffsetHR×M/(M−(M/N)))
となるように、前記書き込み用の電気信号を調整する、
不揮発性半導体記憶装置。 - 請求項13、請求項15、請求項17および請求項19のいずれか1項に記載の不揮発性半導体記憶装置であって、
前記選択されたビット線と前記選択されたワード線の間の電圧は、前記メモリ素子の電流−電圧特性において前記メモリ素子を高抵抗状態から低抵抗状態に変化させるために必要な電圧以下の電圧である、
不揮発性半導体記憶装置。 - 請求項14、請求項16、請求項18および請求項20のいずれか1項に記載の不揮発性半導体記憶装置であって、
前記選択されたワード線と前記選択されたビット線の間の電圧は、前記メモリ素子の電流−電圧特性において前記メモリ素子を低抵抗状態から高抵抗状態に変化させるために必要な電圧以上の電圧である、
不揮発性半導体記憶装置。 - 請求項1から請求項22のいずれか1項に記載の不揮発性半導体記憶装置であって、
前記メモリセルは、
前記メモリ素子と、前記メモリ素子と前記ワード線とを電気的に接続するための第1のビアと、前記メモリ素子と前記ビット線とを電気的に接続するための第2のビアとで構成され、
前記オフセット電流検知セルは、
前記メモリセルから、前記第1のビアおよび前記第2のビアの少なくともいずれかを除いた構造を持つ、
不揮発性半導体記憶装置。 - 請求項1から請求項22のいずれか1項に記載の不揮発性半導体記憶装置であって、
前記メモリセルは、
前記メモリ素子と、前記メモリ素子と前記ワード線とを電気的に接続するための第1のビアと、前記メモリ素子と前記ビット線とを電気的に接続するための第2のビアとで構成され、
前記オフセット電流検知セルは、
前記メモリセルから、前記メモリ素子を除いた構造、または、
前記メモリセルから、前記第1のビアおよび前記第2のビアの少なくともいずれかと、前記メモリ素子とを除いた構造を持つ、
不揮発性半導体記憶装置。 - 請求項1から請求項24のいずれか1項に記載の不揮発性半導体記憶装置であって、
前記メモリ素子は、
第1の電極、抵抗変化層および第2の電極で構成される積層構造を有する抵抗変化型記憶素子を有し、
前記第1の電極は、TaN(窒化タンタル)、TiN(窒化チタン)およびW(タングステン)のいずれかで構成され、
前記第2の電極は、Pt(白金)、Ir(イリジウム)およびPd(パラジウム)のいずれか、または、これらの合金で構成され、
前記抵抗変化層は、酸素不足型のタンタル酸化膜、酸素不足型の鉄酸化膜、酸素不足型のハフニウム酸化膜および酸素不足型のジルコニウム酸化物の少なくともいずれかで構成される高濃度酸化層および低濃度酸化層を含み、
前記高濃度酸化層の酸素不足度は、前記低濃度酸化層の酸素不足度より小さく、
前記メモリセルは、製造された後に、前記メモリ素子に前記メモリ動作を行わせるための初期ブレーク動作が加えられたセルであり、
前記オフセット電流検知セルは、前記メモリセルと同じ構造を有し、製造された後に、初期ブレーク動作が加えられていないセルである、
不揮発性半導体記憶装置。 - 不揮発性半導体記憶装置に対する書き込み方法であって、
前記オフセット電流検知セルに接続されたワード線と、前記オフセット電流検知セルに接続されたビット線とを選択する手順Aと、
選択された前記ワード線と前記ビット線の間に一定電圧を印加し、その時の前記ワード線または前記ビット線から流出する回り込み電流を電流センス回路により検出して、検出した前記回り込み電流を書き込み制御回路により前記回り込み電流の大きさに応じた電気信号であるオフセット電気信号に変換する手順Bと、
前記オフセット電気信号をオフセット電流値保持回路に保持する手順Cと、
前記オフセット電気信号に応じて生成される書き込み用の電気信号を書き込み制御回路に出力する手順Dと、
前記回り込み電流が第1の電流であるときには第1の書き込み電流が、前記第1の電流より高い第2の電流であるときには前記第1の書き込み電流より高い第2の書き込み電流が前記メモリセルに流れるように、前記オフセット電気信号に応じて前記書き込み用の電気信号を調整する手順Eと、
を含む、
書き込み方法。 - 不揮発性半導体記憶装置に対する書き込み方法であって、
書き込み対象のメモリセルに接続された第1のワード線と、前記第1のワード線に設けられた第1のオフセット電流検知セルに接続された第1のビット線とを選択する手順Fと、
選択された前記第1のワード線と前記第1のビット線の間に一定電圧を印加し、その時の前記第1のワード線または前記第1のビット線から流出する第1の回り込み電流を電流センス回路Aにより検出して、検出した前記第1の回り込み電流を書き込み制御回路Aにより前記第1の回り込み電流の大きさに応じた電気信号である第1のオフセット電気信号に変換する手順Gと、
前記第1のオフセット電気信号を第1のオフセット電流値保持回路に保持する手順Hと、
前記書き込み対象のメモリセルに接続された第2のビット線と、前記第2のビット線に設けられた第2のオフセット電流検知セルに接続された第2のワード線とを選択する手順Iと、
選択された前記第2のワード線と前記第2のビット線の間に、手順Gにおいて選択された前記第1のワード線と前記第1のビット線の間に印加した電圧と同じ大きさの電圧を印加し、その時の前記第2のワード線または前記第2のビット線から流出する第2の回り込み電流を電流センス回路Aにより検出して、検出した前記第2の回り込み電流を書き込み制御回路Bにより前記第2の回り込み電流の大きさに応じた電気信号である第2のオフセット電気信号に変換する手順Jと、
前記第2のオフセット電気信号を第2のオフセット電流値保持回路に保持する手順Kと、
前記第1のオフセット電気信号、および、前記第2のオフセット電気信号を参照して、前記第1のオフセット電流値保持回路および前記第2のオフセット電流値保持回路に保持された前記第1のオフセット電気信号および前記第2のオフセット電気信号の平均値に相当する平均オフセット電気信号を生成する手順Lと、
前記平均オフセット電気信号に応じて前記第1の書き込み用の電気信号を調整する手順Mと、
を含む、
書き込み方法。
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