JPWO2012157155A1 - 参照電圧安定化回路およびそれを備えた集積回路 - Google Patents

Abstract

外乱ノイズや内部回路の自己ノイズに対して参照電圧を安定的に保つ。第１および第２の信号線（Ｌ１，Ｌ２）の少なくとも一方を通じて供給される参照電圧を安定化する参照電圧安定化回路（１０）は、第１の信号線（Ｌ１）と第２の信号線（Ｌ２）との間に接続された容量性パス（１１）を有する前段回路（１）と、第１の信号線（Ｌ１）と第２の信号線（Ｌ２）との間に接続された抵抗性パス（２１）と、容量性パス（１１）と抵抗性パス（２１）との間において第１および第２の信号線（Ｌ１，Ｌ２）のうち参照電圧を供給する信号線に挿入された抵抗回路（２２Ｈ，２２Ｌ）とを有する後段回路（２）とを備えている。

Description

本発明は、参照電圧を安定化する回路に関し、特に、ＡＤ変換器に好適な参照電圧安定化回路に関する。

ＡＤ変換器は各種信号処理分野で広く利用されており、その変換精度は重要な性能指標である。一般に、ＡＤ変換器は入力信号を参照電圧と比較することでＡＤ変換する。このため、高い変換精度を保つためには、参照電圧を精度よく一定に保つことが極めて重要である。アプリケーションにもよるが、ｍＶオーダーのノイズが参照電圧に重畳されることでＡＤ変換精度の劣化につながることが多い。よって、外乱ノイズやＡＤ変換器自身が出す自己ノイズ等によって参照電圧が揺れないように、参照電圧を安定化することが重要である。

近年、その電力効率の高さから逐次比較型ＡＤ変換器が注目を浴びている。図１０は、典型的な逐次比較型ＡＤ変換器の構成を示す。逐次比較型ＡＤ変換器１００は、バイナリー比率で容量値（図中の１Ｃ、４Ｃ、８Ｃ、…、５１２Ｃ）が重み付けされた容量アレイで構成された容量ＤＡＣ１０２と、アナログ入力電圧ＩＮと容量ＤＡＣ１０２で生成した電圧とを比較する比較器１０４と、比較結果を格納するラッチ回路１０６と、ラッチ回路１０６から出力される信号に基づいて容量ＤＡＣ１０２を制御するＤＡＣ制御部１０８とを備えている。容量ＤＡＣ１０２において、容量アレイの一端はアナログ入力電圧ＩＮに接続され、他端はＤＡＣ制御部１０８から出力される多ビットの制御信号に従って参照電圧ＶＲＥＦＨ，ＶＲＥＦＬ（ただし、ＶＲＥＦＨ＞ＶＲＥＦＬである。）のいずれか一方にそれぞれ独立に接続されるようになっている。

逐次比較型ＡＤ変換器１００の動作は次のようである。まず、制御信号のＭＳＢを１、その他のビットを０にした状態で容量ＤＡＣ１０２でアナログ入力電圧ＩＮをサンプリングした後、ＤＡＣ制御部１０８は、１クロックごとに比較器１０４の比較結果に基づいて、制御信号をＭＳＢから下位ビットに１ビットずつ逐次的に決定する。このとき、ラッチ回路１０６から出力される信号をシリアル−パラレル変換したものが、サンプリングしたアナログ入力電圧ＩＮのＡＤ変換結果である。

各クロックで比較器１０４が動作するタイミングでＶＲＥＦＨ−ＶＲＥＦＬにｍＶオーダーのノイズが重畳されると、これがＡＤ変換誤差になる。また、比較器１０４の動作後に容量アレイの他端の接続状態が変更されるタイミングでＶＲＥＦＨ，ＶＲＥＦＬの電荷が消費されるが、これがＡＤ変換器の自己ノイズである。

従来、集積回路の内外にバイパスコンデンサ（容量素子）を設けて、参照電圧に重畳されるノイズを除去することがよく行われている。例えば、図１１に示したように、外部電源２００から供給される電圧をＩ／ＯピンＰ１，Ｐ２で受け、信号線Ｌ１，Ｌ２を通じてＡＤ変換器１００に参照電圧ＶＲＥＦＨ，ＶＲＥＦＬとして供給する構成において、集積回路３００の外部においてＩ／ＯピンＰ１，Ｐ２の間に外付けパスコン（容量素子２０２）を設け、集積回路３００の内部の信号線Ｌ１，Ｌ２の間に内蔵パスコン（容量素子２０３）を設けることがある。しかし、外付けパスコンは、集積回路３００のパッケージの寄生インダクタンス２０４の影響で、１００ＭＨｚ近傍からそれ以上の周波数で効きが悪くなり、信号線の低インピーダンス化には寄与しなくなる。それを補うために内蔵パスコンを大きくすると、寄生インダクタンス２０４との共振現象で、参照電圧に重畳されたノイズがリンギングして参照電圧の揺れが収まりにくくなる。実際、１０ビット程度のＡＤ変換精度を得るには、ＡＤ変換器１００の自己ノイズを抑えるために、ｎＦオーダーの内蔵パスコンを設ける必要があるが、そのような大きな容量素子を集積回路内に設けることは非現実的である。

また、内部パスコンに代えて、集積回路内にバッファやアクティブバイパス回路（以下、バッファ等と称する。）を設けて信号線の低インピーダンス化を図ることもできる。例えば、図１２に示した例では、集積回路３００の内部にアクティブバイパス回路２０６を設けている（例えば、特許文献１参照）。この場合、バッファ等の応答速度、つまり、バッファ等がノイズにどれだけ高速に応答して、それを除去できるかが重要なパラメタである。応答速度は有限のため、バッファ等はその応答速度を越える瞬時のノイズには応答できないが、時間をかければ参照電圧を元の値に戻すことができる。

パイプライン型ＡＤ変換器や逐次比較型ＡＤ変換器などのクロック同期式の離散信号処理システムでは、ＡＤ変換の瞬間にノイズが十分抑えられていれば、ＡＤ変換精度に影響が出ないという特徴がある。よって、あるＡＤ変換で自己ノイズが発生しても、次のＡＤ変換の瞬間までに参照電圧を正規の値にまでセトリングさせれば問題ない。したがって、自己ノイズに対してバッファ等は有力な案となり得る。しかし、変換速度が上がると、大電力、大面積のバッファ等をもってしても必要な時間内でノイズをセトリングさせることは困難になってくる。また、集積回路のパッケージの寄生インダクタンスは、バッファ等の出力をリンギングさせ、セトリングをさらに大きく遅くする。さらには、外乱ノイズの場合は、どのタイミングで入ってくるか分からないため、瞬時にノイズを許容レベル以下に抑えておく必要がある。外乱ノイズには、瞬時応答可能な容量素子の力を多少なりとも借りる必要がある。

内蔵パスコンとバッファ等の双方を組み合わせる方法もあるが、この場合には、外乱ノイズの抑制と自己ノイズの抑制との間にトレードオフ問題がある。内蔵パスコンを大きくして外乱ノイズを減らすことは、バッファ等の応答を遅くし、自己ノイズのセトリングを遅くすることにつながる。もちろん、ｎＦオーダーの容量素子を集積回路内に積めば、当該容量素子だけで自己ノイズを抑えられるが、これが非現実的であることは先述のとおりである。一方、内蔵パスコンを小さくしてバッファ等の応答を高めても、外乱ノイズの抑制が弱くなる。外乱ノイズがＡＤ変換のタイミングの直前に入力されると、ノイズをセトリングさせきることができずにＡＤ変換誤差が発生する。特に、インターリーブ構成のＡＤ変換器などで参照電圧の信号線を複数のＡＤ変換器が共有している場合には、あるＡＤ変換器の自己ノイズが、外乱ノイズとなって別のＡＤ変換器に飛び込み、より深刻な問題となる。

図１３は、典型的なインターリーブ構成のＡＤ変換器（以下、インターリーブＡＤＣと称する。）の構成を示す。当該インターリーブＡＤＣでは信号線Ｌ１，Ｌ２が４つのＡＤ変換器１００のそれぞれに接続され、各ＡＤ変換器１００で参照電圧ＶＲＥＦＨ，ＶＲＥＦＬが共用されている。ＶＲＥＦＨ，ＶＲＥＦＬは、外部電源２００からＩ／ＯピンＰ１，Ｐ２に入力される。内部電源がある場合には外付けパスコン（容量素子２０２）が付加されるケースもある。また、当該インターリーブＡＤＣは、ノイズを抑えるために内蔵パスコン（容量素子２０３）を搭載している。各ＡＤ変換器１００のＡＤ変換性能を１０ビット５０ＭＨｚとすると、当該インターリーブＡＤＣのＡＤ変換性能は１０ビット２００ＭＨｚに相当する。

ここで、図１３のインターリーブＡＤＣを同性能のパイプライン型ＡＤ変換器（以下、パイプラインＡＤＣと称する。）と比較すると、インターリーブＡＤＣは、パイプラインＡＤＣに比べ、はるかに少ない電力と面積で設計できる。一方、同じ変換速度、変換精度であっても、インターリーブＡＤＣの参照電圧に求められる精度がはるかに高く、パイプラインＡＤＣで用いられる参照電圧回路は、もはやインターリーブＡＤＣには適用できない。それは次の理由による。パイプラインＡＤＣでは、参照電圧を揺らす自己ノイズの周波数は２００ＨＭｚである。一方、インターリーブＡＤＣでは各ＡＤ変換器１００が５０ＭＨｚでサンプリング動作するが、１クロックで１ビットを逐次比較する構成のため、その内部クロックは１ＧＨｚに迫る。したがって、参照電圧に自己ノイズが重畳されると１ｎｓ以内の短い時間に参照電圧を元の値にセトリングして戻す必要がある。さらには、インターリーブＡＤＣでは、あるＡＤ変換器１００の自己ノイズが、別のＡＤ変換器１００にとっての外乱ノイズになる。あるＡＤ変換器１００の自己ノイズは、直接、参照電圧を揺らすため、そのレベルは別のＡＤ変換器１００の自己ノイズ並みに大きく、しかも、これが別のＡＤ変換器１００の自己ノイズとは異なるタイミングで入力される。これをバッファ等でセトリングさせるには、ＡＤ変換器１００が１個のときの自己ノイズよりもはるかに短い数百ｐｓというような非現実的な時間でノイズをセトリングさせなければ、ノイズが次のＡＤ変換のタイミングに重なってしまい、ＡＤ変換誤差の原因となり得る。

米国特許第５０４９７６４号明細書

ＡＤ変換器に限らず各種信号処理回路には安定した参照電圧を供給する必要がある。特に、逐次比較型ＡＤ変換器、とりわけそれをインターリーブ構成したＡＤ変換器、あるいは並列化したＡＤ変換器には、極めて安定した参照電圧が要求される。しかし、従来のような容量素子またはバッファ等による参照電圧の安定化では、高速、高精度のＡＤ変換を担保することができず、また、それらを組み合わせると、外乱ノイズの抑制と自己ノイズの抑制との間のトレードオフ問題が生じる。

そこで、本発明は、外乱ノイズや内部回路の自己ノイズに対して参照電圧を安定的に保つことができる参照電圧安定化回路を提供することを課題とする。

本発明の一局面に従うと、第１および第２の信号線の少なくとも一方を通じて供給される参照電圧を安定化する参照電圧安定化回路は、前記第１の信号線と前記第２の信号線との間に接続された容量性パスを有する前段回路と、前記第１の信号線と前記第２の信号線との間に接続された抵抗性パスと、前記容量性パスと前記抵抗性パスとの間において前記第１および第２の信号線のうち前記参照電圧を供給する信号線に挿入された抵抗回路とを有する後段回路とを備えている。

あるいは、本発明の別の局面に従うと、第１および第２の信号線の少なくとも一方を通じて供給される参照電圧を安定化する参照電圧安定化回路は、前記第１の信号線と前記第２の信号線との間に接続された容量性パスを有する前段回路と、前記第１および第２の信号線のうち前記参照電圧を供給する信号線に挿入され、ゲートにバイアス電圧が印加されたトランジスタと、前記バイアス電圧を生成するバイアス生成回路と、前記トランジスタのゲートと前記第１および第２の信号線のうち当該トランジスタが挿入されていない方の信号線との間に接続された容量素子とを有する後段回路とを備えている。

これら構成によると、参照電圧を供給する信号線に挿入された抵抗回路またはトランジスタによって当該信号線がＩ／Ｏ側と内部回路側とに分離されることにより、前段回路と後段回路とが互いに干渉することなく、前段回路は外乱ノイズを抑制し、後段回路は内部回路の自己ノイズを抑制して参照電圧を安定化することができる。

本発明によると、外乱ノイズの抑制と自己ノイズの抑制との間のトレードオフ問題を解消し、外乱ノイズおよび自己ノイズの双方を同時に抑制して、参照電圧を安定的に保つことができる。

図１は、本発明の一実施形態に係る参照電圧安定化回路を備えた集積回路の構成図である。 図２は、後段回路における抵抗回路の構成例を示す図である。 図３は、１個の前段回路に複数の後段回路を接続した参照電圧安定化回路を示す図である。 図４は、前段回路の変形例を示す図である。 図５は、後段回路の変形例を示す図である。 図６は、後段回路の別の変形例を示す図である。 図７は、後段回路のさらに別の変形例を示す図である。 図８は、参照電圧を生成するレギュレータを追加した集積回路の構成図である。 図９は、ＡＤ変換器の出力を補正する補正部を追加した集積回路の構成図である。 図１０は、典型的な逐次比較型ＡＤ変換器の構成図である。 図１１は、バイパスコンデンサによる参照電圧安定化の構成例を示す図である。 図１２は、アクティブバイパス回路による参照電圧安定化の構成例を示す図である。 図１３は、典型的なインターリーブ構成のＡＤ変換器の構成図である。

以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

図１は、本発明の一実施形態に係る参照電圧安定化回路を備えた集積回路の構成を示す。参照電圧安定化回路１０は、例えば、外部電源２００からＩ／ＯピンＰ１，Ｐ２に入力され、信号線Ｌ１，Ｌ２を通じてＡＤ変換器１００に供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬ（ただし、ＶＲＥＦＨ＞ＶＲＥＦＬである。）を安定化する。ＡＤ変換器１００は、例えば、図１０に示した逐次比較型ＡＤ変換器である。参照電圧安定化回路１０およびＡＤ変換器１００は、いずれも集積回路３００に実装されている。ただし、参照電圧安定化回路１０は、集積回路３００において最もＩ／Ｏ寄り、すなわち、Ｉ／ＯピンＰ１，Ｐ２のすぐ近くに配置して、ＡＤ変換器１００その他の図示しない内部回路に安定なＶＲＥＦＨ，ＶＲＥＦＬを供給することが望ましい。

参照電圧安定化回路１０は、前段回路１および後段回路２を備えている。前段回路１は、信号線Ｌ１，Ｌ２の間に接続され、容量素子１１１で構成された容量性パス１１を備えている。

後段回路２は、信号線Ｌ１，Ｌ２の間に接続され、ゲートにバイアス電圧が印加されたトランジスタ２１１で構成された抵抗性パス２１、容量性パス１１と抵抗性パス２１との間において信号線Ｌ１に挿入された抵抗回路２２Ｈ、および容量性パス１１と抵抗性パス２１との間において信号線Ｌ２に挿入された抵抗回路２２Ｌを備えている。後段回路２は、さらに、バイアス電圧を生成するバイアス生成回路２３、およびトランジスタ２１１のドレインとゲートとの間に接続された容量素子２４を備えている。バイアス生成回路２３は、抵抗素子２３１およびダイオード接続されたトランジスタ２３２を直列接続して構成することができ、抵抗性パス２１の両端電圧に応じてバイアス電圧を生成する。

抵抗回路２２Ｈ，２２Ｌは、図２（ａ）に示したように、いずれも抵抗素子２２１で構成することができる。抵抗素子２２１は、信号線Ｌ１，Ｌ２を十分に長くして配線抵抗として実現してもよい。あるいは、図２（ｂ）に示したように、抵抗回路２２Ｈ，２２Ｌは、ゲートにバイアス電圧が印加されたトランジスタ２２２，２２３で構成することもできる。すなわち、抵抗回路２２Ｈ，２２ＬをＭＯＳ抵抗で構成してもよい。

なお、抵抗回路２２Ｈ，２２Ｌの抵抗値が大きすぎるとＩＲドロップが大きくなり、ＶＲＥＦＨ−ＶＲＥＦＬが小さくなる。逆に、抵抗回路２２Ｈ，２２Ｌの抵抗値が小さすぎると後述する前段回路１と後段回路２との分離効果が得にくくなる。したがって、抵抗回路２２Ｈ，２２Ｌは、いずれの構成であっても、抵抗値が１０Ωから１００Ωの範囲内、好ましくは数十Ω程度になるようにするとよい。

次に、参照電圧安定化回路１０の動作・作用について説明する。抵抗回路２２Ｈ，２２Ｌは信号線Ｌ１，Ｌ２に挿入されたインピーダンスであり、当該インピーダンスによって信号線Ｌ１，Ｌ２はＩ／Ｏ側と内部回路側とに分離される。Ｉ／Ｏ側には前段回路１が、内部回路側には後段回路２が配置されている。前段回路１における容量性パス１１は、信号線Ｌ１，Ｌ２を低インピーダンス化する内蔵パスコンとして機能する。一方、後段回路２の動作は次のようである。一定のバイアス電圧が高インピーダンスでトランジスタ２１１のゲートに供給されており、トランジスタ２１１のドレイン−ソース間に一定の電流が流れている。例えば、ＶＲＥＦＨがノイズで瞬間的に高くなると、容量素子２４を介してノイズが瞬時にトランジスタ２１１のゲートに伝播され、トランジスタ２１１のドレイン−ソース間電流が増えることで、内部回路側の信号線Ｌ１，Ｌ２間の電圧差であるＶＲＥＦＨ−ＶＲＥＦＬを小さくしようと働く。逆に、ＶＲＥＦＨが瞬間的に下がると、トランジスタ２１１のドレイン−ソース間電流が瞬間的に減ることで、ＶＲＥＦＨ−ＶＲＥＦＬを大きくしようと働く。また、ＶＲＥＦＬが降下する場合は、容量素子２４の働きでトランジスタ２１１のゲート電圧がほぼ動かないため、直接、トランジスタ２１１のゲート−ソース間電圧が増大することになり、ＶＲＥＦＬの変動を元に戻す方向に動作する。このように、後段回路２は、内部回路側の信号線Ｌ１，Ｌ２にノイズが重畳されても短時間でそれら信号線間の電圧差、すなわちＶＲＥＦＨ−ＶＲＥＦＬを元に戻す広帯域な安定化回路として働く。

Ｉ／ＯピンＰ１，Ｐ２間に外付けパスコン（容量素子２０２）を接続することで、信号線Ｌ１，Ｌ２を低インピーダンス化することができるが、集積回路３００のパッケージの寄生インダクタンス２０４の影響で、外付けパスコンの効果が弱まることは上述したとおりである。しかし、Ｉ／Ｏ側から混入する外乱ノイズは前段回路１における容量性パス１１によって吸収され、内部回路側には伝わらない。また、内部回路側には後段回路２が接続されているため、内部回路側の信号線Ｌ１，Ｌ２の寄生容量は極めて小さく抑えられている。信号線Ｌ１，Ｌ２に抵抗回路２２Ｈ，２２Ｌが挿入されていることにより、内部回路側には外乱ノイズが混入せず、ＡＤ変換器１００の自己ノイズだけが存在する。したがって、あるＡＤ変換時にＡＤ変換器１００の自己ノイズが発生しても、次のＡＤ変換までに、後段回路２がＶＲＥＦＨ，ＶＲＥＦＬを元の値にまでセトリングして戻すことでＡＤ変換精度を高く保つことができる。

従来は、トレードオフ問題により、内部パスコンまたはバッファ等のいずれか一つの手段で外乱ノイズと自己ノイズの双方を抑制する必要があったが、本実施形態に係る参照電圧安定化回路１０は、外乱ノイズと自己ノイズをそれぞれ個別に適した手段で抑制する。すなわち、瞬時に抑える必要がある外乱ノイズは、Ｉ／Ｏ側に配置された前段回路１で抑制する。一方、レベルが大きく容量素子だけで抑えるのが困難だが、抑制までの時間的な余裕がある自己ノイズは、内部回路側に配置された後段回路２で抑制する。後段回路２にとって、前段回路１における容量性パス１１は、応答速度を遅くする足かせとなるが、抵抗回路２２Ｈ，２２Ｌで信号線Ｌ１，Ｌ２をＩ／Ｏ側と内部回路側とに分離することにより、その影響を十分抑えることができる。

以上のように、本実施形態によると、集積回路３００のパッケージの寄生インダクタンス２０４が大きくても、ＡＤ変換器１００に供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬを安定に保つことができ、ＡＤ変換精度を高く保つことが可能である。本実施形態に係る参照電圧安定化回路１０は、従来構成では実現困難であった高速、高精度のＡＤ変換器の参照電圧の安定化回路として使用することができる。

また、本実施形態には、抵抗回路２２Ｈ，２２Ｌによって、ＡＤ変換器１００が寄生インダクタンス２０４と分離されているため、寄生インダクタンス２０４が大きくても参照電圧ＶＲＥＦＨ，ＶＲＥＦＬが安定に保たれ、共振の影響を受けにくいという効果がある。このため、寄生インダクタ２０４が大きな安価なパッケージを使用することができるという利点がある。

参照電圧安定化回路１０は、ＶＲＥＦＨ，ＶＲＥＦＬのいずれか一方のみを安定化するものであってもよい。例えば、信号線Ｌ２をグランド電位を供給するグランド配線として用いる場合には、ＶＲＥＦＨのみを安定化すればよい。この場合、信号線Ｌ２に抵抗回路２２Ｌを挿入する必要はない。また、例えば、信号線Ｌ１を電源電圧を供給する電源配線として用いる場合には、ＶＲＥＦＬのみを安定化すればよい。この場合、信号線Ｌ１に抵抗回路２２Ｈを挿入する必要はない。

ＡＤ変換器１００によっては電源電圧およびグランド電位を参照電圧として使用するものもあるが、その場合でも、電源配線およびグランド配線とは別に参照電圧を供給する信号線Ｌ１，Ｌ２を設けて、参照電圧安定化回路１０によって安定化した参照電圧をＡＤ変換器１００に供給することが望ましい。この場合、Ｉ／ＯピンＰ１を電源電圧の入力端子にして、集積回路３００の内部において電源配線と信号線Ｌ１とを分離するとともに、Ｉ／ＯピンＰ２をグランド電位の入力端子にして、集積回路３００の内部においてグランド配線と信号線Ｌ２とを分離するようにしてもよい。

１個の前段回路１に複数の後段回路２が接続されるように参照電圧安定化回路１０を変形してもよい。図３は、変形例に係る参照電圧安定化回路１０の構成を示す。当該変形例では、１個の前段回路１に４個の後段回路２が接続されている。各後段回路２は、各ＡＤ変換器１００に安定なＶＲＥＦＨ，ＶＲＥＦＬを供給する。４個のＡＤ変換器１００は、インターリーブ動作するＡＤ変換器、共通の動作クロックで共通の入力信号をＡＤ変換する並列方式のＡＤ変換器、参照電圧を共有するのみの互いに独立したＡＤ変換器のいずれでもよい。

上述したように、信号線Ｌ１，Ｌ２を複数のＡＤ変換器１００が共有している場合には、あるＡＤ変換器１００の自己ノイズが、別のＡＤ変換器１００にとっての外乱ノイズになり得る。すなわち、あるＡＤ変換器１００の自己ノイズが、別のＡＤ変換器１００の自己ノイズに匹敵する大きさで、しかも、当該別のＡＤ変換器１００の自己ノイズとは異なるタイミングで発生する。図３の参照電圧安定化回路１０では、あるＡＤ変換器１００の自己ノイズは、まず、それに接続された後段回路２によって減衰される。ただし、ノイズが発生した直後は、後段回路２の応答が間に合わないため、後段回路２によって減衰しきらないノイズがＩ／Ｏ側に漏れ出ようとする。しかし、後段回路２における抵抗回路２２Ｈ，２２Ｌおよび前段回路１における容量性パス１１によって構成されたローパスフィルタによって、Ｉ／Ｏ側に漏れ出ようとするノイズは大きく減衰される。結果として、Ｉ／Ｏ側にはＡＤ変換器１００の自己ノイズはほとんど漏れ出ない。さらに、当該減衰したノイズは、別のＡＤ変換器１００に伝搬する際に、各後段回路２における抵抗回路２２Ｈ，２２Ｌによってさらに減衰される。このため、あるＡＤ変換器１００で自己ノイズが発生しても、それ以外のＡＤ変換器１００に供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬを安定に保つことができ、ＡＤ変換精度を高く保つことが可能である。

以上のように、参照電圧の信号線を複数のＡＤ変換器が共有する構成において、各ＡＤ変換器の自己ノイズによって別のＡＤ変換器に供給される参照電圧に影響が及ばないようにすることができる。これにより、参照電圧入力用のＩ／Ｏピンや外付け素子の数を大きく減らすことが可能になる。逐次比較型ＡＤ変換器のコア面積は、そのＩ／Ｏ領域に比べて小さいため、Ｉ／Ｏ領域の面積削減はコア面積削減以上に効果がある。

＜前段回路１の変形例＞
図１の例のように、容量性パス１１が容量素子１１１のみで構成されている場合、容量素子１１１と寄生インダクタンス２０４との間で共振現象が生じるため、図４（ａ）に示したように、容量性パス１１を、直列接続された容量素子１１１および抵抗素子１１２で構成してもよい。あるいは、図４（ｂ）に示したように、容量性パス１１とＩ／ＯピンＰ１，Ｐ２との間において信号線Ｌ１，Ｌ２にそれぞれ抵抗素子１２Ｈ，１２Ｌを挿入してもよい。なお、信号線Ｌ２をグランド配線として用いる場合には抵抗素子１２Ｌは不要であり、信号線Ｌ１を電源配線として用いる場合には抵抗素子１２Ｈは不要である。なお、図４（ｂ）の前段回路１は、図４（ａ）の前段回路１よりも共振現象の抑制効果が大きいが、信号線Ｌ１，Ｌ２に抵抗素子１２Ｈ，１２Ｌを挿入しているため、ＩＲドロップが大きくなる。

＜後段回路２の変形例＞
後段回路２からバイアス生成回路２３および容量素子２４を省略して、図５に示したように、抵抗性パス２１を抵抗素子２１２で構成してもよい。抵抗素子２１２にはＶＲＥＦＨ−ＶＲＥＦＬに比例する電流が流れているため、抵抗性パス２１は、ＶＲＥＦＨが高くなればＶＲＥＦＨを下げる働きをし、ＶＲＥＦＨが低くなればＶＲＥＦＨを上げる働きをする。しかし、電流効率を考慮すると、図１に示したように、抵抗性パス２１をトランジスタ２１１で構成することが望ましい。トランジスタ２１１のトランスコンダクタンスをｇｍとすると、図１の抵抗性パス２１は、抵抗素子２１２の抵抗値を１／ｇｍにしたときの図５の抵抗性パス２１と等価であるが、抵抗性パス２１をトランジスタ２１１で構成した方が必要な電流が１／１０から１／２０で済み、電流効率が非常に高い。

また、ソースフォロワ回路を用いると、信号線Ｌ１，Ｌ２をＩ／Ｏ側と内部回路側とに分離する機能とＡＤ変換器１００の自己ノイズを広帯域で抑制する機能とを一つの回路で実現することができる。例えば、図６（ａ）に示した後段回路２では、抵抗回路２２Ｈに代えてソースフォロワ回路として信号線Ｌ１にトランジスタ２５Ｈが挿入されている。すなわち、信号線Ｌ１はトランジスタ２５ＨによってＩ／Ｏ側と内部回路側とに分離されている。トランジスタ２５Ｈのゲートには、バイアス生成回路２６Ｈが生成するバイアス電圧が高インピーダンスで印加されており、トランジスタ２５Ｈのゲートと信号線Ｌ２との間に容量素子２７Ｌが接続されている。また、トランジスタ２５Ｈのソースと信号線Ｌ２との間には抵抗素子２８が接続されている。抵抗素子２８に流れる電流はトランジスタ２５Ｈのバイアス電流となる。

図６（ｂ）に示した後段回路２では、抵抗回路２２Ｌに代えてソースフォロワ回路として信号線Ｌ２にトランジスタ２５Ｌが挿入されている。すなわち、信号線Ｌ２はトランジスタ２５ＬによってＩ／Ｏ側と内部回路側とに分離されている。トランジスタ２５Ｌのゲートには、バイアス生成回路２６Ｌが生成するバイアス電圧が高インピーダンスで印加されており、トランジスタ２５Ｌのゲートと信号線Ｌ１との間に容量素子２７Ｈが接続されている。また、トランジスタ２５Ｌのソースと信号線Ｌ１との間には抵抗素子２８が接続されている。抵抗素子２８に流れる電流はトランジスタ２５Ｌのバイアス電流となる。

図６（ｃ）に示した後段回路２は、上記の二つのソースフォロワ回路を組み合わせたものであり、抵抗回路２２Ｈ，２２Ｌに代えて信号線Ｌ１，Ｌ２にトランジスタ２５Ｈ，２５Ｌがそれぞれ挿入されている。

これら変形例に係る後段回路２の動作について、図６（ａ）の構成を例に説明する。ノイズがない状態では、トランジスタ２５Ｈのゲート−ソース間電圧が一定に保たれ、ＶＲＥＦＨは、トランジスタ２５Ｈのゲート電圧から当該ゲート−ソース間電圧だけ下がったところで安定化する。例えば、ＶＲＥＦＨがＡＤ変換器１００の自己ノイズにより下がると、トランジスタ２５Ｈのゲート−ソース間電圧が大きくなり、トランジスタ２５Ｈを介して内部回路側に電流が流れ込み、ＶＲＥＦＨは元の高い値に戻る。逆に、ＶＲＥＦＨが上がると、トランジスタ２５Ｈのゲート−ソース間電圧が小さくなり、ＶＲＥＦＨは元の低い値に戻る。また、ＶＲＥＦＬが上がると、容量素子２７Ｌを介してトランジスタ２５Ｈのゲート電圧が上がってトランジスタ２５Ｈのゲート−ソース間電圧が大きくなり、ＶＲＥＦＨも上がる。これにより、信号線Ｌ１，Ｌ２間の電圧差は元に戻る。逆に、ＶＲＥＦＬが下がる場合には上記と逆の動作により、やはり信号線Ｌ１，Ｌ２間の電圧差は元に戻る。このように、図６（ａ）に示した後段回路２は、信号線Ｌ１，Ｌ２にノイズが重畳されても短時間で信号線Ｌ１，Ｌ２間の電圧差を元に戻す広帯域な安定化回路として働く。図６（ｂ）（ｃ）に示した後段回路２についても同様である。

なお、トランジスタ２５Ｈ，２５Ｌから内部回路側に十分な大きさの出力電流が得られるようであれば、抵抗素子２８は省略してもよい。

また、図６の各変形例に係る後段回路２では、トランジスタ２５Ｈ，２５Ｌのドレイン−ソース間電圧の分だけＶＲＥＦＨとＶＲＥＦＬとの電圧差が小さくなるという問題があるが、Ｉ／ＯピンＰ１に入力する電圧をあらかじめ高くしておくことで当該問題は解消することができる。このため、図１または図５の後段回路２の方がＡＤ変換器１００に大振幅の参照電圧を供給することができ、Ｓ／Ｎ特性にも有利である。逆に、図６の各変形例に係る後段回路２は、Ｉ／ＯピンＰ１，Ｐ２に入力される外部電圧を変更せずとも、トランジスタ２５Ｈ，２５Ｌのゲート電圧を適宜変更することで、ＶＲＥＦＨ，ＶＲＥＦＬを変更することができるというメリットがある。

図６の各変形例に係る後段回路２に、図１に示した後段回路２における抵抗性パス２１、バイアス生成回路２３、および容量素子２４からなる回路部分を追加してもよい。図７は、図６（ａ）の後段回路２に当該回路部分を追加した例を示す。当該回路部分を追加することにより、図６の各変形例に係る後段回路２の広帯域化特性をより強力にすることができる。

＜ＰＶＴばらつき対策＞
信号線Ｌ１，Ｌ２に抵抗回路２２Ｈ，２２Ｌを挿入したことによりＩＲドロップが発生する。ＩＲドロップは、温度、電圧、集積回路のプロセス変動といったＰＶＴばらつきで変動し、それがＡＤ変換精度を劣化させてしまう。そこで、ＰＶＴばらつきを吸収するために次のような手段を講じるとよい。

例えば、図８に示したように、集積回路３００に、ＶＲＥＦＨを生成するレギュレータ３０を設ける。すなわち、Ｉ／ＯピンＰ１に外部電圧を接続せずに、レギュレータ３０の出力電圧を接続する。レギュレータ３０は、例えば、ソースがＩ／ＯピンＰ３に接続され、ドレインがＩ／ＯピンＰ１に接続されたトランジスタ３１と、信号線Ｌ１，Ｌ２間の電圧差と所定電圧ＶＲＥＦとの誤差をトランジスタ３１のゲートに出力する誤差増幅器３２とで構成することができる。Ｉ／ＯピンＰ３には、例えば、集積回路３００の電源電圧が入力される。ＶＲＥＦは、集積回路３００における図示しない参照電圧源から供給される。

当該構成よると、レギュレータ３０によってＶＲＥＦＨ−ＶＲＥＦＬが所定電圧ＶＲＥＦとなるようにフィードバック制御がかかる。外付けパスコン（容量素子２０２）は、レギュレータ３０の位相補償を兼ねている。図８の構成によると、ＩＲドロップのＰＶＴばらつきが吸収され、ＡＤ変換器１００に常に安定したＶＲＥＦＨ，ＶＲＥＦＬを供給することができる。

なお、ＶＲＥＦＬがグランド電位であれば、レギュレータ３０はＶＲＥＦＨをフィードバックするだけでよくなる。さらに、ＰＶＴばらつきが小さい場合には、レギュレータ３０は、ＶＲＥＦＨに代えてＩ／ＯピンＰ１の電圧をフィードバックするようにしてもよい。この場合、レギュレータ３０の出力を直接フィードバックするため、レギュレータ３０の制御ループが単純化し、より安定な回路となる。

また、複数の動作モードを用意して、各動作モードに応じてＶＲＥＦの大きさを切り替えることで、ＡＤ変換器１００のレンジ調整を行うことができる。

一方、ＰＶＴばらつきによってＶＲＥＦＨ，ＶＲＥＦＬが変動すれば、ＡＤ変換器１００のＡＤ変換ゲインも変動する。そこで、例えば、図９に示したように、集積回路３００に、ＡＤ変換器１００の入力を切り替える入力切替部１０１と、ＡＤ変換器１００のデジタル出力についてＡＤ変換ゲイン誤差を補正するゲイン誤差補正部１０９を設けて、ＡＤ変換後のデジタル領域でＰＶＴばらつきを吸収する。具体的には、入力切替部１０１は、通常動作時にはアナログ入力電圧ＩＮを、キャリブレーション時には２種類のＶＣＡＬ参照電圧（Ｖｃａｌ１およびＶｃａｌ２）を、ＡＤ変換器１００に入力する。ゲイン誤差補正部１０９は、Ｖｃａｌ１，Ｖｃａｌ２に対するＡＤ変換コードをＤｏｕｔ１，Ｄｏｕｔ２から、次式に従ってＡＤ変換ゲインＡＤＧを算出する。
ＡＤＧ＝（Ｄｏｕｔ２−Ｄｏｕｔ１）／（Ｖｃａｌ２−Ｖｃａｌ１）
そして、ゲイン誤差補正部１０９は、ＡＤ変換器１００にＩＮが入力される通常動作時には、ＡＤ変換ゲインが目的の値になるように、ＡＤ変換器１００から出力されるデジタル信号ＯＵＴに対してデジタル領域において、ＡＤＧに基づいた補正ゲイン係数を掛ける。これにより、ＩＲドロップのＰＶＴばらつきが吸収され、ＡＤ変換器１００に常に安定したＶＲＥＦＨ，ＶＲＥＦＬを供給することができる。

なお、図９の構成に図８のレギュレータ３０を追加することで、より安定的なＶＲＥＦＨ，ＶＲＥＦＬを供給することができる。

上記説明では、便宜上、ＡＤ変換器１００は逐次比較型ＡＤ変換器であるとしたが、これに限定されない。ＡＤ変換器１００は、パイプライン型ＡＤ変換器、フラッシュ型ＡＤ変換器、デルタシグマＡＤ変換器など、クロック信号で離散的に動作する別タイプのＡＤ変換であってもよい。また、ＶＲＥＦＨ，ＶＲＥＦＬを受ける内部回路はＡＤ変換器１００に限られず、参照電圧を参照して動作する回路であればどのようなものであってもよい。

本発明に係る参照電圧安定化回路は、外乱ノイズおよび内部回路の自己ノイズの双方を同時に抑制して参照電圧を安定化することができるため、内部回路が多数集積されたＳｏＣに適用することができ、ＡＤ変換器、特に、高精度な参照電圧が要求される逐次比較型ＡＤ変換器およびそれをインターリーブ化、並列化したＡＤ変換器に有用である。また、集積回路のパッケージの寄生インダクタンスの影響を受けにくいため、安価なパッケージの製品に利用することができる。また、複数のＡＤ変換器で参照電圧のＩ／Ｏを共有することができるから、多数のＡＤ変換器を搭載する製品に利用することができる。

１０ 参照電圧安定化回路
１ 前段回路
１１ 容量性パス
１１１ 容量素子
１１２ 抵抗素子
１２Ｈ 抵抗素子
１２Ｌ 抵抗素子
２ 後段回路
２１ 抵抗性パス
２１１ トランジスタ
２１２ 抵抗素子
２２Ｈ 抵抗回路
２２Ｌ 抵抗回路
２２１ 抵抗素子
２２２ トランジスタ
２２３ トランジスタ
２３ バイアス生成回路
２４ 容量素子
２５Ｈ トランジスタ
２５Ｌ トランジスタ
２６Ｈ バイアス生成回路
２６Ｌ バイアス生成回路
２７Ｈ 容量素子
２７Ｌ 容量素子
３０ レギュレータ
１０１ 入力切替部
１０９ ゲイン誤差補正部
１００ ＡＤ変換器
３００ 集積回路
Ｌ１ 信号線（第１の信号線）
Ｌ２ 信号線（第２の信号線）
Ｐ１ Ｉ／Ｏピン
Ｐ２ Ｉ／Ｏピン

本発明は、参照電圧を安定化する回路に関し、特に、ＡＤ変換器に好適な参照電圧安定化回路に関する。

ＡＤ変換器は各種信号処理分野で広く利用されており、その変換精度は重要な性能指標である。一般に、ＡＤ変換器は入力信号を参照電圧と比較することでＡＤ変換する。このため、高い変換精度を保つためには、参照電圧を精度よく一定に保つことが極めて重要である。アプリケーションにもよるが、ｍＶオーダーのノイズが参照電圧に重畳されることでＡＤ変換精度の劣化につながることが多い。よって、外乱ノイズやＡＤ変換器自身が出す自己ノイズ等によって参照電圧が揺れないように、参照電圧を安定化することが重要である。

近年、その電力効率の高さから逐次比較型ＡＤ変換器が注目を浴びている。図１０は、典型的な逐次比較型ＡＤ変換器の構成を示す。逐次比較型ＡＤ変換器１００は、バイナリー比率で容量値（図中の１Ｃ、４Ｃ、８Ｃ、…、５１２Ｃ）が重み付けされた容量アレイで構成された容量ＤＡＣ１０２と、アナログ入力電圧ＩＮと容量ＤＡＣ１０２で生成した電圧とを比較する比較器１０４と、比較結果を格納するラッチ回路１０６と、ラッチ回路１０６から出力される信号に基づいて容量ＤＡＣ１０２を制御するＤＡＣ制御部１０８とを備えている。容量ＤＡＣ１０２において、容量アレイの一端はアナログ入力電圧ＩＮに接続され、他端はＤＡＣ制御部１０８から出力される多ビットの制御信号に従って参照電圧ＶＲＥＦＨ，ＶＲＥＦＬ（ただし、ＶＲＥＦＨ＞ＶＲＥＦＬである。）のいずれか一方にそれぞれ独立に接続されるようになっている。

逐次比較型ＡＤ変換器１００の動作は次のようである。まず、制御信号のＭＳＢを１、その他のビットを０にした状態で容量ＤＡＣ１０２でアナログ入力電圧ＩＮをサンプリングした後、ＤＡＣ制御部１０８は、１クロックごとに比較器１０４の比較結果に基づいて、制御信号をＭＳＢから下位ビットに１ビットずつ逐次的に決定する。このとき、ラッチ回路１０６から出力される信号をシリアル−パラレル変換したものが、サンプリングしたアナログ入力電圧ＩＮのＡＤ変換結果である。

各クロックで比較器１０４が動作するタイミングでＶＲＥＦＨ−ＶＲＥＦＬにｍＶオーダーのノイズが重畳されると、これがＡＤ変換誤差になる。また、比較器１０４の動作後に容量アレイの他端の接続状態が変更されるタイミングでＶＲＥＦＨ，ＶＲＥＦＬの電荷が消費されるが、これがＡＤ変換器の自己ノイズである。

従来、集積回路の内外にバイパスコンデンサ（容量素子）を設けて、参照電圧に重畳されるノイズを除去することがよく行われている。例えば、図１１に示したように、外部電源２００から供給される電圧をＩ／ＯピンＰ１，Ｐ２で受け、信号線Ｌ１，Ｌ２を通じてＡＤ変換器１００に参照電圧ＶＲＥＦＨ，ＶＲＥＦＬとして供給する構成において、集積回路３００の外部においてＩ／ＯピンＰ１，Ｐ２の間に外付けパスコン（容量素子２０２）を設け、集積回路３００の内部の信号線Ｌ１，Ｌ２の間に内蔵パスコン（容量素子２０３）を設けることがある。しかし、外付けパスコンは、集積回路３００のパッケージの寄生インダクタンス２０４の影響で、１００ＭＨｚ近傍からそれ以上の周波数で効きが悪くなり、信号線の低インピーダンス化には寄与しなくなる。それを補うために内蔵パスコンを大きくすると、寄生インダクタンス２０４との共振現象で、参照電圧に重畳されたノイズがリンギングして参照電圧の揺れが収まりにくくなる。実際、１０ビット程度のＡＤ変換精度を得るには、ＡＤ変換器１００の自己ノイズを抑えるために、ｎＦオーダーの内蔵パスコンを設ける必要があるが、そのような大きな容量素子を集積回路内に設けることは非現実的である。

また、内部パスコンに代えて、集積回路内にバッファやアクティブバイパス回路（以下、バッファ等と称する。）を設けて信号線の低インピーダンス化を図ることもできる。例えば、図１２に示した例では、集積回路３００の内部にアクティブバイパス回路２０６を設けている（例えば、特許文献１参照）。この場合、バッファ等の応答速度、つまり、バッファ等がノイズにどれだけ高速に応答して、それを除去できるかが重要なパラメタである。応答速度は有限のため、バッファ等はその応答速度を越える瞬時のノイズには応答できないが、時間をかければ参照電圧を元の値に戻すことができる。

パイプライン型ＡＤ変換器や逐次比較型ＡＤ変換器などのクロック同期式の離散信号処理システムでは、ＡＤ変換の瞬間にノイズが十分抑えられていれば、ＡＤ変換精度に影響が出ないという特徴がある。よって、あるＡＤ変換で自己ノイズが発生しても、次のＡＤ変換の瞬間までに参照電圧を正規の値にまでセトリングさせれば問題ない。したがって、自己ノイズに対してバッファ等は有力な案となり得る。しかし、変換速度が上がると、大電力、大面積のバッファ等をもってしても必要な時間内でノイズをセトリングさせることは困難になってくる。また、集積回路のパッケージの寄生インダクタンスは、バッファ等の出力をリンギングさせ、セトリングをさらに大きく遅くする。さらには、外乱ノイズの場合は、どのタイミングで入ってくるか分からないため、瞬時にノイズを許容レベル以下に抑えておく必要がある。外乱ノイズには、瞬時応答可能な容量素子の力を多少なりとも借りる必要がある。

内蔵パスコンとバッファ等の双方を組み合わせる方法もあるが、この場合には、外乱ノイズの抑制と自己ノイズの抑制との間にトレードオフ問題がある。内蔵パスコンを大きくして外乱ノイズを減らすことは、バッファ等の応答を遅くし、自己ノイズのセトリングを遅くすることにつながる。もちろん、ｎＦオーダーの容量素子を集積回路内に積めば、当該容量素子だけで自己ノイズを抑えられるが、これが非現実的であることは先述のとおりである。一方、内蔵パスコンを小さくしてバッファ等の応答を高めても、外乱ノイズの抑制が弱くなる。外乱ノイズがＡＤ変換のタイミングの直前に入力されると、ノイズをセトリングさせきることができずにＡＤ変換誤差が発生する。特に、インターリーブ構成のＡＤ変換器などで参照電圧の信号線を複数のＡＤ変換器が共有している場合には、あるＡＤ変換器の自己ノイズが、外乱ノイズとなって別のＡＤ変換器に飛び込み、より深刻な問題となる。

図１３は、典型的なインターリーブ構成のＡＤ変換器（以下、インターリーブＡＤＣと称する。）の構成を示す。当該インターリーブＡＤＣでは信号線Ｌ１，Ｌ２が４つのＡＤ変換器１００のそれぞれに接続され、各ＡＤ変換器１００で参照電圧ＶＲＥＦＨ，ＶＲＥＦＬが共用されている。ＶＲＥＦＨ，ＶＲＥＦＬは、外部電源２００からＩ／ＯピンＰ１，Ｐ２に入力される。内部電源がある場合には外付けパスコン（容量素子２０２）が付加されるケースもある。また、当該インターリーブＡＤＣは、ノイズを抑えるために内蔵パスコン（容量素子２０３）を搭載している。各ＡＤ変換器１００のＡＤ変換性能を１０ビット５０ＭＨｚとすると、当該インターリーブＡＤＣのＡＤ変換性能は１０ビット２００ＭＨｚに相当する。

ここで、図１３のインターリーブＡＤＣを同性能のパイプライン型ＡＤ変換器（以下、パイプラインＡＤＣと称する。）と比較すると、インターリーブＡＤＣは、パイプラインＡＤＣに比べ、はるかに少ない電力と面積で設計できる。一方、同じ変換速度、変換精度であっても、インターリーブＡＤＣの参照電圧に求められる精度がはるかに高く、パイプラインＡＤＣで用いられる参照電圧回路は、もはやインターリーブＡＤＣには適用できない。それは次の理由による。パイプラインＡＤＣでは、参照電圧を揺らす自己ノイズの周波数は２００ＨＭｚである。一方、インターリーブＡＤＣでは各ＡＤ変換器１００が５０ＭＨｚでサンプリング動作するが、１クロックで１ビットを逐次比較する構成のため、その内部クロックは１ＧＨｚに迫る。したがって、参照電圧に自己ノイズが重畳されると１ｎｓ以内の短い時間に参照電圧を元の値にセトリングして戻す必要がある。さらには、インターリーブＡＤＣでは、あるＡＤ変換器１００の自己ノイズが、別のＡＤ変換器１００にとっての外乱ノイズになる。あるＡＤ変換器１００の自己ノイズは、直接、参照電圧を揺らすため、そのレベルは別のＡＤ変換器１００の自己ノイズ並みに大きく、しかも、これが別のＡＤ変換器１００の自己ノイズとは異なるタイミングで入力される。これをバッファ等でセトリングさせるには、ＡＤ変換器１００が１個のときの自己ノイズよりもはるかに短い数百ｐｓというような非現実的な時間でノイズをセトリングさせなければ、ノイズが次のＡＤ変換のタイミングに重なってしまい、ＡＤ変換誤差の原因となり得る。

米国特許第５０４９７６４号明細書

ＡＤ変換器に限らず各種信号処理回路には安定した参照電圧を供給する必要がある。特に、逐次比較型ＡＤ変換器、とりわけそれをインターリーブ構成したＡＤ変換器、あるいは並列化したＡＤ変換器には、極めて安定した参照電圧が要求される。しかし、従来のような容量素子またはバッファ等による参照電圧の安定化では、高速、高精度のＡＤ変換を担保することができず、また、それらを組み合わせると、外乱ノイズの抑制と自己ノイズの抑制との間のトレードオフ問題が生じる。

そこで、本発明は、外乱ノイズや内部回路の自己ノイズに対して参照電圧を安定的に保つことができる参照電圧安定化回路を提供することを課題とする。

本発明の一局面に従うと、第１および第２の信号線の少なくとも一方を通じて供給される参照電圧を安定化する参照電圧安定化回路は、前記第１の信号線と前記第２の信号線との間に接続された容量性パスを有する前段回路と、前記第１の信号線と前記第２の信号線との間に接続された抵抗性パスと、前記容量性パスと前記抵抗性パスとの間において前記第１および第２の信号線のうち前記参照電圧を供給する信号線に挿入された抵抗回路とを有する後段回路とを備えている。

あるいは、本発明の別の局面に従うと、第１および第２の信号線の少なくとも一方を通じて供給される参照電圧を安定化する参照電圧安定化回路は、前記第１の信号線と前記第２の信号線との間に接続された容量性パスを有する前段回路と、前記第１および第２の信号線のうち前記参照電圧を供給する信号線に挿入され、ゲートにバイアス電圧が印加されたトランジスタと、前記バイアス電圧を生成するバイアス生成回路と、前記トランジスタのゲートと前記第１および第２の信号線のうち当該トランジスタが挿入されていない方の信号線との間に接続された容量素子とを有する後段回路とを備え、前記後段回路は、前記トランジスタのソースと前記第１および第２の信号線のうち当該トランジスタが挿入されていない方の信号線との間に接続された抵抗性パスを有する、あるいは、前記後段回路は、前記容量性パスと前記容量素子との間において前記第１および第２の信号線のうち前記トランジスタが挿入されていない方の信号線に挿入された抵抗回路を有する。

これら構成によると、参照電圧を供給する信号線に挿入された抵抗回路またはトランジスタによって当該信号線がＩ／Ｏ側と内部回路側とに分離されることにより、前段回路と後段回路とが互いに干渉することなく、前段回路は外乱ノイズを抑制し、後段回路は内部回路の自己ノイズを抑制して参照電圧を安定化することができる。

本発明によると、外乱ノイズの抑制と自己ノイズの抑制との間のトレードオフ問題を解消し、外乱ノイズおよび自己ノイズの双方を同時に抑制して、参照電圧を安定的に保つことができる。

図１は、本発明の一実施形態に係る参照電圧安定化回路を備えた集積回路の構成図である。 図２は、後段回路における抵抗回路の構成例を示す図である。 図３は、１個の前段回路に複数の後段回路を接続した参照電圧安定化回路を示す図である。 図４は、前段回路の変形例を示す図である。 図５は、後段回路の変形例を示す図である。 図６は、後段回路の別の変形例を示す図である。 図７は、後段回路のさらに別の変形例を示す図である。 図８は、参照電圧を生成するレギュレータを追加した集積回路の構成図である。 図９は、ＡＤ変換器の出力を補正する補正部を追加した集積回路の構成図である。 図１０は、典型的な逐次比較型ＡＤ変換器の構成図である。 図１１は、バイパスコンデンサによる参照電圧安定化の構成例を示す図である。 図１２は、アクティブバイパス回路による参照電圧安定化の構成例を示す図である。 図１３は、典型的なインターリーブ構成のＡＤ変換器の構成図である。

以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

図１は、本発明の一実施形態に係る参照電圧安定化回路を備えた集積回路の構成を示す。参照電圧安定化回路１０は、例えば、外部電源２００からＩ／ＯピンＰ１，Ｐ２に入力され、信号線Ｌ１，Ｌ２を通じてＡＤ変換器１００に供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬ（ただし、ＶＲＥＦＨ＞ＶＲＥＦＬである。）を安定化する。ＡＤ変換器１００は、例えば、図１０に示した逐次比較型ＡＤ変換器である。参照電圧安定化回路１０およびＡＤ変換器１００は、いずれも集積回路３００に実装されている。ただし、参照電圧安定化回路１０は、集積回路３００において最もＩ／Ｏ寄り、すなわち、Ｉ／ＯピンＰ１，Ｐ２のすぐ近くに配置して、ＡＤ変換器１００その他の図示しない内部回路に安定なＶＲＥＦＨ，ＶＲＥＦＬを供給することが望ましい。

参照電圧安定化回路１０は、前段回路１および後段回路２を備えている。前段回路１は、信号線Ｌ１，Ｌ２の間に接続され、容量素子１１１で構成された容量性パス１１を備えている。

後段回路２は、信号線Ｌ１，Ｌ２の間に接続され、ゲートにバイアス電圧が印加されたトランジスタ２１１で構成された抵抗性パス２１、容量性パス１１と抵抗性パス２１との間において信号線Ｌ１に挿入された抵抗回路２２Ｈ、および容量性パス１１と抵抗性パス２１との間において信号線Ｌ２に挿入された抵抗回路２２Ｌを備えている。後段回路２は、さらに、バイアス電圧を生成するバイアス生成回路２３、およびトランジスタ２１１のドレインとゲートとの間に接続された容量素子２４を備えている。バイアス生成回路２３は、抵抗素子２３１およびダイオード接続されたトランジスタ２３２を直列接続して構成することができ、抵抗性パス２１の両端電圧に応じてバイアス電圧を生成する。

抵抗回路２２Ｈ，２２Ｌは、図２（ａ）に示したように、いずれも抵抗素子２２１で構成することができる。抵抗素子２２１は、信号線Ｌ１，Ｌ２を十分に長くして配線抵抗として実現してもよい。あるいは、図２（ｂ）に示したように、抵抗回路２２Ｈ，２２Ｌは、ゲートにバイアス電圧が印加されたトランジスタ２２２，２２３で構成することもできる。すなわち、抵抗回路２２Ｈ，２２ＬをＭＯＳ抵抗で構成してもよい。

なお、抵抗回路２２Ｈ，２２Ｌの抵抗値が大きすぎるとＩＲドロップが大きくなり、ＶＲＥＦＨ−ＶＲＥＦＬが小さくなる。逆に、抵抗回路２２Ｈ，２２Ｌの抵抗値が小さすぎると後述する前段回路１と後段回路２との分離効果が得にくくなる。したがって、抵抗回路２２Ｈ，２２Ｌは、いずれの構成であっても、抵抗値が１０Ωから１００Ωの範囲内、好ましくは数十Ω程度になるようにするとよい。

次に、参照電圧安定化回路１０の動作・作用について説明する。抵抗回路２２Ｈ，２２Ｌは信号線Ｌ１，Ｌ２に挿入されたインピーダンスであり、当該インピーダンスによって信号線Ｌ１，Ｌ２はＩ／Ｏ側と内部回路側とに分離される。Ｉ／Ｏ側には前段回路１が、内部回路側には後段回路２が配置されている。前段回路１における容量性パス１１は、信号線Ｌ１，Ｌ２を低インピーダンス化する内蔵パスコンとして機能する。一方、後段回路２の動作は次のようである。一定のバイアス電圧が高インピーダンスでトランジスタ２１１のゲートに供給されており、トランジスタ２１１のドレイン−ソース間に一定の電流が流れている。例えば、ＶＲＥＦＨがノイズで瞬間的に高くなると、容量素子２４を介してノイズが瞬時にトランジスタ２１１のゲートに伝播され、トランジスタ２１１のドレイン−ソース間電流が増えることで、内部回路側の信号線Ｌ１，Ｌ２間の電圧差であるＶＲＥＦＨ−ＶＲＥＦＬを小さくしようと働く。逆に、ＶＲＥＦＨが瞬間的に下がると、トランジスタ２１１のドレイン−ソース間電流が瞬間的に減ることで、ＶＲＥＦＨ−ＶＲＥＦＬを大きくしようと働く。また、ＶＲＥＦＬが降下する場合は、容量素子２４の働きでトランジスタ２１１のゲート電圧がほぼ動かないため、直接、トランジスタ２１１のゲート−ソース間電圧が増大することになり、ＶＲＥＦＬの変動を元に戻す方向に動作する。このように、後段回路２は、内部回路側の信号線Ｌ１，Ｌ２にノイズが重畳されても短時間でそれら信号線間の電圧差、すなわちＶＲＥＦＨ−ＶＲＥＦＬを元に戻す広帯域な安定化回路として働く。

Ｉ／ＯピンＰ１，Ｐ２間に外付けパスコン（容量素子２０２）を接続することで、信号線Ｌ１，Ｌ２を低インピーダンス化することができるが、集積回路３００のパッケージの寄生インダクタンス２０４の影響で、外付けパスコンの効果が弱まることは上述したとおりである。しかし、Ｉ／Ｏ側から混入する外乱ノイズは前段回路１における容量性パス１１によって吸収され、内部回路側には伝わらない。また、内部回路側には後段回路２が接続されているため、内部回路側の信号線Ｌ１，Ｌ２の寄生容量は極めて小さく抑えられている。信号線Ｌ１，Ｌ２に抵抗回路２２Ｈ，２２Ｌが挿入されていることにより、内部回路側には外乱ノイズが混入せず、ＡＤ変換器１００の自己ノイズだけが存在する。したがって、あるＡＤ変換時にＡＤ変換器１００の自己ノイズが発生しても、次のＡＤ変換までに、後段回路２がＶＲＥＦＨ，ＶＲＥＦＬを元の値にまでセトリングして戻すことでＡＤ変換精度を高く保つことができる。

従来は、トレードオフ問題により、内部パスコンまたはバッファ等のいずれか一つの手段で外乱ノイズと自己ノイズの双方を抑制する必要があったが、本実施形態に係る参照電圧安定化回路１０は、外乱ノイズと自己ノイズをそれぞれ個別に適した手段で抑制する。すなわち、瞬時に抑える必要がある外乱ノイズは、Ｉ／Ｏ側に配置された前段回路１で抑制する。一方、レベルが大きく容量素子だけで抑えるのが困難だが、抑制までの時間的な余裕がある自己ノイズは、内部回路側に配置された後段回路２で抑制する。後段回路２にとって、前段回路１における容量性パス１１は、応答速度を遅くする足かせとなるが、抵抗回路２２Ｈ，２２Ｌで信号線Ｌ１，Ｌ２をＩ／Ｏ側と内部回路側とに分離することにより、その影響を十分抑えることができる。

以上のように、本実施形態によると、集積回路３００のパッケージの寄生インダクタンス２０４が大きくても、ＡＤ変換器１００に供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬを安定に保つことができ、ＡＤ変換精度を高く保つことが可能である。本実施形態に係る参照電圧安定化回路１０は、従来構成では実現困難であった高速、高精度のＡＤ変換器の参照電圧の安定化回路として使用することができる。

また、本実施形態には、抵抗回路２２Ｈ，２２Ｌによって、ＡＤ変換器１００が寄生インダクタンス２０４と分離されているため、寄生インダクタンス２０４が大きくても参照電圧ＶＲＥＦＨ，ＶＲＥＦＬが安定に保たれ、共振の影響を受けにくいという効果がある。このため、寄生インダクタ２０４が大きな安価なパッケージを使用することができるという利点がある。

参照電圧安定化回路１０は、ＶＲＥＦＨ，ＶＲＥＦＬのいずれか一方のみを安定化するものであってもよい。例えば、信号線Ｌ２をグランド電位を供給するグランド配線として用いる場合には、ＶＲＥＦＨのみを安定化すればよい。この場合、信号線Ｌ２に抵抗回路２２Ｌを挿入する必要はない。また、例えば、信号線Ｌ１を電源電圧を供給する電源配線として用いる場合には、ＶＲＥＦＬのみを安定化すればよい。この場合、信号線Ｌ１に抵抗回路２２Ｈを挿入する必要はない。

ＡＤ変換器１００によっては電源電圧およびグランド電位を参照電圧として使用するものもあるが、その場合でも、電源配線およびグランド配線とは別に参照電圧を供給する信号線Ｌ１，Ｌ２を設けて、参照電圧安定化回路１０によって安定化した参照電圧をＡＤ変換器１００に供給することが望ましい。この場合、Ｉ／ＯピンＰ１を電源電圧の入力端子にして、集積回路３００の内部において電源配線と信号線Ｌ１とを分離するとともに、Ｉ／ＯピンＰ２をグランド電位の入力端子にして、集積回路３００の内部においてグランド配線と信号線Ｌ２とを分離するようにしてもよい。

１個の前段回路１に複数の後段回路２が接続されるように参照電圧安定化回路１０を変形してもよい。図３は、変形例に係る参照電圧安定化回路１０の構成を示す。当該変形例では、１個の前段回路１に４個の後段回路２が接続されている。各後段回路２は、各ＡＤ変換器１００に安定なＶＲＥＦＨ，ＶＲＥＦＬを供給する。４個のＡＤ変換器１００は、インターリーブ動作するＡＤ変換器、共通の動作クロックで共通の入力信号をＡＤ変換する並列方式のＡＤ変換器、参照電圧を共有するのみの互いに独立したＡＤ変換器のいずれでもよい。

上述したように、信号線Ｌ１，Ｌ２を複数のＡＤ変換器１００が共有している場合には、あるＡＤ変換器１００の自己ノイズが、別のＡＤ変換器１００にとっての外乱ノイズになり得る。すなわち、あるＡＤ変換器１００の自己ノイズが、別のＡＤ変換器１００の自己ノイズに匹敵する大きさで、しかも、当該別のＡＤ変換器１００の自己ノイズとは異なるタイミングで発生する。図３の参照電圧安定化回路１０では、あるＡＤ変換器１００の自己ノイズは、まず、それに接続された後段回路２によって減衰される。ただし、ノイズが発生した直後は、後段回路２の応答が間に合わないため、後段回路２によって減衰しきらないノイズがＩ／Ｏ側に漏れ出ようとする。しかし、後段回路２における抵抗回路２２Ｈ，２２Ｌおよび前段回路１における容量性パス１１によって構成されたローパスフィルタによって、Ｉ／Ｏ側に漏れ出ようとするノイズは大きく減衰される。結果として、Ｉ／Ｏ側にはＡＤ変換器１００の自己ノイズはほとんど漏れ出ない。さらに、当該減衰したノイズは、別のＡＤ変換器１００に伝搬する際に、各後段回路２における抵抗回路２２Ｈ，２２Ｌによってさらに減衰される。このため、あるＡＤ変換器１００で自己ノイズが発生しても、それ以外のＡＤ変換器１００に供給される参照電圧ＶＲＥＦＨ，ＶＲＥＦＬを安定に保つことができ、ＡＤ変換精度を高く保つことが可能である。

以上のように、参照電圧の信号線を複数のＡＤ変換器が共有する構成において、各ＡＤ変換器の自己ノイズによって別のＡＤ変換器に供給される参照電圧に影響が及ばないようにすることができる。これにより、参照電圧入力用のＩ／Ｏピンや外付け素子の数を大きく減らすことが可能になる。逐次比較型ＡＤ変換器のコア面積は、そのＩ／Ｏ領域に比べて小さいため、Ｉ／Ｏ領域の面積削減はコア面積削減以上に効果がある。

＜前段回路１の変形例＞
図１の例のように、容量性パス１１が容量素子１１１のみで構成されている場合、容量素子１１１と寄生インダクタンス２０４との間で共振現象が生じるため、図４（ａ）に示したように、容量性パス１１を、直列接続された容量素子１１１および抵抗素子１１２で構成してもよい。あるいは、図４（ｂ）に示したように、容量性パス１１とＩ／ＯピンＰ１，Ｐ２との間において信号線Ｌ１，Ｌ２にそれぞれ抵抗素子１２Ｈ，１２Ｌを挿入してもよい。なお、信号線Ｌ２をグランド配線として用いる場合には抵抗素子１２Ｌは不要であり、信号線Ｌ１を電源配線として用いる場合には抵抗素子１２Ｈは不要である。なお、図４（ｂ）の前段回路１は、図４（ａ）の前段回路１よりも共振現象の抑制効果が大きいが、信号線Ｌ１，Ｌ２に抵抗素子１２Ｈ，１２Ｌを挿入しているため、ＩＲドロップが大きくなる。

＜後段回路２の変形例＞
後段回路２からバイアス生成回路２３および容量素子２４を省略して、図５に示したように、抵抗性パス２１を抵抗素子２１２で構成してもよい。抵抗素子２１２にはＶＲＥＦＨ−ＶＲＥＦＬに比例する電流が流れているため、抵抗性パス２１は、ＶＲＥＦＨが高くなればＶＲＥＦＨを下げる働きをし、ＶＲＥＦＨが低くなればＶＲＥＦＨを上げる働きをする。しかし、電流効率を考慮すると、図１に示したように、抵抗性パス２１をトランジスタ２１１で構成することが望ましい。トランジスタ２１１のトランスコンダクタンスをｇｍとすると、図１の抵抗性パス２１は、抵抗素子２１２の抵抗値を１／ｇｍにしたときの図５の抵抗性パス２１と等価であるが、抵抗性パス２１をトランジスタ２１１で構成した方が必要な電流が１／１０から１／２０で済み、電流効率が非常に高い。

また、ソースフォロワ回路を用いると、信号線Ｌ１，Ｌ２をＩ／Ｏ側と内部回路側とに分離する機能とＡＤ変換器１００の自己ノイズを広帯域で抑制する機能とを一つの回路で実現することができる。例えば、図６（ａ）に示した後段回路２では、抵抗回路２２Ｈに代えてソースフォロワ回路として信号線Ｌ１にトランジスタ２５Ｈが挿入されている。すなわち、信号線Ｌ１はトランジスタ２５ＨによってＩ／Ｏ側と内部回路側とに分離されている。トランジスタ２５Ｈのゲートには、バイアス生成回路２６Ｈが生成するバイアス電圧が高インピーダンスで印加されており、トランジスタ２５Ｈのゲートと信号線Ｌ２との間に容量素子２７Ｌが接続されている。また、トランジスタ２５Ｈのソースと信号線Ｌ２との間には抵抗素子２８が接続されている。抵抗素子２８に流れる電流はトランジスタ２５Ｈのバイアス電流となる。

図６（ｂ）に示した後段回路２では、抵抗回路２２Ｌに代えてソースフォロワ回路として信号線Ｌ２にトランジスタ２５Ｌが挿入されている。すなわち、信号線Ｌ２はトランジスタ２５ＬによってＩ／Ｏ側と内部回路側とに分離されている。トランジスタ２５Ｌのゲートには、バイアス生成回路２６Ｌが生成するバイアス電圧が高インピーダンスで印加されており、トランジスタ２５Ｌのゲートと信号線Ｌ１との間に容量素子２７Ｈが接続されている。また、トランジスタ２５Ｌのソースと信号線Ｌ１との間には抵抗素子２８が接続されている。抵抗素子２８に流れる電流はトランジスタ２５Ｌのバイアス電流となる。

図６（ｃ）に示した後段回路２は、上記の二つのソースフォロワ回路を組み合わせたものであり、抵抗回路２２Ｈ，２２Ｌに代えて信号線Ｌ１，Ｌ２にトランジスタ２５Ｈ，２５Ｌがそれぞれ挿入されている。

これら変形例に係る後段回路２の動作について、図６（ａ）の構成を例に説明する。ノイズがない状態では、トランジスタ２５Ｈのゲート−ソース間電圧が一定に保たれ、ＶＲＥＦＨは、トランジスタ２５Ｈのゲート電圧から当該ゲート−ソース間電圧だけ下がったところで安定化する。例えば、ＶＲＥＦＨがＡＤ変換器１００の自己ノイズにより下がると、トランジスタ２５Ｈのゲート−ソース間電圧が大きくなり、トランジスタ２５Ｈを介して内部回路側に電流が流れ込み、ＶＲＥＦＨは元の高い値に戻る。逆に、ＶＲＥＦＨが上がると、トランジスタ２５Ｈのゲート−ソース間電圧が小さくなり、ＶＲＥＦＨは元の低い値に戻る。また、ＶＲＥＦＬが上がると、容量素子２７Ｌを介してトランジスタ２５Ｈのゲート電圧が上がってトランジスタ２５Ｈのゲート−ソース間電圧が大きくなり、ＶＲＥＦＨも上がる。これにより、信号線Ｌ１，Ｌ２間の電圧差は元に戻る。逆に、ＶＲＥＦＬが下がる場合には上記と逆の動作により、やはり信号線Ｌ１，Ｌ２間の電圧差は元に戻る。このように、図６（ａ）に示した後段回路２は、信号線Ｌ１，Ｌ２にノイズが重畳されても短時間で信号線Ｌ１，Ｌ２間の電圧差を元に戻す広帯域な安定化回路として働く。図６（ｂ）（ｃ）に示した後段回路２についても同様である。

なお、トランジスタ２５Ｈ，２５Ｌから内部回路側に十分な大きさの出力電流が得られるようであれば、抵抗素子２８は省略してもよい。

また、図６の各変形例に係る後段回路２では、トランジスタ２５Ｈ，２５Ｌのドレイン−ソース間電圧の分だけＶＲＥＦＨとＶＲＥＦＬとの電圧差が小さくなるという問題があるが、Ｉ／ＯピンＰ１に入力する電圧をあらかじめ高くしておくことで当該問題は解消することができる。このため、図１または図５の後段回路２の方がＡＤ変換器１００に大振幅の参照電圧を供給することができ、Ｓ／Ｎ特性にも有利である。逆に、図６の各変形例に係る後段回路２は、Ｉ／ＯピンＰ１，Ｐ２に入力される外部電圧を変更せずとも、トランジスタ２５Ｈ，２５Ｌのゲート電圧を適宜変更することで、ＶＲＥＦＨ，ＶＲＥＦＬを変更することができるというメリットがある。

図６の各変形例に係る後段回路２に、図１に示した後段回路２における抵抗性パス２１、バイアス生成回路２３、および容量素子２４からなる回路部分を追加してもよい。図７は、図６（ａ）の後段回路２に当該回路部分を追加した例を示す。当該回路部分を追加することにより、図６の各変形例に係る後段回路２の広帯域化特性をより強力にすることができる。

＜ＰＶＴばらつき対策＞
信号線Ｌ１，Ｌ２に抵抗回路２２Ｈ，２２Ｌを挿入したことによりＩＲドロップが発生する。ＩＲドロップは、温度、電圧、集積回路のプロセス変動といったＰＶＴばらつきで変動し、それがＡＤ変換精度を劣化させてしまう。そこで、ＰＶＴばらつきを吸収するために次のような手段を講じるとよい。

例えば、図８に示したように、集積回路３００に、ＶＲＥＦＨを生成するレギュレータ３０を設ける。すなわち、Ｉ／ＯピンＰ１に外部電圧を接続せずに、レギュレータ３０の出力電圧を接続する。レギュレータ３０は、例えば、ソースがＩ／ＯピンＰ３に接続され、ドレインがＩ／ＯピンＰ１に接続されたトランジスタ３１と、信号線Ｌ１，Ｌ２間の電圧差と所定電圧ＶＲＥＦとの誤差をトランジスタ３１のゲートに出力する誤差増幅器３２とで構成することができる。Ｉ／ＯピンＰ３には、例えば、集積回路３００の電源電圧が入力される。ＶＲＥＦは、集積回路３００における図示しない参照電圧源から供給される。

当該構成よると、レギュレータ３０によってＶＲＥＦＨ−ＶＲＥＦＬが所定電圧ＶＲＥＦとなるようにフィードバック制御がかかる。外付けパスコン（容量素子２０２）は、レギュレータ３０の位相補償を兼ねている。図８の構成によると、ＩＲドロップのＰＶＴばらつきが吸収され、ＡＤ変換器１００に常に安定したＶＲＥＦＨ，ＶＲＥＦＬを供給することができる。

なお、ＶＲＥＦＬがグランド電位であれば、レギュレータ３０はＶＲＥＦＨをフィードバックするだけでよくなる。さらに、ＰＶＴばらつきが小さい場合には、レギュレータ３０は、ＶＲＥＦＨに代えてＩ／ＯピンＰ１の電圧をフィードバックするようにしてもよい。この場合、レギュレータ３０の出力を直接フィードバックするため、レギュレータ３０の制御ループが単純化し、より安定な回路となる。

また、複数の動作モードを用意して、各動作モードに応じてＶＲＥＦの大きさを切り替えることで、ＡＤ変換器１００のレンジ調整を行うことができる。

一方、ＰＶＴばらつきによってＶＲＥＦＨ，ＶＲＥＦＬが変動すれば、ＡＤ変換器１００のＡＤ変換ゲインも変動する。そこで、例えば、図９に示したように、集積回路３００に、ＡＤ変換器１００の入力を切り替える入力切替部１０１と、ＡＤ変換器１００のデジタル出力についてＡＤ変換ゲイン誤差を補正するゲイン誤差補正部１０９を設けて、ＡＤ変換後のデジタル領域でＰＶＴばらつきを吸収する。具体的には、入力切替部１０１は、通常動作時にはアナログ入力電圧ＩＮを、キャリブレーション時には２種類のＶＣＡＬ参照電圧（Ｖｃａｌ１およびＶｃａｌ２）を、ＡＤ変換器１００に入力する。ゲイン誤差補正部１０９は、Ｖｃａｌ１，Ｖｃａｌ２に対するＡＤ変換コードをＤｏｕｔ１，Ｄｏｕｔ２から、次式に従ってＡＤ変換ゲインＡＤＧを算出する。
ＡＤＧ＝（Ｄｏｕｔ２−Ｄｏｕｔ１）／（Ｖｃａｌ２−Ｖｃａｌ１）
そして、ゲイン誤差補正部１０９は、ＡＤ変換器１００にＩＮが入力される通常動作時には、ＡＤ変換ゲインが目的の値になるように、ＡＤ変換器１００から出力されるデジタル信号ＯＵＴに対してデジタル領域において、ＡＤＧに基づいた補正ゲイン係数を掛ける。これにより、ＩＲドロップのＰＶＴばらつきが吸収され、ＡＤ変換器１００に常に安定したＶＲＥＦＨ，ＶＲＥＦＬを供給することができる。

なお、図９の構成に図８のレギュレータ３０を追加することで、より安定的なＶＲＥＦＨ，ＶＲＥＦＬを供給することができる。

上記説明では、便宜上、ＡＤ変換器１００は逐次比較型ＡＤ変換器であるとしたが、これに限定されない。ＡＤ変換器１００は、パイプライン型ＡＤ変換器、フラッシュ型ＡＤ変換器、デルタシグマＡＤ変換器など、クロック信号で離散的に動作する別タイプのＡＤ変換であってもよい。また、ＶＲＥＦＨ，ＶＲＥＦＬを受ける内部回路はＡＤ変換器１００に限られず、参照電圧を参照して動作する回路であればどのようなものであってもよい。

本発明に係る参照電圧安定化回路は、外乱ノイズおよび内部回路の自己ノイズの双方を同時に抑制して参照電圧を安定化することができるため、内部回路が多数集積されたＳｏＣに適用することができ、ＡＤ変換器、特に、高精度な参照電圧が要求される逐次比較型ＡＤ変換器およびそれをインターリーブ化、並列化したＡＤ変換器に有用である。また、集積回路のパッケージの寄生インダクタンスの影響を受けにくいため、安価なパッケージの製品に利用することができる。また、複数のＡＤ変換器で参照電圧のＩ／Ｏを共有することができるから、多数のＡＤ変換器を搭載する製品に利用することができる。

１０ 参照電圧安定化回路
１ 前段回路
１１ 容量性パス
１１１ 容量素子
１１２ 抵抗素子
１２Ｈ 抵抗素子
１２Ｌ 抵抗素子
２ 後段回路
２１ 抵抗性パス
２１１ トランジスタ
２１２ 抵抗素子
２２Ｈ 抵抗回路
２２Ｌ 抵抗回路
２２１ 抵抗素子
２２２ トランジスタ
２２３ トランジスタ
２３ バイアス生成回路
２４ 容量素子
２５Ｈ トランジスタ
２５Ｌ トランジスタ
２６Ｈ バイアス生成回路
２６Ｌ バイアス生成回路
２７Ｈ 容量素子
２７Ｌ 容量素子
３０ レギュレータ
１０１ 入力切替部
１０９ ゲイン誤差補正部
１００ ＡＤ変換器
３００ 集積回路
Ｌ１ 信号線（第１の信号線）
Ｌ２ 信号線（第２の信号線）
Ｐ１ Ｉ／Ｏピン
Ｐ２ Ｉ／Ｏピン

Claims (15)

1. 第１および第２の信号線の少なくとも一方を通じて供給される参照電圧を安定化する参照電圧安定化回路であって、
   前記第１の信号線と前記第２の信号線との間に接続された容量性パスを有する前段回路と、
   前記第１の信号線と前記第２の信号線との間に接続された抵抗性パスと、前記容量性パスと前記抵抗性パスとの間において前記第１および第２の信号線のうち前記参照電圧を供給する信号線に挿入された抵抗回路とを有する後段回路とを備えている
   ことを特徴とする参照電圧安定化回路。
2. 第１および第２の信号線の少なくとも一方を通じて供給される参照電圧を安定化する参照電圧安定化回路であって、
   前記第１の信号線と前記第２の信号線との間に接続された容量性パスを有する前段回路と、
   前記第１および第２の信号線のうち前記参照電圧を供給する信号線に挿入され、ゲートにバイアス電圧が印加されたトランジスタと、前記バイアス電圧を生成するバイアス生成回路と、前記トランジスタのゲートと前記第１および第２の信号線のうち当該トランジスタが挿入されていない方の信号線との間に接続された容量素子とを有する後段回路とを備えている
   ことを特徴とする参照電圧安定化回路。
3. 請求項２に記載の参照電圧安定化回路において、
   前記後段回路は、前記トランジスタのソースと前記第１および第２の信号線のうち当該トランジスタが挿入されていない方の信号線との間に接続された抵抗性パスを有する
   ことを特徴とする参照電圧安定化回路。
4. 請求項２に記載の参照電圧安定化回路において、
   前記後段回路は、前記容量性パスと前記容量素子との間において前記第１および第２の信号線のうち前記トランジスタが挿入されていない方の信号線に挿入された抵抗回路を有する
   ことを特徴とする参照電圧安定化回路。
5. 請求項１および２のいずれか一つに記載の参照電圧安定化回路において、
   前記容量性パスは、容量素子で構成されている
   ことを特徴とする参照電圧安定化回路。
6. 請求項５に記載の参照電圧安定化回路において、
   前記前段回路は、前記容量性パスと前記第１および第２の信号線のうち前記参照電圧を供給する信号線のＩ／Ｏピンとの間において当該信号線に挿入された抵抗素子を有する
   ことを特徴とする参照電圧安定化回路。
7. 請求項１および２のいずれか一つに記載の参照電圧安定化回路において、
   前記容量性パスは、直列接続された容量素子および抵抗素子で構成されている
   ことを特徴とする参照電圧安定化回路。
8. 請求項１および３のいずれか一つに記載の参照電圧安定化回路において、
   前記抵抗性パスは、ゲートにバイアス電圧が印加されたトランジスタで構成されており、
   前記後段回路は、前記抵抗性パスの両端電圧に応じて前記バイアス電圧を生成するバイアス生成回路と、前記抵抗性パスを構成する前記トランジスタのドレインとゲートとの間に接続された容量素子とを有する
   ことを特徴とする参照電圧安定化回路。
9. 請求項１および３のいずれか一つに記載の参照電圧安定化回路において、
   前記抵抗性パスは、抵抗素子で構成されている
   ことを特徴とする参照電圧安定化回路。
10. 請求項１および４のいずれか一つに記載の参照電圧安定化回路において、
    前記抵抗回路は、抵抗素子で構成されている
    ことを特徴とする参照電圧安定化回路。
11. 請求項１および４のいずれか一つに記載の参照電圧安定化回路において、
    前記抵抗回路は、ゲートにバイアス電圧が印加されたトランジスタで構成されている
    ことを特徴とする参照電圧安定化回路。
12. 請求項１から１１のいずれか一つに記載の参照電圧安定化回路において、
    複数の前記後段回路が、１個の前記前段回路に接続されている
    ことを特徴とする参照電圧安定化回路。
13. 請求項１から１２のいずれか一つに記載の参照電圧安定化回路と、
    前記参照電圧安定化回路によって安定化された参照電圧を参照して、入力されたアナログ信号をデジタル信号に変換するＡＤ変換器とを備えている
    ことを特徴とする集積回路。
14. 請求項１３に記載の集積回路において、
    前記参照電圧を生成するレギュレータを備え、
    前記レギュレータは、前記第１および第２の信号線の電圧差と所定電圧との誤差に応じて前記参照電圧をフィードバック制御する
    ことを特徴とする集積回路。
15. 請求項１３および１４のいずれか一つに記載の集積回路において、
    前記ＡＤ変換器の入力を切り替える入力切替部と、
    前記ＡＤ変換器から出力されるデジタル信号について、前記ＡＤ変換器のＡＤ変換ゲイン誤差を補正するゲイン誤差補正部とを備えている
    ことを特徴とする集積回路。

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