JPWO2012144057A1

JPWO2012144057A1 - データ受信装置、マーカ情報抽出方法、及びマーカ位置検出方法

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Publication number: JPWO2012144057A1
Application number: JP2013510800A
Authority: JP
Inventors: 勝利宮路; 弘之本間; 賢椎根; 博道巻島
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2011-04-21
Filing date: 2011-04-21
Publication date: 2014-07-28
Anticipated expiration: 2031-04-21
Also published as: US9647781B2; EP2701334A1; EP2701334A4; US20140044137A1; WO2012144057A1; JP5850047B2; EP2701334B1

Abstract

本発明を適用した１システムは、複数の伝送路を介して伝送されるデータを受信することを前提とする。受信したデータを適切に処理するために、システムは、複数の伝送路を介してそれぞれ伝送されるデータのスキューを補正し、該データが割り当てられたレーンを識別するためのマーカの位置を該レーン毎に検出する位置検出手段と、位置検出手段によるマーカの位置の検出結果を用いて、該マーカが表す識別情報をレーン毎に抽出する情報抽出手段と、を具備する。

Description

本発明は、複数の伝送路を用いてデータの送信を行う技術に関する。

近年、データの大容量化、映像配信に代表される広帯域サービスの登場、等により、高速伝送が強く求められている。高速伝送を実現させる技術として並列伝送技術が注目されている。ＭＬＤ（Multi-Lane Distribution）は、並列伝送技術の一つである。

ＭＬＤでは、伝送路であるレーンを複数、用いることで、高速通信を実現させる。送信対象のデータは６４Ｂ（ビット）／６６Ｂ符号化により、６６ビットのブロックにされ、各レーンに振り分けられる。振り分けられたブロック（ＰＣＳ（Physical Coding Sublayer）レーン）の数がレーン（物理レーン）数より大きい場合、複数のＰＣＳレーンはビット多重され、１つの物理レーンで伝送される。

複数の物理レーンを用いた並列伝送では、データ伝送に物理レーン間でのスキュー（遅延時間差）が生じる。そのスキューを解消するために、ＭＬＤでは、ＰＣＳレーン毎に、そのＰＣＳレーン固有の特殊なマーカ（アライメントマーカ（alignment marker））が16,384ブロック毎に挿入される。データの受信側は、ＰＣＳレーン毎に、アライメントマーカを検出し、その検出位置からＰＣＳレーン間のスキューを補正する。

アライメントマーカは、ＰＣＳレーンを識別する機能を備えた情報である。各ＰＣＳレーンには、そのＰＣＳレーンに割り当てられた識別情報であるレーン番号を表すアライメントマーカが挿入される。このことから、データの受信側は、ＰＣＳレーン毎に、検出されたアライメントマーカが表すレーン番号を特定し、特定したレーン番号を用いて、各ＰＣＳレーンで受信したブロックの正しい順序を復元する。

アライメントマーカに対応したデータ受信装置は、ＰＣＳレーン毎に、アライメントマーカを検出し、検出したアライメントマーカの表すレーン番号を特定しなければならない。ＰＣＳレーンと物理レーンの対応関係は変更することが可能である。また、アライメントマーカが挿入された位置を予め高精度に特定するのは困難である。このようなことから、従来のデータ受信装置は、各ＰＣＳレーンにおいて、アライメントマーカの種類毎、及び位相毎に、アライメントマーカの検出、及びレーン番号特定用のデコーダを配備していた。ここでの位相とは、受信データのなかでデコーダの入力となる部分（範囲）に相当する。

ビット単位でシフトした範囲のデータをデコーダに入力させる場合、デコーダに入力させる対象となる範囲の数は２０ほどになる。アライメントマーカは例えば２０種類、存在する。このようなことから、ＰＣＳレーン数を２０とすると、従来のデータ受信装置は、計８０００（＝２０×２０×２０）個のデコーダを搭載していた。

多数のデコーダを搭載させると、データ受信装置の回路規模、及び消費電力を共に増大させる。また、多数のデコーダにデータを入力させるために、データの伝送経路が長くなって、高速動作が困難となる。このようなことから、アライメントマーカに対応したデータ受信装置では、デコーダの数をより抑えることが重要である。

特公平６−２８３８３号公報特許第２９５５５７６号公報特開平６−２０３９１号公報

本発明を適用した１システムは、より少ない数のデコーダによりアライメントマーカの検出、及び識別情報の抽出を行えるようにする技術を提供することを目的とする。

本発明を適用した１システムでは、複数の伝送路を介して伝送されるデータを受信することを前提とし、複数の伝送路を介してそれぞれ伝送されるデータのスキューを補正し、該データが割り当てられたレーンを識別するためのマーカの位置を該レーン毎に検出する位置検出手段と、位置検出手段によるマーカの位置の検出結果を用いて、該マーカが表す識別情報をレーン毎に抽出する情報抽出手段と、を具備する。

本発明を適用した１システムでは、より少ない数のデコーダによりアライメントマーカの検出、及び識別情報の抽出を行うことができる。

本実施形態によるデータ伝送システムの構成を説明する図である。ブロックの構成を説明する図である。アライメントマーカの挿入方法を説明する図である。アライメントマーカの構成を説明する図である。アライメントマーカの構成を説明する図である。アライメントマーカの構成を説明する図である。マーカ検出部の構成を説明する図である。３段シフト部によるパラレルデータへのシフト操作を説明する図である。マーカ位置検出部の構成を説明する図である。ＰＣＳレーン番号抽出部の構成を説明する図である。マーカ検出部の動作を説明するためのタイムチャートである。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
図１は、本実施形態によるデータ伝送システムの構成を説明する図である。このデータ伝送システムは、複数の伝送路（レーン）１により、データ送信装置２とデータ受信装置３とを接続した構成となっている。

データ送信装置２は、送信対象のデータとしてイーサフレームを入力する。入力されたイーサフレームは、６４Ｂ／６６Ｂ符号化部２１０によって６４ビットのブロックに分割され、各ブロックは６４Ｂ／６６Ｂ符号化される。その符号化によって得られた複数の６６ビットのブロック（符号化データ）は６４Ｂ／６６Ｂ符号化部２１０からマルチレーン分配部２２０に出力される。このブロックは、図２に表すように、先頭の２ビットに同期パターン（Sync Bit）がマッピングされた６６ビットのデータである。

マルチレーン分配部２２０は、６６ビットのブロックを各ＰＣＳレーンに振り分ける。また、各ＰＣＳレーンに対し、所定数のブロック毎に、ＰＣＳレーン固有の特殊なマーカであるアライメントマーカ２２１を挿入する。

図３は、アライメントマーカの挿入方法を説明する図である。図４Ａ〜図４Ｃは、アライメントマーカの構成を説明する図である。

図３に表すように、アライメントマーカ２２１は、ＰＣＳレーン毎に、16,384ブロック毎に挿入される。アライメントマーカ２２１は、図４Ａに表すように、Ｍ０〜Ｍ２、及びＭ４〜Ｍ６の各８ビットのデータと、ＢＩＰ３及びＢＩＰ７の各８ビットのパリティとを含む６４ビットのデータである。データＭ０〜Ｍ２及びＭ４〜Ｍ６の内容は、図４Ｂに表すように、ＰＣＳレーン毎に異なっている。それにより、データＭ０〜Ｍ２及びＭ４〜Ｍ６の内容から、ＰＣＳレーン（の番号）を特定可能となっている。図４Ｃに表すように、各データＭ０〜Ｍ２の内容は、それぞれ、各データＭ４〜Ｍ６の内容を反転させたものとなっている。

図１の説明に戻る。
アライメントマーカ２２１は、図４Ｂに表すように、レーン番号が０〜１９の２０種類、存在する。このことからマルチレーン分配部２２０は、２０のＰＣＳレーンを対象に、ブロックを振り分ける。ビット多重化部２３０は、２０のＰＣＳレーンに振り分けられたブロックを、レーン１の数に応じてビット多重する。それにより、例えばレーン１の数は１０であれば、各レーン１で２つのＰＣＳレーンのブロックが送信される。このビット多重により、２０のＰＣＳレーンのブロックはレーン１の数にまとめられる。レーン数は、２、４、５或いは１０である。

ＳＥＲＤＥＳ（SERializer/DESerializer）２４０は、レーン１毎に、ビット多重されたブロックのパラレル−シリアル変換を行い、各レーン１でシリアル送信を行う。

本実施形態によるデータ受信装置は、そのようにしてレーン１毎にビット多重されてシリアル送信されるブロックを受信する。レーン１毎にビット多重されたブロックは、ＳＥＲＤＥＳ３１０によって受信され、シリアル−パラレル変換が行われ、ビット非多重化部３２０に出力される。ビット非多重化部３２０は、ビット多重されたブロックを非多重化し、ＰＣＳレーン毎にブロックを対応する６６Ｂ同期検出部３３０に出力する。

６６Ｂ同期検出部３３０−０〜３３０−１９、及びマーカ検出部３４０−０〜３４０−１９は、ＰＣＳレーン毎に用意されている。各６６Ｂ同期検出部３３０は、ブロックに付された同期パターンを検出し、各マーカ検出部３４０は、アライメントマーカ２２１の挿入位置を検出し、アライメントマーカ２２１が表すレーン番号を抽出する。スキュー補正部３５０には、アライメントマーカ２２１の検出結果が通知される。アライメントマーカ２２１が検出された場合、抽出されたレーン番号も併せてマーカ検出部３４０からスキュー補正部３５０に通知される。

スキュー補正部３５０は、各マーカ検出部３４０から通知されるアライメントマーカの検出結果から、ＰＣＳレーン間のスキューを補正する。また、各マーカ検出部３４０から通知されるレーン番号を用いて、ＰＣＳレーンのブロックの正しい順序を復元する。それにより、６４Ｂ／６６Ｂ復号化部３６０には、スキューが補正され、正しい順序が復元された各ＰＣＳレーンのブロックが出力される。６４Ｂ／６６Ｂ復号化部３６０は、各ＰＣＳレーンのブロックを復号化しまとめることで、元のイーサフレームを再構築し出力する。

図５は、マーカ検出部の構成を説明する図である。
図５に表すように、マーカ検出部３４０は、２０個のマーカ位置検出部６３１（６３１−０〜６３１−１９）、セレクタ６３２、ＰＣＳレーン番号抽出部６３３、レジスタ６３４、エンコード部６３５、及びＯＲゲート６３６を備える。その他マーカ検出部へ入力するためのデータを生成するための３段シフト部６１０、データ分配部６２０、及びマーカ検出周期判定のための保護回路６４０を備える。

ビット非多重化部３２０は、ＰＣＳレーン毎に、例えば２０ビットのパラレルデータを出力する。３段シフト部６１０は、２０ビットのパラレルデータを入力し、２０ビット単位で３段のシフト操作を行い、８０ビットのパラレルデータを出力する。

図６は、３段シフト部によるパラレルデータへのシフト操作を説明する図である。図６において、左側の２０ビットのパラレルデータは３段シフト部６１０の入力データであり、右側の８０ビットのパラレルデータは３段シフト部６１０の出力データである。図６に表すように、２０ビットのパラレルデータは、３段のシフト操作により、８０ビットのパラレルデータに変換される。

同期検出、つまり同期パターンの認識は、８０ビットのパラレルデータを対象に行われる。同期パターンの認識は、ビットナンバー０〜１９の範囲内で行われる。同期パターンの先頭は、ビットナンバー０〜１９の何れにも存在する可能性があるため、ビットナンバー０〜１９の２０相全てが監視される。

図６に表すような８０ビットのパラレルデータにすると、同期パターンを除くアライメントマーカ２２１全体は何れかのパラレルデータ内に存在することになる。その先頭は、上記のように、ビットナンバーが０〜１９のうちの何れかである。このことから、データ分配部６２０は、アライメントマーカ２２１のデータＭ０〜Ｍ２及びＭ４〜Ｍ６が存在する可能性のある範囲のデータを１ビット（位相）毎にずらして各マーカ位置検出部６３１に供給する。図５中、データ分配部６２０内に表記の「（２３：０）」「（５５：３２）」等は、それぞれデータの範囲を表している。例えば「（２３：０）」は、８０ビットのパラレルデータのなかでビットナンバーが０からビットナンバーが２３の範囲の計２４ビットのデータを表している。

図７は、マーカ位置検出部の構成を説明する図である。
アライメントマーカ２２１は、図４Ｃに表すように、データＭ０〜Ｍ２の内容はデータＭ４〜Ｍ６の内容を反転させた内容に等しい。本実施形態では、このことに着目し、図７に表すように、データＭ４〜Ｍ６と想定する２４ビットデータをインバータ７０１により反転させ、その反転後の２４ビットデータをデータＭ０〜Ｍ２と想定する２４ビットデータと比較器７０２により比較するようにしている。比較器７０２は、２つの２４ビットデータが一致した場合に、例えばＨ（High）の信号を出力する。このため、比較器７０２が出力するＨの信号は、想定通りに２４ビットデータがデータＭ０〜Ｍ２或いはデータＭ４〜Ｍ６であったことを意味する。データＭ０〜Ｍ２と想定した２４ビットデータはセレクタ６３２に出力される。比較器７０２が出力する信号はエンコード部６３５に入力される。

図６に表すように、８０ビットのパラレルデータには１アライメントマーカ２２１しか存在できない。このため、８０ビットのパラレルデータに１アライメントマーカ２２１が存在する場合、各マーカ位置検出部６３１のなかで１個のマーカ位置検出部６３１のみがＨの信号を出力することになる。このことから、Ｈの信号を出力するマーカ位置検出部６３１により、８０ビットのパラレルデータのなかでアライメントマーカ２２１が存在する位置を特定することができる。

エンコード部６３５は、各マーカ位置検出部６３１が出力する信号を入力し、その信号のなかでレベルがＨとなっている信号に応じて、信号がＨとなっているマーカ位置検出部６３１をセレクタ６３２に選択させるセレクト信号を出力する。それにより、信号がＨとなっているマーカ位置検出部６３１が出力する２４ビットデータ（データＭ０〜Ｍ２）がセレクタ６３２を介してＰＣＳレーン番号抽出部６３３に入力される。

ＰＣＳレーン番号抽出部６３３は、図８に表すように、アライメントマーカ２２１の種類毎に対応した計２０個のデコーダ８０１（８０１−０〜８０１−１９）を備える。各でコータ８０１には、セレクタ６３２を介して入力した２４ビットデータ（データＭ０〜Ｍ２）が供給され、各デコーダ８０１は、自身が対応する２４ビットデータを入力した場合に、例えばＨの信号を出力する。各デコーダ８０１が出力する信号はエンコーダ８０２に入力され、エンコーダ８０２は、デコーダ８０１のなかでＨの信号を出力しているデコーダ８０１に応じた数値をＰＣＳレーン番号として出力する。出力されたレーン番号はレジスタ６３４に入力される。

エンコーダ８０２がＰＣＳレーン番号を出力する状況では、何れか１つのマーカ位置検出部６３１がＨの信号を出力している。このため、ＯＲゲート６３６が出力する論理和の値は１（Ｈ）となる。この論理和は、レジスタ６３４に書き込みを可能にするイネーブル信号として供給される。この結果、レジスタ６３４は、エンコーダが出力するＰＣＳレーン番号（５ビットのデータ）を保持することとなる。レジスタ６３４に保持されたＰＣＳレーン番号がスキュー補正部３５０に出力される。

ＯＲゲート６３６の出力する論理和は、アライメントマーカ２２１が検出されたか否かを通知する信号として、スキュー補正部３５０に出力される。スキュー補正部３５０は、ＯＲゲート６３６の出力する論理和により、アライメントマーカ２２１の受信を認識し、ＰＣＳレーン間のスキューの補正、ブロックの正しい順序の復元を行う。

ＯＲゲート６３６の出力する論理和は、保護回路６４０に出力される。保護回路６４０は、例えば入力する論理和の値が１になる間隔を監視することにより、アライメントマーカ２２１の検出が正常に行われているか否か判定する。アライメントマーカ２２１の検出が正常に行われていないと判定した場合、保護回路６４０は、その旨をオペレータ等に通知するための処理を行う。

上記のように、本実施形態では、アライメントマーカ２２１のデータ構造に着目し、アライメントマーカ２２１の位置検出に比較器７０２を用いている。アライメントマーカ２２１からのＰＣＳレーン番号を抽出するためのデコーダ８０１は、位置検出されたアライメントマーカ２２１を対象にさせている。このため、デコーダ８０１は、ＰＣＳレーン毎にアライメントマーカ２２１の種類数分、つまり２０個、用意すれば良く、データ受信装置３全体で４００（＝２０×２０）個に抑えることができる。位置検出にデコーダを用いる従来例では、本実施形態と同様に、２０ＰＣＳレーンでデータが送信される場合、デコーダは計８０００（＝２０×２０×２０）個、用意する必要がある。このことから、従来例と比較すると、デコーダの数は９５％削減することができる。採用するデコーダも２４ビットデータを入力するもので良く、４８ビットデータを入力するデコーダは採用しなくとも良い。このことからも、つまり採用できるデコーダ自体の回路規模からも、データ受信装置の規模、及び消費電力を共に抑えることができる。また、デコーダの数の削減に伴うデータの分岐数の削減により、データの配線遅延等が抑えられることから、データ受信装置の動作速度の向上も容易となる。

図９は、マーカ検出部の動作を説明するためのタイムチャートで、図6右側に示すような８０ビットのパラレルデータが入力された場合を例にしている。図９において、（ａ）は３段シフト部６１０が出力する８０ビットのパラレルデータ、（ｂ）はデータ分配部６２０によって各マーカ位置検出部６３１に分配される４８ビットのデータとしてアライメントマーカ２２１が存在する場合の位置、（ｄ）はＯＲゲート６３６が出力する論理和、（ｅ）はエンコート゛部６３５の出力、（ｆ）はセレクタ６３２の出力、（ｇ）はエンコーダ８０２の出力、（ｈ）はレジスタ６３４の出力、をそれぞれ表している。（ｂ）としては、ビットナンバーが０〜２３、及び３２〜５５のデータ＃０、ビットナンバーが１〜２４、及び３３〜５６のデータ＃１、ビットナンバーが４〜２７、及び３６〜５９のデータ＃４、ビットナンバーが６〜２９、及び３８〜６１のデータ＃６、ビットナンバーが１２〜３５、及び４４〜６７のデータ＃１２、並びにビットナンバーが１８〜４１、及び５０〜７３のデータ＃１８、を抜粋して表している。アライメントマーカ２２１の位置は、枠９０１により表している。（ｄ）〜（ｈ）は、データ＃１２の枠９０１を先頭にアライメントマーカ２２１が存在していた場合を例にとって表している。なお、図９には、データ＃１を除く各データに枠９０１を表しているが、実際には枠９０１は一つのデータにのみ存在する。

アライメントマーカ２２１が存在することにより、ＯＲゲート６３６の出力する論理和の値は１となり、エンコード部６３５は、データ＃１２を入力したマーカ位置検出部６３１をセレクタ６３２に選択させるセレクト信号を出力する。ここでは、エンコード部６３５は、５ビットの値が“０１１００”のセレクト信号を出力している。セレクタ６３２は、そのセレクト信号により選択したマーカ位置検出部６３１からの２４ビットデータ（データＭ０〜Ｍ２）を出力する。

その２４ビットデータは、ここでは、８ビットのデータの値が１６進数表現でそれぞれ“０×６８”“０×Ｃ９”“０×ＦＢ”のデータとして表記している。この２４ビットデータは、ＰＣＳレーン番号が９のアライメントマーカ２２１に相当する（図４Ｂ）。このため、ＰＣＳレーン番号抽出部６３３は、５ビットのデータとして、値が“０１００１”のデータを出力し、レジスタ６３４は、ＯＲゲート６３６の出力する論理和の値が１から０になるタイミングで、ＰＣＳレーン番号抽出部６３３の出力するデータを保持する。

なお、本実施形態では、ＰＣＳレーン毎にアライメントマーカの位置検出、レーン番号の抽出を行っているが、レーン１毎にアライメントマーカのようなマーカが送信される構成では、レーン１毎にマーカの位置検出、識別情報の抽出を行うようにしても良い。

Claims

複数の伝送路を介して伝送されるデータを受信するデータ受信装置において、
前記複数の伝送路を介してそれぞれ伝送されるデータのスキューを補正し、該データが割り当てられたレーンを識別するためのマーカの位置を該レーン毎に検出する位置検出手段と、
前記位置検出手段による前記マーカの位置の検出結果を用いて、該マーカが表す識別情報を前記レーン毎に抽出する情報抽出手段と、
を具備することを特徴とするデータ受信装置。
請求項１記載のデータ受信装置であって、
前記位置検出手段は、前記レーン毎に、受信したデータ中の異なる２つの部分データの一方を、該２つの部分データの他方を反転させて得られる反転データと比較する比較手段、を複数、備え、該複数の比較手段にそれぞれ異なる部分のデータを供給することにより、該複数の比較手段のなかで一致と比較した比較手段により前記マーカの位置を検出する。
請求項２記載のデータ受信装置であって、
前記位置検出手段は、前記レーン毎に、前記複数の比較手段のなかで一致と比較した比較手段に供給された２つの部分データのうちの一方を前記識別情報抽出手段に供給し、
前記情報抽出手段は、前記位置検出手段から前記レーン毎に供給される部分データを用いて、前記マーカが表す識別情報を前記レーン毎に抽出する。
複数の伝送路を介して伝送されるデータを受信するデータ受信装置に実行させるマーカ情報抽出方法であって、
前記複数の伝送路を介してそれぞれ伝送されるデータのスキューを補正し、該データが割り当てられたレーンを識別するためのマーカの位置を該レーン毎に検出し、
前記マーカの位置の検出結果を用いて、該マーカが表す識別情報を前記レーン毎に抽出する、
ことを特徴とするマーカ情報抽出方法。
複数の伝送路を介して伝送されるデータを受信するデータ受信装置に実行させるマーカ位置検出方法であって、
入力した２つのデータが一致するか否か比較する複数の比較手段に、それぞれ、受信したデータ中の異なる２つの部分データの一方と、該２つの部分データの他方を反転させて得られる反転データとを供給し、
前記複数の比較手段のなかで一致と比較した比較手段により、前記複数の伝送路を介してそれぞれ伝送されるデータのスキューを補正し、該データが割り当てられたレーンを識別するためのマーカの位置を該レーン毎に検出する、
ことを特徴とするマーカ位置検出方法。