JPWO2011126049A1 - 比較器、差動アンプ回路、ラッチ回路、及びアナログデジタル変換器 - Google Patents
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Abstract
Description
steering(CS)アンプが提案されている(例えば非特許文献1参照。)。CSアンプは、従来用いられていた電流源の代わりに電荷源CSを用いるとともに、負荷抵抗の代わりに負荷容量CLを用いる。CSアンプは、リセット期間において信号φをハイレベル(“H”、例えば5V)とするとともに信号/φをローレベル(“L”、例えば0V)とする。また、CSアンプは、増幅期間において信号φを“L”とするとともに信号/φを“H”とする。このようにしてCSアンプは、電荷源CSに蓄えられた電荷を負荷容量CLへ移動させることで増幅を行う。図9に示すようにCSアンプは、常時電流が流れる電流源を用いないため、消費電力を大幅に削減することが可能となる。
比較器CMPiは、アナログ入力信号VIN及び比較基準電圧Vrefiが入力される。比較器CMPiは、入力されたアナログ入力信号VINと比較基準電圧Vrefiとを比較し、その比較結果を出力する。比較基準電圧Vrefiは、例えば電圧VRH(高電位側の基準電圧)と電圧VRL(低電位側の基準電圧)間を分圧(例えば抵抗分圧)することで生成される。なお、比較器CMPi及び比較基準電圧Vrefiに付している“i”は添え字であり、iは1〜m(m=2n−1)の整数である。
averaging技術を適用した場合のプリアンプ部の構成例を示している。図6Aにおいて、PA1、PA2、PA3、PA4、・・・はプリアンプ部であり、CAVP1、CAVP2、CAVP3、・・・及びCAVN1、CAVN2、CAVN3、・・・は容量である。
with 18 ps Setup-Hold Time”, IEEE ISSCC Dig. of Tech. Papers, pp.314-315, Feb.
2007参照)に適用したものである。
amplifier)であり、72、75は並列型AD変換器(フラッシュAD変換器)であり、73はデジタルアナログ変換器(DA変換器)であり、74は減算器である。mを0<m<(n−1)の整数として、1段目の並列型AD変換器72はデジタル信号DT[n−1:m]を決定するためのAD変換処理を行い、2段目の並列型AD変換器75はデジタル信号DT[m:0]を決定するためのAD変換処理を行う。すなわち、1段目の並列型AD変換器72は、デジタル信号DT[n−1:0]のうちの上位側ビットについてのAD変換処理を行い、2段目の並列型AD変換器75は、デジタル信号DT[n−1:0]のうちの下位側ビットについてのAD変換処理を行う。並列型AD変換器72、75のそれぞれを、例えば図1に示した並列型AD変換器と同様に構成することで、AD変換器の消費電力を削減することができる。
Claims (12)
- アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部と、
前記プリアンプ部の出力を基に、前記アナログ入力信号と前記比較基準電圧との大小関係を判定するラッチ部とを備え、
前記プリアンプ部は、
ドレインを出力端子とするトランジスタと、
前記出力端子に接続される負荷容量と、
前記トランジスタのソースに接続される電荷源と、
前記アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記トランジスタのゲートに接続される補償回路とを備え、
前記補償回路は、
前記入力端に前記比較基準電圧が入力される第1の期間に前記トランジスタのゲートとドレインを接続し、前記トランジスタのオフセット電圧に係る情報を含む電圧情報を検出して記憶し、
前記入力端に前記アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記電圧情報を用いて前記トランジスタのオフセット電圧を補償することを特徴とする比較器。 - アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部と、
前記プリアンプ部の出力を基に、前記アナログ入力信号と前記比較基準電圧との大小関係を判定するラッチ部とを備え、
前記プリアンプ部は、
ドレインを出力端子とするトランジスタと、
前記出力端子に接続される負荷容量と、
前記トランジスタのソースに接続される電荷源と、
前記トランジスタのゲートに一方の電極が接続される検出容量と、
第1の期間に、前記検出容量の他方の電極に前記比較基準電圧を入力させる第1のスイッチと、
前記第1の期間後の第2の期間に、前記検出容量の前記他方の電極に前記アナログ入力信号を入力させる第2のスイッチと、
前記第1の期間に、前記トランジスタのドレインとゲートとを接続させる第3のスイッチと、
前記第1の期間に、前記トランジスタのソースを基準電位に接続させる第4のスイッチとを有することを特徴とする比較器。 - 差動アナログ入力信号と比較基準電圧との差を増幅する差動プリアンプ部と、
前記差動プリアンプ部の出力を基に、前記差動アナログ入力信号と前記比較基準電圧との大小関係を判定するラッチ部とを備え、
前記差動プリアンプ部は、
ドレインを正相出力端子とする第1のトランジスタと、
ドレインを逆相出力端子とし、ソースが前記第1のトランジスタのソースに接続される第2のトランジスタと、
前記正相出力端子に接続される第1の負荷容量と、
前記逆相出力端子に接続される第2の負荷容量と、
前記第1のトランジスタ及び前記第2のトランジスタのソースの共通接続点に接続される電荷源と、
前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第1のトランジスタのゲートに接続される第1の補償回路と、
前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第2のトランジスタのゲートに接続される第2の補償回路とを備え、
前記第1の補償回路は、
前記入力端に前記比較基準電圧が入力される第1の期間に前記第1のトランジスタのゲートとドレインを接続し、前記第1のトランジスタのオフセット電圧に係る情報を含む第1の電圧情報を検出して記憶し、
前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第1の電圧情報を用いて前記第1のトランジスタのオフセット電圧を補償し、
前記第2の補償回路は、
前記入力端に前記比較基準電圧が入力される第1の期間に前記第2のトランジスタのゲートとドレインを接続し、前記第2のトランジスタのオフセット電圧に係る情報を含む第2の電圧情報を検出して記憶し、
前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第2の電圧情報を用いて前記第2のトランジスタのオフセット電圧を補償することを特徴とする比較器。 - 前記補償回路は、前記第1の期間に前記比較基準電圧が一方の電極に供給され、前記第2の期間に前記アナログ入力信号が前記一方の電極に供給され、かつ前記第1の期間及び前記第2の期間に他方の電極が前記トランジスタのゲートに接続される検出容量を有することを特徴とする請求項1記載の比較器。
- 前記プリアンプ部は、
前記負荷容量の一方の電極が接続される電源と、
前記第2の期間に、前記負荷容量の他方の電極と前記トランジスタのドレインとを接続させる第5のスイッチと、
前記第1の期間に、前記負荷容量の前記他方の電極を前記電源に接続させる第6のスイッチとをさらに有することを特徴とする請求項2記載の比較器。 - 前記プリアンプ部は、当該プリアンプ部の出力端子の電位に応じて前記負荷容量に電荷を供給する帰還回路を有することを特徴とする請求項2記載の比較器。
- 差動アナログ入力信号と比較基準電圧との差を増幅する差動アンプ回路であって、
ドレインを正相出力端子とする第1のトランジスタと、
ドレインを逆相出力端子とし、ソースが前記第1のトランジスタのソースに接続される第2のトランジスタと、
前記正相出力端子に接続される第1の負荷容量と、
前記逆相出力端子に接続される第2の負荷容量と、
前記第1のトランジスタ及び前記第2のトランジスタのソースの共通接続点に接続される電荷源と、
前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第1のトランジスタのゲートに接続される第1の補償回路と、
前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第2のトランジスタのゲートに接続される第2の補償回路とを備え、
前記第1の補償回路は、
前記入力端に前記比較基準電圧が入力される第1の期間に前記第1のトランジスタのゲートとドレインを接続し、前記第1のトランジスタのオフセット電圧に係る情報を含む第1の電圧情報を検出して記憶し、
前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第1の電圧情報を用いて前記第1のトランジスタのオフセット電圧を補償し、
前記第2の補償回路は、
前記入力端に前記比較基準電圧が入力される第1の期間に前記第2のトランジスタのゲートとドレインを接続し、前記第2のトランジスタのオフセット電圧に係る情報を含む第2の電圧情報を検出して記憶し、
前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第2の電圧情報を用いて前記第2のトランジスタのオフセット電圧を補償することを特徴とする差動アンプ回路。 - ソースを共通に接続した第1のトランジスタ及び第2のトランジスタと、
前記第1のトランジスタ及び前記第2のトランジスタのドレインに接続される正帰還回路と、
差動アナログ入力信号及び比較基準電圧を入力端に受け、出力端が前記第1のトランジスタのゲートに接続される第1の補償回路と、
前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第2のトランジスタのゲートに接続される第2の補償回路とを備え、
前記第1の補償回路は、
前記入力端に前記比較基準電圧が入力される第1の期間に前記第1のトランジスタのゲートとドレインを接続し、前記第1のトランジスタのオフセット電圧に係る情報を含む第1の電圧情報を検出して記憶し、
前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第1の電圧情報を用いて前記第1のトランジスタのオフセット電圧を補償し、
前記第2の補償回路は、
前記入力端に前記比較基準電圧が入力される第1の期間に前記第2のトランジスタのゲートとドレインを接続し、前記第2のトランジスタのオフセット電圧に係る情報を含む第2の電圧情報を検出して記憶し、
前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第2の電圧情報を用いて前記第2のトランジスタのオフセット電圧を補償することを特徴とするラッチ回路。 - 入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
前記アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部をそれぞれが有し、互いに異なる前記比較基準電圧が入力され、当該比較基準電圧と前記アナログ入力信号とを比較する複数の比較器と、
前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダとを備え、
前記プリアンプ部は、
ドレインを出力端子とするトランジスタと、
前記出力端子に接続される負荷容量と、
前記トランジスタのソースに接続される電荷源と、
前記アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記トランジスタのゲートに接続される補償回路とを備え、
前記補償回路は、
前記入力端に前記比較基準電圧が入力される第1の期間に前記トランジスタのゲートとドレインを接続し、前記トランジスタのオフセット電圧に係る情報を含む電圧情報を検出して記憶し、
前記入力端に前記アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記電圧情報を用いて前記オフセット電圧を補償することを特徴とするアナログデジタル変換器。 - 入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
前記アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部をそれぞれが有し、互いに異なる前記比較基準電圧が入力され、当該比較基準電圧と前記アナログ入力信号とを比較する複数の比較器と、
前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダとを備え、
前記プリアンプ部は、
ドレインを出力端子とするトランジスタと、
前記出力端子に接続される負荷容量と、
前記トランジスタのソースに接続される電荷源と、
前記トランジスタのゲートに一方の電極が接続される検出容量と、
第1の期間に、前記検出容量の他方の電極に前記比較基準電圧を入力させる第1のスイッチと、
前記第1の期間後の第2の期間に、前記検出容量の前記他方の電極に前記アナログ入力信号を入力させる第2のスイッチと、
前記第1の期間に、前記トランジスタのドレインとゲートとを接続させる第3のスイッチと、
前記第1の期間に、前記トランジスタのソースを基準電位に接続させる第4のスイッチとを有することを特徴とするアナログデジタル変換器。 - 入力される差動アナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
前記差動アナログ入力信号と比較基準電圧との差を増幅する差動プリアンプ部をそれぞれが有し、互いに異なる前記比較基準電圧が入力され、当該比較基準電圧と前記差動アナログ入力信号とを比較する複数の比較器と、
前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダとを備え、
前記差動プリアンプ部は、
ドレインを正相出力端子とする第1のトランジスタと、
ドレインを逆相出力端子とし、ソースが前記第1のトランジスタのソースに接続される第2のトランジスタと、
前記正相出力端子に接続される第1の負荷容量と、
前記逆相出力端子に接続される第2の負荷容量と、
前記第1のトランジスタ及び前記第2のトランジスタのソースの共通接続点に接続される電荷源と、
前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第1のトランジスタのゲートに接続される第1の補償回路と、
前記差動アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記第2のトランジスタのゲートに接続される第2の補償回路とを備え、
前記第1の補償回路は、
前記入力端に前記比較基準電圧が入力される第1の期間に前記第1のトランジスタのゲートとドレインを接続し、前記第1のトランジスタのオフセット電圧に係る情報を含む第1の電圧情報を検出して記憶し、
前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第1の電圧情報を用いて前記第1のトランジスタのオフセット電圧を補償し、
前記第2の補償回路は、
前記入力端に前記比較基準電圧が入力される第1の期間に前記第2のトランジスタのゲートとドレインを接続し、前記第2のトランジスタのオフセット電圧に係る情報を含む第2の電圧情報を検出して記憶し、
前記入力端に前記差動アナログ入力信号が入力される第2の期間に前記第1の期間において記憶した前記第2の電圧情報を用いて前記第2のトランジスタのオフセット電圧を補償することを特徴とするアナログデジタル変換器。 - 前記比較器が有する前記プリアンプ部の出力に一方の電極が接続され、当該比較器とは1異なる値に対応する前記比較基準電圧と前記アナログ入力信号とを比較する比較器が有する前記プリアンプ部の出力に他方の電極が接続された容量を有することを特徴とする請求項9記載のアナログデジタル変換器。
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