JPWO2011122228A1 - Semiconductor built-in substrate - Google Patents
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Abstract
本発明は、薄型化できかつ反りの発生を抑制できる半導体内蔵基板を提供することを目的とする。本発明は、基板としての第1の半導体素子と、該第1の半導体素子の回路面側に回路面を同一方向に向けて配置された第2の半導体素子と、該第2の半導体素子を内蔵する絶縁層と、を含み、少なくとも前記第1と半導体素子と前記第2の半導体素子との間に放熱層が配置されており、該放熱層は前記第1の半導体素子上であって前記第2の半導体素子の外側に展開していることを特徴とする半導体内蔵基板である。An object of the present invention is to provide a semiconductor-embedded substrate that can be thinned and can suppress the occurrence of warping. The present invention includes a first semiconductor element as a substrate, a second semiconductor element arranged with the circuit surface facing in the same direction on the circuit surface side of the first semiconductor element, and the second semiconductor element. A heat dissipation layer disposed between at least the first semiconductor element and the second semiconductor element, the heat dissipation layer on the first semiconductor element, and A semiconductor-embedded substrate, which is developed outside the second semiconductor element.
Description
本発明は、半導体素子を内蔵する半導体内蔵基板に関する。 The present invention relates to a semiconductor-embedded substrate that incorporates a semiconductor element.
半導体装置等の電子機器のさらなる高集積化及び高機能化を目的として、半導体素子を内蔵するパッケージ技術、いわゆる半導体内蔵技術が提案されている。半導体内蔵基板は、該内蔵基板内に半導体素子を内蔵することにより、半導体素子の実装面積を抑えることができる。この半導体内蔵技術は、半導体装置のさらなる高集積化及び高機能化を実現し、パッケージの薄型化、低コスト化、高周波対応、低ストレス接続等を実現する高密度実装技術として期待されている。 In order to further increase the integration and functionality of electronic devices such as semiconductor devices, a package technology incorporating a semiconductor element, a so-called semiconductor built-in technology has been proposed. The semiconductor-embedded substrate can suppress the mounting area of the semiconductor element by incorporating the semiconductor element in the built-in substrate. This semiconductor-embedded technology is expected as a high-density mounting technology that realizes further higher integration and higher functionality of a semiconductor device, and realizes package thinning, cost reduction, high frequency compatibility, low stress connection, and the like.
しかし、半導体内蔵基板では、絶縁層が半導体素子を被覆するように形成されることから、大部分の熱が半導体素子又はその近傍にこもってしまい、半導体素子の温度が高くなってしまう場合がある。 However, in the semiconductor-embedded substrate, since the insulating layer is formed so as to cover the semiconductor element, most of the heat is trapped in or near the semiconductor element, and the temperature of the semiconductor element may be increased. .
そこで、特許文献1では、支持体となる金属板1001の上に半導体素子1002を回路面を上側にして接着層1003を介して配置し、該半導体素子を絶縁層1004内に埋め込み、該絶縁層の上に配線層1005を積層した半導体内蔵基板が開示されている(図17参照)。この特許文献1によれば、金属板1001を半導体素子1002の支持体として用いることにより、半導体素子の反りを抑制できるとともに、放熱特性の優れた半導体内蔵基板を提供することができる。
Therefore, in Patent Document 1, a
また、特許文献2では、熱伝導性に優れたシリコンからなる基板の上に半導体素子を配置し、該半導体素子を被覆するように前記シリコン基板の上に絶縁層を形成した半導体内蔵基板が公開されている。シリコン基板の熱伝導性を利用することにより、低熱抵抗型の半導体内蔵基板を作製することができる。また、特許文献2には、シリコン基板自体にも能動素子などを含む電子回路が形成されていてもよいとの記載がある。 Patent Document 2 discloses a semiconductor-embedded substrate in which a semiconductor element is disposed on a substrate made of silicon having excellent thermal conductivity, and an insulating layer is formed on the silicon substrate so as to cover the semiconductor element. Has been. By utilizing the thermal conductivity of the silicon substrate, a low thermal resistance type semiconductor-embedded substrate can be manufactured. Patent Document 2 also describes that an electronic circuit including an active element or the like may be formed on the silicon substrate itself.
特許文献2に示唆されているように、半導体素子を支持体となる基板として用いることで、半導体内蔵基板のさらなる高集積化及び高機能化を図ることができる。しかし、基板となる第1の半導体素子の上であって回路面側に第2の半導体素子を配置して動作させた場合、第1の半導体素子の電子回路は第2の半導体素子から熱を受けることになる。とくに、第2の半導体素子の裏面に位置する第1の半導体素子の電子回路部分は第2の半導体素子からの熱を多く受けることになる。したがって、とくに第1の半導体素子の電子回路が熱に弱い場合、熱による動作不良が生ずる場合がある。 As suggested in Patent Document 2, by using a semiconductor element as a substrate serving as a support, higher integration and higher functionality of a semiconductor-embedded substrate can be achieved. However, when the second semiconductor element is placed on the circuit surface side and operated on the first semiconductor element serving as the substrate, the electronic circuit of the first semiconductor element generates heat from the second semiconductor element. Will receive. In particular, the electronic circuit portion of the first semiconductor element located on the back surface of the second semiconductor element receives a large amount of heat from the second semiconductor element. Therefore, particularly when the electronic circuit of the first semiconductor element is vulnerable to heat, malfunction due to heat may occur.
そこで、本発明は、半導体素子を基板として用いた半導体内蔵基板であって、放熱性に優れた半導体内蔵基板を提供することを目的とする。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor-embedded substrate using a semiconductor element as a substrate and having excellent heat dissipation.
そこで、本発明は、
基板としての第1の半導体素子と、
該第1の半導体素子の回路面側に回路面を同一方向に向けて配置された第2の半導体素子と、
該第2の半導体素子を内蔵する絶縁層と、
を含み、
少なくとも前記第1と半導体素子と前記第2の半導体素子との間に放熱層が配置されており、
該放熱層は前記第1の半導体素子上であって前記第2の半導体素子の外側に展開していることを特徴とする半導体内蔵基板である。Therefore, the present invention provides
A first semiconductor element as a substrate;
A second semiconductor element disposed on the circuit surface side of the first semiconductor element with the circuit surface facing in the same direction;
An insulating layer containing the second semiconductor element;
Including
A heat dissipation layer is disposed between at least the first semiconductor element and the second semiconductor element;
The heat dissipation layer is a substrate with a built-in semiconductor, wherein the heat dissipation layer is spread on the first semiconductor element and outside the second semiconductor element.
本発明は、基板となる第1の半導体素子と内蔵される第2の半導体素子との間に放熱層を配置することにより、放熱性を向上することができ、熱による動作不良を抑制することができる。 In the present invention, by disposing a heat dissipation layer between a first semiconductor element serving as a substrate and a second semiconductor element incorporated therein, heat dissipation can be improved, and malfunction due to heat can be suppressed. Can do.
本発明は、基板として第1の半導体素子を用いる。この基板となる第1の半導体素子の上に第2の半導体素子を配置し、該第2の半導体素子を絶縁層中に内蔵する。また、第1の半導体素子と第2の半導体素子の回路面は同一方向に向けて配置される。つまり、回路面を上に向けて配置された第1の半導体素子上に第2の半導体素子をフェースアップで配置する。また、第1と半導体素子と第2の半導体素子との間に放熱層が配置されており、該放熱層は第1の半導体素子上であって第2の半導体素子の外側に展開している。 In the present invention, the first semiconductor element is used as the substrate. A second semiconductor element is disposed on the first semiconductor element serving as the substrate, and the second semiconductor element is built in the insulating layer. The circuit surfaces of the first semiconductor element and the second semiconductor element are arranged in the same direction. That is, the second semiconductor element is disposed face up on the first semiconductor element disposed with the circuit surface facing upward. In addition, a heat dissipation layer is disposed between the first semiconductor element and the second semiconductor element, and the heat dissipation layer extends on the first semiconductor element and outside the second semiconductor element. .
本発明は、半導体素子を支持体となる基板として用いることにより、半導体内蔵基板の高集積化及び高機能化を図ることができる。また、第1の半導体素子と第2の半導体素子の間に放熱層を配置し、放熱層を第1の半導体素子上であって第2の半導体素子の外側に展開させることで、第1の半導体素子と第2の半導体素子の間に蓄積される熱を有効に他の領域に拡散することができる。したがって、本発明は、放熱性に優れる高集積化及び高機能化が可能な半導体内蔵基板を提供することができる。 In the present invention, by using a semiconductor element as a substrate serving as a support, higher integration and higher functionality of a semiconductor-embedded substrate can be achieved. In addition, by disposing a heat dissipation layer between the first semiconductor element and the second semiconductor element and expanding the heat dissipation layer on the first semiconductor element and outside the second semiconductor element, Heat accumulated between the semiconductor element and the second semiconductor element can be effectively diffused to other regions. Therefore, the present invention can provide a semiconductor-embedded substrate capable of high integration and high functionality with excellent heat dissipation.
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, this invention is not limited to the following embodiment.
(実施形態1)
図1は、本実施形態の半導体内蔵基板について説明するための概略断面図である。(Embodiment 1)
FIG. 1 is a schematic cross-sectional view for explaining the semiconductor-embedded substrate of this embodiment.
図1において、基板としての第1の半導体素子101の上に放熱層105が形成されており、放熱層105の上に第2の半導体素子102が配置されている。図1において、第1の半導体素子101と第2の半導体素子102はそれらの回路面を両方とも上向きにして配置されており、回路面を同一方向に向けて配置されている。また、第1の半導体素子101及び第2の半導体素子102は、回路面側にそれぞれ第1の電極端子103及び第2の電極端子104を有する。放熱層105は、基板となる第1の半導体素子101と第2の半導体素子の間に配置される。また、放熱層105と第2の半導体素子との間には接着剤(不図示)が配置されていてもよい。
In FIG. 1, a
また、絶縁層106は第1の半導体素子101及び放熱層105の上に配置され、第2の半導体素子102を内蔵している。絶縁層106の上には第1の配線層109が配置されている。第1の配線層109の少なくとも1つの配線は、絶縁層106内に形成された素子用ビア108を介して第2の電極端子104と電気的に接続している。また、第1の配線層109の少なくとも1つの配線は、絶縁層106内に形成された配線用ビア107を介して第1の電極端子103と電気的に接続している。
The insulating
第1の配線層109は第1の配線絶縁層110に被覆され、第1の配線絶縁層110の上には第2の配線層112が配置されている。第2の配線層112の少なくとも1つの配線は第1の配線絶縁層110内に形成された第1のビア111を介して第1の配線層109の少なくとも1つの配線と電気的に接続している。第2の配線層112は第2の配線絶縁層113に被覆され、第2の配線絶縁層113の上には第3の配線層115が配置されている。第3の配線層115の少なくとも1つの配線は第2の配線絶縁層113内に形成された第2のビア114を介して第2の配線層112の少なくとも1つの配線と電気的に接続している。配線層は、例えば信号配線、電源配線又はグランド配線等の配線を含む。
The
また、図示していないが、基板と反対側、つまり配線層側にさらに他の配線層を1層以上設けることができる。また、最外層に外部基板等との接続に用いられる外部接続用端子を設けることができる。外部接続用端子は、例えばBGAボールが配置され、マザーボードなどの外部基板と接続される。また、外部接続用端子は、配線層がソルダーレジストに開口する構成であってもよい。また、外部接続用端子は、例えば半田が流れないように表面を保護することができる。 Although not shown, one or more other wiring layers can be provided on the side opposite to the substrate, that is, on the wiring layer side. In addition, an external connection terminal used for connection to an external substrate or the like can be provided on the outermost layer. For example, a BGA ball is disposed on the external connection terminal and is connected to an external substrate such as a motherboard. Further, the external connection terminal may be configured such that the wiring layer is opened in the solder resist. Further, the surface of the external connection terminal can be protected so that, for example, solder does not flow.
また、図1では、素子用ビア108を用いて第1の配線層109と第2の電極端子104とを電気的に接続しているが、特にこれに限定されるものではなく、素子用ビアの代わりに電極端子上に設けた金属ポストを用いることもできる。また、配線用ビア103も同様に電極端子の上に設けた金属ポストを代わりに用いることもできる。
In FIG. 1, the
ここで、図2は、図1に示す半導体内蔵基板において、基板となる第1の半導体素子101の上に放熱層105を形成し、放熱層105の上に第2の半導体素子102を配置した状態を示す概略上面図である。図2において、第1の半導体素子は電極端子が表面の外側周辺に設けられたペリフェラル型である。放熱層105は、少なくとも第2の半導体素子の回路面と反対側の面(裏面)全体に亘って配置されており、さらに第1の半導体素子上であって第2の半導体素子の外側に展開している。また、放熱層105は複数の第1の電極端子103の内側に形成されている。放熱層105を、第1の半導体素子101と第2の半導体素子102の間に配置し、第2の半導体素子102の外側へ面方向に展開させることで、半導体同士の間で蓄積される熱を他の領域に放熱することができる。
Here, in FIG. 2, in the semiconductor-embedded substrate shown in FIG. 1, the
放熱層に用いる放熱材料としては、熱伝導率が半導体素子より高いものであれば特に制限されずに用いることができる。半導体素子としては、例えば、シリコン(Si)、ゲルマニウム(Ge)、ガリウム砒素(GaAs)、ガリウム砒素リン(GaAsP)、窒化ガリウム(GaN)、炭化珪素(SiC)、酸化亜鉛(ZnO)等を用いることができる。これらのうち、半導体素子としてはシリコンが最もよく用いられ、この場合は、放熱材料はシリコンの熱伝導率より高いものが用いられる。なお、シリコンの熱伝導率は約170W/m・Kであるため、170W/m・Kよりも大きい熱伝導率を有する材料を放熱材料として好ましく用いることができる。放熱材料としては、例えば、金属材料、炭素材料又は樹脂材料等が挙げられる。金属材料としては、金属、金属酸化物、金属窒化物、金属炭化物又はこれらの合金を含み、例えば、金、銀、銅、アルミニウム、鉄、白金、チタン、酸化アルミニウム、窒化アルミニウム、チタンカーバイド等を挙げることができる。炭素材料としては、ダイヤモンド、グラファイト、又はガーボンナノチューブ等を挙げることができる。樹脂材料としては、シリコーン系樹脂やエポキシ系樹脂等が挙げられる。また、これらを混合して用いてもよく、例えば、金属粉、金属フレーク、金属ファイバー、金属フィラー等の金属材料と樹脂材料との混合材料を用いることができる。 The heat dissipation material used for the heat dissipation layer is not particularly limited as long as it has a higher thermal conductivity than the semiconductor element. As the semiconductor element, for example, silicon (Si), germanium (Ge), gallium arsenide (GaAs), gallium arsenide phosphorus (GaAsP), gallium nitride (GaN), silicon carbide (SiC), zinc oxide (ZnO), or the like is used. be able to. Among these, silicon is most often used as a semiconductor element, and in this case, a heat dissipation material having a higher thermal conductivity than silicon is used. Note that since the thermal conductivity of silicon is approximately 170 W / m · K, a material having a thermal conductivity higher than 170 W / m · K can be preferably used as the heat dissipation material. Examples of the heat dissipation material include a metal material, a carbon material, or a resin material. Metal materials include metals, metal oxides, metal nitrides, metal carbides or alloys thereof, such as gold, silver, copper, aluminum, iron, platinum, titanium, aluminum oxide, aluminum nitride, titanium carbide, etc. Can be mentioned. Examples of the carbon material include diamond, graphite, and garbon nanotubes. Examples of the resin material include silicone resins and epoxy resins. Moreover, these may be mixed and used, for example, the mixed material of metal materials, such as metal powder, metal flakes, metal fiber, a metal filler, and a resin material can be used.
放熱層は、特に限定されるものではないが、例えば、スパッタリング法、真空蒸着法またはメッキ法等を用いて放熱材料を配置した後、フォトリソグラフィ法により所定の形状に形成することができる。 The heat dissipation layer is not particularly limited. For example, after disposing the heat dissipation material using a sputtering method, a vacuum evaporation method, a plating method, or the like, the heat dissipation layer can be formed into a predetermined shape by a photolithography method.
放熱層は、上述のように、第1と半導体素子と第2の半導体素子との間に配置され、第1の半導体素子上であって第2の半導体素子の外側に展開している。また、放熱層は、少なくとも第2の半導体素子の裏面全体に亘って配置されていることが好ましい。また、放熱層は、図3及び4に示すように、放熱層の一部が外部に露出するように形成することもできる。放熱層の一部を外部に露出させることによって、熱を外部に効率的に放熱することができる。図3及び4において、点線102’は第2の半導体素子を配置する位置を示している。なお、第1の半導体素子の電極端子の位置は再配線層によって任意に配置変更をすることができる。 As described above, the heat dissipation layer is disposed between the first semiconductor element and the second semiconductor element, and extends on the first semiconductor element and outside the second semiconductor element. Moreover, it is preferable that the heat dissipation layer is disposed over at least the entire back surface of the second semiconductor element. Further, as shown in FIGS. 3 and 4, the heat dissipation layer can be formed such that a part of the heat dissipation layer is exposed to the outside. By exposing a part of the heat dissipation layer to the outside, heat can be efficiently radiated to the outside. 3 and 4, a dotted line 102 'indicates a position where the second semiconductor element is disposed. The position of the electrode terminal of the first semiconductor element can be arbitrarily changed by the rewiring layer.
また、放熱層は、第1の電極端子及び配線用ビアと非接触で形成されていることが好ましい。放熱層が絶縁性を有する材料を用いて形成されている場合は、第1の電極端子と放熱層とが接触していても構わない。放熱層として用いることができる絶縁材料としては、例えば窒化アルミニウム、チタンカーバイド又は酸化アルミニウムなどを挙げることができる。絶縁材料を用いて放熱層を形成すれば、第1の電極端子又は配線用ビアと接触しても問題が生じないため、設計誤差の許容度が向上するため好ましい。 Moreover, it is preferable that the heat dissipation layer is formed in a non-contact manner with the first electrode terminal and the wiring via. In the case where the heat dissipation layer is formed using an insulating material, the first electrode terminal and the heat dissipation layer may be in contact with each other. Examples of the insulating material that can be used as the heat dissipation layer include aluminum nitride, titanium carbide, and aluminum oxide. It is preferable to form the heat dissipation layer using an insulating material because a problem does not occur even if it contacts the first electrode terminal or the wiring via, and the tolerance of design error is improved.
例えば、図5(a)に示すように、第1の電極端子103と放熱層105は非接触で形成されることが好ましい。図5(a)において、放熱層は、第1の電極端子と非接触で、第1の半導体素子の全面に亘って形成されており、放熱層の端部は内蔵基板の側面に露出している。このような構成とすることにより、第1の半導体素子と第2の半導体素子の間に蓄積される熱をより有効に他の領域へ拡散させ、外部へ放熱することができる。また、上述のように、放熱層の絶縁性が確保されれば、図5(b)に示すように第1の電極端子と放熱層とが接触して形成されても構わない。
For example, as shown in FIG. 5A, the
半導体素子としては、例えば、トランジスタ、IC又はLSI等を挙げることができる。LSIの基本回路として例えばCMOS(Complementary Metal Oxide Semiconductor)を選択することができる。 Examples of the semiconductor element include a transistor, an IC, and an LSI. For example, CMOS (Complementary Metal Oxide Semiconductor) can be selected as the basic circuit of the LSI.
第1の半導体素子101としては、第2の半導体素子102を中央に配置するために、電極端子が表面の外側に設けられるペリフェラル型を用いることが好ましいが、本発明は特にこれに限定されるものではない。例えば、図2において、第1の半導体素子101は電極端子が表面の外側に設けられるペリフェラル型が示されているが、本発明は特にこれに限定されるものではなく、第1の電極端子103が第2の半導体素子が配置される領域以外の部分に配置されていれば良い。また、第1の半導体素子は回路面側に再配線層を含むことができ、例えばフルグリッド型で第2の半導体素子を配置する領域を確保できない場合は、再配線層を用いて電極端子の位置を変更することができる。再配線層の形成方法は、例えば特開2006−32600号公報又は特開2009−194022号公報に開示されている。例えば半導体素子の回路面にフォトリソグラフィ法を用いて複数の層で形成することができる。
As the
第1の半導体素子101は基板としても機能する。従来、半導体内蔵基板の基板は銅等の金属板が用いられていたが、本発明では機能を有する半導体素子を基板として用いることにより高集積化及び高機能化を図ることができる。第1の半導体素子の厚さとしては、例えば50〜1000μmとすることができ、200〜500μmであることが好ましい。
The
第2の半導体素子の厚さとしては、例えば50〜500μmとすることができ、50〜100μmであることが好ましい。 As thickness of a 2nd semiconductor element, it can be set as 50-500 micrometers, for example, and it is preferable that it is 50-100 micrometers.
また、本発明において、第1の半導体素子がメモリ、第2の半導体素子がロジックで構成されていることが好ましい。本発明の構成上、下側に配置する第1の半導体素子をパッドピッチが比較的緩くかつパッド数が比較的少ないメモリで構成し、上側に配置する第2の半導体素子をパッドピッチが比較的狭くかつパッド数が比較的多いロジックで構成することが好ましいためである。また、特に、ロジックは発熱量が多く、メモリは熱に弱い傾向があるため、第1の半導体素子をメモリで構成し、第2の半導体素子をロジックで構成した場合、半導体素子同士の間にロジックで発生した熱が蓄積し、その部分のメモリ素子を痛めてしまい易い。そこで、本発明のように、メモリで構成される第1の半導体素子とロジックで構成される第2の半導体素子の間に放熱層を配置させることで、有効に他の領域に拡散することができ、メモリ素子の破壊を防ぐことができる。 In the present invention, it is preferable that the first semiconductor element is constituted by a memory and the second semiconductor element is constituted by logic. According to the configuration of the present invention, the first semiconductor element arranged on the lower side is constituted by a memory having a relatively small pad pitch and a relatively small number of pads, and the second semiconductor element arranged on the upper side has a relatively small pad pitch. This is because it is preferable to use a logic that is narrow and has a relatively large number of pads. In particular, logic generates a large amount of heat, and memory tends to be vulnerable to heat. Therefore, when the first semiconductor element is configured by a memory and the second semiconductor element is configured by logic, between the semiconductor elements. The heat generated by the logic is accumulated, and the memory element in that portion is easily damaged. Therefore, as in the present invention, by disposing a heat dissipation layer between the first semiconductor element constituted by the memory and the second semiconductor element constituted by the logic, it can be effectively diffused to other regions. And destruction of the memory element can be prevented.
また、上述のように、第2の半導体素子102と放熱層105との間には接着層が設けられていてもよい。接着層に用いる接着剤としては、特に制限されるものではないが、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂などを用いることができる。また、接着剤としても、熱伝導性の良いものを用いることが好ましく、例えば銀ペーストを用いることができる。また、熱伝導性の観点から、接着層はなるべく薄いことが好ましい。
Further, as described above, an adhesive layer may be provided between the
絶縁層の材料としては、絶縁性を有する材料であれば特に制限されずに用いることができる。例えば通常の配線基板に用いられる絶縁体を用いることができる。絶縁層の材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、又はポリノルボルネン樹脂等を挙げることができる。また、その他にも、BCB(Benzocyclobutene)、PBO(Polybenzoxazole)等を挙げることができる。これらの中でもポリイミド樹脂及びPBOは、膜強度、引張弾性率及び破断伸び率等の機械的特性に優れているため、高い信頼性を得ることができる。絶縁層の材料は、感光性、非感光性のいずれであっても構わない。絶縁層は複数層から形成されていても良いが、この場合は同じ材料を用いることが好ましい。 The material for the insulating layer is not particularly limited as long as it is an insulating material. For example, an insulator used for a normal wiring board can be used. Examples of the material for the insulating layer include an epoxy resin, an epoxy acrylate resin, a urethane acrylate resin, a polyester resin, a phenol resin, a polyimide resin, and a polynorbornene resin. In addition, other examples include BCB (Benzocyclobutene), PBO (Polybenzoxazole), and the like. Among these, polyimide resin and PBO are excellent in mechanical properties such as film strength, tensile elastic modulus, elongation at break, and the like, so that high reliability can be obtained. The material of the insulating layer may be either photosensitive or non-photosensitive. The insulating layer may be formed of a plurality of layers, but in this case, it is preferable to use the same material.
絶縁層106は、上述のように複数層で構成されてもよく、例えば、第2の半導体素子を配置するための開口部を有するコア層と、第2の半導体素子が配置された開口部に充填された充填樹脂とから構成されてもよい。
The insulating
配線絶縁層としても、上記絶縁層の材料と同様のものを用いることができる。 As the wiring insulating layer, the same material as that of the insulating layer can be used.
配線層やビア(配線用ビアや素子用ビア、第1のビア等を含む)に用いられる導体としては、特に制限されるものではないが、例えば、銅、銀、金、ニッケル、アルミニウムおよびパラジウムからなる群から選択される少なくとも1種を含む金属又はこれらを主成分とする合金を用いることができる。これらのうち、電気抵抗値及びコストの観点から、導体としてCuが好ましく用いられる。 The conductor used for the wiring layer and via (including the wiring via, the element via, the first via, etc.) is not particularly limited. For example, copper, silver, gold, nickel, aluminum, and palladium. A metal containing at least one selected from the group consisting of or an alloy containing these as a main component can be used. Of these, Cu is preferably used as the conductor from the viewpoint of electrical resistance and cost.
また、ビアの材料としては、導電性を有するものであれば特に限定されないが、上述以外にも、例えば、ハンダ材料や、熱硬化性樹脂と銅や銀等の導電性金属粉とを含む導電性樹脂ペーストを用いることができる。導電性樹脂ペーストとしては、導電性粒子としてナノ粒子を含むペースト材料であることが好ましい。また、導電性樹脂ペーストとしては、樹脂成分が揮発する材料や、加熱して焼結体に近づける際に樹脂成分が昇華する材料であることがより好ましい。ビアは、更に好ましくは、安定して剛性のある蒸着法、スパッタ法、CVD(Chemical Vaper Deposition)法、ALD(Atomic Layer Deposition)法、無電解めっき法、電解めっき法などで設けられる。製造方法の例としては、蒸着法、スパッタ法、CVD法、ALD法、無電解めっき法などで給電層を設けた後に電解めっき法や無電解めっき法により所望の膜厚とする方法が挙げられる。また、ビア開口径は、ビア膜厚の1倍程度が好適だが、この限りではない。ビア径に対するビア高さのアスペクト比は0.3以上3以下とすることが好ましく、0.5以上1.5以下とすることがより好ましく、1前後であることがさらに好ましい。 In addition, the via material is not particularly limited as long as it has conductivity, but other than the above, for example, a conductive material including a solder material, a thermosetting resin, and a conductive metal powder such as copper or silver. Resin paste can be used. The conductive resin paste is preferably a paste material containing nanoparticles as conductive particles. The conductive resin paste is more preferably a material in which the resin component volatilizes or a material in which the resin component sublimes when heated to approach the sintered body. More preferably, the via is provided by a stable and rigid vapor deposition method, sputtering method, CVD (Chemical Vapor Deposition) method, ALD (Atomic Layer Deposition) method, electroless plating method, electrolytic plating method or the like. Examples of the manufacturing method include a method of providing a power supply layer by an evaporation method, a sputtering method, a CVD method, an ALD method, an electroless plating method, etc., and then setting the desired film thickness by an electrolytic plating method or an electroless plating method. . The via opening diameter is preferably about 1 times the via film thickness, but is not limited thereto. The aspect ratio of the via height to the via diameter is preferably 0.3 or more, 3 or less, more preferably 0.5 or more and 1.5 or less, and still more preferably around 1.
第2の半導体素子は、第1の半導体素子の上に1又は2つ以上設けることができる。第2の半導体素子は、図1に示すように、第1の半導体素子の上に1つ設けることが好ましいが、特にこれに制限されるものではない。 One or two or more second semiconductor elements can be provided on the first semiconductor element. As shown in FIG. 1, one second semiconductor element is preferably provided on the first semiconductor element, but the present invention is not particularly limited to this.
また、外部接続用端子は、例えば、金、銀、銅、錫及び半田材料からなる群から選ばれる少なくとも1種の金属又は合金で形成することができる。外部接続用端子は、例えば厚み3μmのニッケルおよび0.5μmの金を順に積層することができる。外部接続用端子において、そのピッチは例えば50〜1000μmであり、より好ましくは50〜500μmである。 Further, the external connection terminal can be formed of, for example, at least one metal or alloy selected from the group consisting of gold, silver, copper, tin, and a solder material. For the external connection terminal, for example, nickel having a thickness of 3 μm and gold having a thickness of 0.5 μm can be sequentially laminated. In the external connection terminal, the pitch is, for example, 50 to 1000 μm, and more preferably 50 to 500 μm.
(実施形態2)
本実施形態では、放熱層が、第1の半導体素子の上であって、第2の半導体素子が配置される領域と、第1の半導体素子の各機能ブロックに面しない領域と、に配置されている形態について説明する。(Embodiment 2)
In the present embodiment, the heat dissipation layer is disposed on the first semiconductor element and in a region where the second semiconductor element is disposed and a region that does not face each functional block of the first semiconductor element. The form which is present will be described.
LSI等の半導体素子は、例えば、インタフェースブロック、駆動ブロック、A/D変換ブロック、論理回路ブロック、CPUブロック、メモリブロック又は圧縮回路ブロック等の種々の機能ブロックから構成されることができる。 A semiconductor element such as an LSI can be composed of various functional blocks such as an interface block, a drive block, an A / D conversion block, a logic circuit block, a CPU block, a memory block, or a compression circuit block.
例えば図7に示すように、半導体素子は点線で示した各機能ブロックA〜Eによって構成される。各機能ブロックは基本素子で構成されることができる。各機能ブロックは任意の間隔をもって配置され、それらの間の領域の半導体素子中には基本素子が存在しない。したがって、各機能ブロックの間等、機能ブロックに面しない領域に放熱層を形成すれば、基本素子へのダメージを抑えることができる。 For example, as shown in FIG. 7, the semiconductor element is composed of functional blocks A to E indicated by dotted lines. Each functional block can be composed of basic elements. Each functional block is arranged at an arbitrary interval, and there is no basic element in the semiconductor element in the region between them. Therefore, if the heat dissipation layer is formed in a region that does not face the functional block, such as between the functional blocks, damage to the basic element can be suppressed.
つまり、第2の半導体素子が配置される領域と、第1の半導体素子の各機能ブロックに面しない領域と、に放熱層を形成することにより、第1の半導体素子と第2の半導体素子の間に蓄積する熱を、基本素子へのダメージを抑えて他の領域に拡散することができる。また、第2の半導体素子が配置される領域としては、配置誤差を考慮して、第2の半導体素子の裏面側の面積よりも少し大きくすることができる。 That is, by forming a heat dissipation layer in a region where the second semiconductor element is arranged and a region not facing each functional block of the first semiconductor element, the first semiconductor element and the second semiconductor element The heat accumulated between them can be diffused to other regions while suppressing damage to the basic element. In addition, the region where the second semiconductor element is disposed can be made slightly larger than the area on the back surface side of the second semiconductor element in consideration of the placement error.
図7に示す放熱層の形状をより具体的に説明すると、放熱層は、第2の半導体素子が配置される放熱プレーン115aと、該放熱プレーンから延展する放熱経路115bと、を含み、該放熱経路は、第1の半導体素子の各機能ブロックの間に配置されている。また、放熱プレーンから延展する放熱経路は内蔵基板の側面に露出している。第2の半導体素子が配置される放熱プレーンの形状は、第2の半導体素子の裏面形状と同形状であることが好ましく、また、配置誤差を考慮して、第2の半導体素子の裏面側の面積よりも少し大きいことが好ましい。例えば、図6は図7(b)の点線Xにおける半導体内蔵基板の垂直断面図であるが、図6において、第2の半導体素子102の端部から放熱層105の端部までの距離dを50〜200μmとすることができる。
The shape of the heat dissipation layer shown in FIG. 7 will be described more specifically. The heat dissipation layer includes a heat dissipation plane 115a on which the second semiconductor element is disposed, and a heat dissipation path 115b extending from the heat dissipation plane. The path is disposed between the functional blocks of the first semiconductor element. Further, the heat radiation path extending from the heat radiation plane is exposed on the side surface of the built-in substrate. The shape of the heat radiation plane in which the second semiconductor element is disposed is preferably the same shape as the back surface shape of the second semiconductor element, and in consideration of the placement error, the shape of the back surface side of the second semiconductor element is It is preferable that it is slightly larger than the area. For example, FIG. 6 is a vertical sectional view of the semiconductor-embedded substrate taken along the dotted line X in FIG. 7B. In FIG. 6, the distance d from the end of the
また、特に制限されるものではないが、機能ブロックは例えば1〜10μmの間隔をもって配置される。 Although not particularly limited, the functional blocks are arranged with an interval of 1 to 10 μm, for example.
また、他の例として、図8に機能ブロック及び放熱層の具体的なレイアウトを示す。図8(a)において、200は第1の半導体素子を示す。201はCPUブロックである。202はROMブロックである。203は第1の論理回路ブロックである。204は第2の論理回路ブロックである。205はRAMブロックである。206は第3の論理回路ブロックである。207は配線である。図8(b)において、102’は第2の半導体素子の配置位置を示し、第2の半導体素子は第1の半導体素子の中央に配置されている。放熱層105は、第2の半導体素子が配置される領域と、第1の半導体素子の各機能ブロックに面しない領域と、に形成されている。また、放熱層105の端部は内蔵基板の側面全てに露出している。このような構成とすることにより、第1の半導体素子と第2の半導体素子の間に蓄積する熱を、基本素子へのダメージを抑えて外部へ有効に放熱することができる。
As another example, FIG. 8 shows a specific layout of functional blocks and heat dissipation layers. In FIG. 8A,
(実施形態3)
本実施形態では、第1の配線層及び放熱層に接する放熱用ビアを絶縁層中に有する形態について説明する。(Embodiment 3)
In the present embodiment, a mode in which a heat dissipation via in contact with the first wiring layer and the heat dissipation layer is provided in the insulating layer will be described.
図9は本実施形態の概略断面図である。図10は、図9における点線Yにおける水平断面図であり、本実施形態における放熱用ビアの配置例を示す図である。 FIG. 9 is a schematic sectional view of the present embodiment. FIG. 10 is a horizontal cross-sectional view taken along the dotted line Y in FIG. 9 and is a diagram showing an example of the arrangement of heat dissipation vias in the present embodiment.
図9に示すように、放熱層105と第1の配線層109に上下面が接する放熱用ビア116が絶縁層106中に形成されている。放熱用ビア116は、放熱層105の熱を内蔵基板の表面側に放熱させる経路として機能する。放熱用ビア116は、第1の電極端子103への熱伝導を防ぐため、配線用ビア107と配線を介して接続されていないことが好ましい。例えば、具体的には、放熱用ビア116に繋がる配線層中の放熱用配線は放熱用ビアと電気的に接続されていないことが好ましい。また、同様に、放熱用ビア116は、第2の電極端子104への熱伝導を防ぐため、配線用ビア107と配線を介して接続されていないことが好ましい。
As shown in FIG. 9, a heat dissipation via 116 whose upper and lower surfaces are in contact with the
放熱用ビア116に繋がる配線層中の放熱用配線は、最外層の外部接続用端子の少なくとも1つと接続されることができる。外部接続用端子には例えばBGAボールが配置され、BGAボールを介して効率よく熱をマザーボードに放熱することができる。 The heat dissipation wiring in the wiring layer connected to the heat dissipation via 116 can be connected to at least one of the external connection terminals on the outermost layer. For example, a BGA ball is disposed on the external connection terminal, and heat can be efficiently radiated to the motherboard via the BGA ball.
放熱用ビアの材料としては、上記の放熱材料やビアに用いられる導体と同じものを用いることができる。放熱用ビア1をビアに用いられる導体と同じものを用いて形成される場合、配線用ビアと同時にめっき法により形成することができる。この場合は、いわゆるフィルドビアと呼ばれる、開口部が金属導体で充填された構造となる。 As a material for the heat dissipation via, the same material as the heat dissipation material and the conductor used for the via can be used. When the heat radiating via 1 is formed using the same conductor as that used for the via, it can be formed by a plating method simultaneously with the wiring via. In this case, the opening is filled with a metal conductor, so-called filled via.
(実施形態4)
本実施形態では、放熱層と第2の半導体素子の間に配置した接着層中に放熱用通路を形成した形態について説明する。(Embodiment 4)
In the present embodiment, a mode in which a heat dissipation passage is formed in an adhesive layer disposed between the heat dissipation layer and the second semiconductor element will be described.
上述のように、放熱層と第2の半導体素子との間には接着層を設けてもよいが、熱伝導性を向上させるため、図11及び12に示すように、該接着層中に放熱用通路を設けることもできる。図11は本実施形態を説明するための概略断面図であり、図12は第2の半導体素子101の上に放熱層105を配置し、放熱層105の上に放熱用通路118を内部に有する接着層117を配置した状態の上面図である。図11に示すように、放熱用通路118は接着層117を貫通するように内部に設けられている。放熱用通路118は、その上端が第2の半導体素子102に接し、その下端が放熱層105に接している。このような構成とすることにより、第2の半導体素子102で発生した熱を放熱層105により効率的に放熱することができる。
As described above, an adhesive layer may be provided between the heat dissipation layer and the second semiconductor element. However, in order to improve thermal conductivity, heat dissipation is performed in the adhesive layer as shown in FIGS. A service passage can also be provided. FIG. 11 is a schematic cross-sectional view for explaining the present embodiment. FIG. 12 shows a
放熱用通路は、例えば、接着層に開口を形成し、該開口に上記の放熱材料を充填することにより形成することができる。放熱用通路は、放熱層の上に接着層を形成した後に設けてもよいし、接着層自体に予め設けておいてもよい。 The heat dissipation passage can be formed, for example, by forming an opening in the adhesive layer and filling the opening with the heat dissipation material. The heat dissipation passage may be provided after the adhesive layer is formed on the heat dissipation layer, or may be provided in advance in the adhesive layer itself.
放熱用通路の形状は、特に限定されるものではなく、例えば、その水平断面が円形や矩形等の多角形状とすることができる。また、放熱用通路の径は、特に限定されるものではないが、例えば、5〜300μm程度とすることができる。 The shape of the heat dissipation passage is not particularly limited, and for example, the horizontal cross section may be a polygonal shape such as a circle or a rectangle. Further, the diameter of the heat dissipation passage is not particularly limited, but may be, for example, about 5 to 300 μm.
放熱用通路は複数形成することができるが、複数の放熱用通路の形状は同一のものに限定されるものではなく、形状が異なる複数の放熱用通路が混在するものであってもよい。 Although a plurality of heat radiation paths can be formed, the shape of the plurality of heat radiation paths is not limited to the same one, and a plurality of heat radiation paths having different shapes may be mixed.
(実施形態5)
本実施形態では、第2の半導体素子中に放熱用パスを有する形態について説明する。(Embodiment 5)
In the present embodiment, a mode in which a heat dissipation path is provided in the second semiconductor element will be described.
図13は、本実施形態を説明するための概略断面図であり、第2の半導体素子102の内部に第2の放熱用パス119が形成されている。第2の放熱用パス119は、第2の半導体素子の材料より熱伝導性が高い材料からなる。また、第2の放熱用パス119は、下側の末端が第2の半導体素子102の回路面と反対側の面に位置している。また、第2の放熱用パス119は第2の半導体素子を未貫通に形成される。第2の半導体素子中に第2の放熱用パスを形成することによって、第2の半導体素子の電子回路で発生した熱を有効に放熱層に放熱することができる。
FIG. 13 is a schematic cross-sectional view for explaining the present embodiment, and a second
第2の放熱用パスは、特に限定されないが、例えば、D−RIE(Deep−Reactive Ion Etching)法やレーザ法により開口部を形成し、その開口部に上記の放熱材料を配置することにより形成することができる。開口部に放熱材料を配置する方法としては、例えば、金属溶融法、電解めっき法、無電解めっき法、スパッタ法、蒸着法等が挙げられる。 The second heat radiation path is not particularly limited. For example, the second heat radiation path is formed by forming an opening by a D-RIE (Deep-Reactive Ion Etching) method or a laser method, and disposing the heat radiation material in the opening. can do. Examples of the method for disposing the heat dissipation material in the opening include a metal melting method, an electrolytic plating method, an electroless plating method, a sputtering method, and a vapor deposition method.
第2の放熱用パスを設ける位置は特に限定されないが、回路面側に位置する末端(図11における上側末端)が第2の半導体素子において電力消費が集中するホットスポット付近に設けられていることが好ましい。このようなホットスポットとしては、例えば、論理回路ブロック、CPUブロック等が挙げられる。したがって、第2の放熱用パスにおける回路面側に位置する末端は、第2の半導体素子の論理回路ブロック又はCPUブロックの下側に位置することが好ましい。 The position where the second heat radiation path is provided is not particularly limited, but the end located on the circuit surface side (the upper end in FIG. 11) is provided near a hot spot where power consumption is concentrated in the second semiconductor element. Is preferred. Examples of such hot spots include a logic circuit block and a CPU block. Therefore, it is preferable that the terminal located on the circuit surface side in the second heat radiation path is located below the logic circuit block or CPU block of the second semiconductor element.
また、第2の放熱用パスは、第2の半導体素子の電子回路の配置等を考慮して配置することができる。第2の放熱用パスは、平面視上、例えば点対称又は線対称に第2の半導体素子内に複数形成することができる。 The second heat radiation path can be arranged in consideration of the arrangement of the electronic circuit of the second semiconductor element. A plurality of the second heat radiation paths can be formed in the second semiconductor element in a point symmetry or a line symmetry, for example, in plan view.
第2の放熱用パスの形状は、特に限定されるものではなく、例えば、その水平断面が円形や矩形等の多角形状とすることができる。また、第2の放熱用パスの径は、特に限定されるものではないが、例えば、5〜50μm程度とすることができる。第2の放熱用パスは、半導体素子の基板に予め形成しておいてもよいし、半導体素子を形成後に形成してもよい。 The shape of the second heat radiation path is not particularly limited. For example, the horizontal cross section can be a polygonal shape such as a circle or a rectangle. Further, the diameter of the second heat radiation path is not particularly limited, but may be, for example, about 5 to 50 μm. The second heat radiation path may be formed in advance on the substrate of the semiconductor element, or may be formed after the semiconductor element is formed.
第2の放熱用パスは第2の半導体素子に複数形成することができるが、複数の第2の放熱用パスの形状は同一のものに限定されるものではなく、形状が異なる複数の第2の放熱用パスが混在するものであってもよい。 A plurality of second heat radiation paths can be formed in the second semiconductor element, but the shape of the plurality of second heat radiation paths is not limited to the same, and a plurality of second heat radiation paths having different shapes are used. The heat dissipation paths may be mixed.
また、放熱層と第2の半導体素子の間に上述の放熱用通路を有する接着層を設ける場合、図14に示すように、放熱用通路118と第2の放熱用パス119とが接するようにそれぞれを形成することが好ましい。つまり、放熱用通路118は、接着層117を貫通して形成され、第2の放熱用パス119と放熱層105とに接するように設けられることが好ましい。
Further, when the adhesive layer having the above-described heat dissipation path is provided between the heat dissipation layer and the second semiconductor element, the
(実施形態6)
本実施形態では、第1の半導体素子中に放熱用パスを有する形態について説明する。(Embodiment 6)
In the present embodiment, a mode in which a heat dissipation path is provided in the first semiconductor element will be described.
図15は、本実施形態を説明するための概略断面図であり、第1の半導体素子101の内部に第1の放熱用パス120が形成されている。第1の放熱用パス120は、第1の半導体素子の材料より熱伝導性が高い材料からなる。また、第1の放熱用パス120の下側の末端は第1の半導体素子101の回路面と反対側の面に位置し、外部に露出している。
FIG. 15 is a schematic cross-sectional view for explaining the present embodiment, in which a first
第1の放熱用パス120は、図15(a)に示すように第1の半導体素子101を未貫通に形成されてもよい。また、図15(b)に示すように、第1の放熱用パス120を第1の半導体素子101を貫通して形成し、上端を放熱層105と接するように形成することもできる。第1の放熱用パス120が放熱層105と接するように構成することにより、放熱層105の熱を外部により効率的に放熱することができる。
The first
第1の放熱用パスは、第2の放熱用パスと同様の手法により形成することができる。 The first heat radiation path can be formed by the same method as the second heat radiation path.
第1の放熱用パスを設ける位置は特に限定されないが、未貫通に形成する場合、回路面側に位置する末端(図15(b)における上側末端)が第1の半導体素子において電力消費が集中するホットスポット付近に設けられていることが好ましい。このようなホットスポットとしては、例えば、論理回路ブロック、CPUブロック等が挙げられる。第1の半導体素子を貫通して形成する場合、第1の放熱用パスは第1の半導体素子の機能を破壊しないように位置を考慮して形成される。例えば、第1の半導体素子の機能ブロックが存在しない領域に第1の放熱用パスを設けることができる。 The position where the first heat radiation path is provided is not particularly limited, but when it is formed so as not to penetrate, the end located on the circuit surface side (the upper end in FIG. 15B) is concentrated in the first semiconductor element. It is preferably provided in the vicinity of the hot spot. Examples of such hot spots include a logic circuit block and a CPU block. When forming through the first semiconductor element, the first heat radiation path is formed in consideration of the position so as not to destroy the function of the first semiconductor element. For example, the first heat radiation path can be provided in a region where the functional block of the first semiconductor element does not exist.
また、第1の放熱用パスは、第1の半導体素子の電子回路の配置等を考慮して配置することができる。第1の放熱用パスは、平面視上、例えば点対称又は線対称に第2の半導体素子内に複数形成することができる。 The first heat radiation path can be arranged in consideration of the arrangement of the electronic circuit of the first semiconductor element. A plurality of first heat radiation paths can be formed in the second semiconductor element, for example, point-symmetrically or line-symmetrically in plan view.
第1の放熱用パスの形状は、特に限定されるものではなく、例えば、その水平断面が円形や矩形等の多角形状とすることができる。また、第1の放熱用パスの径は、特に限定されるものではないが、例えば、5〜50μm程度とすることができる。第1の放熱用パスは、半導体素子の基板に予め形成しておいてもよいし、半導体素子を形成後に形成してもよい。 The shape of the first heat radiation path is not particularly limited, and for example, the horizontal cross section can be a polygonal shape such as a circle or a rectangle. Further, the diameter of the first heat radiation path is not particularly limited, but can be, for example, about 5 to 50 μm. The first heat radiation path may be formed in advance on the substrate of the semiconductor element, or may be formed after the semiconductor element is formed.
第1の放熱用パスは第1の半導体素子に複数形成することができるが、複数の第1の放熱用パスの形状は同一のものに限定されるものではなく、形状が異なる複数の第1の放熱用パスが混在するものであってもよい。 A plurality of first heat radiation paths can be formed in the first semiconductor element, but the shape of the plurality of first heat radiation paths is not limited to the same one, and the plurality of first heat radiation paths having different shapes are used. The heat dissipation paths may be mixed.
また、第1の半導体素子の裏面にヒートシンクを設け、第1の放熱用パスと該ヒートシンクとが接するように構成することにより、第1の放熱用パスを介して外部により効率的に放熱することができる。 In addition, a heat sink is provided on the back surface of the first semiconductor element so that the first heat dissipation path and the heat sink are in contact with each other, whereby heat can be efficiently radiated from the outside through the first heat dissipation path. Can do.
(実施形態7)
図16(a)から(e)は、図1に示した実施形態の半導体内蔵基板の製造方法を説明するための断面工程図である。(Embodiment 7)
16A to 16E are cross-sectional process diagrams for explaining a method for manufacturing the semiconductor-embedded substrate of the embodiment shown in FIG.
先ず、図16(a)に示すように、第1の電極端子103を有する第1の半導体素子101を用意する。
First, as shown in FIG. 16A, a
第1の半導体素子101は半導体プロセスにて形成することができ、第1の半導体素子101の形態は高歩留まり製造のためウエハ状であることが望ましい。
The
次に、図16(b)に示すように、第1の半導体素子101の回路面側に放熱材料からなる放熱層105を形成する。
Next, as shown in FIG. 16B, a
放熱層の形成方法は、放熱材料を考慮して選択することができるが、例えば、電解めっき、無電解めっき、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などを用いることができる。 The method for forming the heat dissipation layer can be selected in consideration of the heat dissipation material. For example, electrolytic plating, electroless plating, transfer molding method, compression molding method, printing method, vacuum press, vacuum lamination, spin coating method A die coating method, a curtain coating method, or the like can be used.
次に、図16(c)に示すように、第2の電極端子104を有する第2の半導体素子102を放熱層105の上に、第2の電極端子104を上側にして搭載する。
Next, as shown in FIG. 16C, the
この際、第2の半導体素子102は接着層を用いて放熱層に搭載してもよい。
At this time, the
次に、図16(d)に示すように、第2の半導体素子102を内蔵するように絶縁層106を形成する。また、第1の電極端子103に接続する配線用ビア107と、第2の電極端子104に接続する素子用ビア108と、を絶縁層106内に形成する。
Next, as illustrated in FIG. 16D, an insulating
絶縁層106の形成方法は、例えば、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などを用いることができる。
As a method for forming the insulating
配線用ビア107の開口は、例えば、絶縁層106が感光性材料からなる場合、フォトリソグラフィー法を用いて形成することができる。また、絶縁層106が非感光性の材料又は感光性の材料でパターン解像度が低い材料を用いて構成されている場合は、ビア開口は、レーザ加工法、ドライエッチング法又はブラスト法により形成することができる。ビア開口への導体の充填方法は、例えば、電解めっき、無電解めっき、印刷法、溶融金属吸引法等を用いることができる。
For example, when the insulating
なお、素子用ビア108と配線用ビア107は、絶縁層106の形成前にそれぞれ第1の電極端子103及び第2の電極端子104の上に金属ポストを設けておき、絶縁層106を積層した後に該絶縁層106の表面を削ってそれぞれの金属ポストを露出させることにより形成してもよい。研削方法は、例えば、バフ研磨、CMP等が挙げられる。
Note that the element via 108 and the wiring via 107 are each formed by providing a metal post on the
次に、図16(e)に示すように、第1の配線層109、第2の配線層112、第3の配線層115等の配線層を形成する。
Next, as shown in FIG. 16E, wiring layers such as a
配線層は、例えばサブトラクティブ法、セミアディティブ法又はフルアディティブ法等により、例えばCu、Ni、Sn又はAu等の金属を用いて形成することができる。 The wiring layer can be formed using a metal such as Cu, Ni, Sn, or Au, for example, by a subtractive method, a semi-additive method, a full additive method, or the like.
サブトラクティブ法は、例えば特開平10−51105号公報に開示されている。サブトラクティブ法は、基板又は樹脂上に設けられた銅箔を所望のパターンに形成したレジストをエッチングマスクとし、エッチング後にレジストを除去することにより、所望の配線パターンを得る方法である。セミアディティブ法は、例えば特開平9−64493号公報に開示されている。セミアディティブ法は、給電層を形成した後、所望のパターンにレジストを形成し、レジスト開口部内に電解めっきを析出させ、レジストを除去後に給電層をエッチングすることにより、所望の配線パターンを得る方法である。給電層は、例えば無電解めっき、スパッタ法、CVD法等で形成できる。フルアディティブ法は、例えば特開平6−334334号公報に開示されている。フルアディティブ法では、まず、基板又は樹脂の表面に無電解めっき触媒を吸着させた後にレジストでパターンを形成する。そして、このレジストを絶縁層として残したまま触媒を活性化して無電解めっき法により絶縁層の開口部に金属を析出させ、所望の配線パターンを得る。 The subtractive method is disclosed, for example, in JP-A-10-51105. The subtractive method is a method of obtaining a desired wiring pattern by using a resist in which a copper foil provided on a substrate or a resin is formed in a desired pattern as an etching mask and removing the resist after the etching. The semi-additive method is disclosed, for example, in JP-A-9-64493. The semi-additive method is a method in which a power supply layer is formed, a resist is formed in a desired pattern, electrolytic plating is deposited in the resist opening, and the power supply layer is etched after removing the resist to obtain a desired wiring pattern. It is. The power feeding layer can be formed by, for example, electroless plating, sputtering, CVD, or the like. The full additive method is disclosed, for example, in JP-A-6-334334. In the full additive method, first, an electroless plating catalyst is adsorbed on the surface of a substrate or resin, and then a pattern is formed with a resist. Then, the catalyst is activated while leaving the resist as an insulating layer, and a metal is deposited in the opening of the insulating layer by an electroless plating method to obtain a desired wiring pattern.
配線絶縁層の形成方法は、トランスファーモールディング法、圧縮形成モールド法、印刷法、真空プレス、真空ラミネート、スピンコート法、ダイコート法、カーテンコート法などを用いることができる。 As a method for forming the wiring insulating layer, a transfer molding method, a compression molding method, a printing method, a vacuum press, a vacuum lamination, a spin coating method, a die coating method, a curtain coating method, or the like can be used.
また、図示していないが、最外層に外部接続用端子を設けることもできる。外部接続用端子は、信号配線やグランド配線を兼ねていてもよく、この場合は該信号配線やグランド配線の一部を露出するようにソルダーレジストをエッチングすることで外部接続用端子を形成できる。 Although not shown, an external connection terminal can be provided on the outermost layer. The external connection terminal may also serve as a signal wiring or a ground wiring. In this case, the external connection terminal can be formed by etching the solder resist so that a part of the signal wiring or the ground wiring is exposed.
この出願は、2010年3月31日に出願された日本出願特願2010−081443を基礎とする優先権を主張し、その開示の全てをここに取り込む。 This application claims the priority on the basis of Japanese application Japanese Patent Application No. 2010-084443 for which it applied on March 31, 2010, and takes in those the indications of all here.
以上、実施形態及び実施例を参照して本願発明を説明したが、本願発明は上記実施形態及び実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。 Although the present invention has been described with reference to the exemplary embodiments and examples, the present invention is not limited to the above exemplary embodiments and examples. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention.
101 第1の半導体素子
102 第2の半導体素子
103 第1の電極端子
104 第2の電極端子
105 放熱層
115a 放熱プレーン
115b 放熱経路
106 絶縁層
107 配線用ビア
108 素子用ビア
109 第1の配線層
110 第1の配線絶縁層
111 第1の配線ビア
112 第2の配線層
113 第2の配線絶縁層
114 第2の配線ビア
115 第3の配線層
116 放熱用ビア
117 接着層
118 放熱用通路
119 第2の放熱用パス
120 第1の放熱用パスDESCRIPTION OF
Claims (19)
該第1の半導体素子の回路面側に回路面を同一方向に向けて配置された第2の半導体素子と、
該第2の半導体素子を内蔵する絶縁層と、
を含み、
少なくとも前記第1と半導体素子と前記第2の半導体素子との間に放熱層が配置されており、
該放熱層は前記第1の半導体素子上であって前記第2の半導体素子の外側に展開していることを特徴とする半導体内蔵基板。A first semiconductor element as a substrate;
A second semiconductor element disposed on the circuit surface side of the first semiconductor element with the circuit surface facing in the same direction;
An insulating layer containing the second semiconductor element;
Including
A heat dissipation layer is disposed between at least the first semiconductor element and the second semiconductor element;
The semiconductor-embedded substrate, wherein the heat dissipation layer is spread on the first semiconductor element and outside the second semiconductor element.
該放熱経路は、前記第1の半導体素子の各機能ブロックの間に配置されている請求項1乃至4のいずれかに記載の半導体内蔵基板。The heat dissipation layer includes a heat dissipation plane on which the second semiconductor element is disposed, and a heat dissipation path extending from the heat dissipation plane,
5. The semiconductor-embedded substrate according to claim 1, wherein the heat dissipation path is disposed between the functional blocks of the first semiconductor element.
前記第1の配線層の少なくとも1つの配線は前記第2の半導体素子の電極端子と電気的に接続されており、
前記第1の配線層の少なくとも1つの配線は前記第1の半導体素子の電極端子と前記絶縁層中に形成された配線用ビアを介して電気的に接続されている請求項1乃至7のいずれかに記載の半導体内蔵基板。And a first wiring layer facing the first semiconductor element and the second semiconductor element with the insulating layer interposed therebetween,
At least one wiring of the first wiring layer is electrically connected to an electrode terminal of the second semiconductor element;
8. The device according to claim 1, wherein at least one wiring of the first wiring layer is electrically connected to an electrode terminal of the first semiconductor element through a wiring via formed in the insulating layer. A semiconductor-embedded substrate according to claim 1.
前記放熱用ビアと繋がる前記第1の配線層及び前記第2の配線層中の放熱用配線は、前記外部接続用端子の少なくとも1つと接続されている請求項9又は10に記載の半導体内蔵基板。Furthermore, it has a second wiring layer of one or more layers and an external connection terminal of the outermost layer on the first wiring layer side,
11. The semiconductor-embedded substrate according to claim 9, wherein the heat radiation wiring in the first wiring layer and the second wiring layer connected to the heat radiation via is connected to at least one of the external connection terminals. .
前記放熱用通路は、前記接着層を貫通して形成されており、前記第2の放熱用パスと前記放熱層とに接する請求項12又は13に記載の半導体内蔵基板。Between the second semiconductor element and the heat dissipation layer, there is an adhesive layer including a heat dissipation passage,
14. The semiconductor-embedded substrate according to claim 12, wherein the heat dissipation passage is formed so as to penetrate the adhesive layer, and is in contact with the second heat dissipation path and the heat dissipation layer.
19. The semiconductor-embedded substrate according to claim 17, wherein a heat sink is provided on a surface opposite to the circuit surface of the first semiconductor element, and the first heat dissipation path is connected to the heat sink.
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