JPWO2011058945A1 - Multilayer ceramic electronic components - Google Patents

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Abstract

基材層内のビア電極内に発生するノイズを低減することができる積層セラミック電子部品を提供する。本発明に係る積層セラミック電子部品は、基材層2と、基材層2の内部に配置され、基材層2内に磁界を生じさせるコイルパターン9と、少なくとも一部が基材層2の内部に配置されるビア電極8と、を備え、ビア電極8の周囲の基材層2と接する部分が、基材層2の透磁率よりも低い透磁率の低磁性層14で覆われていることを特徴としている。Provided is a multilayer ceramic electronic component capable of reducing noise generated in a via electrode in a base material layer. The multilayer ceramic electronic component according to the present invention includes a base material layer 2, a coil pattern 9 that is disposed inside the base material layer 2 and generates a magnetic field in the base material layer 2, and at least a part of the base material layer 2. A portion of the via electrode 8 that is in contact with the base material layer 2 around the via electrode 8 is covered with a low magnetic layer 14 having a magnetic permeability lower than that of the base material layer 2. It is characterized by that.

Description

本発明は、積層セラミック電子部品に関する。特に、基材層の内部にコイルパターンを有する積層セラミック電子部品に関する。   The present invention relates to a multilayer ceramic electronic component. In particular, the present invention relates to a multilayer ceramic electronic component having a coil pattern inside a base material layer.

インダクタ機能を有する積層セラミック電子部品には、多くの場合、フェライトセラミックが用いられる。近年、小型化の要求にともない、高い透磁率のフェライトセラミックが用いられる。   Ferrite ceramic is often used for multilayer ceramic electronic components having an inductor function. In recent years, with the demand for miniaturization, ferrite ceramics with high magnetic permeability are used.

例えば、特許文献1には、図4のような積層セラミック電子部品が開示されている。この積層セラミック電子部品は、基材層102と、基材層102の主面上に配置される表面層103、104と、を備えている。そして、基材層102の内部にはコイルパターン109が配置されている。また、コイルパターン109は内部電極106、ビア電極108を介して外部電極107と電気的に接続されている。そして、積層セラミック電子部品の主面上には、実装部品110、111がはんだバンプ112やはんだ113で固定されている。   For example, Patent Document 1 discloses a multilayer ceramic electronic component as shown in FIG. This multilayer ceramic electronic component includes a base material layer 102 and surface layers 103 and 104 disposed on the main surface of the base material layer 102. A coil pattern 109 is disposed inside the base material layer 102. The coil pattern 109 is electrically connected to the external electrode 107 through the internal electrode 106 and the via electrode 108. On the main surface of the multilayer ceramic electronic component, the mounting components 110 and 111 are fixed with solder bumps 112 and solder 113.

WO2007/148556号公報WO2007 / 148556

特許文献1では、コイルパターン109に高周波信号が流れる。その場合、コイルパターン109により基材層102内に磁界が生じる。この磁界の変化により、基材層102内のビア電極に電磁誘導による起電力が生じ、ノイズが発生するという問題があった。   In Patent Document 1, a high-frequency signal flows through the coil pattern 109. In that case, a magnetic field is generated in the base material layer 102 by the coil pattern 109. Due to the change in the magnetic field, an electromotive force is generated in the via electrode in the base material layer 102 due to electromagnetic induction, and noise is generated.

本発明は、かかる課題に鑑みなされたものであり、基材層内のビア電極内に発生するノイズを低減することを目的とする。   This invention is made | formed in view of this subject, and it aims at reducing the noise which generate | occur | produces in the via electrode in a base material layer.

本発明に係る積層セラミック電子部品は、基材層と、前記基材層の内部に配置され、前記基材層内に磁界を生じさせるコイルパターンと、少なくとも一部が前記基材層の内部に配置されるビア電極と、を有する積層体を備え、前記ビア電極の周囲の前記基材層と接する部分の少なくとも一部が、前記基材層の透磁率よりも低い透磁率の低磁性層で覆われていることを特徴としている。   The multilayer ceramic electronic component according to the present invention includes a base material layer, a coil pattern which is disposed inside the base material layer and generates a magnetic field in the base material layer, and at least a part thereof is inside the base material layer. And at least a part of a portion in contact with the base material layer around the via electrode is a low magnetic layer having a magnetic permeability lower than the magnetic permeability of the base material layer. It is characterized by being covered.

本発明の構成によれば、磁界変化に起因する基材層内のビア電極内に発生するノイズを低減することができる。   According to the structure of this invention, the noise which generate | occur | produces in the via electrode in the base material layer resulting from a magnetic field change can be reduced.

また、本発明に係る積層セラミック電子部品では、前記基材層はフェライトセラミックで構成されることが好ましい。   In the multilayer ceramic electronic component according to the present invention, the base material layer is preferably made of a ferrite ceramic.

かかる場合には、コイルパターンの小型化が可能になる。   In such a case, the coil pattern can be reduced in size.

また、本発明に係る積層セラミック電子部品では、前記低磁性層の透磁率が1〜30であることが好ましい。   In the multilayer ceramic electronic component according to the present invention, the low magnetic layer preferably has a magnetic permeability of 1 to 30.

かかる場合、効果的にビア電極の磁界変化を抑制することができる。   In such a case, changes in the magnetic field of the via electrode can be effectively suppressed.

また、本発明に係る積層セラミック電子部品では、前記積層体は前記基材層の少なくとも一方の主面上に配置される表面層をさらに有することが好ましい。   In the multilayer ceramic electronic component according to the present invention, it is preferable that the multilayer body further has a surface layer disposed on at least one main surface of the base material layer.

かかる場合、積層体の主面近傍に配置される内部電極の磁界変化を抑制することができる。   In such a case, the magnetic field change of the internal electrode disposed in the vicinity of the main surface of the laminate can be suppressed.

また、本発明に係る積層セラミック電子部品では、前記基材層の内部に配置される内部電極と、前記積層体の主面上に配置される外部電極とを備え、前記ビア電極は前記内部電極と前記外部電極とを電気的に接続するように形成されていることが好ましい。   Moreover, in the multilayer ceramic electronic component according to the present invention, the multilayer ceramic electronic component includes an internal electrode disposed inside the base material layer and an external electrode disposed on the main surface of the multilayer body, and the via electrode is the internal electrode. And the external electrode are preferably electrically connected.

かかる場合、内部電極と外部電極を接続するビア電極の磁界変化を抑制することができる。   In such a case, the magnetic field change of the via electrode connecting the internal electrode and the external electrode can be suppressed.

また、本発明に係る積層セラミック電子部品では、前記積層体の主面上に配置される外部電極を備え、前記ビア電極は前記コイルパターンと電気的に接続するように形成されていることが好ましい。   In the multilayer ceramic electronic component according to the present invention, it is preferable that the multilayer ceramic electronic component includes an external electrode disposed on the main surface of the multilayer body, and the via electrode is formed so as to be electrically connected to the coil pattern. .

かかる場合、コイルパターンと接続されているビア電極の磁界変化を抑制することができる。   In such a case, the magnetic field change of the via electrode connected to the coil pattern can be suppressed.

また、本発明に係る積層セラミック電子部品では、前記ビア電極は、前記基材層の主面と垂直に前記基材層を貫通するように形成されていることが好ましい。   In the multilayer ceramic electronic component according to the present invention, it is preferable that the via electrode is formed so as to penetrate the base material layer perpendicularly to the main surface of the base material layer.

かかる場合、基材層を貫通しているビア電極の磁界変化を抑制することができる。   In this case, the magnetic field change of the via electrode penetrating the base material layer can be suppressed.

本発明の構成によれば、ビア電極の周囲の低磁性層により、ビア電極内の磁界変化を抑制することができる。したがって、磁界変化に起因する基材層内のビア電極内に発生するノイズを低減することができる。   According to the configuration of the present invention, the magnetic field change in the via electrode can be suppressed by the low magnetic layer around the via electrode. Therefore, noise generated in the via electrode in the base material layer due to the magnetic field change can be reduced.

本発明に係る積層セラミック電子部品を示す断面図である。It is sectional drawing which shows the laminated ceramic electronic component which concerns on this invention. 本発明における、磁界の遮蔽を示す模式図である。It is a schematic diagram which shows shielding of the magnetic field in this invention. 本発明に係る積層セラミック電子部品の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the multilayer ceramic electronic component which concerns on this invention. 従来の積層セラミック電子部品を示す断面図である。It is sectional drawing which shows the conventional multilayer ceramic electronic component.

以下において、本発明を実施するための形態について説明する。   Hereinafter, modes for carrying out the present invention will be described.

図1は、本発明の積層セラミック電子部品を示す断面図である。   FIG. 1 is a cross-sectional view showing a multilayer ceramic electronic component of the present invention.

この積層セラミック電子部品は、例えばDC−DCコンバータを構成する。積層セラミック電子部品は、基材層2と、表面層3、4と、内部電極6c、6dと、ビア電極8a、8b、8c、8d、8eと、コイルパターン9と、を有する積層体5を備えている。そして、積層体5の主面上には外部電極7a、7b、7c、7d、7eが配置される。   This multilayer ceramic electronic component constitutes a DC-DC converter, for example. The multilayer ceramic electronic component includes a multilayer body 5 having a base material layer 2, surface layers 3 and 4, internal electrodes 6 c and 6 d, via electrodes 8 a, 8 b, 8 c, 8 d and 8 e, and a coil pattern 9. I have. External electrodes 7 a, 7 b, 7 c, 7 d, and 7 e are disposed on the main surface of the stacked body 5.

表面層3、4は基材層2の主面上に配置される。表面層3、4は、表面層3、4内の内部電極6dやビア電極8a、8b、8c、8d、8eに、コイルパターン9の磁界の影響を及ぼさない役割を果たす。   The surface layers 3 and 4 are disposed on the main surface of the base material layer 2. The surface layers 3 and 4 serve to prevent the internal electrode 6d and the via electrodes 8a, 8b, 8c, 8d, and 8e in the surface layers 3 and 4 from being affected by the magnetic field of the coil pattern 9.

表面層3の主面上には、実装部品10及び11が実装される。実装部品10は例えばICチップであり、表面層3の主面上に配置された外部電極7eにはんだバンプ12を介して電気的に接続される。電子部品11は例えばチップコンデンサであり、表面層3の主面上に配置された外部電極7dにはんだ13を介して電気的に接続される。表面層4の主面上に配置された外部電極7a、7b、7cは、例えば回路基板上に積層セラミック電子部品を実装する際の端子電極として用いられる。   Mounted components 10 and 11 are mounted on the main surface of the surface layer 3. The mounting component 10 is an IC chip, for example, and is electrically connected to the external electrode 7e disposed on the main surface of the surface layer 3 via the solder bumps 12. The electronic component 11 is, for example, a chip capacitor, and is electrically connected to the external electrode 7 d disposed on the main surface of the surface layer 3 via the solder 13. The external electrodes 7a, 7b, 7c arranged on the main surface of the surface layer 4 are used as terminal electrodes when a multilayer ceramic electronic component is mounted on a circuit board, for example.

コイルパターン9は基材層2の内部に配置され、基材層2内に磁界を生じさせる。   The coil pattern 9 is disposed inside the base material layer 2 and generates a magnetic field in the base material layer 2.

ビア電極8a、8b、8c、8d、8eは、積層セラミック電子部品の主面と垂直に配置されている。そして、ビア電極8a、8b、8c、8d、8eは、基材層2や、表面層3,4の内部に配置される。本発明は、下記のように、少なくとも一部が基材層2の内部に配置されるビア電極8a、8b、8c、8dに適用可能である。例えば、ビア電極8aは基材層2の主面と垂直に基材層2を貫通するように形成されている。また、ビア電極8bはコイルパターン9と外部電極7bとを電気的に接続するように形成されている。また、ビア電極8cは内部電極6cと外部電極7cとを電気的に接続するように形成されている。また、ビア電極8dは、コイルパターン9と内部電極6dとを電気的に接続するように形成されている。   The via electrodes 8a, 8b, 8c, 8d, 8e are arranged perpendicular to the main surface of the multilayer ceramic electronic component. The via electrodes 8a, 8b, 8c, 8d, and 8e are disposed inside the base material layer 2 and the surface layers 3 and 4. The present invention can be applied to the via electrodes 8a, 8b, 8c, and 8d at least partially disposed inside the base material layer 2 as described below. For example, the via electrode 8 a is formed so as to penetrate the base material layer 2 perpendicular to the main surface of the base material layer 2. The via electrode 8b is formed so as to electrically connect the coil pattern 9 and the external electrode 7b. The via electrode 8c is formed so as to electrically connect the internal electrode 6c and the external electrode 7c. The via electrode 8d is formed so as to electrically connect the coil pattern 9 and the internal electrode 6d.

本発明は、ビア電極8a、8b、8c、8dの周囲の基材層2と接する部分の少なくとも一部が、基材層2の透磁率よりも低い透磁率の低磁性層14a、14b、14c、14dでそれぞれ覆われていることを特徴としている。低磁性層14a、14b、14c、14dは、ビア電極8a、8b、8c、8dの周囲の少なくとも一部を覆えば良い。また、ビア電極8a、8b、8c、8dの周囲の全面を覆った場合には、磁界の遮蔽効果はより顕著となる。   In the present invention, the low magnetic layers 14a, 14b, 14c having a permeability lower than the permeability of the base material layer 2 is at least part of the portions in contact with the base material layer 2 around the via electrodes 8a, 8b, 8c, 8d. , 14d, respectively. The low magnetic layers 14a, 14b, 14c, and 14d may cover at least part of the periphery of the via electrodes 8a, 8b, 8c, and 8d. Further, when the entire surface around the via electrodes 8a, 8b, 8c, and 8d is covered, the magnetic field shielding effect becomes more remarkable.

ビア電極8a、8b、8c、8dの直径は、100μm〜400μmが好ましい。また、ビア電極8a、8b、8c、8dと低磁性層14a、14b、14c、14dが同心円状の場合、ビア電極8a、8b、8c、8dの外周から低磁性層14a、14b、14c、14dの外周までの距離、すなわち低磁性層14a、14b、14c、14dの円環の幅が40〜100μmであることが好ましい。また、基材層2はフェライトセラミックで構成されることが好ましい。   The diameter of the via electrodes 8a, 8b, 8c, 8d is preferably 100 μm to 400 μm. When the via electrodes 8a, 8b, 8c and 8d and the low magnetic layers 14a, 14b, 14c and 14d are concentric, the low magnetic layers 14a, 14b, 14c and 14d are formed from the outer periphery of the via electrodes 8a, 8b, 8c and 8d. It is preferable that the distance to the outer periphery, that is, the width of the ring of the low magnetic layers 14a, 14b, 14c, and 14d is 40 to 100 μm. Moreover, it is preferable that the base material layer 2 is comprised with a ferrite ceramic.

表面層3、4と低磁性層14a、14b、14c、14dとは、同一の組成のフェライトセラミックであることが好ましい。かかる場合には、共通の材料を用いることが可能であるので、製造コストが低減できる。「同一の組成」とは、主成分の元素の種類や比率は同一であるが、添加剤の種類を異なるものも含む。また、基材層2、表面層3、4、及び低磁性層14a、14b、14c、14dは、同一の組成系のフェライトセラミックであることが好ましい。かかる場合には、焼成後の積層体の強度が向上するためである。「同一の組成系」とは、主成分の元素の種類は同一であるが、比率が多少異なるものも含む。   The surface layers 3 and 4 and the low magnetic layers 14a, 14b, 14c and 14d are preferably ferrite ceramics having the same composition. In such a case, since a common material can be used, the manufacturing cost can be reduced. “The same composition” includes the same type and ratio of the main component elements but different types of additives. Moreover, it is preferable that the base material layer 2, the surface layers 3 and 4, and the low magnetic layers 14a, 14b, 14c, and 14d are ferrite ceramics having the same composition system. In such a case, the strength of the fired laminate is improved. The “same composition system” includes those having the same type of main component elements but having a slightly different ratio.

また、基材層2の透磁率は1MHzで70〜300であることが好ましい。また、表面層3、4及び低磁性層14a、14b、14c、14dの透磁率は1MHzで1〜30であることが好ましい。また、フェライトセラミックは、スピネル型フェライト(MFeO4:Mは2価金属イオン)、または、ガーネット型フェライト(R3Fe512:Rは3価金属イオン)であることが好ましい。Moreover, it is preferable that the magnetic permeability of the base material layer 2 is 70 to 300 at 1 MHz. The magnetic permeability of the surface layers 3 and 4 and the low magnetic layers 14a, 14b, 14c and 14d is preferably 1 to 30 at 1 MHz. The ferrite ceramic is preferably spinel type ferrite (MFeO 4 : M is a divalent metal ion) or garnet type ferrite (R 3 Fe 5 O 12 : R is a trivalent metal ion).

本実施形態では、基材層2は、例えばFe−Ni−Zn−Cu系のフェライトセラミックから構成される。この場合、酸化第二鉄(Fe23)、酸化亜鉛(ZnO)、酸化ニッケル(NiO)を所定の割合で調合したものを用いれば、1MHzでの透磁率が300の特性を有する基材層を得ることができる。In the present embodiment, the base material layer 2 is made of, for example, an Fe—Ni—Zn—Cu ferrite ceramic. In this case, if a mixture of ferric oxide (Fe 2 O 3 ), zinc oxide (ZnO), and nickel oxide (NiO) is used at a predetermined ratio, the base material has a permeability of 300 at 1 MHz. A layer can be obtained.

また、表面層3、4や低磁性層14a、14b、14c、14dは、例えばFe−Zn−Cu系のフェライトセラミックから構成される。この場合、酸化第二鉄(Fe23)、酸化亜鉛(ZnO)を上記とは異なる所定の比率で調合したものを用いれば、1MHzでの透磁率が1.0の特性を有する低磁性層や表面層を得ることができる。The surface layers 3 and 4 and the low magnetic layers 14a, 14b, 14c, and 14d are made of, for example, an Fe—Zn—Cu ferrite ceramic. In this case, if a mixture of ferric oxide (Fe 2 O 3 ) and zinc oxide (ZnO) at a predetermined ratio different from the above is used, the low magnetic property having a magnetic permeability of 1.0 at 1 MHz. A layer or a surface layer can be obtained.

上述の例では、Fe−Ni−Zn−Cu系のフェライトセラミックを用いたが、Fe−Mn−Zn系や、Fe−Ni−Zn系のフェライトセラミックを用いても良い。これらの結晶構造は、いずれもスピネル型の結晶構造をとる。ガーネット型等の他の結晶構造をとるフェライトセラミックを用いても良い。   In the above-described example, the Fe—Ni—Zn—Cu based ferrite ceramic is used, but an Fe—Mn—Zn based or Fe—Ni—Zn based ferrite ceramic may be used. All of these crystal structures have a spinel crystal structure. A ferrite ceramic having another crystal structure such as a garnet type may be used.

なお、スピネル型フェライト(MFe24:Mは2価金属イオン)としては、例えば、ニッケルジンクフェライト:(Ni1-XZnX)Fe24、マンガンジンクフェライト(Mn1-XZnX)Fe24、ニッケルフェライト:NiFe24、マンガンフェライト:MnFe24、亜鉛フェライト:ZnFe24、銅フェライト:CuFe24、コバルトフェライト:CoFe24、マグネシウムフェライト:MgFe24、リチウムフェライト:(Li0.5Fe0.5)Fe24、ガンマ酸化鉄(γ−Fe23):Fe2/31/3Fe24(「□」は、空孔を示す。)、マグネタイト(鉄フェライト):Fe34等が挙げられる。As spinel type ferrite (MFe 2 O 4 : M is a divalent metal ion), for example, nickel zinc ferrite: (Ni 1-X Zn X ) Fe 2 O 4 , manganese zinc ferrite (Mn 1-X Zn X ) Fe 2 O 4 , nickel ferrite: NiFe 2 O 4 , manganese ferrite: MnFe 2 O 4 , zinc ferrite: ZnFe 2 O 4 , copper ferrite: CuFe 2 O 4 , cobalt ferrite: CoFe 2 O 4 , magnesium ferrite: MgFe 2 O 4 , lithium ferrite: (Li 0.5 Fe 0.5 ) Fe 2 O 4 , gamma iron oxide (γ-Fe 2 O 3 ): Fe 2/31/3 Fe 2 O 4 (“□” is a vacancy And magnetite (iron ferrite): Fe 3 O 4 and the like.

また、ガーネット型フェライト(R3Fe512:Rは3価金属イオン)としては、例えば、YIG(イットリウム鉄ガーネット):Y3Fe512、CVG(カルシウムバナジウム鉄ガーネット):Ca3Fe3.51.512、ガドリニウム鉄ガーネット:Gd3Fe512等が挙げられる。Examples of garnet-type ferrite (R 3 Fe 5 O 12 : R is a trivalent metal ion) include, for example, YIG (yttrium iron garnet): Y 3 Fe 5 O 12 , CVG (calcium vanadium iron garnet): Ca 3 Fe 3.5 V 1.5 O 12 , gadolinium iron garnet: Gd 3 Fe 5 O 12 and the like.

図2は磁界の遮蔽の様子を示す模式図である。図2は基材層内に配置されたビア電極8、低磁性層14、磁界源15及び磁力線16を、積層セラミック電子部品の上方からみた図である。ビア電極8の周囲には、低磁性層14が配置されている。理解のために、磁界を生じさせる磁界源15を仮定する。磁界源15としては、図1のコイルパターンを想定している。磁力線16は磁界源15の周囲に発生する。   FIG. 2 is a schematic diagram showing how the magnetic field is shielded. FIG. 2 is a view of the via electrode 8, the low magnetic layer 14, the magnetic field source 15, and the lines of magnetic force 16 disposed in the base material layer as viewed from above the multilayer ceramic electronic component. A low magnetic layer 14 is disposed around the via electrode 8. For the sake of understanding, a magnetic field source 15 that generates a magnetic field is assumed. As the magnetic field source 15, the coil pattern of FIG. 1 is assumed. Magnetic field lines 16 are generated around the magnetic field source 15.

この場合、透磁率の低い低磁性層14は、透磁率の高い基材層に比べて分極しにくく、磁力線16が通り難くなる。そのため、磁力線16は低磁性層14内に浸入し難くなる。したがって、ビア電極8内に磁力線が浸入し難くなり、ビア電極8内の磁界の変化を抑えることができる。   In this case, the low magnetic layer 14 having a low magnetic permeability is less likely to be polarized than the base layer having a high magnetic permeability, and the magnetic field lines 16 are difficult to pass through. For this reason, the magnetic force lines 16 are less likely to enter the low magnetic layer 14. Therefore, it is difficult for magnetic lines of force to enter the via electrode 8, and a change in the magnetic field in the via electrode 8 can be suppressed.

また、本発明において磁界源としては、コイルパターンだけでなく、ビア電極も磁界源となりうる。すなわち、ビア電極に電流が流れる場合、電流よりビア電極の周囲に磁界が発生する。その磁界が他のビア電極に影響を及ぼし、ノイズを発生させる場合がある。本発明は、かかるビア電極に起因する磁界に対しても効果的である。   In the present invention, as the magnetic field source, not only the coil pattern but also the via electrode can be a magnetic field source. That is, when a current flows through the via electrode, a magnetic field is generated around the via electrode by the current. The magnetic field may affect other via electrodes and generate noise. The present invention is also effective against a magnetic field caused by such a via electrode.

次に、積層セラミック電子部品の製造方法について説明する。   Next, a method for manufacturing a multilayer ceramic electronic component will be described.

本発明の構成である、ビア電極の周囲の低磁性層は、図3のように作製される。まず、図3(A)に示すように、特定のセラミックグリーンシート21を用意する。このセラミックグリーンシートは、調合されたフェライト原料粉末に、バインダ、可塑剤、湿潤剤、分散剤等を加えてスラリー化し、これをシート状に成形して得られる。そして、図3(B)に示すように、セラミックグリーンシート21に貫通孔22を形成する。貫通孔22はレーザー等で形成することができる。次に、図3(C)に示すように、貫通孔22内に低磁性層14を形成する。低磁性層14は、例えば調合されたフェライト原料粉末に、バインダ、可塑剤等を加えてペースト状にして、貫通孔22に充填する。そして、図3(D)に示すように、低磁性層14の内部に再度貫通孔22を形成する。そして、図3(E)に示すように、貫通孔22内に導電性ペーストを充填して、ビア電極8を形成する。貫通孔22の大きさや位置を調整することで、低磁性層14とビア電極8との位置関係を調整することが可能である。例えば、低磁性層14がビア電極8の周囲の一部を覆うような位置関係にすることも可能である。   The low magnetic layer around the via electrode, which is a configuration of the present invention, is produced as shown in FIG. First, as shown in FIG. 3A, a specific ceramic green sheet 21 is prepared. This ceramic green sheet is obtained by adding a binder, a plasticizer, a wetting agent, a dispersing agent, etc. to the prepared ferrite raw material powder to form a slurry, which is then formed into a sheet shape. And the through-hole 22 is formed in the ceramic green sheet 21, as shown in FIG.3 (B). The through hole 22 can be formed by a laser or the like. Next, as shown in FIG. 3C, the low magnetic layer 14 is formed in the through hole 22. For example, the low magnetic layer 14 is made into a paste by adding a binder, a plasticizer, or the like to the prepared ferrite raw material powder and filling the through holes 22. Then, as shown in FIG. 3D, the through hole 22 is formed again in the low magnetic layer 14. Then, as shown in FIG. 3E, the via electrode 8 is formed by filling the through hole 22 with a conductive paste. The positional relationship between the low magnetic layer 14 and the via electrode 8 can be adjusted by adjusting the size and position of the through hole 22. For example, the positional relationship may be such that the low magnetic layer 14 covers a part of the periphery of the via electrode 8.

また、特定のセラミックグリーンシート上に、内部電極、外部電極、及びコイルパターンとなるべき電極パターンを形成する。電極パターンは例えば導電性ペーストを印刷することで形成することができる。   In addition, an internal electrode, an external electrode, and an electrode pattern to be a coil pattern are formed on a specific ceramic green sheet. The electrode pattern can be formed, for example, by printing a conductive paste.

そして、基材層2及び表面層3、4の各々を形成するため、所定の枚数のセラミックグリーンシートを所定の枚数で積層して圧着後に焼成を行う。次に、外部電極をめっき処理する。例えば、無電解めっきにより、ニッケルめっき膜および金めっき膜を順次形成する。そして、外部電極上に実装部品を実装する。   And in order to form each of the base material layer 2 and the surface layers 3 and 4, a predetermined number of ceramic green sheets are laminated in a predetermined number and fired after pressure bonding. Next, the external electrode is plated. For example, a nickel plating film and a gold plating film are sequentially formed by electroless plating. Then, a mounting component is mounted on the external electrode.

なお、ビア電極については、断面が円形状だけでなく、楕円形状、正方形及び長方形の形状も形成することができる。例えば、図3において、低磁性層14の断面形状を四角にして、ビア電極8の断面形状を円にすることも可能である。   The via electrode can be formed not only in a circular cross section but also in an elliptical shape, a square shape, and a rectangular shape. For example, in FIG. 3, the cross-sectional shape of the low magnetic layer 14 may be a square, and the cross-sectional shape of the via electrode 8 may be a circle.

また、複数の積層セラミック電子部品を同時に製造するために、複数の積層セラミック電子部品を集合状態で形成しても良い。その場合には、焼成前に分割溝を形成しておく。そして、焼成後に分割溝に沿って分割して、個々の積層セラミック電子部品を取り出すことができる。また、焼成前に分割してもよい。この場合、焼成工程は、個々の積層セラミック電子部品の状態で実施される。めっき工程は、例えばバレルによる電解めっきを用いることができる。また、複数の積層セラミック電子部品を集合状態で形成して、焼成後に分割溝を形成して、分割しても良い。   Further, in order to simultaneously manufacture a plurality of multilayer ceramic electronic components, a plurality of multilayer ceramic electronic components may be formed in a collective state. In that case, dividing grooves are formed before firing. And it can divide | segment along a division | segmentation groove | channel after baking, and can take out each multilayer ceramic electronic component. Moreover, you may divide | segment before baking. In this case, the firing step is performed in the state of individual multilayer ceramic electronic components. For the plating step, for example, electrolytic plating using a barrel can be used. Alternatively, a plurality of multilayer ceramic electronic components may be formed in an aggregated state, and may be divided by forming divided grooves after firing.

以上、積層セラミック電子部品の製造方法について説明した。本発明の積層セラミック電子部品はこの内容に限定されることはなく、発明の趣旨を損なわない範囲で、適宜変更を加えることができる。   In the above, the manufacturing method of the multilayer ceramic electronic component was demonstrated. The multilayer ceramic electronic component of the present invention is not limited to this content, and can be appropriately changed within a range not impairing the gist of the invention.

1 基板
2 基材層
3、4 表面層
5 積層体
6c、6d 内部電極
7a、7b、7c、7d、7e 表面電極
8、8a、8b、8c、8d、8e ビア電極
9 コイルパターン
10、11 実装部品
12 はんだバンプ
13 はんだ
14、14a、14b、14c、14d 低磁性層
15 磁界源
16 磁力線
21 セラミックグリーンシート
22 貫通孔
102 基材層
103、104 表面層
106 内部電極
107 表面電極
108 ビア電極
109 コイルパターン
110、111 実装部品
112 はんだバンプ
113 はんだ
DESCRIPTION OF SYMBOLS 1 Board | substrate 2 Base material layer 3, 4 Surface layer 5 Laminated body 6c, 6d Internal electrode 7a, 7b, 7c, 7d, 7e Surface electrode 8, 8a, 8b, 8c, 8d, 8e Via electrode 9 Coil pattern 10, 11 Mounting Component 12 Solder bump 13 Solder 14, 14a, 14b, 14c, 14d Low magnetic layer 15 Magnetic field source 16 Magnetic field line 21 Ceramic green sheet 22 Through hole 102 Base layer 103, 104 Surface layer 106 Internal electrode 107 Surface electrode 108 Via electrode 109 Coil Pattern 110, 111 Mounting component 112 Solder bump 113 Solder

Claims (7)

基材層と、前記基材層の内部に配置され、前記基材層内に磁界を生じさせるコイルパターンと、少なくとも一部が前記基材層の内部に配置されるビア電極と、を有する積層体を備え、
前記ビア電極の周囲の前記基材層と接する部分の少なくとも一部が、前記基材層の透磁率よりも低い透磁率の低磁性層で覆われている、積層セラミック電子部品。
A laminate having a base material layer, a coil pattern that is arranged inside the base material layer and generates a magnetic field in the base material layer, and a via electrode that is at least partially arranged inside the base material layer Equipped with a body,
A multilayer ceramic electronic component, wherein at least part of a portion in contact with the base material layer around the via electrode is covered with a low magnetic layer having a magnetic permeability lower than that of the base material layer.
前記基材層はフェライトセラミックで構成される、請求項1に記載の積層セラミック電子部品。   The multilayer ceramic electronic component according to claim 1, wherein the base material layer is made of a ferrite ceramic. 前記低磁性層の透磁率が1〜30である、請求項1または2に記載の積層セラミック電子部品。   The multilayer ceramic electronic component according to claim 1 or 2, wherein the magnetic permeability of the low magnetic layer is 1 to 30. 前記積層体は前記基材層の少なくとも一方の主面上に配置される表面層をさらに有する、請求項1〜3のいずれか1項に記載の積層セラミック電子部品。   The multilayer ceramic electronic component according to any one of claims 1 to 3, wherein the multilayer body further includes a surface layer disposed on at least one main surface of the base material layer. 前記基材層の内部に配置される内部電極と、前記積層体の主面上に配置される外部電極とを備え、前記ビア電極は前記内部電極と前記外部電極とを電気的に接続するように形成されている、請求項1〜4のいずれか1項に記載の積層セラミック電子部品。   An internal electrode disposed inside the base material layer; and an external electrode disposed on a main surface of the laminate, wherein the via electrode electrically connects the internal electrode and the external electrode. The multilayer ceramic electronic component of any one of Claims 1-4 currently formed in. 前記積層体の主面上に配置される外部電極を備え、前記ビア電極は前記コイルパターンと前記外部電極とを電気的に接続するように形成されている、請求項1〜4のいずれか1項に記載の積層セラミック電子部品。   The external electrode arrange | positioned on the main surface of the said laminated body is provided, The said via electrode is formed so that the said coil pattern and the said external electrode may be electrically connected. The multilayer ceramic electronic component according to Item. 前記ビア電極は、前記基材層の主面と垂直に前記基材層を貫通するように形成されている、請求項1〜4のいずれか1項に記載の積層セラミック電子部品。   The multilayer ceramic electronic component according to claim 1, wherein the via electrode is formed so as to penetrate the base material layer perpendicularly to a main surface of the base material layer.
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