JPWO2011039844A1

JPWO2011039844A1 - 表示装置

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Publication number: JPWO2011039844A1
Application number: JP2011533984A
Authority: JP
Inventors: 日置　毅; 毅日置; 中井　豊; 豊中井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-09-29
Filing date: 2009-09-29
Publication date: 2013-02-21
Anticipated expiration: 2029-09-29
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Abstract

一の表示画面を複数の１次元デバイス構造体によって形成する表示装置であって、一の前記複数の１次元デバイス構造体は、複数の画素が列状に配置された画素列と、前記画素列を駆動する第１の駆動線群と、前記複数の画素における第１の画素と第２の画素の間に配置され、該第１の画素から該第２の画素への順次動作を行う複数の画素間回路と、前記画素間回路を駆動する第２の駆動線群と、を具備することを特徴とする。

Description

本発明は、マトリックス駆動を行う表示装置に関する。

ＬＣＤ（ＬｉｑｕｉｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）やＰＤＰ（ＰｌａｓｍａＤｉｓｐｌａｙＰａｎｅｌ）、ＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｓｐｌａｙ）、ＦＥＤ（ＦｉｅｌｄＥｍｉｓｓｉｏｎＤｉｓｐｌａｙ）などのいわゆるＦＰＤ（ＦｌａｔＰａｎｅｌＤｉｓｐｌａｙ）においては、その２次元配列された画素を駆動するために、マトリックス駆動方式が主として用いられている。マトリックス駆動方式には、単純マトリックス駆動方式とアクティブマトリックス駆動方式があるが、いずれも配線を格子上にはりめぐらして、その縦線と横線の交差する位置に配置される画素を駆動するものである。従って、画素毎に駆動するための主たる信号回路を各画素に設けることなく、額縁と言われる画素外部に設置することにより表示動作を可能にしている。

例えばアクティブマトリックス（ＡＭ）駆動を行うＬＣＤにおいては、各画素において画素を選択するスイッチの役割を果たす、例えば薄膜トランジスタ（ＴＦＴ）からなるアクティブ素子が付与されている。各ＴＦＴは一般的に３端子素子構成を採用しており、ゲート電極はゲート線と、ソースまたはドレイン電極は、信号線と接続されている。これら信号線群とゲート線群はマトリックス配線における縦線と横線のように格子上に配置されている。また、ＴＦＴにおけるもう一方のドレインまたはソース電極は、各画素電極に接続されている。ここで、例えば、あるゲート線にＴＦＴのソースとドレイン間に電流が流れるように電位を印加した場合（以下、これをオン状態とする）、このＴＦＴに接続された画素電極群には、各信号線を介して各画素電極に所望の光バルブ状態にＬＣ（ＬｉｑｕｉｄＣｒｙｓｔａｌ）を制御する電位を印加することが可能となる。また、ここで、上記以外のゲート線群には、ソースとドレイン間に電流が流れにくくなるように電位を印加した場合（以下、これをオフ状態とする）、ＴＦＴを介してこれらのゲート線に接続される画素電極群は、各信号線の電位の影響を受けにくくすることができる。

従って、あるゲート線をオン状態それ以外のゲート線をオフ状態とし、このゲート線のオン状態を順次走査することにより２次元配置された画素群は、それぞれ所望の表示状態にある一定期間内で行うことが可能となる。

一方、製造装置の巨大化を伴う２次元の大面積基板を用いた製造方法を回避する手段として、例えば特許文献１に記載されるように、１次元方向に画素群が連なったデバイス構造（以下、１次元デバイス構造とする）を集積させて２次元表示装置化する試みがなされている。例えばＸＧＡと呼ばれる１０２４×７６８の画素数を有する表示装置の場合、一般的なＦＰＤにおいては、ガラス基板等の支持基板を用いて、これに全画素を包含する、あるいは、全画素を包含する領域をいくつか支持基板内に配置させた構成でデバイス形成を行っている。これに対して特許文献１に記載されている表示装置の作製方法については、例えば７６８画素方向を、信号線が共通となる１列の画素列とみなして１×７６８画素の線状構造によるデバイスを形成した後、これを１０２４本並べて配列し、これに別途、走査を司る走査線群を、別途配線することにより２次元の表示面の実現をはかっている。

しかしながら、特許文献１においては、その表示装置の主たる製造段階では、１次元のデバイス構造で形成に集約することが可能であるが、これを２次元に配列してマトリックス動作を行うためには、１次元デバイス構造群を並べて配列させた後に、走査動作を行うための走査線群を別途敷設する必要がある。従って、本工程においては、配列させた１次元デバイス構造群の、同じ行相当に位置する各画素が横に連なるように正確に走査線群を配置しなければならないという問題点がある。これには、走査線と各画素間の接続が確実に行われるように接続構造を工夫する必要がある。さらに、信号線や１次元デバイス構造に応力や振動などが与えられた場合にも断線や短絡の不良を発生させないようにしなければならない。

また、特許文献１における表示装置の特徴として、駆動回路部がマトリックス構造を構成する表示面の１辺側のみに付与することで動作可能であり、その他の辺については額縁が不要にすることができる。この技術では、予め決められた本数を並べた表示パネルを１ユニットとし、これを任意数配置することにより、設置環境に応じて画面サイズの自由度を高めることができる。例えば、１ユニットのサイズが１０００×１２００ｍｍとした場合、設置環境に応じてこれを５ユニット短手方向に並べることにより、画素間の周期性に大きな乱れを生じることなく、５０００×１２００ｍｍの表示装置を構成できることになることを特徴としている。

しかしながら、この技術は、すでに走査線群を形成した２次元構造であるデバイスユニットで画面サイズの自由度を持つことになる。これは、画面サイズの自由度は従来のＦＰＤに見られるように、例えば、対角１７インチで画素数がＸＧＡや、対角６５インチで画素数が１９２０×１０８０のフルスペックハイビジョンといった製造上決定されたサイズから選択する方式と比較して、画面サイズや画素数に自由度を持たせることはできる。しかしながら、画素列一本単位での自由度を持たせるためには、予め設置環境に合わせた１次元デバイス構造を並べた後、走査線群を施設する必要があるという課題がある。特に、今後の表示装置を用いた広告分野で期待されるパブリックディスプレイにおいては、建造物の構成上各々違う例えば壁面形状に合わせて表示装置化できることが望まれるため、ユニット単位ではなく画素列単位での画面サイズ及び画素数の自由度が求められることになる。

特願２００８−０８６１５６号明細書

本発明は、上記課題を解決するためになされたものであり、その目的は、画素列単位での画面サイズ及び画素数の自由度を有し、画素列単位で順次走査を行い得る表示装置を提供することにある。

一態様に係る表示装置は、一の表示画面を複数の１次元デバイス構造体によって形成する表示装置であって、一の前記複数の１次元デバイス構造体は、複数の画素が列状に配置された画素列と、前記画素列を駆動する第１の駆動線群と、前記複数の画素における第１の画素と第２の画素の間に配置され、該第１の画素から該第２の画素への順次動作を行う複数の画素間回路と、前記画素間回路を駆動する第２の駆動線群と、を具備することを特徴とする。

本発明によれば、画素列単位での画面サイズ及び画素数の自由度を有し、画素列単位で順次走査を行い得る表示装置を提供することができる。

第１の実施形態に係る表示装置を示す図である。図１におけるＡＡ’断面を示す図である。図１におけるＢＢ’断面を示す図である。図２における画素配列を示す図である。光源からの光導波と画素位置における光取出動作を模式的に示す図である。図５におけるＡＡ’断面を示す図である。図５におけるＢＢ’断面を示す図である。図４における画素列の順次動作例を示す図である。図７における動作構成を示す概略図を示す図である。第１の実施形態に係る画素間回路の構成例を示す図である。第１の実施形態に係る表示装置の全体構成を示す図である。第１の実施形態表示装置の順次動作を模式的に示す図である。第１の実施形態任意の画素数を実現する表示装置の模式図である。第２の実施形態に係る表示装置を示す図である。図１３におけるＡＡ’断面を示す図である。図１３におけるＢＢ’断面を示す図である。第２の実施形態に係る回路構成例を示す図である。第２の実施形態に係る表示装置の全体構成を示す図である。第３の実施形態に係る表示装置を示す図である。図１８におけるＡＡ’断面を示す図である。図１８におけるＢＢ’断面を示す図である。第３の実施形態に係る回路構成例を示す図である。

以下、図面を参照しながら本発明の実施形態を説明する。

（第１の実施形態）
図１は、第１の実施形態に係る表示装置を示す図である。本装置は、信号線側の伝送手段として光の導波を用いたものである。本装置は、その信号線側構成として、光源１と、光源１から出射した光を、全反射条件を満たしながら導波するための導光体２と、導光体２から局所的選択的に全反射条件を崩して導波光を外部に取り出すことを可能にする光取出素子３と、回路基板５を有する。回路基板５は、隣り合う光取出素子３の間に画素間回路４を構成している。これら信号線側の構成は、光源１からの導光方向に光取出素子３が１列に連なった構成であり、以下「１次元デバイス構造」という。これら１次元デバイス構造体９を複数本並列に並べて、各１次元デバイス構造体９と駆動回路部６との間を光源駆動線７と画素間駆動線８により接続して表示装置を構成している。

図２は図１におけるＡＡ’断面構成例を模式的に示したものである。光取出素子３は、導光体２における光源１からの導光方向に対して一定の間隔で複数配置されており、隣り合う光取出素子３の間の回路基板５上に画素間回路４が構成されている。また、図３は図１におけるＢＢ’断面構成例を模式的に示したものである。図３に示されるように導光体２及び光取出素子３はＢＢ’断面方向に関しても一定の間隔で複数配置されていることになる。従って、第１の実施形態に係る表示装置は、光取出素子３がマトリックス状に配置された構成である。

図４は１次元デバイス構造体の画素配置例を示したものである。同図に示すように、例えば光源１から近い方に位置する光取出素子３を含む領域から順に画素１、画素２、画素３、・・・と設定することができる。これは、本実施形態における画素単位の光学動作が光取出素子３の動作に関連するためである。

図５は図４における画素４での光取出動作について模式的に示したものである。導光体２内の導波光に関して、画素４を除いて、光取出素子３を導光体に作用させない各画素部においては導光体２内を導波する光の全反射条件が満たされるため、外部に光を出すことなく導光体２内で導波する。これに対して画素４については、光取出素子３が導光体２に作用し、導光体２と光取出素子３との間の界面での全反射条件を崩すことになるため、導光体２内を導波する光が、取出光として導光体２の外部に取り出される。

また、図５におけるＡＡ’断面とＢＢ’断面をそれぞれ模式的に示したものが図６Ａ及び図６Ｂである。これらの図においては光取出素子３の動作方法として変位素子を用いた場合を示している。光取出素子３は、変位素子６０と光取出層６１の積層構造となっており、導光体２と光取出層６１との間隔がスペーサ６２により規定されている構成である。図６Ａに示すように、導光体２と光取出層６１との間に空隙が存在する場合には屈折率の低い大気（空気）が存在することになる。これに対して図６Ｂに示すように、変位素子６０が変位を行った場合に、光取出層６１が導光体２に接触する。

本実施形態では、例えば光源１として波長が４５０、５２５、６３０ｎｍなどの可視光域であるＬＥＤ（ＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ）を用いている。導光体２にはこれら可視光域に関して透過な屈折率１．４９程度のアクリル樹脂を用いている。光取出層６１には屈折率２程度の酸化チタン粒子を分散させた屈折率１．５３程度のポリエチレン樹脂フィルムの裏面（すなわち、変位素子６０と接する面）に１００ｎｍ程度のアルミニウムを反射面として形成したものを用いている。また、変位素子６０としては例えばチタン酸ジルコン酸鉛のように電界印加により強誘電性に起因する変位が可能なものを用いている。従って、導光体２と光取出層６１との間に空隙がある場合には、導光体２は屈折率が約１の空気と界面を形成しているため全反射条件を保持することができる。これに対して変位素子６０を変位させて、導光体２と光取出層６１とが接触している場合には、該当する部位では全反射条件が崩れ、導波光は光取出層６１内に進入することになる。ここで光取出層６１内に進入した光は、酸化チタン粒子とポリエチレンの界面における屈折や、ポリエチレンとアルミニウム界面における反射を繰り返して光の進行方向に変化を与える。これにより導光体２の外部への光取り出しが行われる。従って、図５に模式的に示したように導波光を画素４相当の領域でのみ選択的かつ局所的に外部に取り出すことができる。この場合、図５上方向から観察する観察者は、光源１からの光を画素４相当の領域でのみ観察することになる。

図７は図４に示した画素がｙ個連なる１次元デバイス構造体９における順次動作を示すものである。なお、図７において「０」は変位素子を変位させない状態、「１」は変位させて光取出層６１と導光体２を接触させる状態であることを示している。図７に示すようにｘｔ期間において画素ｘのみが変位動作を行うことができれば、期間ｙｔ内において画素１から画素ｙまでの順次光取出動作が可能となる。これは表示装置におけるマトリックス動作と同様の動作を１次元デバイス構造体９にて可能にするものである。従って、図８に示すように入力信号８０が印加される毎に出力が画素１から画素２、画素２から画素３、・・・、画素ｙ−１から画素ｙと順次動作できるようにすれば良い。図９は本動作を実現可能な画素間回路の構成例である。図９に示される画素間回路では、クロック信号の入力毎に各画素の出力が順次動作可能である。なお、本構成ではリセット信号の導入も可能にしている。これは、マトリックス駆動の走査動作のためには、図７において画素ｙまで「１」が到達した後には、画素１に戻す必要があるためである。

従って、図９における破線で囲まれる回路構成を図１における回路基板の画素間回路としてそれぞれ配置し、回路基板に構成したクロック信号に相当する線とリセット信号に相当する線を、画素間回路駆動線を介して駆動回路部と接続することになる。これにより１次元デバイス構造体の各光取出素子に交差するようにマトリックス配置した走査線を設けることなく、１次元デバイス構造体単体で順次走査が可能となる。

図１０は本実施形態に係る表示装置全体の構成例である。本装置は、各回路１００〜１０２に電源を供給する電源１０３と、映像信号１０４を入力して処理する映像信号処理回路１００と、映像信号処理回路１００から供給される信号により走査線の駆動に関する表示装置の制御を行う走査線駆動回路１０２と、映像信号処理回路１００からの信号により信号線の駆動に関する表示装置の制御を行う信号線駆動回路１０１と、１次元デバイス構造体９ａ〜９ｆに接続される駆動回路部６から構成されている。

主として走査線駆動回路１０２からのクロックバスラインとリセットバスラインが駆動回路部６に接続される。１次元デバイス構造体９のクロック線１０５とリセット線１０６は、駆動回路部６内においてそれぞれクロックバスライン１０７とリセットバスライン１０８に並列接続されている。従って、１次元デバイス構造体９ａ〜９ｆにはほぼ同一のタイミングにおいて、走査線駆動回路部１０２からのクロック信号とリセット信号が導入されることになる。これは、１次元デバイス構造体９ａ〜９ｆにおける画素間の順次動作及び画素１への復帰動作が、タイミングを合わせて行うことができることを示している。従って、１次元デバイス構造体９ａ〜９ｆに従来の表示装置には存在する図１におけるＢＢ’方向の配線である走査線が存在しなくとも、マトリックス動作相当の動作が可能な構成となっている。

また、本装置においては、導光体２が信号線に相当する。駆動回路部６内での導波光の調整は、光源駆動回路１０９と、これらに接続される光源駆動線７から構成されている。このように本実施形態では光源駆動回路１０９を駆動回路部６内としているが、光源駆動回路１０９を光源側に設けることも可能である。信号線駆動回路１０１からの各光源１を駆動するための信号及び電源１０３から光源１に供給する電力等は、駆動回路６部内の源駆動バスライン１１０を通じて供給されることになる。

図１０は光源に光の３原色である赤、緑、青に相当する４５０、５２５、６３０ｎｍを中心波長とする３つのＬＥＤチップが内包された光源を用いた場合を示している。この場合、３つのＬＥＤチップの動作を調整することにより光量だけでなく色度も、各光源において調整可能であるため、光の３原色となるサブピクセルを用いることなく１画素でフルカラー表示を行うことが可能である。

図１１に本実施形態における画素部における発光の走査動作に関する模式例を示す。各１次元デバイス構造体９ａ〜９ｆにおいて光源１から数えて５番目に相当する画素５がそれぞれ光取出動作した場合を示している。１次元デバイス構造体９ａ〜９ｆの各々の光源１から出射し導光体２に導入された光は、画素１から画素４までの画素においては全反射条件を満たしながら導波する。画素５については、前述したクロック線からのクロック信号に応じて駆動回路部６に接続されたすべての１次元デバイス構造体９ａ〜９ｆにおいて光取出状態となっているため、導光体２内を導波する光を図１１の紙面垂直方向に取り出すことが可能である。従って、画素５で出力すべき光の波長や光量を光源１において調整することにより所望の光をそれぞれの画素５から取出すことが可能となる。画素１から順次、各画素にこの操作を行うことにより表示面全体で線順次による出画が可能になる。すなわち、１次元デバイス構造体９ａ〜９ｆの画素列の数をｙとし、６０Ｈｚ駆動による描画を行う場合には、１／ｙ／６０秒程度の期間で各画素の光取出動作を行い、これを画素列方向に順次動作させることになり、残像現象を利用した２次元の表示が可能となる。

図１２は本実施形態に係る表示装置の展開容易性を模式的に示す図である。すなわち、本構成においては、１次元デバイス構造体９ａ〜９ｆ並びに駆動回路部６ａ，６ｂの脱着を容易にするため、駆動回路部（６ａ，６ｂ）と１次元デバイス構造体（９ａ〜９ｆ）との間が駆動回路コネクタ１２０及び１次元構造デバイスコネクタ１２１で接続され、区分された駆動回路部６ａ，６ｂの間が駆動回路延長コネクタ１２２で接続される構成となっている。ここで例えば紙面左側から３番目までの１次元デバイス構造体９ａ〜９ｃが接続されており、４番目の１次元デバイス構造体９ｄを追加接続したい場合、ブロック矢印（１）の方向に１次元デバイス構造体９ｄを駆動回路部６ａに接続することにより、表示面の展開が容易に可能である。さらに、表示装置に５番目、６番目となる１次元デバイス構造体９ｅ，９ｆを追加したい場合には、ブロック矢印（２）の方向に駆動回路延長コネクタ１２２を介して駆動回路部６ｂの延長接続を行い、ブロック矢印（３）（４）の方向に１次元デバイス構造体９ｅ，９ｆを接続することにより、表示面の展開が容易に可能である。

ここで、前述したように各１次元デバイス構造体９ａ〜９ｆの画素を走査する回路については、各１次元デバイス構造体内に形成されており、これを動作させるための接続に関しては、駆動回路コネクタ１２０と１次元デバイス構造体コネクタ１２１において接続が可能な構成である。従って、従来の表示装置のように、任意に１次元デバイス構造体を増やした後に走査動作を行うための走査線や各走査線を駆動するための配線や駆動回路を、別途、取り付ける必要がない。従って、設置環境に応じて、ある構成の駆動回路部６とこれに接続する駆動回路延長コネクタ１２２を適量数準備し、及び１次元デバイス構造体９を適量数持ち込んだ後、その場で設置環境に最適な画面サイズに表示装置を構成することが比較的柔軟に行えるようになる。従って、表示装置の設置自由度を従来と比べて飛躍的に高めることができる。

（第２の実施形態）
自発光可能な素子である有機エレクトロルミネセンス（ＥＬ）に基づく表示装置に本発明を適応した一実施形態を以下に示す。

図１３は、本実施形態に係る表示装置の構成例を示したものである。また、図１４及び図１５は、図１３におけるＡＡ’断面、ＢＢ’断面を示している。

複数の１次元デバイス構造体１３０ａ〜１３０ｆにおける１つの１次元デバイス構造体１３０ａは、コネクタ１３１と、封止部１３２と、各画素を構成する画素電極１３３と、各画素間に配置される支持基板上に形成された画素間回路１３４と、画素間回路１３４を動作させるための画素間回路駆動線１３５と、各画素に相当する有機ＥＬ可能な積層膜からなる有機発光層１４１を駆動するための発光駆動線１３６と、対向基板１３７とを有する。なお、有機発光層１４１は、少なくともキャリアの再結合による発光を行う層と、画素電極と相対する導電層から構成されており、これにキャリア輸送層などが含まれても良い。本構成の１次元デバイス構造体１３０ａ〜１３０ｆは、それぞれ、第１の実施形態と同様に独立した構造体であり、それぞれコネクタ１３１を介して、駆動回路部１３８の駆動回路部コネクタ１３９と接続されている。従って、１次元デバイス構造体１３０ａ〜１３０ｆの各々の画素間回路駆動線１３５と発光駆動線１３６は、コネクタなどの接続部を介して、表示装置を駆動するための駆動回路部１３８と接続されていることになる。

１次元デバイス構造体１３０ａ〜１３０ｆの各々は、表示装置における画素列が１次元方向に配列された構成となっている。すなわち図１３においては、ＡＡ’方向に画素が１列に連なった構造となっている。このため、本構成を採用することにより、各１次元デバイス構造体を長手方向に連続的に製造することが可能となる。現在の表示装置における製造方法は、例えば図１３のような表示装置を作製する場合、所望する画面サイズに包含される画素数全てを含む領域、または、本領域を複数含む領域の２次元面にて製造を行う必要があったが、本実施形態におけるデバイスの製造工程においては、その製造時に必要な幅は、図１３における１次元デバイス構造体の幅程度にすることが局所化できるため、設置面積の小さい製造装置において対応可能である。

例えば、有機ＥＬ層を画質の優れた薄膜トランジスタ（ＴＦＴ）のようなアクティブ素子にて駆動する場合、支持基板１４０上にＴＦＴを製造する必要がある。例えばＴＦＴとして低温ポリシリコンを用いた場合、ＴＦＴの製造プロセスとしては、半導体プロセスに類似した高い真空下における薄膜形成とフォトエッチングプロセスを多用している。ここで、線形形状のＴＦＴプロセスとしては、例えば特開平１０−０９１０９７号公報に示すような製造方法が検討されており、これを活用することにより従来のアクティブ素子を必要とする表示装置と比べて小型化された製造装置を用いて、主たるデバイス形成が可能となる。また、有機ＥＬを用いた発光層についても、特開２００４−１２３３８７号公報に示すような製造方法において、アクティブ素子と同じく１次元の線状構造体に形成することが可能となる。

図１６は、本実施形態の１次元線状構造体における回路構成例を示している。本回路構成は、発光駆動線を構成するシグナルラインと、有機発光層１４１を発光させるための給電ラインと、例えばアースなどの基準電位に接続するＧＮＤラインと、画素間回路駆動線を構成するクロックラインとリセットラインと、図１６内の破線で示される回路構成を各画素単位で含むものである。なお、本図は第１の実施形態と同様に、図１４の各画素電極をコネクタ設置位置から見て、画素１、画素２、・・・、画素ｙとしている。ここでｙは１次元デバイス構造体における総画素数と一致することになる。従って、図１６の破線にて示される単位回路は、ｙ個連なった構成となる。ここで本図が示すように、発光駆動線及び画素間回路駆動線は、各１次元デバイス構造体においてそれぞれＡＡ’方向に配置することが可能である構成となっている。従って、その駆動回路部への接続は、図１３のように１次元デバイス構造体の長手方向端部におけるコネクタ接続が可能である。また、従来の表示装置において必要なＢＢ’方向への結線が必要ない。

図１６において画素回路駆動線のクロックラインとリセットラインに囲まれた回路は順次走査を司る回路であり、第１の実施形態と同様に、画素１から順次、クロックラインへの信号入力によりその出力を移行していく構成である。また、画素ｙまで出力が移行した後は、リセットラインへの信号入力により画素１へ出力を移行させることが可能である。従って、本順次動作により、従来の表示装置における走査線またはデータ線と呼ばれる配線とその回路の機能を実現できる構成となっている。また、画素回路線１３５と発光駆動線１３６に囲まれた回路構成が有機ＥＬ層の画素駆動回路のための構成となっている。これはＯＬＥＤにおいて一般的に用いられている２つのトランジスタ１６２と１つのキャパシタ１６３から構成されている。しかしながら、本発明の適用においては、本構成に制限されるものではなく、補償回路を導入した別形態の回路構成を採用しても良い。

順次動作を司る回路から出力された各画素への出力線は、有機ＥＬ層画素間回路１３４において画素選択を行うための第１のトランジスタ１６２のゲート電極と接続されている。なお、従来の表示装置においては、この第１のトランジスタ１６２のゲート電極は走査線またはデータ線に接続されているものである。この第１のトランジスタ１６２のソースまたはドレイン電極は、発光駆動線１３６を構成しているシグナルラインに接続されており、もう一方のソースまたはドレイン電極はキャパシタ１６３及び第２のトランジスタ１６２のゲート電極に接続されている。第２のトランジスタ１６２のソースまたはドレイン電極は、有機発光層１４１への電流供給源となるバスラインに接続されており、もう一方のソースまたはドレイン電極には、有機ＥＬ層を含むダイオード構造となる有機発光層１４１に接続されている。さらに、キャパシタ１６３と、有機発光層１４１のもう一方の線は、ＧＮＤラインに接続された構成となっている。

前述した回路構成を取ることにより、画素間回路駆動線１３５を通じて各画素に駆動信号が導入され、発光駆動線（シグナルライン）１３６を通じて所望の画素に応じた信号が順次に導入されることにより、順次駆動動作が可能となる。

従って、図１７に示すような表示装置の全体構成例を取ることにより、従来の表示装置における走査線やデータ線に相当する配線群を１次元デバイス構造体に交差するように付与する必要がない。本装置は、各回路１７１〜１７２に電源を供給する電源１７４と、映像信号１７５を入力して処理する映像信号処理回路１７１と、映像信号処理回路１７１から供給される信号により走査線の駆動に関する表示装置の制御を行う走査線駆動回路１７２と、映像信号処理回路１７２からの信号により信号線の駆動に関する表示装置の制御を行う信号線駆動回路１７３と、１次元デバイス構造体１３０ａ〜１３０ｆに接続される駆動回路部１３８から構成されている。

主として走査線駆動回路１７２からのクロックバスライン１７６とリセットバスライン１７７が駆動回路部１３８に接続される。１次元デバイス構造体１３０ａ〜１３０ｆの各クロック線と各リセット線は、駆動回路部１３８内においてそれぞれクロックバスライン１７６とリセットバスライン１７７に並列接続されている。従って、１次元デバイス構造体１３０ａ〜１３０ｆにはほぼ同一のタイミングにおいて、走査線駆動回路部１７２からのクロック信号とリセット信号が導入されることになる。これは、１次元デバイス構造体１３０ａ〜１３０ｆにおける画素間の順次動作及び画素１への復帰動作が、タイミングを合わせて行うことができることを示している。従って、１次元デバイス構造体１３０ａ〜１３０ｆに従来の表示装置には存在する走査線が存在しなくとも、マトリックス動作相当の動作が可能な構成となっている。

発光駆動線１３６については、信号駆動回路１７０にそれぞれ接続されており、信号駆動回路１７０は信号線駆動回路１７３に接続されたシグナルバスライン１７９、給電バスライン２００、ＧＮＤバスライン２０１に接続されている。本構成により順次動作可能な表示装置が実現可能となる。また、第１の実施形態において図１２に示したように、１次元デバイス構造体の増設と駆動回路部１３８の延長により、画素列単位で容易に画面サイズの変更を可能にすることができる。

（第３の実施形態）
反射型表示装置に本発明を適応した一実施形態を以下に示す。本実施形態では、反射型表示装置を構成要素として、ゲストホスト型液晶（ＧＨ−ＬＣ）を用いている。本液晶は塗布により液晶層を形成可能な点が本発明の表示装置を作製する上で適合性が高いためである。

図１８は、本実施形態に係る表示装置の構成例を示したものである。また、図１９及び図２０は、それぞれ図１８におけるＡＡ’断面及びＢＢ’断面を示している。

本装置は、１次元デバイス構造体１８０ａとして、コネクタ１８１と、封止部１８２と、各画素を構成する画素電極１８３と、各画素間に配置される支持基板１９０上に構成された画素間回路１８４と、画素間回路１８４を動作させるための画素間回路駆動線１８５と、各画素に相当するゲストホスト液晶からなる液晶層１９１を駆動するための信号駆動線１８６と、対向基板１８７から構成されている。本構成の１次元デバイス構造体１８０ａ〜１８０ｆは、それぞれ、第１の実施形態と同様に独立した構造体であり、それぞれコネクタ１８１を介して、駆動回路部１８８の駆動回路部コネクタ１８９と接続されている。従って、１次元デバイス構造体１８０ａ〜１８０ｆの各々の画素間回路駆動線１８５と信号駆動線１８６は、コネクタ接続を介して、表示装置を駆動するための駆動回路部１８８と接続されていることになる。

従って、本実施形態においても、第２の実施形態と同じく、表示装置における画素列が１次元方向に配列された構成となっており、そのデバイス製造方法に関しても設置面積の小さい製造装置において対応可能である。また、薄膜トランジスタのようなアクティブ素子を含む、１次元構造体への回路形成に関しても、第２の実施形態と同様に製造可能である。

反射層に関しては、図１９に示す断面構造において、第２の実施形態と同じく支持基板１９０上に画素間回路１８４や画素電極１８３を形成した後、ゲストホスト液晶をその表面に塗布して液晶層１９１を形成した後、予め対向電極１９２を形成した対向基板１８７にて狭持して液晶セル構成とすることができる。ここで対向電極１９２については、コネクタ１８１において接地電位と接続してもよいし、１次元デバイス構造体の接地電位に相当する位置において、例えば銀ペーストを用いて接続しても良い。

図２１は、本実施形態の１次元線状構造体における回路構成例を示している。本回路構成は、信号駆動線１８６を構成するシグナルラインと、基準電位に接続するＧＮＤと、画素間回路駆動線１８５を構成するクロックラインとリセットラインと、図２１内の破線で示される回路構成を各画素単位で含むものである。なお、本図は第１の実施形態と同様に、各画素電極１８３をコネクタ設置位置から見て、画素１、画素２、・・・、画素ｙとしている。なお、ここで各画素を構成する液晶層１９１については、斜線を施したキャパシタ記号２１０を用いて表記している。他方、これに並列接続されているキャパシタ記号２１１については、液晶層１９１における電位変化を抑えるための蓄積容量を示している。

次に、本実施形態における各画素の動作方法について以下に示す。図２１において、画素回路駆動線１８５のクロックラインとリセットラインによる順次走査については、第２の実施形態と同様に、画素１から順次、クロックラインへの信号入力に応じてその出力を順次移行していく。また、画素ｙまで出力が移行した後は、リセットラインへの信号入力により画素１へ出力を移行させることが可能である。従って、第２の実施形態と同様に、従来の表示装置における走査線またはデータ線と呼ばれる配線とこれを動作させるための周辺回路の機能を１次元のデバイス構造内にて実現できることになる。

順次動作を司る回路から出力された各画素への出力線は、液晶セルを動作させるための薄膜トランジスタのゲート電極と接続されており、そのソース電極（またはドレイン電極）は信号駆動線１８６を構成するシグナルラインと接続され、そのドレイン電極（またはソース電極）は信号駆動線１８６を構成するＧＮＤラインと接続されている。本構成により、例えば画素ｘにおける出力線が薄膜トランジスタのソース・ドレイン間にオン電流を流すのに充分なゲート電圧を印加した場合、画素ｘを構成する液晶層１９１を駆動すべき電圧（これを例えばＶｘとする）をシグナルラインに同期して印加することにより、所望の反射状態に液晶層１９１を制御できることになる。さらに、画素間回路駆動線１８５により、画素ｘ＋１に順次動作が移行した場合、画素ｘについて、薄膜トランジスタにソース・ドレイン間を薄膜トランジスタのオフ電流相当の状態にすることができるため、シグナルラインの電圧状態に関わらず、ほぼＶｘを保持することができる。従って、反射表示もこれを保持しながら、画素ｘ＋１の液晶層１９１の反射状態を変化させることができる。本動作については、画素ｘ＋１を除き、画素１、画素２、・・・、画素ｙについても同様にシグナルラインの電圧状態によらず液晶層１９１の反射状態をほぼ保持することができることになる。

従って、本実施形態においても、図１７に示したものと同様な表示装置構成を取ることにより、通常の表示装置とは異なり、走査線またはゲート線と呼ばれる図１８のＢＢ’方向の配線群がなくとも、マトリックス動作が可能となる。これは、ゲストホスト液晶を用いた反射型素子を画素に用いた場合でも、第１の実施形態と同様に１次元デバイス構造体の増設と駆動回路部の延長により、画素列単位で容易に画面サイズの変更を可能である。

以上説明したように、本発明の実施形態によれば、１次元に画素列を配置したデバイス構造（１次元デバイス構造体）を備えた表示装置を提供することができる。１次元デバイス構造体を用いる場合、走査線群を画素列に交差するように配置することが不要であり、単に１次元デバイス構造体を並べて駆動回路部に接続することにより２次元のマトリックスと同等の動作が可能となる。さらに、駆動回路部に接続する１次元デバイス構造体の数により、任意の画面サイズ及び画素数を持つ表示装置を簡便に設置することが可能となる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１…光源；２…導光体；３…光取出素子；４…画素間回路；５…回路基板；６…駆動回路部；７…光源駆動線；８…画素間回路駆動線；９…１次元デバイス構造体；６０…変位素子；６１…光取出層；６２…スペーサ；８０…入力信号；１００…映像信号処理回路；１０１…信号線駆動回路；１０２…走査線駆動回路；１０３…電源；１０４…映像信号；１０５…クロック線；１０６…リセット線；１０７…クロックバスライン；１０８…リセットバスライン；１０９…光源駆動回路；１２０…駆動回路コネクタ；１２１…１次元構造デバイスコネクタ；１２２…駆動回路延長コネクタ；１３０…１次元デバイス構造体；１３１…コネクタ；１３２…封止部；１３３…画素電極；１３４…画素間回路；１３５…画素間回路駆動線；１３６…発光駆動線；１３７…対向基板；１３８…駆動回路部；１３９…駆動回路部コネクタ；１４０…支持基板；１４１…有機発光層；１７１…映像信号処理回路；１７２…走査線駆動回路；１７３…信号線駆動回路；１７４…電源；１７５…映像信号；１７６…クロックバスライン；１７７…リセットバスライン；１７８…信号駆動回路；１７９…シグナルバスライン；１８０…１次元デバイス構造体；１８１…コネクタ；１８２…封止部；１８３…画素電極；１８４…画素間回路；１８５…画素間回路駆動線；１８６…信号駆動線；１８７…対向基板；１９０…支持基板；１９１…液晶層；１９２…対向電極；２００…給電バスライン；２０１…ＧＮＤバスライン２０１

Claims

一の表示画面を複数の１次元デバイス構造体によって形成する表示装置であって、
一の前記複数の１次元デバイス構造体は、
複数の画素が列状に配置された画素列と、
前記画素列を駆動する第１の駆動線群と、
前記複数の画素における第１の画素と第２の画素の間に配置され、該第１の画素から該第２の画素への順次動作を行う複数の画素間回路と、
前記画素間回路を駆動する第２の駆動線群と、を具備することを特徴とする表示装置。
前記第１の駆動線群及び前記第２の駆動線群は、前記画素列と並列して配置されることを特徴とする請求項１記載の装置。
前記第１の駆動線群に第１の駆動信号を供給し、前記第２の駆動線群に第２の駆動信号を供給する駆動回路部をさらに具備し、
複数の１次元デバイス構造体の各々の端部において、前記第１の駆動線群と前記第２の駆動線群とが前記駆動回路部に接続されることを特徴とする請求項１又は２記載の装置。
前記駆動回路部は、前記複数の１次元デバイス構造体の各々の端部と接続するための複数の接続部を有し、
前記複数の接続部に接続された複数の１次元デバイス構造体の数によって表示画面サイズ又は表示画素数が規定されることを特徴とする請求項３記載の装置。
前記駆動回路部は、前記接続部を介して区分され、一又は複数の１次元デバイス構造体が接続される複数の回路を有し、該複数の回路の数によって表示画面サイズ又は表示画素数が規定されることを特徴とする請求項１記載の装置。