JPWO2010058578A1 - プラズマディスプレイ装置 - Google Patents

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Abstract

走査パルス発生回路は、駆動電圧波形の数Ｎの２倍の数２Ｎのレジスタを有しそれらレジスタのデータをシフトするシフトレジスタ部（７２）と、シフトレジスタ部（７２）の２Ｎのレジスタの出力のうち１つおきのレジスタの出力を保持して走査パルスを発生するためのＮ個の制御パルスを発生するＮビットのラッチ部（７４）と、Ｎ個の制御パルスのそれぞれにもとづき走査パルスを発生するスイッチ部（７８）とを備えた。

Description

本発明は、プラズマディスプレイパネルを用いた画像表示装置であるプラズマディスプレイ装置に関する。
プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。
前面板には１対の走査電極と維持電極とからなる表示電極対が互いに平行に複数対形成され、背面板には平行なデータ電極が複数形成されている。そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。ここで表示電極対とデータ電極との対向する部分に放電セルが形成される。
パネルを駆動する方法としては、１フィールドを複数のサブフィールドに分割した上で、発光させるサブフィールドの組み合わせによって階調表示を行うサブフィールド法が用いられる。それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。
初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。書込み期間では、走査電極のそれぞれに順に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して、発光させるべき放電セルで選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、輝度重みに応じた数の維持パルスを表示電極対に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させて発光させる。
上記のサブフィールド法では、パネルの大画面化、高精細度化等により走査電極の数が増加して書込み期間に要する時間が長くなると、維持放電させるための維持期間が十分に確保できなくなるという問題があった。
この問題を解決するための技術の１つとして、複数の走査電極に同時に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加する、いわゆる同時書込みを行うことにより、書込み期間を短縮して維持時間を確保する駆動方法が提案されている（例えば、特許文献１参照）。
しかしながら、輝度重みの小さいサブフィールド等、特定のサブフィールドで同時書込みを行うと特定の画像表示時の垂直の解像度の低下が認識され、また特定の画像表示領域で同時書込みを行うと特定の画像表示領域の垂直の解像度の低下が認識され、画像表示品質が低下するという問題があった。
これらの問題を解決するためには、表示する画像信号に応じて任意のサブフィールドで、また任意の画像表示領域で同時書込みを行うことができる機能を備えた走査電極駆動回路が必要となる。
特開２００６−２２０９０２号公報
本発明は、複数Ｎ（Ｎは２以上の自然数）の走査電極を有するパネルと、走査電極のそれぞれに印加する走査パルスを発生し複数Ｎの駆動電圧波形を出力する走査パルス発生回路とを備えたプラズマディスプレイ装置であって、走査パルス発生回路は、駆動電圧波形の数Ｎの２倍の数２Ｎのレジスタを有しそれらレジスタのデータをシフトするシフトレジスタ部と、シフトレジスタ部の２Ｎのレジスタの出力のうち１つおきのレジスタの出力を保持して走査パルスを発生するためのＮ個の制御パルスを発生するＮビットのラッチ部と、Ｎ個の制御パルスのそれぞれにもとづき走査パルスを発生するスイッチ部とを備えたことを特徴とする。
図１は本発明の実施の形態１に用いるパネルの構造を示す分解斜視図である。 図２は本発明の実施の形態１に用いるパネルの電極配列図である。 図３は本発明の実施の形態１におけるプラズマディスプレイ装置の回路ブロック図である。 図４は本発明の実施の形態１における走査電極駆動回路の詳細を示す回路図である。 図５は本発明の実施の形態１におけるパネルの各電極に印加する駆動電圧波形図である。 図６は本発明の実施の形態１における走査ＩＣの詳細を示す回路ブロック図である。 図７は本発明の実施の形態１における出力制御部の制御を示す図である。 図８は本発明の実施の形態１における走査ＩＣの動作を説明するためのタイミングチャートである。
以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
（実施の形態１）
図１は、本発明の実施の形態１に用いるパネル１０の構造を示す分解斜視図である。ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして表示電極対２４を覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色、緑色および青色の各色に発光する蛍光体層３５が設けられている。
これら前面基板２１と背面基板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えば分圧比で１０％のキセノンを含む放電ガスが封入されている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。
なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。
図２は、本発明の実施の形態１に用いるパネル１０の電極配列図である。パネル１０には、行方向に長いＮ行の走査電極ＳＣ１〜ＳＣＮ（図１の走査電極２２）およびＮ行の維持電極ＳＵ１〜ＳＵＮ（図１の維持電極２３）が配列され、列方向に長いＭ列のデータ電極Ｄ１〜ＤＭ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜Ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜Ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にＭ×Ｎ個形成されている。走査電極の数Ｎは、パネル１０の仕様により異なるが、例えばハイビジョンタイプのパネルであればＮ＝７６８、フルハイビジョンタイプのパネルであればＮ＝１０８０である。
次に、本実施の形態におけるプラズマディスプレイ装置の構成およびその動作について説明する。
図３は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の回路ブロック図である。プラズマディスプレイ装置４０は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５、各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。
画像信号処理回路４１は、画像信号をパネル１０で表示できる画素数および階調数の画像信号に変換し、さらにサブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」、「０」に対応させた画像データに変換する。データ電極駆動回路４２は、画像データを各データ電極Ｄ１〜ＤＭに対応する書込みパルスに変換し、各データ電極Ｄ１〜ＤＭに印加する。
タイミング発生回路４５は水平同期信号、垂直同期信号をもとにして、各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。また詳細は後述するが、タイミング発生回路４５は書込み期間における書込み方法（単一書込みまたは同時書込み）を制御する。
走査電極駆動回路４３、維持電極駆動回路４４は、それぞれのタイミング信号にもとづき駆動電圧波形を作成し、走査電極ＳＣ１〜ＳＣＮ、維持電極ＳＵ１〜ＳＵＮのそれぞれに印加する。
図４は、本発明の実施の形態１における走査電極駆動回路４３の詳細を示す回路図である。走査電極駆動回路４３は、走査パルス発生回路５０と、走査パルス発生回路５０の基準電位Ｖｆｌに重畳された電圧Ｖｓｃの電源Ｅ５０と、基準電位Ｖｆｌを後述する所定の電圧に設定する電圧設定回路６０とを備えている。
走査パルス発生回路５０は、走査電極ＳＣ１〜ＳＣＮのそれぞれに印加する走査パルスを発生するスイッチ部およびその制御回路ブロックを有し、走査電極ＳＣ１〜ＳＣＮのそれぞれに駆動電圧波形を出力する。スイッチ部は、スイッチング素子ＱＬ１〜ＱＬＮ、スイッチング素子ＱＨ１〜ＱＨＮを有する。スイッチング素子ＱＬ１〜ＱＬＮは電源Ｅ５０の低圧側の電圧、すなわち基準電位Ｖｆｌを出力し、スイッチング素子ＱＨ１〜ＱＨＮは電源Ｅ５０の高圧側の電圧、すなわち基準電位Ｖｆｌに重畳された電圧Ｖｓｃを出力する。なお、図４には、スイッチング素子ＱＬ１〜ＱＬＮおよびスイッチング素子ＱＨ１〜ＱＨＮの制御回路ブロックは図示していない。
電圧設定回路６０は、維持パルス発生部６２と、波形発生部６３と、波形発生部６４と、クランプ部６５とを備えている。維持パルス発生部６２は、電圧Ｖｓｕｓまたは電圧０（Ｖ）を出力することにより維持パルスを発生する。波形発生部６３は、電圧Ｖｓｅｔの電源に接続されたミラー積分回路を有し、電圧Ｖｓｅｔに向かって緩やかに上昇する傾斜波形電圧を発生する。波形発生部６４は、負の電圧Ｖａｄの電源に接続されたミラー積分回路を有し、電圧Ｖａｄに向かって緩やかに降下する傾斜波形電圧を発生する。クランプ部６５は、走査パルス発生回路５０の基準電位Ｖｆｌを負の電圧Ｖａｄにクランプする。
このように構成された電圧設定回路６０を用いて、走査パルス発生回路５０の基準電位Ｖｆｌを、電圧Ｖａｄ、電圧Ｖｓｕｓ、電圧０（Ｖ）、上昇する傾斜波形電圧あるいは降下する傾斜波形電圧等の電圧に設定することができる。
なお図示していないが、電流の逆流を防止するためのスイッチング素子や、電流をバイパスするためのダイオード等を必要に応じて適宜設けている。
次に、パネル１０を駆動するための駆動方法について説明する。パネル１０は１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御する、いわゆるサブフィールド法によって階調表示を行う。それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。
初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。書込み期間では、走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して、発光させるべき放電セルで選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、輝度重みに応じた数の維持パルスを表示電極対に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させて発光させる。
図５は、本発明の実施の形態１におけるパネル１０の各電極に印加する駆動電圧波形図であり、２つのサブフィールドの駆動電圧波形を示している。
初期化期間では、まずその前半部において、データ電極Ｄ１〜ＤＭ、維持電極ＳＵ１〜ＳＵＮにそれぞれ電圧０（Ｖ）を印加する。そして維持パルス発生部６２を用いて基準電位Ｖｆｌを電圧０（Ｖ）とし、走査パルス発生回路５０のスイッチング素子ＱＨ１〜ＱＨＮをオンにして走査電極ＳＣ１〜ＳＣＮに電圧Ｖｓｃを印加する。次に波形発生部６３を動作させて電圧Ｖｓｅｔ＋Ｖｓｃに向かって緩やかに上昇する傾斜波形電圧を走査電極ＳＣ１〜ＳＣＮに印加する。この傾斜波形電圧が上昇する間に、走査電極ＳＣ１〜ＳＣＮと維持電極ＳＵ１〜ＳＵＮ、データ電極Ｄ１〜ＤＭとの間でそれぞれ微弱な初期化放電が起こりそれぞれの電極上に壁電圧が蓄積される。ここで、電極上の壁電圧とは電極を覆う誘電体層３３上、保護層２６上、蛍光体層３５上等に蓄積された壁電荷により生じる電圧を表す。
次に初期化期間の後半部では、維持電極ＳＵ１〜ＳＵＮに正の電圧Ｖｅ１を印加する。そして、維持パルス発生部６２を用いて基準電位Ｖｆｌを電圧Ｖｓｕｓにし、さらにスイッチング素子ＱＨ１〜ＱＨＮをオフ、スイッチング素子ＱＬ１〜ＱＬＮをオンにして走査電極ＳＣ１〜ＳＣＮに電圧Ｖｓｕｓを印加する。その後、波形発生部６３を動作させて電圧Ｖａｄに向かって緩やかに下降する傾斜波形電圧を走査電極ＳＣ１〜ＳＣＮに印加する。するとこの間に再び微弱な初期化放電が起こり、各電極上の壁電圧は書込み動作に適した値に調整される。
なお、初期化期間の動作としては、図５の２つ目のサブフィールドの初期化期間に示したように、初期化期間の後半部、すなわち緩やかに下降する傾斜波形電圧を走査電極ＳＣ１〜ＳＣＮに印加するだけでもよい。
続く書込み期間では、維持電極ＳＵ１〜ＳＵＮに電圧Ｖｅ２を印加する。そしてクランプ部６５を用いて基準電位Ｖｆｌを負の電圧Ｖａｄとするとともにスイッチング素子ＱＨ１〜ＱＨＮをオンにして、走査電極ＳＣ１〜ＳＣＮに電圧Ｖａｄ＋Ｖｓｃを印加する。
次に走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して放電セルで選択的に書込み放電を発生して壁電荷を形成する。ここで本実施の形態においては、走査電極ＳＣ１〜ＳＣＮのそれぞれに対して、必ずしも１つの走査電極毎に走査パルスを印加するのではなく、タイミング発生回路４５の制御にもとづき、１つの走査電極に走査パルスを印加するか、または２つの走査電極に同時に走査パルスを印加する。以下にその一例について説明する。
まず、例えばスイッチング素子ＱＨ１をオフにしスイッチング素子ＱＬ１をオンにすることにより、１行目の走査電極ＳＣ１に電圧Ｖａｄの走査パルスを印加する。そして、データ電極Ｄ１〜ＤＭのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１〜Ｍ）に正の書込みパルス電圧Ｖｄを印加する。すると１行目の放電セルのうち書込みパルスを印加した放電セルでは書込み放電が起こり、各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧Ｖｄを印加しなかった放電セルでは書込み放電は発生しない。このようにして選択的に書込み動作を行う。その後、スイッチング素子ＱＨ１をオン、スイッチング素子ＱＬ１をオフに戻す。このように１つの走査電極に走査パルスを印加して書込み動作を行うことを、「単一書込み」と称する。またこの間の書込み動作にともなう時間を、以下「書込み周期」と称する。書込み周期は本実施の形態においては１．０μｓである。しかし書込み周期はパネル１０の放電特性等にもとづき最適に設定することが望ましい。
次に、例えばスイッチング素子ＱＨ２およびスイッチング素子ＱＨ３をオフにしスイッチング素子ＱＬ２およびスイッチング素子ＱＬ３をオンにして２行目の走査電極ＳＣ２および３行目の走査電極ＳＣ３に走査パルス電圧Ｖａｄを印加する。そしてデータ電極Ｄ１〜ＤＭのうち２行目および３行目に発光させるべき放電セルのデータ電極Ｄｋに書込みパルス電圧Ｖｄを印加する。すると２行目および３行目の放電セルで選択的に書込み放電が起こる。その後、スイッチング素子ＱＨ２およびスイッチング素子ＱＨ３をオン、スイッチング素子ＱＬ２およびスイッチング素子ＱＬ３をオフに戻す。このように複数の走査電極に同時に走査パルスを印加して書込み動作を行うことを、「同時書込み」と称する。
このように同時書込みを行うと、１回の書込み周期の時間内に２本の走査電極に対する書込み動作を行えるので、書込み動作に要する時間が１／２に短縮される。しかしながらデータ電極Ｄｋを共有する放電セルには同じ書込みパルスが印加されるため垂直の解像度は低下する。
次に、例えばスイッチング素子ＱＨ４およびスイッチング素子ＱＨ５をオフにしスイッチング素子ＱＬ４およびスイッチング素子ＱＬ５をオンにして走査電極ＳＣ４および走査電極ＳＣ５で同時書込みを行う。その後、スイッチング素子ＱＨ４およびスイッチング素子ＱＨ５をオン、スイッチング素子ＱＬ４およびスイッチング素子ＱＬ５をオフに戻す。
次に、例えばスイッチング素子ＱＨ６をオフにしスイッチング素子ＱＬ６をオンにして走査電極ＳＣ６で単一書込みを行う。その後、スイッチング素子ＱＨ６をオン、スイッチング素子ＱＬ６をオフに戻す。
以下同様に、走査電極ＳＣｈ（ｈ＝１〜Ｎ）で単一書込み、または走査電極ＳＣｈおよび走査電極ＳＣｈ＋１で同時書込みを行う。以上の書込み動作をＮ行目の放電セルに至るまで行う。
その後、維持パルス発生部６２を用いて基準電位Ｖｆｌを電圧０（Ｖ）にするとともに、スイッチング素子ＱＬ１〜ＱＬＮをオンにして、走査電極ＳＣ１〜ＳＣＮに電圧０（Ｖ）を印加する。
続く維持期間では、維持電極ＳＵ１〜ＳＵＮに電圧０（Ｖ）を印加し、維持パルス発生部６２を用いて走査電極ＳＣ１〜ＳＣＮに電圧Ｖｓｕｓの維持パルスを印加する。すると、書込み放電を起こした放電セルでは維持放電が発生する。続いて走査電極ＳＣ１〜ＳＣＮに電圧０（Ｖ）を印加し、維持電極ＳＵ１〜ＳＵＮに電圧Ｖｓｕｓの維持パルスを印加する。すると、維持放電を起こした放電セルでは再び維持放電が発生する。
以下同様に、走査電極ＳＣ１〜ＳＣＮと維持電極ＳＵ１〜ＳＵＮとに交互に輝度重みに応じた数の維持パルスを印加し、それぞれの表示電極対の電極間に電位差を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。
続くサブフィールドおよびそれ以降のサブフィールドにおいて、維持パルス数を除いて上述した動作とほぼ同様の動作を行うため説明を省略する。
なお、本実施の形態において各電極に印加する電圧値は、例えば、電圧Ｖｓｅｔ＝３３０（Ｖ）、電圧Ｖｓｕｓ＝１９０（Ｖ）、電圧Ｖｓｃ＝１４０（Ｖ）、電圧Ｖａｄ＝−１８０（Ｖ）、電圧Ｖｅ１＝１６０（Ｖ）、電圧Ｖｅ２＝１７０（Ｖ）、電圧Ｖｄ＝６０（Ｖ）である。ただしこれらの電圧値は、単に一例を挙げたに過ぎず、パネル１０の特性やプラズマディスプレイ装置４０の仕様等に合わせて、適宜最適な値に設定することが望ましい。
以上、説明したように、本実施の形態においては、走査電極ＳＣ１〜ＳＣＮのそれぞれに対して、必ずしも１つの走査電極毎に走査パルスを印加するのではなく、１つの走査電極毎に走査パルスを印加するか、または２つの走査電極に同時に走査パルスを印加する。
次に、このように動作する走査パルス発生回路５０の詳細について説明する。走査パルス発生回路５０は、スイッチ部と、その制御回路ブロックとを備えている。スイッチ部は、図４に示したように、走査電極ＳＣ１〜ＳＣＮに対応してスイッチング素子ＱＨ１〜ＱＨＮおよびスイッチング素子ＱＬ１〜ＱＬＮを有する。すなわち、走査電極ＳＣ１に対してスイッチング素子ＱＨ１とスイッチング素子ＱＬ１とそれらの制御回路ブロック、走査電極ＳＣ２に対してスイッチング素子ＱＨ２とスイッチング素子ＱＬ２とそれらの制御回路ブロック、・・・、走査電極ＳＣＮに対してスイッチング素子ＱＨＮとスイッチング素子ＱＬＮとそれらの制御回路ブロックとを備えている。
スイッチ部の制御回路ブロックは、本実施の形態においては、シフトレジスタ部と、ラッチ部と、出力制御部とを有する。
これらＮ組のスイッチング素子ＱＬｉ、ＱＨｉおよびそれらの制御回路ブロックは、ｎ組ずつまとめて集積回路化されている。以下、この集積回路を「走査ＩＣ」と呼ぶ。本実施の形態においては、ｎ＝６８組分のスイッチング素子とそれらの制御回路ブロックをまとめて１つの走査ＩＣとし、ｎ＝６８の出力を有する走査ＩＣを１６個使用して走査パルス発生回路５０を構成し、Ｎ＝１０８０本の走査電極ＳＣ１〜ＳＣ１０８０のそれぞれに走査パルスを供給している。このように多数の出力を持つ走査パルス発生回路５０をＩＣ化することにより回路をコンパクトにまとめることができ実装面積も小さくすることができる。
本実施の形態においては、走査パルス発生回路５０は複数の走査ＩＣで構成されているため、走査電極ＳＣ１〜ＳＣ６８に駆動電圧波形を印加する走査ＩＣの構成について詳細に説明する。走査電極ＳＣ６９〜ＳＣ１０８０に駆動電圧波形を印加する走査ＩＣの構成も同様である。
図６は、本発明の実施の形態１における走査ＩＣの詳細を示す回路ブロック図である。走査パルス発生回路５０を構成する走査ＩＣのそれぞれは、上述したように、シフトレジスタ部７２と、ラッチ部７４と、出力制御部７６と、スイッチ部７８とを有する。
シフトレジスタ部７２は、出力数ｎの２倍の数２ｎのレジスタを有し、それらレジスタのデータをシフトする。本実施の形態においては、１つの走査ＩＣが走査電極６８本分の走査パルスを発生することに対応して、その２倍の１３６ビットのレジスタを備えたシフトレジスタである。この１３６ビットのレジスタの出力を先頭から順にそれぞれ「Ｏ１ｘ、Ｏ１、Ｏ２ｘ、Ｏ２、・・・、Ｏ６８ｘ、Ｏ６８」と記す。
シフトレジスタ部７２のクロック入力端子には、詳細は後述するが、１書込み周期の間に２つ、３つ、４つのいずれかの数のクロックＣＫ１が入力される。入力するクロックＣＫ１の数は、単一書込み動作または同時書込み動作により制御される。またシフトレジスタ部７２はプリセット入力端子ＰＲを有し、プリセット信号ＰＲが「Ｈ」レベルのときにクロックＣＫ１を入力すると、シフトレジスタ部７２の出力は、先頭から３つめまでが「Ｌ」レベル、それ以外は「Ｈ」レベルにプリセットされる。すなわち先頭から順にそれぞれ「Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｈ、・・・、Ｈ」にプリセットされる。
ラッチ部７４は、シフトレジスタ部７２の２ｎ個のレジスタの出力のうち、１つおきのレジスタの出力を保持して、走査パルスを作成するためのｎ個の制御パルスを発生する。本実施の形態においては、クロックＣＫ２を入力し、シフトレジスタ部７２の偶数番目の出力「Ｏ１、Ｏ２、・・・、Ｏ６８」をラッチする６８ビットのラッチである。クロックＣＫ２は書込み周期と等しい周期のクロックである。以下、ラッチ部７４の６８ビットの出力をそれぞれ、制御パルス「Ｌ１、Ｌ２、・・・、Ｌ６８」と記す。
出力制御部７６は、２つの制御信号ＯＣ１、ＯＣ２とラッチ部７４の制御パルスＬｉとを入力し、対応するスイッチ部７８のスイッチング素子ＱＨｉ、ＱＬｉを制御する。
スイッチ部７８は、制御パルスのそれぞれにもとづき走査パルスを発生する。本実施の形態においては、電源Ｅ５０の高圧側の電圧を出力するスイッチング素子ＱＨ１〜ＱＨ６８と、電源Ｅ５０の低圧側の電圧を出力するスイッチング素子ＱＬ１〜ＱＬ６８とを有し、出力制御部７６の制御に従って、これらのスイッチング素子ＱＨ１〜ＱＨ６８、ＱＬ１〜ＱＬ６８をオン、オフ制御することによりハイインピーダンス、基準電位Ｖｆｌ、基準電位Ｖｆｌに重畳された電圧Ｖｓｃのいずれかをそれぞれ出力する。
図７は、本発明の実施の形態１における出力制御部７６の制御を示す図であり、２つの制御信号ＯＣ１、ＯＣ２および制御パルスＬ１〜Ｌ６８に応じてスイッチ部７８のそれぞれのスイッチング素子ＱＨ１〜ＱＨ６８、ＱＬ１〜ＱＬ６８を以下のように制御する。制御信号ＯＣ１、ＯＣ２がともに「Ｌ」レベルの場合には、スイッチング素子ＱＨ１〜ＱＨ６８、ＱＬ１〜ＱＬ６８をすべてオフにして、出力をハイインピーダンス状態とする。制御信号ＯＣ１が「Ｌ」レベル、制御信号ＯＣ２が「Ｈ」レベルの場合には、対応するラッチ部７４の制御パルスＬｉに従ってスイッチング素子ＱＨｉ、ＱＬｉを制御する。本実施の形態においては、ラッチ部７４のｉ番目の制御パルスＬｉが「Ｈ」レベルであればスイッチング素子ＱＨｉをオン、スイッチング素子ＱＬｉをオフに、ラッチ部７４のｉ番目の制御パルスＬｉが「Ｌ」レベルであればスイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにする。制御信号ＯＣ１が「Ｈ」レベル、制御信号ＯＣ２が「Ｌ」レベルの場合には、対応するラッチ部７４の制御パルスにかかわらずスイッチング素子ＱＨ１〜ＱＨ６８をオフ、スイッチング素子ＱＬ１〜ＱＬ６８をオンにして基準電位Ｖｆｌを出力する。また、制御信号ＯＣ１、ＯＣ２がともに「Ｈ」レベルの場合には、対応するラッチ部７４の制御パルスにかかわらずスイッチング素子ＱＨ１〜ＱＨ６８をオン、スイッチング素子ＱＬ１〜ＱＬ６８をオフにして基準電位Ｖｆｌに重畳された電圧Ｖｓｃを出力する。
次に、走査パルス発生回路５０の動作について説明する。本実施の形態においては、走査パルス発生回路５０は複数の走査ＩＣで構成されているため、走査電極ＳＣ１〜ＳＣ６８に駆動電圧波形を印加する走査ＩＣの動作について詳細に説明する。走査電極ＳＣ６９〜ＳＣ１０８０に駆動電圧波形を印加する走査ＩＣの動作も同様である。
図８は、本発明の実施の形態１における走査ＩＣの動作を説明するためのタイミングチャートである。図８には、最初の書込み周期（時刻ｔ２〜ｔ６）において走査電極ＳＣ１に走査パルスを印加し、２番目の書込み周期（時刻ｔ６〜ｔ１１）において走査電極ＳＣ２と走査電極ＳＣ３とに同時に走査パルスを印加し、３番目の書込み周期（時刻ｔ１１〜ｔ１５）において走査電極ＳＣ４と走査電極ＳＣ５とに同時に走査パルスを印加し、４番目の書込み周期（時刻ｔ１５〜ｔ１６）において走査電極ＳＣ６に走査パルスを印加し、５番目の書込み周期（時刻ｔ１６〜ｔ１７）において走査電極ＳＣ７と走査電極ＳＣ８とに同時に走査パルスを印加し、６番目の書込み周期（時刻ｔ１７〜ｔ１８）において走査電極ＳＣ９に走査パルスを印加する例についてのタイミングチャートを示している。以下、このタイミングチャートに沿って順を追って説明する。
まずプリセット信号ＰＲを「Ｈ」レベルとして、時刻ｔ１においてクロックＣＫ１を入力する。すると、シフトレジスタ部７２の出力「Ｏ１ｘ、Ｏ１、Ｏ２ｘ、Ｏ２、Ｏ３ｘ、Ｏ３、Ｏ４ｘ、Ｏ４、・・・、Ｏ６８」が、「Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、・・・、Ｈ」にプリセットされる。その後、時刻ｔ２においてクロックＣＫ２を入力する。するとラッチ部７４の制御パルスＬ１が「Ｌ」レベル、ラッチ部７４の制御パルスＬ２〜Ｌ６８が「Ｈ」レベルとなり、最初の書込み周期において走査電極ＳＣ１に走査パルスが印加される。
次に、時刻ｔ３においてＣＫ１を入力し、時刻ｔ４においてＣＫ１を入力する。するとシフトレジスタ部７２の出力が、「Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｈ、・・・、Ｈ」となる。２番目の書込み周期において同時書込みを行うために、時刻ｔ５においてさらにＣＫ１を入力する。するとシフトレジスタ部７２の出力が、「Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、・・・、Ｈ」となる。その後、時刻ｔ６においてクロックＣＫ２を入力する。するとラッチ部７４の制御パルスＬ２と出力Ｌ３とが「Ｌ」レベル、制御パルスＬ１、Ｌ４〜Ｌ６８が「Ｈ」レベルとなり、２番目の書込み周期において走査電極ＳＣ２および走査電極ＳＣ３に走査パルスが印加される。その後、時刻ｔ７においてＣＫ１を入力する。するとシフトレジスタ部７２の出力が、「Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、・・・、Ｈ」となる。
次に、時刻ｔ８においてＣＫ１を入力し、時刻ｔ９においてＣＫ１を入力する。するとシフトレジスタ部７２の出力が、「Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、・・・、Ｈ」となる。３番目の書込み周期において同時書込みを行うために、時刻ｔ１０においてさらにＣＫ１を入力する。するとシフトレジスタ部７２の出力が、「Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、・・・、Ｈ」となる。その後、時刻ｔ１１においてクロックＣＫ２を入力する。すると制御パルスＬ４と出力Ｌ５とが「Ｌ」レベル、制御パルスＬ１〜Ｌ３、Ｌ６〜Ｌ６８が「Ｈ」レベルとなり、３番目の書込み周期において走査電極ＳＣ４および走査電極ＳＣ５に走査パルスが印加される。その後、時刻ｔ１２においてＣＫ１を入力しシフトレジスタ部７２の出力が「Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、・・・、Ｈ」となる。
次に、時刻ｔ１３においてＣＫ１を入力し、時刻ｔ１４においてＣＫ１を入力する。するとシフトレジスタ部７２の出力が、「Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、・・・、Ｈ」となる。４番目の書込み周期においては同時書込みを行わないので、これ以上クロックＣＫ１は入力しない。その後、時刻ｔ１５においてクロックＣＫ２を入力する。するとラッチ部７４の制御パルスＬ６が「Ｌ」レベル、制御パルスＬ１〜Ｌ５、Ｌ７〜Ｌ６８が「Ｈ」レベルとなり、６番目の書込み周期において走査電極ＳＣ６に走査パルスが印加される。
以下同様に、単一書込みを行う場合には書込み周期の期間にクロックＣＫ１を２つ入力し、その後ラッチ部７４にクロックＣＫ２を入力する。一方、同時書込みを行う場合には、書込み周期の期間にクロックＣＫ１を２つ入力した後、さらにクロックＣＫ１を１つ挿入して、その後ラッチ部７４にクロックＣＫ２を入力し、さらにその後クロックＣＫ１を挿入する。
従って、単一書込みを継続する場合には、書込み周期の間にクロックＣＫ１を２つずつ入力してシフトレジスタ部７２を２ビット分シフトする。また同時書込みを継続する場合には、書込み周期の間にクロックＣＫ１を４つずつ入力してシフトレジスタ部７２を４ビット分シフトする。また単一書込みから同時書込みに変更する場合には、同時書込みの直前の書込み周期の間にクロックＣＫ１を３つ入力してシフトレジスタ部７２を３ビット分シフトする。さらに同時書込みから単一書込みに変更する場合には、単一書込みの直前の書込み周期の間にクロックＣＫ１を３つ入力してシフトレジスタ部７２を３ビット分シフトする。
このようにシフトレジスタ部７２に入力するクロックＣＫ１の数を制御することにより、任意のサブフィールドの任意の走査電極に対して、単一書込みまたは同時書込みを行うことができる。なおクロックＣＫ１を入力するタイミングは、回路が正常に動作する範囲であれば特に限定はない。
このように、本実施の形態においては、出力する走査パルス数の２倍のレジスタを持つシフトレジスタ部７２を備え、書込み周期の期間にシフトレジスタ部７２に入力するクロックＣＫ１の数を制御するだけで、任意のサブフィールドの任意の走査電極に対して、単一書込みと同時書込みとのいずれかを行うことができる。
なお、本実施の形態においては、書込み期間の初めにプリセット信号ＰＲを入力してシフトレジスタ部７２のプリセットを行うとして説明したが、本発明はこれに限定されるものではなく、例えばシリアルデータ入力端子を設け、シリアルデータを取り込んでシフトレジスタ部７２のプリセットを行ってもよい。
また本実施の形態においては、走査ＩＣを複数用いて走査パルス発生回路５０を構成した場合について詳細に説明した。走査パルス発生回路を上記以外の構成とする場合であっても、走査パルス発生回路を、駆動電圧波形の数Ｎの２倍の数２Ｎのレジスタを有しそれらレジスタのデータをシフトするシフトレジスタ部と、シフトレジスタ部の２Ｎのレジスタの出力のうち１つおきのレジスタの出力を保持して走査パルスを発生するためのＮ個の制御パルスを発生するＮビットのラッチ部と、Ｎ個の制御パルスのそれぞれにもとづき走査パルスを発生するスイッチ部とを備えた構成とすることで、本発明を適用することができる。
なお、本実施の形態において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。
本発明は、比較的簡単な回路構成で任意のサブフィールド、任意の画像表示領域で同時書込みを行うことができる機能を有し、プラズマディスプレイ装置として有用である。
１０ パネル
２２ 走査電極
２３ 維持電極
２４ 表示電極対
３２ データ電極
４０ プラズマディスプレイ装置
４１ 画像信号処理回路
４２ データ電極駆動回路
４３ 走査電極駆動回路
４４ 維持電極駆動回路
４５ タイミング発生回路
５０ 走査パルス発生回路
６０ 電圧設定回路
６２ 維持パルス発生部
６３，６４ 波形発生部
６５ クランプ部
７２ シフトレジスタ部
７４ ラッチ部
７６ 出力制御部
７８ スイッチ部
ＱＨ１〜ＱＨＮ，ＱＬ１〜ＱＬＮ スイッチング素子
本発明は、プラズマディスプレイパネルを用いた画像表示装置であるプラズマディスプレイ装置に関する。
プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。
前面板には１対の走査電極と維持電極とからなる表示電極対が互いに平行に複数対形成され、背面板には平行なデータ電極が複数形成されている。そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。ここで表示電極対とデータ電極との対向する部分に放電セルが形成される。
パネルを駆動する方法としては、１フィールドを複数のサブフィールドに分割した上で、発光させるサブフィールドの組み合わせによって階調表示を行うサブフィールド法が用いられる。それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。
初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。書込み期間では、走査電極のそれぞれに順に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して、発光させるべき放電セルで選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、輝度重みに応じた数の維持パルスを表示電極対に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させて発光させる。
上記のサブフィールド法では、パネルの大画面化、高精細度化等により走査電極の数が増加して書込み期間に要する時間が長くなると、維持放電させるための維持期間が十分に確保できなくなるという問題があった。
この問題を解決するための技術の１つとして、複数の走査電極に同時に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加する、いわゆる同時書込みを行うことにより、書込み期間を短縮して維持時間を確保する駆動方法が提案されている（例えば、特許文献１参照）。
しかしながら、輝度重みの小さいサブフィールド等、特定のサブフィールドで同時書込みを行うと特定の画像表示時の垂直の解像度の低下が認識され、また特定の画像表示領域で同時書込みを行うと特定の画像表示領域の垂直の解像度の低下が認識され、画像表示品質が低下するという問題があった。
これらの問題を解決するためには、表示する画像信号に応じて任意のサブフィールドで、また任意の画像表示領域で同時書込みを行うことができる機能を備えた走査電極駆動回路が必要となる。
特開２００６−２２０９０２号公報
本発明は、複数Ｎ（Ｎは２以上の自然数）の走査電極を有するパネルと、走査電極のそれぞれに印加する走査パルスを発生し複数Ｎの駆動電圧波形を出力する走査パルス発生回路とを備えたプラズマディスプレイ装置であって、走査パルス発生回路は、駆動電圧波形の数Ｎの２倍の数２Ｎのレジスタを有しそれらレジスタのデータをシフトするシフトレジスタ部と、シフトレジスタ部の２Ｎのレジスタの出力のうち１つおきのレジスタの出力を保持して走査パルスを発生するためのＮ個の制御パルスを発生するＮビットのラッチ部と、Ｎ個の制御パルスのそれぞれにもとづき走査パルスを発生するスイッチ部とを備えたことを特徴とする。
本発明の実施の形態１に用いるパネルの構造を示す分解斜視図 本発明の実施の形態１に用いるパネルの電極配列図 本発明の実施の形態１におけるプラズマディスプレイ装置の回路ブロック図 本発明の実施の形態１における走査電極駆動回路の詳細を示す回路図 本発明の実施の形態１におけるパネルの各電極に印加する駆動電圧波形図 本発明の実施の形態１における走査ＩＣの詳細を示す回路ブロック図 本発明の実施の形態１における出力制御部の制御を示す図 本発明の実施の形態１における走査ＩＣの動作を説明するためのタイミングチャート
以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
（実施の形態１）
図１は、本発明の実施の形態１に用いるパネル１０の構造を示す分解斜視図である。ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして表示電極対２４を覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色、緑色および青色の各色に発光する蛍光体層３５が設けられている。
これら前面基板２１と背面基板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えば分圧比で１０％のキセノンを含む放電ガスが封入されている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。
なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。
図２は、本発明の実施の形態１に用いるパネル１０の電極配列図である。パネル１０には、行方向に長いＮ行の走査電極ＳＣ１〜ＳＣＮ（図１の走査電極２２）およびＮ行の維持電極ＳＵ１〜ＳＵＮ（図１の維持電極２３）が配列され、列方向に長いＭ列のデータ電極Ｄ１〜ＤＭ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜Ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜Ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にＭ×Ｎ個形成されている。走査電極の数Ｎは、パネル１０の仕様により異なるが、例えばハイビジョンタイプのパネルであればＮ＝７６８、フルハイビジョンタイプのパネルであればＮ＝１０８０である。
次に、本実施の形態におけるプラズマディスプレイ装置の構成およびその動作について説明する。
図３は、本発明の実施の形態１におけるプラズマディスプレイ装置４０の回路ブロック図である。プラズマディスプレイ装置４０は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５、各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。
画像信号処理回路４１は、画像信号をパネル１０で表示できる画素数および階調数の画像信号に変換し、さらにサブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」、「０」に対応させた画像データに変換する。データ電極駆動回路４２は、画像データを各データ電極Ｄ１〜ＤＭに対応する書込みパルスに変換し、各データ電極Ｄ１〜ＤＭに印加する。
タイミング発生回路４５は水平同期信号、垂直同期信号をもとにして、各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。また詳細は後述するが、タイミング発生回路４５は書込み期間における書込み方法（単一書込みまたは同時書込み）を制御する。
走査電極駆動回路４３、維持電極駆動回路４４は、それぞれのタイミング信号にもとづき駆動電圧波形を作成し、走査電極ＳＣ１〜ＳＣＮ、維持電極ＳＵ１〜ＳＵＮのそれぞれに印加する。
図４は、本発明の実施の形態１における走査電極駆動回路４３の詳細を示す回路図である。走査電極駆動回路４３は、走査パルス発生回路５０と、走査パルス発生回路５０の基準電位Ｖｆｌに重畳された電圧Ｖｓｃの電源Ｅ５０と、基準電位Ｖｆｌを後述する所定の電圧に設定する電圧設定回路６０とを備えている。
走査パルス発生回路５０は、走査電極ＳＣ１〜ＳＣＮのそれぞれに印加する走査パルスを発生するスイッチ部およびその制御回路ブロックを有し、走査電極ＳＣ１〜ＳＣＮのそれぞれに駆動電圧波形を出力する。スイッチ部は、スイッチング素子ＱＬ１〜ＱＬＮ、スイッチング素子ＱＨ１〜ＱＨＮを有する。スイッチング素子ＱＬ１〜ＱＬＮは電源Ｅ５０の低圧側の電圧、すなわち基準電位Ｖｆｌを出力し、スイッチング素子ＱＨ１〜ＱＨＮは電源Ｅ５０の高圧側の電圧、すなわち基準電位Ｖｆｌに重畳された電圧Ｖｓｃを出力する。なお、図４には、スイッチング素子ＱＬ１〜ＱＬＮおよびスイッチング素子ＱＨ１〜ＱＨＮの制御回路ブロックは図示していない。
電圧設定回路６０は、維持パルス発生部６２と、波形発生部６３と、波形発生部６４と、クランプ部６５とを備えている。維持パルス発生部６２は、電圧Ｖｓｕｓまたは電圧０（Ｖ）を出力することにより維持パルスを発生する。波形発生部６３は、電圧Ｖｓｅｔの電源に接続されたミラー積分回路を有し、電圧Ｖｓｅｔに向かって緩やかに上昇する傾斜波形電圧を発生する。波形発生部６４は、負の電圧Ｖａｄの電源に接続されたミラー積分回路を有し、電圧Ｖａｄに向かって緩やかに降下する傾斜波形電圧を発生する。クランプ部６５は、走査パルス発生回路５０の基準電位Ｖｆｌを負の電圧Ｖａｄにクランプする。
このように構成された電圧設定回路６０を用いて、走査パルス発生回路５０の基準電位Ｖｆｌを、電圧Ｖａｄ、電圧Ｖｓｕｓ、電圧０（Ｖ）、上昇する傾斜波形電圧あるいは降下する傾斜波形電圧等の電圧に設定することができる。
なお図示していないが、電流の逆流を防止するためのスイッチング素子や、電流をバイパスするためのダイオード等を必要に応じて適宜設けている。
次に、パネル１０を駆動するための駆動方法について説明する。パネル１０は１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御する、いわゆるサブフィールド法によって階調表示を行う。それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。
初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。書込み期間では、走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して、発光させるべき放電セルで選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、輝度重みに応じた数の維持パルスを表示電極対に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させて発光させる。
図５は、本発明の実施の形態１におけるパネル１０の各電極に印加する駆動電圧波形図であり、２つのサブフィールドの駆動電圧波形を示している。
初期化期間では、まずその前半部において、データ電極Ｄ１〜ＤＭ、維持電極ＳＵ１〜ＳＵＮにそれぞれ電圧０（Ｖ）を印加する。そして維持パルス発生部６２を用いて基準電位Ｖｆｌを電圧０（Ｖ）とし、走査パルス発生回路５０のスイッチング素子ＱＨ１〜ＱＨＮをオンにして走査電極ＳＣ１〜ＳＣＮに電圧Ｖｓｃを印加する。次に波形発生部６３を動作させて電圧Ｖｓｅｔ＋Ｖｓｃに向かって緩やかに上昇する傾斜波形電圧を走査電極ＳＣ１〜ＳＣＮに印加する。この傾斜波形電圧が上昇する間に、走査電極ＳＣ１〜ＳＣＮと維持電極ＳＵ１〜ＳＵＮ、データ電極Ｄ１〜ＤＭとの間でそれぞれ微弱な初期化放電が起こりそれぞれの電極上に壁電圧が蓄積される。ここで、電極上の壁電圧とは電極を覆う誘電体層３３上、保護層２６上、蛍光体層３５上等に蓄積された壁電荷により生じる電圧を表す。
次に初期化期間の後半部では、維持電極ＳＵ１〜ＳＵＮに正の電圧Ｖｅ１を印加する。そして、維持パルス発生部６２を用いて基準電位Ｖｆｌを電圧Ｖｓｕｓにし、さらにスイッチング素子ＱＨ１〜ＱＨＮをオフ、スイッチング素子ＱＬ１〜ＱＬＮをオンにして走査電極ＳＣ１〜ＳＣＮに電圧Ｖｓｕｓを印加する。その後、波形発生部６３を動作させて電圧Ｖａｄに向かって緩やかに下降する傾斜波形電圧を走査電極ＳＣ１〜ＳＣＮに印加する。するとこの間に再び微弱な初期化放電が起こり、各電極上の壁電圧は書込み動作に適した値に調整される。
なお、初期化期間の動作としては、図５の２つ目のサブフィールドの初期化期間に示したように、初期化期間の後半部、すなわち緩やかに下降する傾斜波形電圧を走査電極ＳＣ１〜ＳＣＮに印加するだけでもよい。
続く書込み期間では、維持電極ＳＵ１〜ＳＵＮに電圧Ｖｅ２を印加する。そしてクランプ部６５を用いて基準電位Ｖｆｌを負の電圧Ｖａｄとするとともにスイッチング素子ＱＨ１〜ＱＨＮをオンにして、走査電極ＳＣ１〜ＳＣＮに電圧Ｖａｄ＋Ｖｓｃを印加する。
次に走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して放電セルで選択的に書込み放電を発生して壁電荷を形成する。ここで本実施の形態においては、走査電極ＳＣ１〜ＳＣＮのそれぞれに対して、必ずしも１つの走査電極毎に走査パルスを印加するのではなく、タイミング発生回路４５の制御にもとづき、１つの走査電極に走査パルスを印加するか、または２つの走査電極に同時に走査パルスを印加する。以下にその一例について説明する。
まず、例えばスイッチング素子ＱＨ１をオフにしスイッチング素子ＱＬ１をオンにすることにより、１行目の走査電極ＳＣ１に電圧Ｖａｄの走査パルスを印加する。そして、データ電極Ｄ１〜ＤＭのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１〜Ｍ）に正の書込みパルス電圧Ｖｄを印加する。すると１行目の放電セルのうち書込みパルスを印加した放電セルでは書込み放電が起こり、各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧Ｖｄを印加しなかった放電セルでは書込み放電は発生しない。このようにして選択的に書込み動作を行う。その後、スイッチング素子ＱＨ１をオン、スイッチング素子ＱＬ１をオフに戻す。このように１つの走査電極に走査パルスを印加して書込み動作を行うことを、「単一書込み」と称する。またこの間の書込み動作にともなう時間を、以下「書込み周期」と称する。書込み周期は本実施の形態においては１．０μｓである。しかし書込み周期はパネル１０の放電特性等にもとづき最適に設定することが望ましい。
次に、例えばスイッチング素子ＱＨ２およびスイッチング素子ＱＨ３をオフにしスイッチング素子ＱＬ２およびスイッチング素子ＱＬ３をオンにして２行目の走査電極ＳＣ２および３行目の走査電極ＳＣ３に走査パルス電圧Ｖａｄを印加する。そしてデータ電極Ｄ１〜ＤＭのうち２行目および３行目に発光させるべき放電セルのデータ電極Ｄｋに書込みパルス電圧Ｖｄを印加する。すると２行目および３行目の放電セルで選択的に書込み放電が起こる。その後、スイッチング素子ＱＨ２およびスイッチング素子ＱＨ３をオン、スイッチング素子ＱＬ２およびスイッチング素子ＱＬ３をオフに戻す。このように複数の走査電極に同時に走査パルスを印加して書込み動作を行うことを、「同時書込み」と称する。
このように同時書込みを行うと、１回の書込み周期の時間内に２本の走査電極に対する書込み動作を行えるので、書込み動作に要する時間が１／２に短縮される。しかしながらデータ電極Ｄｋを共有する放電セルには同じ書込みパルスが印加されるため垂直の解像度は低下する。
次に、例えばスイッチング素子ＱＨ４およびスイッチング素子ＱＨ５をオフにしスイッチング素子ＱＬ４およびスイッチング素子ＱＬ５をオンにして走査電極ＳＣ４および走査電極ＳＣ５で同時書込みを行う。その後、スイッチング素子ＱＨ４およびスイッチング素子ＱＨ５をオン、スイッチング素子ＱＬ４およびスイッチング素子ＱＬ５をオフに戻す。
次に、例えばスイッチング素子ＱＨ６をオフにしスイッチング素子ＱＬ６をオンにして走査電極ＳＣ６で単一書込みを行う。その後、スイッチング素子ＱＨ６をオン、スイッチング素子ＱＬ６をオフに戻す。
以下同様に、走査電極ＳＣｈ（ｈ＝１〜Ｎ）で単一書込み、または走査電極ＳＣｈおよび走査電極ＳＣｈ＋１で同時書込みを行う。以上の書込み動作をＮ行目の放電セルに至るまで行う。
その後、維持パルス発生部６２を用いて基準電位Ｖｆｌを電圧０（Ｖ）にするとともに、スイッチング素子ＱＬ１〜ＱＬＮをオンにして、走査電極ＳＣ１〜ＳＣＮに電圧０（Ｖ）を印加する。
続く維持期間では、維持電極ＳＵ１〜ＳＵＮに電圧０（Ｖ）を印加し、維持パルス発生部６２を用いて走査電極ＳＣ１〜ＳＣＮに電圧Ｖｓｕｓの維持パルスを印加する。すると、書込み放電を起こした放電セルでは維持放電が発生する。続いて走査電極ＳＣ１〜ＳＣＮに電圧０（Ｖ）を印加し、維持電極ＳＵ１〜ＳＵＮに電圧Ｖｓｕｓの維持パルスを印加する。すると、維持放電を起こした放電セルでは再び維持放電が発生する。
以下同様に、走査電極ＳＣ１〜ＳＣＮと維持電極ＳＵ１〜ＳＵＮとに交互に輝度重みに応じた数の維持パルスを印加し、それぞれの表示電極対の電極間に電位差を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。
続くサブフィールドおよびそれ以降のサブフィールドにおいて、維持パルス数を除いて上述した動作とほぼ同様の動作を行うため説明を省略する。
なお、本実施の形態において各電極に印加する電圧値は、例えば、電圧Ｖｓｅｔ＝３３０（Ｖ）、電圧Ｖｓｕｓ＝１９０（Ｖ）、電圧Ｖｓｃ＝１４０（Ｖ）、電圧Ｖａｄ＝−１８０（Ｖ）、電圧Ｖｅ１＝１６０（Ｖ）、電圧Ｖｅ２＝１７０（Ｖ）、電圧Ｖｄ＝６０（Ｖ）である。ただしこれらの電圧値は、単に一例を挙げたに過ぎず、パネル１０の特性やプラズマディスプレイ装置４０の仕様等に合わせて、適宜最適な値に設定することが望ましい。
以上、説明したように、本実施の形態においては、走査電極ＳＣ１〜ＳＣＮのそれぞれに対して、必ずしも１つの走査電極毎に走査パルスを印加するのではなく、１つの走査電極毎に走査パルスを印加するか、または２つの走査電極に同時に走査パルスを印加する。
次に、このように動作する走査パルス発生回路５０の詳細について説明する。走査パルス発生回路５０は、スイッチ部と、その制御回路ブロックとを備えている。スイッチ部は、図４に示したように、走査電極ＳＣ１〜ＳＣＮに対応してスイッチング素子ＱＨ１〜ＱＨＮおよびスイッチング素子ＱＬ１〜ＱＬＮを有する。すなわち、走査電極ＳＣ１に対してスイッチング素子ＱＨ１とスイッチング素子ＱＬ１とそれらの制御回路ブロック、走査電極ＳＣ２に対してスイッチング素子ＱＨ２とスイッチング素子ＱＬ２とそれらの制御回路ブロック、・・・、走査電極ＳＣＮに対してスイッチング素子ＱＨＮとスイッチング素子ＱＬＮとそれらの制御回路ブロックとを備えている。
スイッチ部の制御回路ブロックは、本実施の形態においては、シフトレジスタ部と、ラッチ部と、出力制御部とを有する。
これらＮ組のスイッチング素子ＱＬｉ、ＱＨｉおよびそれらの制御回路ブロックは、ｎ組ずつまとめて集積回路化されている。以下、この集積回路を「走査ＩＣ」と呼ぶ。本実施の形態においては、ｎ＝６８組分のスイッチング素子とそれらの制御回路ブロックをまとめて１つの走査ＩＣとし、ｎ＝６８の出力を有する走査ＩＣを１６個使用して走査パルス発生回路５０を構成し、Ｎ＝１０８０本の走査電極ＳＣ１〜ＳＣ１０８０のそれぞれに走査パルスを供給している。このように多数の出力を持つ走査パルス発生回路５０をＩＣ化することにより回路をコンパクトにまとめることができ実装面積も小さくすることができる。
本実施の形態においては、走査パルス発生回路５０は複数の走査ＩＣで構成されているため、走査電極ＳＣ１〜ＳＣ６８に駆動電圧波形を印加する走査ＩＣの構成について詳細に説明する。走査電極ＳＣ６９〜ＳＣ１０８０に駆動電圧波形を印加する走査ＩＣの構成も同様である。
図６は、本発明の実施の形態１における走査ＩＣの詳細を示す回路ブロック図である。走査パルス発生回路５０を構成する走査ＩＣのそれぞれは、上述したように、シフトレジスタ部７２と、ラッチ部７４と、出力制御部７６と、スイッチ部７８とを有する。
シフトレジスタ部７２は、出力数ｎの２倍の数２ｎのレジスタを有し、それらレジスタのデータをシフトする。本実施の形態においては、１つの走査ＩＣが走査電極６８本分の走査パルスを発生することに対応して、その２倍の１３６ビットのレジスタを備えたシフトレジスタである。この１３６ビットのレジスタの出力を先頭から順にそれぞれ「Ｏ１ｘ、Ｏ１、Ｏ２ｘ、Ｏ２、・・・、Ｏ６８ｘ、Ｏ６８」と記す。
シフトレジスタ部７２のクロック入力端子には、詳細は後述するが、１書込み周期の間に２つ、３つ、４つのいずれかの数のクロックＣＫ１が入力される。入力するクロックＣＫ１の数は、単一書込み動作または同時書込み動作により制御される。またシフトレジスタ部７２はプリセット入力端子ＰＲを有し、プリセット信号ＰＲが「Ｈ」レベルのときにクロックＣＫ１を入力すると、シフトレジスタ部７２の出力は、先頭から３つめまでが「Ｌ」レベル、それ以外は「Ｈ」レベルにプリセットされる。すなわち先頭から順にそれぞれ「Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｈ、・・・、Ｈ」にプリセットされる。
ラッチ部７４は、シフトレジスタ部７２の２ｎ個のレジスタの出力のうち、１つおきのレジスタの出力を保持して、走査パルスを作成するためのｎ個の制御パルスを発生する。本実施の形態においては、クロックＣＫ２を入力し、シフトレジスタ部７２の偶数番目の出力「Ｏ１、Ｏ２、・・・、Ｏ６８」をラッチする６８ビットのラッチである。クロックＣＫ２は書込み周期と等しい周期のクロックである。以下、ラッチ部７４の６８ビットの出力をそれぞれ、制御パルス「Ｌ１、Ｌ２、・・・、Ｌ６８」と記す。
出力制御部７６は、２つの制御信号ＯＣ１、ＯＣ２とラッチ部７４の制御パルスＬｉとを入力し、対応するスイッチ部７８のスイッチング素子ＱＨｉ、ＱＬｉを制御する。
スイッチ部７８は、制御パルスのそれぞれにもとづき走査パルスを発生する。本実施の形態においては、電源Ｅ５０の高圧側の電圧を出力するスイッチング素子ＱＨ１〜ＱＨ６８と、電源Ｅ５０の低圧側の電圧を出力するスイッチング素子ＱＬ１〜ＱＬ６８とを有し、出力制御部７６の制御に従って、これらのスイッチング素子ＱＨ１〜ＱＨ６８、ＱＬ１〜ＱＬ６８をオン、オフ制御することによりハイインピーダンス、基準電位Ｖｆｌ、基準電位Ｖｆｌに重畳された電圧Ｖｓｃのいずれかをそれぞれ出力する。
図７は、本発明の実施の形態１における出力制御部７６の制御を示す図であり、２つの制御信号ＯＣ１、ＯＣ２および制御パルスＬ１〜Ｌ６８に応じてスイッチ部７８のそれぞれのスイッチング素子ＱＨ１〜ＱＨ６８、ＱＬ１〜ＱＬ６８を以下のように制御する。制御信号ＯＣ１、ＯＣ２がともに「Ｌ」レベルの場合には、スイッチング素子ＱＨ１〜ＱＨ６８、ＱＬ１〜ＱＬ６８をすべてオフにして、出力をハイインピーダンス状態とする。制御信号ＯＣ１が「Ｌ」レベル、制御信号ＯＣ２が「Ｈ」レベルの場合には、対応するラッチ部７４の制御パルスＬｉに従ってスイッチング素子ＱＨｉ、ＱＬｉを制御する。本実施の形態においては、ラッチ部７４のｉ番目の制御パルスＬｉが「Ｈ」レベルであればスイッチング素子ＱＨｉをオン、スイッチング素子ＱＬｉをオフに、ラッチ部７４のｉ番目の制御パルスＬｉが「Ｌ」レベルであればスイッチング素子ＱＨｉをオフ、スイッチング素子ＱＬｉをオンにする。制御信号ＯＣ１が「Ｈ」レベル、制御信号ＯＣ２が「Ｌ」レベルの場合には、対応するラッチ部７４の制御パルスにかかわらずスイッチング素子ＱＨ１〜ＱＨ６８をオフ、スイッチング素子ＱＬ１〜ＱＬ６８をオンにして基準電位Ｖｆｌを出力する。また、制御信号ＯＣ１、ＯＣ２がともに「Ｈ」レベルの場合には、対応するラッチ部７４の制御パルスにかかわらずスイッチング素子ＱＨ１〜ＱＨ６８をオン、スイッチング素子ＱＬ１〜ＱＬ６８をオフにして基準電位Ｖｆｌに重畳された電圧Ｖｓｃを出力する。
次に、走査パルス発生回路５０の動作について説明する。本実施の形態においては、走査パルス発生回路５０は複数の走査ＩＣで構成されているため、走査電極ＳＣ１〜ＳＣ６８に駆動電圧波形を印加する走査ＩＣの動作について詳細に説明する。走査電極ＳＣ６９〜ＳＣ１０８０に駆動電圧波形を印加する走査ＩＣの動作も同様である。
図８は、本発明の実施の形態１における走査ＩＣの動作を説明するためのタイミングチャートである。図８には、最初の書込み周期（時刻ｔ２〜ｔ６）において走査電極ＳＣ１に走査パルスを印加し、２番目の書込み周期（時刻ｔ６〜ｔ１１）において走査電極ＳＣ２と走査電極ＳＣ３とに同時に走査パルスを印加し、３番目の書込み周期（時刻ｔ１１〜ｔ１５）において走査電極ＳＣ４と走査電極ＳＣ５とに同時に走査パルスを印加し、４番目の書込み周期（時刻ｔ１５〜ｔ１６）において走査電極ＳＣ６に走査パルスを印加し、５番目の書込み周期（時刻ｔ１６〜ｔ１７）において走査電極ＳＣ７と走査電極ＳＣ８とに同時に走査パルスを印加し、６番目の書込み周期（時刻ｔ１７〜ｔ１８）において走査電極ＳＣ９に走査パルスを印加する例についてのタイミングチャートを示している。以下、このタイミングチャートに沿って順を追って説明する。
まずプリセット信号ＰＲを「Ｈ」レベルとして、時刻ｔ１においてクロックＣＫ１を入力する。すると、シフトレジスタ部７２の出力「Ｏ１ｘ、Ｏ１、Ｏ２ｘ、Ｏ２、Ｏ３ｘ、Ｏ３、Ｏ４ｘ、Ｏ４、・・・、Ｏ６８」が、「Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、・・・、Ｈ」にプリセットされる。その後、時刻ｔ２においてクロックＣＫ２を入力する。するとラッチ部７４の制御パルスＬ１が「Ｌ」レベル、ラッチ部７４の制御パルスＬ２〜Ｌ６８が「Ｈ」レベルとなり、最初の書込み周期において走査電極ＳＣ１に走査パルスが印加される。
次に、時刻ｔ３においてＣＫ１を入力し、時刻ｔ４においてＣＫ１を入力する。するとシフトレジスタ部７２の出力が、「Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、Ｈ、・・・、Ｈ」となる。２番目の書込み周期において同時書込みを行うために、時刻ｔ５においてさらにＣＫ１を入力する。するとシフトレジスタ部７２の出力が、「Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、Ｈ、・・・、Ｈ」となる。その後、時刻ｔ６においてクロックＣＫ２を入力する。するとラッチ部７４の制御パルスＬ２と出力Ｌ３とが「Ｌ」レベル、制御パルスＬ１、Ｌ４〜Ｌ６８が「Ｈ」レベルとなり、２番目の書込み周期において走査電極ＳＣ２および走査電極ＳＣ３に走査パルスが印加される。その後、時刻ｔ７においてＣＫ１を入力する。するとシフトレジスタ部７２の出力が、「Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、・・・、Ｈ」となる。
次に、時刻ｔ８においてＣＫ１を入力し、時刻ｔ９においてＣＫ１を入力する。するとシフトレジスタ部７２の出力が、「Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、・・・、Ｈ」となる。３番目の書込み周期において同時書込みを行うために、時刻ｔ１０においてさらにＣＫ１を入力する。するとシフトレジスタ部７２の出力が、「Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、・・・、Ｈ」となる。その後、時刻ｔ１１においてクロックＣＫ２を入力する。すると制御パルスＬ４と出力Ｌ５とが「Ｌ」レベル、制御パルスＬ１〜Ｌ３、Ｌ６〜Ｌ６８が「Ｈ」レベルとなり、３番目の書込み周期において走査電極ＳＣ４および走査電極ＳＣ５に走査パルスが印加される。その後、時刻ｔ１２においてＣＫ１を入力しシフトレジスタ部７２の出力が「Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、・・・、Ｈ」となる。
次に、時刻ｔ１３においてＣＫ１を入力し、時刻ｔ１４においてＣＫ１を入力する。するとシフトレジスタ部７２の出力が、「Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｈ、Ｌ、Ｌ、Ｌ、Ｈ、・・・、Ｈ」となる。４番目の書込み周期においては同時書込みを行わないので、これ以上クロックＣＫ１は入力しない。その後、時刻ｔ１５においてクロックＣＫ２を入力する。するとラッチ部７４の制御パルスＬ６が「Ｌ」レベル、制御パルスＬ１〜Ｌ５、Ｌ７〜Ｌ６８が「Ｈ」レベルとなり、６番目の書込み周期において走査電極ＳＣ６に走査パルスが印加される。
以下同様に、単一書込みを行う場合には書込み周期の期間にクロックＣＫ１を２つ入力し、その後ラッチ部７４にクロックＣＫ２を入力する。一方、同時書込みを行う場合には、書込み周期の期間にクロックＣＫ１を２つ入力した後、さらにクロックＣＫ１を１つ挿入して、その後ラッチ部７４にクロックＣＫ２を入力し、さらにその後クロックＣＫ１を挿入する。
従って、単一書込みを継続する場合には、書込み周期の間にクロックＣＫ１を２つずつ入力してシフトレジスタ部７２を２ビット分シフトする。また同時書込みを継続する場合には、書込み周期の間にクロックＣＫ１を４つずつ入力してシフトレジスタ部７２を４ビット分シフトする。また単一書込みから同時書込みに変更する場合には、同時書込みの直前の書込み周期の間にクロックＣＫ１を３つ入力してシフトレジスタ部７２を３ビット分シフトする。さらに同時書込みから単一書込みに変更する場合には、単一書込みの直前の書込み周期の間にクロックＣＫ１を３つ入力してシフトレジスタ部７２を３ビット分シフトする。
このようにシフトレジスタ部７２に入力するクロックＣＫ１の数を制御することにより、任意のサブフィールドの任意の走査電極に対して、単一書込みまたは同時書込みを行うことができる。なおクロックＣＫ１を入力するタイミングは、回路が正常に動作する範囲であれば特に限定はない。
このように、本実施の形態においては、出力する走査パルス数の２倍のレジスタを持つシフトレジスタ部７２を備え、書込み周期の期間にシフトレジスタ部７２に入力するクロックＣＫ１の数を制御するだけで、任意のサブフィールドの任意の走査電極に対して、単一書込みと同時書込みとのいずれかを行うことができる。
なお、本実施の形態においては、書込み期間の初めにプリセット信号ＰＲを入力してシフトレジスタ部７２のプリセットを行うとして説明したが、本発明はこれに限定されるものではなく、例えばシリアルデータ入力端子を設け、シリアルデータを取り込んでシフトレジスタ部７２のプリセットを行ってもよい。
また本実施の形態においては、走査ＩＣを複数用いて走査パルス発生回路５０を構成した場合について詳細に説明した。走査パルス発生回路を上記以外の構成とする場合であっても、走査パルス発生回路を、駆動電圧波形の数Ｎの２倍の数２Ｎのレジスタを有しそれらレジスタのデータをシフトするシフトレジスタ部と、シフトレジスタ部の２Ｎのレジスタの出力のうち１つおきのレジスタの出力を保持して走査パルスを発生するためのＮ個の制御パルスを発生するＮビットのラッチ部と、Ｎ個の制御パルスのそれぞれにもとづき走査パルスを発生するスイッチ部とを備えた構成とすることで、本発明を適用することができる。
なお、本実施の形態において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。
本発明は、比較的簡単な回路構成で任意のサブフィールド、任意の画像表示領域で同時書込みを行うことができる機能を有し、プラズマディスプレイ装置として有用である。
１０ パネル
２２ 走査電極
２３ 維持電極
２４ 表示電極対
３２ データ電極
４０ プラズマディスプレイ装置
４１ 画像信号処理回路
４２ データ電極駆動回路
４３ 走査電極駆動回路
４４ 維持電極駆動回路
４５ タイミング発生回路
５０ 走査パルス発生回路
６０ 電圧設定回路
６２ 維持パルス発生部
６３，６４ 波形発生部
６５ クランプ部
７２ シフトレジスタ部
７４ ラッチ部
７６ 出力制御部
７８ スイッチ部
ＱＨ１〜ＱＨＮ，ＱＬ１〜ＱＬＮ スイッチング素子

Claims (2)

  1. 複数Ｎ（Ｎは２以上の自然数）の走査電極を有するプラズマディスプレイパネルと、前記走査電極のそれぞれに印加する走査パルスを発生し複数Ｎの駆動電圧波形を出力する走査パルス発生回路と、を備えたプラズマディスプレイ装置であって、
    前記走査パルス発生回路は、
    前記駆動電圧波形の数Ｎの２倍の数２Ｎのレジスタを有し、前記レジスタのデータをシフトするシフトレジスタ部と、
    前記シフトレジスタ部の２Ｎの前記レジスタの出力のうち、１つおきのレジスタの出力を保持して前記走査パルスを発生するためのＮ個の制御パルスを発生するＮビットのラッチ部と、
    前記Ｎ個の制御パルスのそれぞれにもとづき前記走査パルスを発生するスイッチ部と
    を備えたことを特徴とするプラズマディスプレイ装置。
  2. 前記走査パルス発生回路は、複数ｎ（ｎはＮより小さい自然数）の出力を有する集積回路を複数用いて構成され、
    前記集積回路のそれぞれは、
    複数ｎの２倍の数２ｎのレジスタを有し、前記レジスタのデータをシフトするシフトレジスタ部と、
    前記シフトレジスタ部の２ｎの前記レジスタの出力のうち、１つおきのレジスタの出力を保持して前記走査パルスを作成するためのｎ個の制御パルスを発生するｎビットのラッチ部と、
    前記ｎ個の制御パルスのそれぞれにもとづき前記走査パルスを発生するスイッチ部と
    を備えたことを特徴とする請求項１に記載のプラズマディスプレイ装置。
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