JPWO2008041285A1 - 半導体記憶装置の製造方法 - Google Patents

Abstract

相変化メモリの記憶層を構成するＩｎＧｅＳｂＴｅ膜をスパッタリング法で堆積する際に、放電ガス（スパッタガス）として、Ａｒよりも原子量が大きいＸｅなどの希ガス元素を用いることにより、ＩｎＧｅＳｂＴｅ膜中に混入する放電ガスの量を低減することができるので、ＩｎＧｅＳｂＴｅ膜上に上部電極用の導電膜を堆積した後、ＩｎＧｅＳｂＴｅ膜を結晶化するための熱処理を行った際、ＩｎＧｅＳｂＴｅ膜と導電膜との界面にボイドが発生する不具合を抑制することができる。

Description

本発明は、半導体記憶装置の製造技術に関し、特に、多元系カルコゲナイド膜を記憶層に用いる相変化メモリの製造に適用して有効な技術に関する。

情報機器、家電機器、車載機器などには、プログラムやデータを格納するためのフラッシュメモリを混載した組込み機器向けマイコン（メモリ混載マイコン）が搭載されている。近年は、これらの機器の機能向上に伴って、メモリ混載マイコンの高性能化の要求が高まっており、混載するフラッシュメモリに対しても、書換え耐性の向上や集積度のさらなる向上が要求されている。

また、汎用メモリであるＤＲＡＭにおいても、さらなる高集積化の要求に応えるために、メモリセルの微細化が進められている。しかし、キャパシタに蓄えられる電荷の量で情報を記憶するＤＲＡＭは、キャパシタの面積を小さくすると、蓄積容量が減ってしまうという問題がある。また、キャパシタの誘電体材料を一定値以下に薄膜化すると、リーク電流が増加してしまうという問題もある。これまでは、キャパシタを深いトレンチ内に形成するなどして面積の低下を防いできたが、さらなる微細化を推進しようとすると、トレンチのアスペクト比が加工の限界に達し、最先端の加工技術を駆使しても歩留りよくデバイスを作ることができなくなる。

このような状況に鑑み、最近は、カルコゲナイド材料の相変化を利用した相変化メモリ（Phase change RAM；ＰＲＡＭ）、磁性体のスピンを利用したＭＲＡＭ（Magnetic RAM)、有機分子の酸化・還元を利用した分子メモリ、強相関電子系と呼ばれる物質を用いるＲＲＡＭ(Resistance RAM)など、様々な新しい半導体記憶素子の開発が進められている。なかでも、相変化メモリは、書込み・読出しが高速で行なえ、高い書換え耐性や集積化に有利であるという特徴から、次世代のメモリ混載マイコン用フラッシュメモリやＤＲＡＭの代替メモリとして注目されている。

相変化メモリは、記憶層を構成するカルコゲナイド膜が熱によって電気抵抗の異なる非晶質状態（高抵抗）から結晶状態（低抵抗）に可逆変化することを利用し、膜を流れる電流量の違いを“１”と“０”の情報として記憶と読み出しを行うメモリである。記憶層材料である多元系カルコゲナイドは、すでにＣＤ−ＲＷやＤＶＤ−ＲＡＭのような光ディスクの記録層材料として使用されている実績があることから、上記した他の半導体記憶素子で使用する材料に比べて扱いが容易であるという特徴がある。

光ディスクや半導体ウエハの表面にカルコゲナイド膜を形成するには、スパッタリング法が用いられている。例えば下記の特許文献１、２は、複数種類のスパッタターゲットを用いたスパッタリング法によって、光ディスクの表面に多元系カルコゲナイド膜を成膜する技術を開示している。

特開２００４−２５５６９８号公報（特許文献１）は、２種類のターゲット（ＩｎＳｂＴｅ−ＧｅＳｂ、ＩｎＳｂＴｅ−Ｇｅ、ＩｎＳｂＴｅＧｅＳｂ、ＧｅＳｂＴｅ−ＩｎＳｂＴｅ、ＧｅＳｂＴｅ−Ｉｎ）を用いたスパッタリング法によって、ＩｎＧｅＳｂＴｅ記録層を成膜する技術を開示している。

特開２００５−２５４４８５号公報（特許文献２）は、３種類のターゲット（ＧｅＴｅ−ＢｉＴｅ−ＳｉＴｅ）を用いたスパッタリング法によって、ＢｉＧｅＳｉＴｅ記録層を成膜する技術を開示している。

また、スパッタリング法によって多元系カルコゲナイド膜を堆積すると、スパッタチャンバ内で放電ガス（スパッタガス）として使用されるＡｒ（アルゴン）が膜中に混入し、例えば光ディスクにおいては、書き換え耐性を劣化させることが知られている。

特開２００４−２０３０１１号公報（特許文献３）および特開２００６−４５９５号公報（特許文献４）は、成膜時のスパッタガス（Ａｒなどの希ガス）の圧力を低くしたり、ターゲット正面に近接して基板を配置するなどして、記録層に照射される高エネルギーＡｒ量を多くすることによって、記録層の密度を上げる技術を開示している。その際、Ａｒ量が少なければ、密度の疎な膜が形成され易く、逆にＡｒ量が多ければ、膜の密度は高くなるものの、膜中に取り込まれたＡｒが繰り返しオーバーライト時にボイドとなって析出し、繰り返しの耐久性を劣化させ易いことから、放電圧力を１０^−２〜１０^−３Ｐａに制御すべきであるとしている。また、特開２００５−２５１３８９号公報（特許文献５）は、記録層膜中の適当なＡｒ量は、０．１原子％以上、１．５原子％以下であり、直流スパッタリングよりも高周波スパッタリングを用いた方が、膜中のＡｒ量が少なくして、高密度膜が得られるので好ましいと指摘している。

特開平０６−３３３２７５号公報（特許文献６）は、光学的情報記録媒体の記録層をスパッタリング法で形成する際、記録層中や記録層に接する誘電体層中に取り込まれた放電ガス（Ａｒ）が次第に析出・凝集することによってボイドが発生し、信号振幅の低下やノイズの増加などの問題を引き起こすことを指摘している。また、その対策として、誘電体層および誘電体層のうちの少なくとも一つの選択された層を、Ｘｅ（キセノン）ガス、Ｋｒ（クリプトン）ガスの少なくとも一方を含む放電ガス中におけるスパッタリングによって形成する技術を開示している。
特開２００４−２５５６９８号公報 特開２００５−２５４４８５号公報 特開２００４−２０３０１１号公報 特開２００６−４５９５号公報 特開２００５−２５１３８９号公報 特開平０６−３３３２７５号公報

半導体チップは、配線基板などに実装される際、例えば半田付け工程で２５０℃、数分、圧着工程で１８０℃、数時間というように、その動作温度よりも高い温度環境に晒される。例えばメモリ混載マイコンの場合は、メモリ部分にプログラムを記憶させた後に実装を行うのが一般的であるため、実装工程での熱負荷によってデータが消去されてしまうことがないよう、動作温度よりある程度高い温度環境下でもデータ保持特性を保証する必要がある。

ところが、相変化メモリの記憶層材料であるカルコゲナイドは、高抵抗の非晶質状態において準安定相となるため、高温環境では結晶化（低抵抗化）が急速に進行してしまうという問題がある。例えば本発明者らは、相変化メモリの記憶層材料として、Ｇｅ（ゲルマニウム）Ｓｂ（アンチモン）Ｔｅ（テルル）からなる３元系カルコゲナイドの使用を検討して来たが、記憶層をＧｅ_２Ｓｂ_２Ｔｅ_５膜で構成した場合、１４０℃程度の高温環境に晒すと、数時間で非晶質状態から結晶状態に変化してデータが失われてしまうので、実用に適さない。

そこで、本発明者らは、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを実現するために、上記したＧｅＳｂＴｅ膜よりも耐熱性の高い記憶層材料として、ＧｅＳｂＴｅ膜にＩｎ（インジウム）を添加したＩｎＧｅＳｂＴｅ膜の使用を検討している。

ところが、耐熱性の向上を目的としてＧｅＳｂＴｅ膜にＩｎを添加すると、スパッタリング法でＩｎＧｅＳｂＴｅ膜を堆積する際、膜中に混入する放電ガス（Ａｒ）の量がＧｅＳｂＴｅ膜に比べて増大するという新たな問題が生じる。

図２５は、スパッタリング法で堆積したＧｅＳｂＴｅ膜およびＩｎＧｅＳｂＴｅ膜から脱離するＡｒの昇温脱離（Thermal Desorption Spectrometry；ＴＤＳ）分析結果を示すグラフであり、Ａｒの脱離量は、ＧｅＳｂＴｅ膜よりもＩｎＧｅＳｂＴｅ膜の方が多いことを示している。この分析結果から、ＧｅＳｂＴｅ膜にＩｎを添加すると、膜中に混入するＡｒの量が増大することが判る。

その原因の一つは、Ｉｎの質量が大きいために、膜中にＡｒが取り込まれ易いからである。一般に、スパッタリング工程で使用する放電ガスの質量をＭ_Ｇ、形成される膜の質量をＭ_Ｆとすると、Ｍ_Ｆ＞Ｍ_Ｇとなるほど、膜中に混入する放電ガスの量が増大する。すなわち、Ａｒよりも質量の大きいＩｎをＧｅＳｂＴｅ膜に添加すると、軽いＡｒが重いＩｎにスパッタされて膜中に取り込まれる。

また、もう一つの原因は、ＧｅＳｂＴｅ膜にＩｎを添加すると、膜の結晶化温度が高くなり、成膜後の熱処理による放電ガスの脱離が困難になるためである。すなわち、ＧｅＳｂＴｅ膜の結晶化温度は１２０℃程度であるのに対し、ＩｎＧｅＳｂＴｅ膜の結晶化温度は、その組成にもよるが３００℃〜４００℃程度である。そのため、ＩｎＧｅＳｂＴｅ膜に対して結晶化のための熱処理を施すと、膜を構成するＴｅなどの原子の昇華が顕著になり、膜の組成比が変動したり、膜厚が薄くなったりする。

これを防ぐためには、非晶質のＩｎＧｅＳｂＴｅ膜を堆積した後、その上部にＷ（タングステン）膜などの上部電極材料を堆積し、膜を構成する原子の昇華が起こり難い状態で結晶化のための熱処理を行う必要がある。ところが、ＩｎＧｅＳｂＴｅ膜上に上部電極材料を堆積してから２００℃以上の熱処理を行うと、図２４に示すように、ＩｎＧｅＳｂＴｅ膜中のＡｒガスが凝集してボイドが発生し、これが記憶層の抵抗値のばらつきや経時変化といった不良を引き起こす。

なお、記憶層材料がＧｅＳｂＴｅ膜の場合は、その結晶化温度が１２０℃程度と低いので、結晶化のための熱処理時に膜を構成する原子の昇華が起こり難い。従って、結晶化のための熱処理時に膜中からＡｒを脱離させ、その後、上部電極材料を形成することが可能となるので、上記のようなボイドの発生を容易に回避することができる。

前述したように、スパッタリング法によってカルコゲナイド膜を堆積すると、放電ガス（スパッタガス）として使用されているＡｒが膜中に混入し、光ディスクにおいては、書き換え耐性を劣化させるなどの問題を引き起こすことは公知である。しかし、光ディスクの場合は、ディスク材料として耐熱性の低いポリカーボネート基板を用いるので、製造温度は約１２０℃以下に制限される。

これに対し、相変化メモリの場合は、半導体基板上に記憶層を形成した後、さらに金属配線を形成しなければならないので、必然的に４００℃以上の熱処理工程を経ることになる。従って、相変化メモリに及ぼすＡｒ混入の影響は、光ディスクの場合よりも大きい。また、記憶層材料としてＩｎＧｅＳｂＴｅ膜のような結晶化温度の高いカルコゲナイド膜を使用する相変化メモリの製造工程に、光ディスクの製造工程で行われている従来のＡｒ混入防止対策を適用することは困難である。

本発明の目的は、相変化メモリの記憶層を構成するＩｎＧｅＳｂＴｅ膜をスパッタリング法で堆積する際に、膜中に混入する放電ガスの量を低減することのできる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば以下のとおりである。
（１）本願の一発明は、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層を半導体基板上に成膜する工程を備えた半導体記憶装置の製造方法であって、前記記憶層を成膜する工程は、放電ガスとして、Ａｒよりも原子量の大きい希ガスを用いたスパッタリング法によって、前記半導体基板上にＩｎＧｅＳｂＴｅ膜を堆積する工程を含むものである。
（２）本願の一発明は、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層を半導体基板上に成膜する工程を備えた半導体記憶装置の製造方法であって、前記記憶層を成膜する工程は、前記半導体基板の温度を１００℃〜２５０℃に保った状態で、前記半導体基板上にＩｎＧｅＳｂＴｅ膜をスパッタリング法で堆積する工程を含むものである。
（３）本願の一発明は、相変化に伴う電気抵抗値の差によって情報を記憶する記憶層を半導体基板上に成膜する工程を備えた半導体記憶装置の製造方法であって、前記記憶層を成膜する工程は、放電ガスの圧力を１Ｐａ以上に保った状態で、前記半導体基板上にＩｎＧｅＳｂＴｅ膜をスパッタリング法で堆積する工程を含むものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

相変化メモリを歩留まり良く製造することができる。

本発明の一実施の形態である相変化メモリの製造方法を示す断面図である。 図１に続く相変化メモリの製造方法を示す断面図である。 図２に続く相変化メモリの製造方法を示す断面図である。 図３に続く相変化メモリの製造方法を示す断面図である。 図４に続く相変化メモリの製造方法を示す断面図である。 図５に続く相変化メモリの製造方法を示す断面図である。 図６に続く相変化メモリの製造方法を示す断面図である。 相変化メモリの製造に用いるスパッタリング装置の一例を示す概略構成図である。 図８に示すスパッタリング装置のスパッタチャンバを示す概略構成図である。 図６に続く相変化メモリの製造方法を示す要部断面図である。 図１０に続く相変化メモリの製造方法を示す要部断面図である。 図１１に続く相変化メモリの製造方法を示す要部断面図である。 図１２に続く相変化メモリの製造方法を示す要部断面図である。 図１３に続く相変化メモリの製造方法を示す要部断面図である。 図１４に続く相変化メモリの製造方法を示す要部断面図である。 図１５に続く相変化メモリの製造方法を示す要部断面図である。 図１６に続く相変化メモリの製造方法を示す要部断面図である。 本発明の方法によって堆積したＩｎＧｅＳｂＴｅ膜から脱離するＸｅのＴＤＳ分析結果を示すグラフである。 相変化メモリの製造に用いるスパッタリング装置の他の例を示す概略構成図である。 基板の温度を変えて堆積した６種類のＩｎＧｅＳｂＴｅ膜を熱処理した際に脱離する放電ガスのＴＤＳ分析結果を示すグラフである。 図２０のＴＤＳ分析結果から求めた放電ガス脱離量の基板温度依存性を示すグラフである。 スパッタチャンバ内の放電ガスの圧力を変えて堆積した４種類のＩｎＧｅＳｂＴｅ膜を熱処理した際に脱離する放電ガスのＴＤＳ分析結果を示すグラフである。 図２２のＴＤＳ分析結果から求めた放電ガス脱離量の放電ガス圧依存性を示すグラフである。 ＩｎＧｅＳｂＴｅ膜から脱離したＡｒガスが凝集してボイドが発生する様子を模式的に示した図である。 スパッタリング法で堆積したＧｅＳｂＴｅ膜およびＩｎＧｅＳｂＴｅ膜から脱離するＡｒのＴＤＳ分析結果を示すグラフである。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１〜図１７を用いて、本実施の形態による相変化メモリの製造方法を工程順に説明する。まず、図１に示すように、面方位（１００）の単結晶シリコンからなるｐ型の半導体基板（以下、基板という）１を用意する。基板１としては、単結晶シリコン基板の他、例えばＳＯＩ(Silicon On Insulator)基板、単結晶Ｇｅ基板、ＧＯＩ(Ge On Insulator)基板、結晶に歪み応力を加えた歪みシリコン基板などを用いても差し支えない。

次に、窒化シリコン膜をマスクとして用いたドライエッチングによって基板１に開口を形成した後、この開口内に酸化シリコン膜を埋め込む。続いて、化学的機械的研磨(Chemical Mechanical Polishing、ＣＭＰ)法によって基板１の表面を平坦化し、素子分離溝２を形成することにより、トランジスタが形成される活性領域を画定する。

次に、基板濃度調整用のイオン注入と引き延ばし熱処理、およびしきい値電圧調整用のイオン注入と活性化熱処理を行う。続いて、基板１の表面を希釈フッ酸水溶液によって洗浄した後、熱酸化処理を行うことにより、基板１の表面に膜厚３ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜３を形成する。ゲート絶縁膜３としては、酸化シリコン膜以外の絶縁膜、例えば表面付近を窒化処理した酸窒化シリコン膜（ＳｉＯＮ膜）や種々の金属を酸化または窒化処理したｈｉｇｈ−ｋ膜、あるいはこれらの積層膜などを用いても差し支えない。

次に、図２に示すように、ゲート絶縁膜３上にＣＶＤ法で多結晶シリコン膜４ｎを堆積した後、多結晶シリコン膜４ｎ上にＣＶＤ法で酸化シリコン膜からなるキャップ絶縁膜５を堆積する。多結晶シリコン膜４ｎには、その導電型をｎ型にするために、成膜中にリンまたはヒ素を導入する。多結晶シリコン膜４ｎは、ゲート電極材料となるものであるが、多結晶シリコン膜４ｎ以外のゲート電極材料、例えばシリサイド膜や金属膜などを用いても差し支えない。

次に、図３に示すように、フォトレジスト膜をマスクに用いたドライエッチングでキャップ絶縁膜５と多結晶シリコン膜４ｎとをパターニングしてゲート電極４を形成し、続いて、基板１にリンまたはヒ素をイオン注入してｎ⁻型拡散層６を形成する。

次に、図４に示すように、基板１上にＣＶＤ法で堆積した窒化シリコン膜を異方性エッチングしてゲート電極４の側壁にサイドウォールスペーサ７を形成し、続いて、基板１にヒ素をイオン注入した後、活性化熱処理を行うことにより、ソース、ドレインを構成するｎ^＋拡散層８を形成する。ここまでの工程により、ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴが完成する。なお、上記ゲート電極４は、ダミーゲートプロセスによって形成することもできる。ダミーゲートプロセスでは、まずゲート絶縁膜上に堆積したダミーゲート用の導電膜（多結晶シリコン膜など）を加工してダミーゲート電極を形成し、続いてソースおよびドレインを形成した後、ゲート絶縁膜およびダミーゲート電極を除去する。次に、ゲート絶縁膜を再度形成し、続いてその上部にゲート用の導電膜（金属膜など）を堆積した後、この導電膜を加工してゲート電極を形成する。ダミーゲートプロセスを用いた場合は、結晶化温度の低いｈｉｇｈ−ｋ材料を用いてゲート絶縁膜を形成することもできる。

次に、図５に示すように、基板１上にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜１０を堆積し、続いてその表面を化学的機械研磨法で平坦化した後、ｎ^＋拡散層８（ソース、ドレイン）の上部の層間絶縁膜１０にコンタクトホール１１を形成し、コンタクトホール１１の内部にプラグ１２を形成する。プラグ１２は、次の工程で層間絶縁膜１０上に形成する記憶層と下層のメモリセル選択用ＭＩＳＦＥＴとを電気的に接続する役割をするもので、例えばＴｉＮ膜とＷ膜との積層膜で構成する。

次に、図６に示すように、層間絶縁膜１０の上部に、第１層目の配線１３を形成する。配線１３は、例えば層間絶縁膜１０の上部にスパッタリング法でＷ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこのＷ膜をパターニングすることによって形成する。配線１３は、コンタクトホール１１の内部のプラグ１２を介してｎ^＋拡散層８と電気的に接続される。

次に、図７に示すように、基板１上にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜１４を堆積し、続いてその表面を化学的機械研磨法で平坦化した後、前記コンタクトホール１１およびプラグ１２を形成した方法と同様の方法により、配線１３の上部の層間絶縁膜１４にスルーホール１５およびプラグ１６を形成する。

次に、以下の方法を用いて、層間絶縁膜１４の上部に酸化タンタル（Ｔａ_２Ｏ_５）膜からなる界面層１８、記憶層材料であるＩｎＧｅＳｂＴｅ膜１９ａおよび上部電極材料であるＷ膜２０ａを堆積する。

図８は、上記界面層１８、ＩｎＧｅＳｂＴｅ膜１９ａおよびＷ膜２０ａの成膜に用いるマルチチャンバ方式のスパッタリング装置を示す概略構成図である。このスパッタリング装置１００は、スパッタチャンバ１０１、熱処理チャンバ１０２などを含む複数のチャンバと、これら複数のチャンバに基板１（ウエハ）を搬送するロボットハンド１０３と、ローダ１０４およびアンローダ１０５とを備え、成膜と熱処理を装置の内部で連続して行うことができる構成になっている。

図９は、図８に示すスパッタリング装置１００のスパッタチャンバ１０１を示す概略構成図である。スパッタチャンバ１０１の中央には、一方の電極を兼ねたウエハステージ１０６が設置されており、ウエハステージ１０６の上には基板１（ウエハ）が位置決めされている。ウエハステージ１０６の上方には、ターゲットホルダを兼ねた４個のカソード電極１０８ａ、１０８ｂ、１０８ｃ、１０８ｄと、カソード電極に磁界を印加するためのマグネット１０７ａが設置されており、カソード電極１０８ａにはＧｅＳｂＴｅターゲット１０９ａ、カソード電極１０８ｂにはＷターゲット１０９ｂ、カソード電極１０８ｃにはＴａターゲット１０９ｃ、カソード電極１０８ｄにはＩｎＴｅターゲット１０９ｄがそれぞれ取り付けられている。すなわち、このスパッタリング装置１００は、４個のカソード電極（１０８ａ〜１０８ｄ）に取り付けた４種類のターゲット（１０９ａ〜１０９ｄ）を使って成膜を行うマルチカソード方式のマグネトロンスパッタリング装置である。

上記ＧｅＳｂＴｅターゲット１０９ａは、安定組成を有するＧｅＳｂＴｅ化合物、例えばＧｅ_２Ｓｂ_２Ｔｅ_５で構成されている。同様に、ＩｎＴｅターゲット１０９ｄは、安定組成を有するＩｎＴｅ化合物、例えばＩｎ_２Ｔｅ_３で構成されている。なお、安定組成とは、化合物を高温環境下に長時間保持しても、組成や結晶相の異なる結晶粒に分離することがない組成のことを指している。

上記スパッタリング装置１００を使って成膜を行うには、まずスパッタチャンバ１０１内に放電ガスとして、Ａｒを導入し、基板１（ウエハ）が搭載されたウエハステージ１０６を毎分６０回転程度の速度で水平方向に回転する。続いて、Ｔａターゲット１０９ｃを保持するカソード電極１０８ｃとウエハステージ１０６とに所定のＤＣパワーを印加することによって、両者の間に所定の電圧を印加する。また、マグネット１０７ａを使って、カソード電極１０８ｃに所定の磁界を印加する。

これにより、カソード電極１０８ｃとウエハステージ１０６との間にプラズマが形成され、ＡｒガスがＡｒ^＋イオンに解離する。解離したＡｒ^＋イオンは、カソード電極１０８ｃに保持されたＴａターゲット１０９ｃに衝突し、基板１（ウエハ）の表面にＴａ膜１８ａが形成される（図１０）。次に、基板１を図８に示す熱処理チャンバ１０２に移し、Ｔａ膜１８ａをラジカル酸化することによって、酸化タンタル（Ｔａ_２Ｏ_５）膜からなる界面層１８を形成する（図１１）。界面層１８は、層間絶縁膜１４とその上部に形成する記憶層材料（ＩｎＧｅＳｂＴｅ膜１９ａ）との剥離を防止する接着層としての役割と、情報の書き換え時にジュール熱が記憶層からプラグ１６に逃げるのを抑制する熱抵抗層としての役割を兼ねている。なお、図１０およびそれ以降の断面図では、図面を見易くするために、配線１３よりも下層の部分の図示を省略している。

次に、基板１を再びスパッタチャンバ１０１に戻した後、スパッタチャンバ１０１内にＸｅガスを導入し、基板１が搭載されたウエハステージ１０６を回転させる。スパッタチャンバ１０１内に導入するＸｅガスの圧力は０．５Ｐａ程度とする。また、ウエハステージ１０６上の基板１の温度は８０℃程度とする。続いて、ＧｅＳｂＴｅターゲット１０９ａを保持するカソード電極１０８ａ、ＩｎＴｅターゲット１０９ｄを保持するカソード電極１０８ｄおよびウエハステージ１０６に所定のＲＦパワーを印加すると共に、マグネット１０７ａを使ってカソード電極１０８ａと１０８ｄに所定の磁界を印加する。

これにより、カソード電極１０８ａ、１０８ｄとウエハステージ１０６との間にプラズマが形成され、ＸｅガスがＸｅ^＋イオンに解離する。そして、解離したＸｅ^＋イオンは、カソード電極１０８ａに保持されたＧｅＳｂＴｅターゲット１０９ａおよびカソード電極１０８ｄに保持されたＩｎＴｅターゲット１０９ｄに衝突し、界面層１８の上に非晶質のＩｎＧｅＳｂＴｅ膜１９ａが形成される（図１２）。続いて、カソード電極１０８ａ、１０８ｄをＯＦＦにした後、Ｗターゲット１０９ｂを保持するカソード電極１０８ｂをＯＮにしてＩｎＧｅＳｂＴｅ膜１９ａの上にＷ膜２０ａを堆積する（図１３）。

次に、基板１を図８に示す熱処理チャンバ１０２に移し、基板１を３００℃〜４００℃程度の窒素雰囲気中で熱処理することにより、非晶質のＩｎＧｅＳｂＴｅ膜１９ａを結晶化する。なお、Ｗ膜２０ａを堆積する工程に先立って基板１を熱処理すると、ＩｎＧｅＳｂＴｅ膜１９ａを構成する原子の昇華が顕著になり、膜の組成比が変動したり、膜厚が薄くなったりする。従って、この熱処理は、ＩｎＧｅＳｂＴｅ膜１９ａの上をＷ膜２０ａで覆った状態で行うことが望ましい。

上記の方法で成膜したＩｎＧｅＳｂＴｅ膜１９ａは、使用した２種類のターゲット（ＧｅＳｂＴｅターゲット１０９ａおよびＩｎＴｅターゲット１０９ｄ）がいずれも安定組成を有するので、化学量論的な組成が局所的にばらついたり、経時的に変動したりすることが抑制される結果、単一のＩｎＧｅＳｂＴｅターゲットを使用して成膜したＩｎＧｅＳｂＴｅ膜に比べて結晶粒の結晶相や組成の均一性が高い膜となる。

次に、図１４に示すように、Ｗ膜２０ａの上にＣＶＤ法で酸化シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの酸化シリコン膜をパターニングすることにより、ハードマスク２１を形成する。続いて、図１５に示すように、ハードマスク２１をマスクにしたドライエッチングでＷ膜２０ａをパターニングすることにより、上部電極２０を形成する。

次に、ハードマスク２１を除去した後、図１６に示すように、上部電極２０をマスクにしたドライエッチングでＩｎＧｅＳｂＴｅ膜１９ａをパターニングし、続いてＩｎＧｅＳｂＴｅ膜１９ａの下層の界面層１８をパターニングする。ここまでの工程により、層間絶縁膜１４の上部にＩｎＧｅＳｂＴｅ膜１９ａからなる記憶層１９が形成される。

次に、図１７に示すように、上部電極２０の上部にＣＶＤ法で酸化シリコン膜からなる層間絶縁膜２２を堆積し、続いてその表面を化学的機械研磨法で平坦化した後、前記スルーホール１５およびプラグ１６を形成した方法と同様の方法により、上部電極２０の上部の層間絶縁膜２２にスルーホール２３およびプラグ２４を形成する。次に、前記第１層目の配線１３を形成した方法と同様の方法により、層間絶縁膜２２の上に第２層目の配線２５を形成する。配線２５は、スルーホール２３の内部のプラグ２４を介して上部電極２０と電気的に接続される。

上記の方法によって成膜したＩｎＧｅＳｂＴｅ膜１９ａから脱離するＸｅのＴＤＳ分析結果を図１８に示す。また、比較例として、Ａｒを放電ガスに用いて成膜したＩｎＧｅＳｂＴｅ膜から脱離するＡｒのＴＤＳ分析結果を同図に示す。図示のように、Ｘｅを放電ガスに用いて成膜したＩｎＧｅＳｂＴｅ膜１９ａは、Ａｒを放電ガスに用いて成膜したＩｎＧｅＳｂＴｅ膜に比べて放電ガスの脱離量が少ない。この傾向は、ＩｎＧｅＳｂＴｅ膜１９ａの結晶化温度である２００℃以上の温度において特に顕著である。

これは、Ａｒよりも質量が大きいＸｅは、ＩｎＧｅＳｂＴｅ膜１９ａの堆積時に膜中に混入され難いためである。従って、Ａｒよりも質量（原子量）が大きいＫｒ（クリプトン）を放電ガスに用いた場合でも、Ａｒを放電ガスに用いた場合に比べて、ＩｎＧｅＳｂＴｅ膜中に混入される放電ガスの量を低減することができる。ただし、ＸｅはＫｒよりも原子量が大きいので、ＩｎＧｅＳｂＴｅ膜中に混入される放電ガスの量を低減する効果は、ＫｒよりもＸｅの方が大きい。

このように、本実施の形態では、Ｘｅを放電ガスに用いてＩｎＧｅＳｂＴｅ膜１９ａを成膜するので、結晶化のための熱処理時に放電ガスの脱離を抑制することができる結果、ＩｎＧｅＳｂＴｅ膜１９ａ中にボイドが発生する不具合を抑制することができる。

これにより、耐熱性の高いＩｎＧｅＳｂＴｅ膜１９ａからなる記憶層１９を備え、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを歩留まり良く製造することができる。

また、本実施の形態では、安定組成を有する２種類のターゲット（ＧｅＳｂＴｅターゲット１０９ａおよびＩｎＴｅターゲット１０９ｄ）を同時にスパッタしてＩｎＧｅＳｂＴｅ膜１９ａを形成するので、ＩｎＧｅＳｂＴｅ膜１９ａの化学量論的な組成が局所的にばらついたり、経時的に変動したりすることが抑制される。これにより、結晶粒の結晶相や組成の均一性が高いＩｎＧｅＳｂＴｅ膜１９ａが得られるので、電気的特性が良好で、かつ耐熱性が高い記憶層１９が得られる。従って、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを歩留まり良く製造することができる。

なお、ＩｎＧｅＳｂＴｅ膜１９ａを成膜する際には、２種類のターゲット（ＧｅＳｂＴｅターゲット１０９ａおよびＩｎＴｅターゲット１０９ｄ）を同時にスパッタする代わりに、ＧｅＳｂＴｅターゲット１０９ａを保持するカソード電極１０８ａと、ＩｎＴｅターゲット１０９ｄを保持するカソード電極１０８ｄに交互にＲＦパワーを印加し、ＧｅＳｂＴｅ膜の成膜とＩｎＴｅ膜の成膜とを交互に繰り返してもよい。この場合は、結晶粒の結晶相や組成の均一性を確保するために、２個のカソード電極１０８ａ、１０８ｄに印加するＲＦパワーの切り替えを短時間で行うことが望ましい。

また、ＩｎＧｅＳｂＴｅ膜１９ａを成膜する際に用いる２種類のターゲット（ＧｅＳｂＴｅターゲット１０９ａおよびＩｎＴｅターゲット１０９ｄ）の組み合わせは、Ｇｅ_２Ｓｂ_２Ｔｅ_５で表記できる組成の化合物とＩｎ_２Ｔｅ_３で表記できる組成の化合物との組み合わせに限定されるものではない。すなわち、ＧｅＳｂＴｅターゲット１０９ａとしては、安定組成を有する他のＧｅＳｂＴｅ化合物、例えばＧｅＳｂ_４Ｔｅ_７、ＧｅＳｂ_２Ｔｅ_４またはＧｅ_４ＳｂＴｅ_５で表記できる組成の化合物を用いることができる。この場合、ＧｅＳｂＴｅ化合物中のＧｅとＳｂとＴｅの組成比は、±２％のばらつきまで許容できる。

同様に、ＩｎＴｅターゲット１０９ｄとしては、安定組成を有する他のＩｎＴｅ化合物、例えばＩｎ_４Ｔｅ_３、ＩｎＴｅ（組成比＝１：１）、Ｉｎ_３Ｔｅ_４、Ｉｎ_３Ｔｅ_５、Ｉｎ_２Ｔｅ_５で表記できる組成の化合物を用いることができる。この場合も、ＩｎＴｅ化合物中のＩｎとＴｅの組成比は、±２％のばらつきまで許容できる。

また、本実施の形態では、安定組成を有する２種類のターゲット（ＧｅＳｂＴｅターゲット１０９ａおよびＩｎＴｅターゲット１０９ｄ）を同時スパッタしてＩｎＧｅＳｂＴｅ膜１９ａを成膜したが、安定組成を有する３種類以上のターゲットを同時スパッタしてＩｎＧｅＳｂＴｅ膜１９ａを成膜することもできる。

一例を挙げると、ＧｅＴｅ化合物で構成される第１のターゲットと、ＳｂＴｅ化合物で構成される第２のターゲットと、ＩｎＴｅ化合物で構成される第３のターゲットを同時スパッタしてＩｎＧｅＳｂＴｅ膜１９ａを成膜することもできる。この場合は、安定組成を有するＧｅＴｅ化合物として、ＧｅＴｅ（組成比＝１：１）で表記できる組成の化合物を使用する。また、安定組成を有するＳｂＴｅ化合物として、Ｓｂ_２Ｔｅ_３で表記できる組成の化合物を使用する。安定組成を有するＩｎＴｅ化合物としては、前掲の化合物（Ｉｎ_２Ｔｅ_３、Ｉｎ_４Ｔｅ_３、ＩｎＴｅ、Ｉｎ_３Ｔｅ_４、Ｉｎ_３Ｔｅ_５、Ｉｎ_２Ｔｅ_５）を用いることができる。

上記した第１〜第３のターゲットを図９に示すスパッタチャンバ１０１の３個のカソード電極（例えば１０８ａ〜１０８ｃ）に取り付ける場合は、残った１個のカソード電極（例えば１０８ｄ）にＷターゲット１０９ｂまたはＴａターゲット１０９ｃのいずれかを取り付けて成膜を行う。例えば残った１個のカソード電極にＷターゲット１０９ｂを取り付ける場合、界面層１８を構成する酸化タンタル（Ｔａ_２Ｏ_５）膜は、ＣＶＤ装置を使って別途に成膜すればよい。

また、図１９に示すように、スパッタチャンバ１０１内に３個のカソード電極（１０８ａ、１０８ｂ、１０８ｃ）を備えたスパッタリング装置を使ってＩｎＧｅＳｂＴｅ膜１９ａを成膜することもできる。この場合は、前述した安定組成を有する第１〜第３のターゲット（ＩｎＴｅターゲット１０９ｄ、ＧｅＴｅターゲット１０９ｅ、ＳｂＴｅターゲット１０９ｆ）をカソード電極（１０８ａ、１０８ｂ、１０８ｃ）に取り付けて同時にスパッタする。あるいは、安定組成を有する２種類のターゲット（ＧｅＳｂＴｅターゲット１０９ａおよびＩｎＴｅターゲット１０９ｄ）を２個のカソード電極に取り付け、残った１個のカソード電極にＷターゲット１０９ｂまたはＴａターゲット１０９ｃのいずれかを取り付けて成膜を行うこともできる。

（実施の形態２）
前記実施の形態１では、Ａｒよりも質量が大きい希ガス元素を放電ガスに用いることによって、ＩｎＧｅＳｂＴｅ膜１９ａ中に混入される放電ガスの量を低減したが、スパッタリング法を用いてＩｎＧｅＳｂＴｅ膜を堆積する際に、基板１（ウエハ）の温度を高くすることによって、ＩｎＧｅＳｂＴｅ膜中に混入される放電ガスの量を低減することもできる。

すなわち、本実施の形態では、前記図８に示すスパッタリング装置１００を使ってＩｎＧｅＳｂＴｅ膜を成膜する際、図９に示すスパッタチャンバ１０１のウエハステージ１０６上に位置決めした基板１の温度を前記実施の形態１よりも高温に設定して成膜を行う。

図２０は、基板１の温度を変えて堆積した６種類のＩｎＧｅＳｂＴｅ膜を熱処理した際に脱離する放電ガス（Ａｒ）のＴＤＳ分析結果を示すグラフである。また、図２１は、ＴＤＳ分析結果から求めた放電ガス（Ａｒ）脱離量の基板温度依存性を示すグラフである。これらのグラフから、基板１の温度を１００℃〜２５０℃、好ましくは１５０℃〜２００℃に設定して成膜を行うことにより、ＩｎＧｅＳｂＴｅ膜中に混入される放電ガスの量を低減できることが判る。

基板温度を高くすると、膜中に混入される放電ガスの量が低減される理由は、以下のように説明できる。すなわち、基板温度を高くすると、基板に到達したスパッタ粒子が膜表面を動くことができる距離が長くなり、エネルギー的により低い位置で安定化するため、膜は緻密になる。膜が緻密化すると、膜の構成元素と化学的に結合できない放電ガス（Ａｒ）を膜外に排出する力が強くなるため、膜中に混入する放電ガスの量が低減する。なお、本実施の形態では、Ａｒを放電ガスに用いてＩｎＧｅＳｂＴｅ膜を成膜する場合について説明したが、ＫｒやＸｅを放電ガスに用いてＩｎＧｅＳｂＴｅ膜を成膜する場合にも同様に適用することができる。

（実施の形態３）
前記実施の形態１では、Ａｒよりも質量が大きい希ガス元素を放電ガスに用いることによって、ＩｎＧｅＳｂＴｅ膜１９ａ中に混入される放電ガスの量を低減したが、スパッタリング法を用いてＩｎＧｅＳｂＴｅ膜を堆積する際に、放電ガスの圧力（濃度）を高くすることによって、ＩｎＧｅＳｂＴｅ膜中に混入される放電ガスの量を低減することもできる。

すなわち、本実施の形態では、前記図８に示すスパッタリング装置１００を使ってＩｎＧｅＳｂＴｅ膜を成膜する際、図９に示すスパッタチャンバ１０１に導入する放電ガスの圧力を前記実施の形態１よりも高く設定して成膜を行う。

図２２は、スパッタチャンバ１０１内の放電ガス（Ａｒ）の圧力を変えて堆積した４種類のＩｎＧｅＳｂＴｅ膜を熱処理した際に脱離する放電ガス（Ａｒ）のＴＤＳ分析結果を示すグラフである。また、図２３は、ＴＤＳ分析結果から求めた放電ガス（Ａｒ）脱離量の放電ガス圧依存性を示すグラフである。これらのグラフから、放電ガスの圧力を１Ｐａ以上、好ましくは１．２Ｐａ〜２．４Ｐａ程度に設定して成膜を行うことにより、ＩｎＧｅＳｂＴｅ膜中に混入される放電ガスの量を低減できることが判る。

これは、放電ガスの圧力を高くすると、図９に示すスパッタチャンバ１０１のカソード電極１０８ａ、１０８ｄとウエハステージ１０６との間に形成されるプラズマ中のＡｒ^＋イオン濃度が高くなり、Ａｒ^＋イオン同士の衝突・散乱頻度が増す結果、基板１の表面に到達して膜中に取り込まれるＡｒの量が減少するためである。

なお、本実施の形態では、Ａｒを放電ガスに用いてＩｎＧｅＳｂＴｅ膜を成膜する場合について説明したが、ＫｒやＸｅを放電ガスに用いてＩｎＧｅＳｂＴｅ膜を成膜する場合にも同様に適用することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態１〜３でそれぞれ説明した放電ガス混入防止対策を２つ以上組み合わせることによって、ＩｎＧｅＳｂＴｅ膜中に混入される放電ガスの量を低減することも可能である。

また、本願発明によれば、記憶層を構成するＩｎＧｅＳｂＴｅ膜をスパッタリング法で堆積する際、膜中に混入する放電ガスの量を低減することができるので、ＩｎＧｅＳｂＴｅ膜上に上部電極用の導電膜を堆積した後、ＩｎＧｅＳｂＴｅ膜を結晶化するための熱処理を行った際、ＩｎＧｅＳｂＴｅ膜中にボイドが発生する不具合を抑制することができる。これにより、高温環境下においても優れたデータ保持特性を発揮する相変化メモリを歩留まり良く製造することができる。

本発明は、記憶層としてカルコゲナイド膜を用いる相変化メモリの製造に適用することができる。

Claims (14)

1. 相変化に伴う電気抵抗値の差によって情報を記憶する記憶層を半導体基板上に成膜する工程を備えた半導体記憶装置の製造方法であって、前記記憶層を成膜する工程は、
   （ａ）放電ガスとして、アルゴンよりも原子量の大きい希ガスを用いたスパッタリング法によって、前記半導体基板上にインジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜を堆積する工程、
   を含むことを特徴とする半導体記憶装置の製造方法。
2. 前記希ガスは、キセノンであることを特徴とする請求項１記載の半導体記憶装置の製造方法。
3. 前記希ガスは、クリプトンであることを特徴とする請求項１記載の半導体記憶装置の製造方法。
4. 前記（ａ）工程の後、
   （ｂ）前記カルコゲナイド膜上に上部電極用の導電膜を堆積する工程、
   （ｃ）前記（ｂ）工程の後、前記半導体基板を熱処理することによって、前記カルコゲナイド膜を結晶化する工程、
   をさらに含むことを特徴とする請求項１記載の半導体記憶装置の製造方法。
5. 前記カルコゲナイド膜の成膜と、前記導電膜の成膜とを、同一スパッタリング装置を使って行うことを特徴とする請求項４記載の半導体記憶装置の製造方法。
6. 前記導電膜は、タングステン膜であることを特徴とする請求項４記載の半導体記憶装置の製造方法。
7. 前記スパッタリング法によって前記カルコゲナイド膜を成膜する際、それぞれが安定組成を有する化合物からなる複数種類のターゲットを用いることを特徴とする請求項１記載の半導体記憶装置の製造方法。
8. 相変化に伴う電気抵抗値の差によって情報を記憶する記憶層を半導体基板上に成膜する工程を備えた半導体記憶装置の製造方法であって、前記記憶層を成膜する工程は、
   （ａ）前記半導体基板の温度を１００℃〜２５０℃に保った状態で、前記半導体基板上にインジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜をスパッタリング法によって堆積する工程、
   を含むことを特徴とする半導体記憶装置の製造方法。
9. 前記半導体基板のより好ましい温度は、１５０℃〜２００℃であることを特徴とする請求項８記載の半導体記憶装置の製造方法。
10. 前記（ａ）工程の後、
    （ｂ）前記カルコゲナイド膜上に上部電極用の導電膜を堆積する工程、
    （ｃ）前記（ｂ）工程の後、前記半導体基板を熱処理することによって、前記カルコゲナイド膜を結晶化する工程、
    をさらに含むことを特徴とする請求項８記載の半導体記憶装置の製造方法。
11. 前記スパッタリング法は、放電ガスとして、アルゴンを用いることを特徴とする請求項８記載の半導体記憶装置の製造方法。
12. 相変化に伴う電気抵抗値の差によって情報を記憶する記憶層を半導体基板上に成膜する工程を備えた半導体記憶装置の製造方法であって、前記記憶層を成膜する工程は、
    （ａ）放電ガスの圧力を１Ｐａ以上に保った状態で、前記半導体基板の上にインジウム、ゲルマニウム、アンチモンおよびテルルからなるカルコゲナイド膜をスパッタリング法によって堆積する工程、
    を含むことを特徴とする半導体記憶装置の製造方法。
13. 前記放電ガスのより好ましい圧力は、１．２Ｐａ〜２．４Ｐａであることを特徴とする請求項１２記載の半導体記憶装置の製造方法。
14. 前記（ａ）工程の後、
    （ｂ）前記カルコゲナイド膜上に上部電極用の導電膜を堆積する工程、
    （ｃ）前記（ｂ）工程の後、前記半導体基板を熱処理することによって、前記カルコゲナイド膜を結晶化する工程、
    をさらに含むことを特徴とする請求項１２記載の半導体記憶装置の製造方法。

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