JPWO2007097030A1 - キャッシュ制御装置およびキャッシュ制御方法 - Google Patents
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Abstract
Description
102 MIデータRAM
103 バイパス経路部
104 セレクタ
105 入出力制御部
106 監視部
107−1、107−2 CPUコア
107a−1、107a−2 L1キャッシュ
108 データレジスタ部
108a MIDQ
108b WBDQ
108c MODQ
108d RDQ
109 MIB
110 書込制御部
111 L2キャッシュ
102 MIデータRAM
103 バイパス経路部
104 セレクタ
105 入出力制御部
106 監視部
107−1、107−2 CPUコア
107a−1、107a−2 L1キャッシュ
108 データレジスタ部
108a MIDQ
108b WBDQ
108c MODQ
108d RDQ
109 MIB
110 書込制御部
111 L2キャッシュ
Claims (10)
- キャッシュメモリにデータを書き込むキャッシュ制御装置であって、
前記キャッシュメモリへの書き込み用に外部から流入するデータを保持する第1バッファ手段と、
前記第1バッファ手段に保持されるデータのうち、現時点で前記キャッシュメモリへの書き込み対象となるデータを保持する第2バッファ手段と、
前記第2バッファ手段に保持されるデータの前記キャッシュメモリへの書き込みを制御する書込制御手段と
を有することを特徴とするキャッシュ制御装置。 - 前記第1バッファ手段は、
前記キャッシュメモリへの書き込みが同時に要求され得るすべてのデータを記憶可能な容量のRAM(Random Access Memory)を含むことを特徴とする請求項1記載のキャッシュ制御装置。 - 前記第2バッファ手段に空き領域があるか否かを監視する監視手段をさらに有し、
前記第1バッファ手段は、
前記監視手段によって前記第2バッファ手段に空き領域があること確認された場合に、データを前記第2バッファ手段へ出力することを特徴とする請求項1記載のキャッシュ制御装置。 - 前記第2バッファ手段は、
前記キャッシュメモリの近傍に配置され、
前記第1バッファ手段は、
前記第2バッファ手段よりも前記キャッシュメモリから遠方に配置される
ことを特徴とする請求項1記載のキャッシュ制御装置。 - 前記第1バッファ手段は、
複数の外部バスからのデータの流入を制御する外部バス制御手段を含み、
前記第2バッファ手段は、
外部バスそれぞれに対応する領域であって同量のデータを保持する領域を備える
ことを特徴とする請求項1記載のキャッシュ制御装置。 - 前記第2バッファ手段は、
外部バスそれぞれについて2回の書き込み分のデータを保持する領域を備えることを特徴とする請求項5記載のキャッシュ制御装置。 - 外部から流入するデータに前記第1バッファ手段をバイパスさせるバイパス手段と、
前記第1バッファ手段から出力されるデータまたは前記バイパス手段から出力されるデータのいずれか一方を選択して前記第2バッファ手段へ出力する選択手段と
をさらに有することを特徴とする請求項1記載のキャッシュ制御装置。 - 前記選択手段は、
前記第2バッファ手段に空き領域がある場合に、前記バイパス手段から出力されるデータを選択することを特徴とする請求項7記載のキャッシュ制御装置。 - 前記書込制御手段は、
前記第1バッファ手段から前記第2バッファ手段へデータが出力されると、このデータの前記キャッシュメモリへの書き込みを前記第2バッファ手段に実行させることを特徴とする請求項1記載のキャッシュ制御装置。 - キャッシュメモリにデータを書き込むキャッシュ制御方法であって、
前記キャッシュメモリへの書き込み用に外部から流入するデータを第1バッファに保持する第1保持工程と、
前記第1保持工程にて保持されるデータのうち、現時点で前記キャッシュメモリへの書き込み対象となるデータを第2バッファに保持する第2保持工程と、
前記第2保持工程にて保持されるデータの前記キャッシュメモリへの書き込みを制御する書込制御工程と
を有することを特徴とするキャッシュ制御方法。
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