JPWO2006100765A1 - Semiconductor device manufacturing method and compression molding apparatus - Google Patents

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隆文 西田
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Abstract

基板(配線基板)を準備した後、基板にチップを搭載し、その後圧縮成形の上型下面に基板を取り付け、つぎに、下型の上面のキャビティ内にパウダレジンを投入し、型締めによって基板の下面に封止体を形成する半導体装置の製造方法であって、下型は基板に形成される封止体に対応するキャビティと、キャビティの外側に位置するフローキャビティと、キャビティとフローキャビティを連通する複数のフローゲートと、キャビティに連なる複数のエアーベントとを有し、上型は基板を保持する保持機構と、下型のフローキャビティ内に突入制御されるフローキャビティプランジャとを有し、封止体を形成する際、フローキャビティプランジャをフローキャビティ内に突入させてフローキャビティに流入した樹脂の加圧力をキャビティ内の樹脂の加圧力と同じ圧力にして封止体を形成することを特徴とする。After preparing the substrate (wiring substrate), the chip is mounted on the substrate, and then the substrate is attached to the lower surface of the upper mold of compression molding. Next, the powder resin is put into the cavity on the upper surface of the lower mold, and the substrate is fixed by clamping A method for manufacturing a semiconductor device in which a sealing body is formed on a lower surface, wherein a lower mold communicates a cavity corresponding to a sealing body formed on a substrate, a flow cavity located outside the cavity, and the cavity and the flow cavity. A plurality of flow gates, a plurality of air vents connected to the cavity, and the upper mold has a holding mechanism for holding the substrate and a flow cavity plunger that is controlled to enter the flow cavity of the lower mold, and is sealed. When forming the stationary body, the flow cavity plunger is inserted into the flow cavity, and the pressure of the resin flowing into the flow cavity is adjusted in the cavity. And forming a sealing member in the same pressure as the fat of pressure.

Description

本発明は半導体装置の製造方法及び圧縮成形装置に係わり、特に、半導体装置の製造において基板の一面に搭載した半導体チップ等の電子部品を絶縁性樹脂からなる封止体で覆う封止技術に適用して有効な技術に関する。   The present invention relates to a semiconductor device manufacturing method and a compression molding apparatus, and more particularly to a sealing technique in which an electronic component such as a semiconductor chip mounted on one surface of a substrate is covered with a sealing body made of an insulating resin in the manufacture of a semiconductor device. And effective technology.

半導体チップ等を絶縁性樹脂からなる封止体で覆う装置としてトランスファモールディング装置が知られている。トランスファモールディング装置は、カル上に位置するポット(筒体)内にタブレットと呼称される樹脂材料を投入し、その後プランジャを降下させてカル上の樹脂材料を加熱加圧して溶融させる構造になっている。溶融した樹脂(レジン)は、ランナー,ゲートを通過してキャビティ内に圧入され、キャビティ内で硬化した樹脂によって封止体が形成される。   A transfer molding apparatus is known as an apparatus for covering a semiconductor chip or the like with a sealing body made of an insulating resin. The transfer molding device has a structure in which a resin material called a tablet is placed in a pot (cylinder) located on the cull, and then the plunger is lowered to heat and press the resin material on the cull to melt. Yes. The molten resin (resin) passes through the runner and gate and is press-fitted into the cavity, and a sealing body is formed by the resin cured in the cavity.

トランスファモールディング装置は、樹脂をカルからキャビティに移動させるため、ランナー等樹脂が流れる流路で硬化した樹脂は使用されずに廃棄される。このため、樹脂の使用効率が低い。また、溶けた樹脂はキャビティ内に勢いよく注入されるため、樹脂の流れによって半導体チップの電極に接続されるワイヤが変形しショート不良を発生させることもある。半導体装置の小型・薄型化に伴い、ワイヤは一層細いものが使用される傾向にあり、ショート不良はさらに起き易くなる。   Since the transfer molding apparatus moves the resin from the cull to the cavity, the resin cured in the flow path through which the resin such as a runner flows is discarded without being used. For this reason, the use efficiency of resin is low. In addition, since the melted resin is vigorously injected into the cavity, the wire connected to the electrode of the semiconductor chip may be deformed due to the flow of the resin and cause a short circuit failure. As semiconductor devices become smaller and thinner, thinner wires tend to be used, and short-circuit defects are more likely to occur.

このようなことから、近年、圧縮成形装置が使用されている(例えば、非特許文献1)。非特許文献1に記載されているように、圧縮成形装置は、ポット、ランナーを有しない金型構造であり、キャビティを構成するものは、基板とキャビティ底部及び枠部である。枠部は基板と接するクランプ面であり、キャビティの側面でもある。また、圧縮成形装置における樹脂供給は、画像認識により基板上のチップ搭載数を把握し、そのデータを元に樹脂重量を算出して粉粒樹脂を計量供給し、打錠している。そして、この打錠した樹脂を用いて圧縮成形を行っている。   For these reasons, in recent years, compression molding apparatuses have been used (for example, Non-Patent Document 1). As described in Non-Patent Document 1, the compression molding apparatus has a mold structure that does not have pots and runners, and what constitutes a cavity is a substrate, a cavity bottom, and a frame. The frame portion is a clamp surface in contact with the substrate, and is also a side surface of the cavity. In addition, the resin supply in the compression molding apparatus grasps the number of chips mounted on the substrate by image recognition, calculates the resin weight based on the data, measures and supplies the granular resin, and performs tableting. And compression molding is performed using this tableted resin.

工業調査会発行「電子材料」2004年8月号、66頁〜69頁。Issued by the Industrial Research Council, “Electronic Materials” August 2004, pages 66-69.

半導体装置製造における封止体形成方法としては、成形樹脂が安価なエポキシ樹脂を使用したトランスファモールディング方式が主流である。しかし、前述のようにトランスファモールディング装置では、カル、ランナー、ゲート等の樹脂流路を有するために樹脂(レジン)の使用効率が30〜50%となり、製造コスト低減を妨げている。   As a sealing body forming method in the manufacture of semiconductor devices, a transfer molding method using an epoxy resin whose molding resin is inexpensive is the mainstream. However, as described above, the transfer molding apparatus has resin flow paths such as cal, runner, gate, etc., so that the use efficiency of the resin (resin) is 30 to 50%, which hinders the reduction of the manufacturing cost.

そこで、基板の一面側に封止体を形成する片面モールド製品の製造においては、カル、ランナー、ゲートを無くした圧縮成形装置が使用され始めている。本出願人においても圧縮成形法によって半導体装置を製造している。しかし、従来の圧縮成形装置では、以下のような不都合が存在することが判明した。   Therefore, in the production of single-sided molded products in which a sealing body is formed on one surface side of a substrate, a compression molding apparatus that eliminates culls, runners, and gates has begun to be used. The applicant also manufactures semiconductor devices by compression molding. However, it has been found that the conventional compression molding apparatus has the following disadvantages.

圧縮成形装置は、カル、ランナー、ゲートを無くすことによってレジン使用効率が飛躍的に向上するが、レジン供給においては、基板上に搭載したチップ(半導体チップ)数を把握し、レジン重量を算出し計量しキャビティに投入する必要がある。   The compression molding equipment dramatically improves the efficiency of resin use by eliminating cals, runners, and gates. However, when supplying resin, the number of chips (semiconductor chips) mounted on the substrate is ascertained and the weight of the resin is calculated. Need to weigh and put into cavity.

製品形成部をマトリックス状に配置した基板を使用して片面モールドを行って半導体装置を製造する場合、配線等に不良が認められた製品形成部には半導体チップを搭載しないため、基板毎にチップ搭載数が変わることもある。従って、基板ごとにレジン供給量が決定され、これに基づいて圧縮成形が行われる。そして、算出重量よりレジン量を多くした場合、封止体(パッケージ)の厚さが厚くなる。また、算出重量よりレジン量が少ない場合は、パッケージ厚さが薄くなり、ワイヤやチップが露出する露出不良が発生する。   When manufacturing a semiconductor device by performing single-sided molding using a substrate with product formation parts arranged in a matrix, semiconductor chips are not mounted on product formation parts that have been found defective in wiring, etc. The number mounted may change. Accordingly, the resin supply amount is determined for each substrate, and compression molding is performed based on the resin supply amount. When the resin amount is increased from the calculated weight, the sealing body (package) becomes thick. Further, when the resin amount is smaller than the calculated weight, the package thickness becomes thin, and an exposure failure that exposes a wire or a chip occurs.

図28は本発明に先立って検討した圧縮成形の樹脂(レジン)供給の各工程を示すフローチャートである。レジン供給においては、基板上チップ搭載数チェック(画像にて認識)S50、レジン計量部へチップ搭載数転送S51、レジン計量データ処理とキャビティ内へ投入するレジン量算出S52、レジン計量部で投入するレジン量の計量と測定(計量時の測定誤差精度50mmg単位要)S53、計量後レジン供給部へ移し替えS54、圧縮成形金型へレジン供給S55、封止体形成S56の順で行われる。工程S50では、基板上に搭載された半導体チップの搭載数をモニタカメラで画像認識する。この画像認識によるチップ搭載数(情報)はレジン計量部へ転送される(S51)。レジン計量部では、チップ搭載数の情報(データ)を基にレジン計量データ処理を行い、圧縮成形金型の下型のキャビティ内に投入するレジン量を算出する(S52)。つぎに、レジン計量部で投入するレジン量の計量と測定が行われる(S53)。この計量時の測定誤差精度は50mmg単位となる。レジン計量後、計量されたレジンはレジン供給部へ移し替えられる(S54)。レジン供給部では、計量されたレジンを圧縮成形金型へ供給する(S55)。その後、圧縮成形金型の下型と上型が重ね合わされ(型締め)、ついでモールドが行われ、封止体を形成する(S56)。   FIG. 28 is a flowchart showing each process of supplying a resin (resin) for compression molding examined prior to the present invention. In resin supply, chip mounting number check (recognition by image) S50 on substrate, chip mounting number transfer S51 to resin weighing unit, resin weighing data processing and resin amount calculation S52 to be put into cavity, and resin weighing unit Measurement and measurement of the amount of resin (measurement error accuracy at the time of weighing 50 mmg required) S53, transfer to the resin supply unit after measurement S54, resin supply S55 to the compression mold, and sealing body formation S56 are performed in this order. In step S50, the number of semiconductor chips mounted on the substrate is recognized by a monitor camera. The number of chips mounted (information) by this image recognition is transferred to the resin measuring unit (S51). The resin metering unit performs resin metering data processing based on the information (data) of the number of chips mounted, and calculates the amount of resin put into the cavity of the lower mold of the compression molding die (S52). Next, measurement and measurement of the amount of resin to be input by the resin measuring unit are performed (S53). The measurement error accuracy at the time of weighing is 50 mmg. After weighing the resin, the weighed resin is transferred to the resin supply unit (S54). The resin supply unit supplies the measured resin to the compression mold (S55). Thereafter, the lower mold and the upper mold of the compression mold are overlaid (clamping), and then the molding is performed to form a sealed body (S56).

しかし、このような工程を行う圧縮成形装置は、チップ数把握のための高精度なモニタカメラ及び画像処理装置等の画像ユニットが必要となるとともに、チップ数把握からレジン計量に至る計算ソフトウェア等を必要とし、付帯装置が高価となり、半導体装置の製造コストを引き上げることになる。
本発明の一つの目的は、半導体装置の製造コストの低減が図れる半導体装置の製造方法を提供することにある。
本発明の一つの目的は、半導体装置の製造コストの低減が図れる圧縮成形装置を提供することにある。
本発明の一つの目的は、封止体の厚さを過不足なく形成できる半導体装置の製造方法を提供することにある。
本発明の一つの目的は、封止体の厚さを過不足なく形成できる圧縮成形装置を提供することにある。
However, a compression molding apparatus that performs such a process requires a high-accuracy monitor camera and an image processing unit such as an image processing device for grasping the number of chips, as well as calculation software and the like from grasping the number of chips to resin weighing. This is necessary, and the incidental device becomes expensive, which increases the manufacturing cost of the semiconductor device.
One object of the present invention is to provide a method of manufacturing a semiconductor device that can reduce the manufacturing cost of the semiconductor device.
One object of the present invention is to provide a compression molding apparatus that can reduce the manufacturing cost of a semiconductor device.
One object of the present invention is to provide a method of manufacturing a semiconductor device that can form a sealing body with a sufficient thickness.
One object of the present invention is to provide a compression molding apparatus capable of forming the thickness of a sealing body without excess or deficiency.

本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。   The following is a brief description of an outline of typical inventions disclosed in the present application.

(1)本発明の半導体装置の製造方法は、
(a)複数の製品形成部が配置された基板を準備する工程、
(b)前記各製品形成部に電子部品をそれぞれ搭載する工程、
(c)前記電子部品が搭載された基板を前記電子部品が下面側になる状態で圧縮成形金型の上型の下面に取り付ける工程、
(d)前記圧縮成形金型の前記上型に対面する下型の上面に形成され、かつ前記複数の製品形成部全体を含むように形成されたキャビティに封止体形成用の樹脂を供給する工程、
(e)前記下型と前記上型のクランプで前記基板を挟み込んで前記樹脂を加圧加熱して前記基板の下面側に前記各製品形成部の前記電子部品を一括して覆う前記樹脂からなる封止体を形成する工程、
(f)前記工程(e)後の前記基板を前記成型金型から離型する工程を有し、
前記下型は前記基板に形成される前記封止体に対応するキャビティと、前記キャビティの外側に位置するフローキャビティと、前記キャビティと前記フローキャビティを連通する複数のフローゲートと、前記キャビティに連なる複数のエアーベントとを有し、
前記上型は前記基板を保持する保持機構と、前記下型の前記フローキャビティ内に突入制御されるフローキャビティプランジャとを有し、
前記工程(e)の前記封止体を形成する際、前記フローキャビティプランジャを前記下型の前記フローキャビティ内に突入させて前記フローキャビティに流入した前記樹脂を所定の圧力に加圧することを特徴とする。
(1) A manufacturing method of a semiconductor device of the present invention includes:
(A) a step of preparing a substrate on which a plurality of product forming portions are arranged;
(B) a step of mounting electronic components on each of the product forming sections,
(C) attaching the substrate on which the electronic component is mounted to the lower surface of the upper mold of the compression mold in a state where the electronic component is on the lower surface side;
(D) Supplying a resin for forming a sealing body to a cavity formed on the upper surface of the lower mold facing the upper mold of the compression mold and formed so as to include the entire plurality of product forming portions. Process,
(E) The resin is sandwiched between the lower mold and the upper mold, and the resin is pressurized and heated to collectively cover the electronic components of the product forming portions on the lower surface side of the substrate. Forming a sealing body,
(F) having a step of releasing the substrate after the step (e) from the molding die;
The lower mold is connected to a cavity corresponding to the sealing body formed on the substrate, a flow cavity located outside the cavity, a plurality of flow gates communicating the cavity and the flow cavity, and the cavity. A plurality of air vents,
The upper mold has a holding mechanism for holding the substrate, and a flow cavity plunger that is controlled to enter into the flow cavity of the lower mold,
When forming the sealing body in the step (e), the flow cavity plunger is inserted into the flow cavity of the lower mold to pressurize the resin flowing into the flow cavity to a predetermined pressure. And

そして、前記フローキャビティプランジャを前記下型の前記フローキャビティ内に突入させて前記フローキャビティに流入した前記樹脂の圧力を、前記キャビティ内の樹脂の圧力と同じ圧力に加圧する。   Then, the flow cavity plunger is inserted into the flow cavity of the lower mold, and the pressure of the resin flowing into the flow cavity is increased to the same pressure as the pressure of the resin in the cavity.

また、前記工程(d)における前記キャビティ内に供給する前記樹脂の量は、前記下型と上型が前記クランプ状態にあり、前記電子部品が一つも搭載されていないとする前記基板と前記下型の前記キャビティによって形成される前記樹脂が注入される空間体積の120〜150%とし、同一品種の基板の場合は前記樹脂投入量は毎回同量とすることを特徴とする。   The amount of the resin supplied into the cavity in the step (d) is such that the lower mold and the upper mold are in the clamped state, and no electronic component is mounted on the substrate and the lower mold. It is characterized in that it is 120 to 150% of the space volume into which the resin formed by the cavity of the mold is injected, and in the case of the same type of substrate, the resin input amount is the same every time.

上記半導体装置の製造方法で使用する圧縮成形装置は、
下面に基板を保持する保持機構を有する上型と、
前記上型の下方に位置し、上面に窪みからなるキャビティを有する下型とを有し、
前記上型に前記基板を保持させかつ前記キャビティに樹脂を供給した後、前記下型と前記上型のクランプによって前記樹脂を加熱加圧して前記基板の下面側に前記樹脂からなる封止体を形成する圧縮成形装置であって、
前記下型には、前記キャビティの外側に位置する窪みからなるフローキャビティと、前記キャビティと前記フローキャビティを連通する溝からなる複数のフローゲートと、前記キャビティに連なる溝からなるエアーベントが上面に設けられ、
前記上型には、前記下型と前記上型をクランプした際前記下型の前記フローキャビティ内に突入制御されるフローキャビティプランジャが設けられていることを特徴とする。
The compression molding apparatus used in the manufacturing method of the semiconductor device is
An upper mold having a holding mechanism for holding the substrate on the lower surface;
A lower die that is located below the upper die and has a cavity formed of a depression on the upper surface;
After the substrate is held by the upper mold and the resin is supplied to the cavity, the resin is heated and pressed by the clamp of the lower mold and the upper mold, and a sealing body made of the resin is formed on the lower surface side of the substrate. A compression molding device for forming,
The lower mold has a flow cavity formed of a depression located outside the cavity, a plurality of flow gates formed of grooves communicating with the cavity and the flow cavity, and an air vent formed of grooves connected to the cavity on the upper surface. Provided,
The upper die is provided with a flow cavity plunger that is controlled to enter into the flow cavity of the lower die when the lower die and the upper die are clamped.

このような圧縮成形装置において、前記フローキャビティプランジャを前記下型の前記フローキャビティ内に突入させて前記フローキャビティに流入した前記樹脂の圧力を、前記下型と前記上型のクランプ時のキャビティ内の樹脂の圧力と同じ圧力にするように構成されている。   In such a compression molding apparatus, the pressure of the resin flowing into the flow cavity by causing the flow cavity plunger to enter the flow cavity of the lower mold is changed into the cavity at the time of clamping the lower mold and the upper mold. The pressure is the same as that of the resin.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。すなわち、
(1)本発明の半導体装置の製造方法では、キャビティから溢れ出たレジンを収容するフローキャビティが設けられていることから、基板に搭載される半導体チップが零の状態を目安とする多量のレジン量をキャビティに投入することができる。また、フローキャビティに流入したレジンもフローキャビティプランジャによってキャビティ内のレジンと同じ圧力で加圧される。この結果、(a)キャビティ内全体のレジンは適切な圧力下で硬化し、形成される封止体の厚さの過不足がなくなり、厚さ寸法のばらつきの大きいことを理由とする不良発生を抑止することができる。従って、歩留り向上から半導体装置の製造コスト低減が達成できる。
The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows. That is,
(1) In the method of manufacturing a semiconductor device according to the present invention, since a flow cavity is provided to store the resin overflowing from the cavity, a large amount of resin with a semiconductor chip mounted on the substrate as a guide An amount can be charged into the cavity. The resin flowing into the flow cavity is also pressurized by the flow cavity plunger with the same pressure as the resin in the cavity. As a result, (a) the resin in the entire cavity is cured under an appropriate pressure, and there is no excess or deficiency in the thickness of the formed sealing body. Can be deterred. Therefore, the manufacturing cost of the semiconductor device can be reduced by improving the yield.

(b)また、キャビティ内の樹脂は適切な圧力下で硬化することから、封止体は均質なものが形成でき、内部に気泡(ボイド)を含まなくなり、封止体の耐湿性が向上する。ボイド発生を防ぐためには、キャビティ内の樹脂は、例えば、50kg/cm以上の圧力下で硬化させる必要がある。(B) Further, since the resin in the cavity is cured under an appropriate pressure, the sealing body can be formed in a uniform shape, and no air bubbles (voids) are contained therein, thereby improving the moisture resistance of the sealing body. . In order to prevent generation of voids, the resin in the cavity needs to be cured under a pressure of 50 kg / cm 2 or more, for example.

(2)本発明の半導体装置の製造方法では、封止体は圧縮成形装置によって形成されるため、封止体形成時に、トランスファモールディングのようにレジンの強い流れが起きなくなり、半導体チップの電極と基板の配線を接続するワイヤの流れによる変形が発生しなくなる。この結果、製造歩留りが向上する。現状で使用するワイヤの直径は25μm程度であるが、半導体チップ上の電極パッドピッチの更なる狭小化により将来はワイヤ直径はさらに細くなると想定できる。例えば、ワイヤ直径が23μm程度になれば、電極パッドピッチは65μm程度に狭小化できる。また、ワイヤ直径は、さらに20μm、17μm、15μmと進むものと考えられる。このような細さのワイヤにおいても、圧縮成形によればワイヤ流れに起因するショート不良は防止することができる。   (2) In the method for manufacturing a semiconductor device according to the present invention, since the sealing body is formed by a compression molding apparatus, a strong resin flow does not occur like transfer molding when the sealing body is formed. Deformation due to the flow of the wire connecting the wiring of the substrate does not occur. As a result, the manufacturing yield is improved. Although the diameter of the wire used at present is about 25 μm, it can be assumed that the wire diameter will become thinner in the future due to further narrowing of the electrode pad pitch on the semiconductor chip. For example, if the wire diameter is about 23 μm, the electrode pad pitch can be reduced to about 65 μm. Further, it is considered that the wire diameter further proceeds to 20 μm, 17 μm, and 15 μm. Even in such a thin wire, the short circuit failure caused by the wire flow can be prevented by compression molding.

(3)本発明の圧縮成形装置は、基板に搭載した半導体チップ等の電子部品の数を計数必要がなく、基板に電子部品が搭載されない状態に見合うレジン量を投入レジン量として決めていることから、付帯装置の簡素化が図れ、圧縮成形装置のコスト低減が可能になる。この結果、半導体装置の製造コスト低減が達成できる。   (3) The compression molding apparatus of the present invention does not need to count the number of electronic components such as semiconductor chips mounted on the substrate, and determines the amount of resin suitable for the state where the electronic components are not mounted on the substrate as the amount of input resin. Therefore, the auxiliary device can be simplified, and the cost of the compression molding device can be reduced. As a result, the manufacturing cost of the semiconductor device can be reduced.

(4)本発明の圧縮成形装置によれば、圧縮成形時、余分なレジンはフローキャビティに流入することから、また、常にフローキャビティにレジンが流入するように投入レジン量を設定していることから、過不足のない量による封止体形成が可能になり、常に適正の厚さの封止体を形成することができる。   (4) According to the compression molding apparatus of the present invention, since the excess resin flows into the flow cavity at the time of compression molding, the input resin amount is set so that the resin always flows into the flow cavity. Therefore, it is possible to form a sealing body with an amount that is not excessive or insufficient, and it is possible to always form a sealing body with an appropriate thickness.

本発明の実施例1の半導体装置の製造方法を示すフローチャートである。It is a flowchart which shows the manufacturing method of the semiconductor device of Example 1 of this invention. 本実施例1の半導体装置の製造方法で使用する配線母基板の平面図である。6 is a plan view of a wiring mother board used in the method for manufacturing a semiconductor device of Example 1. FIG. 前記配線母基板の正面図である。It is a front view of the said wiring mother board. 前記配線母基板の単一の製品形成部を示す拡大断面図である。It is an expanded sectional view which shows the single product formation part of the said wiring mother board. 半導体チップを固定し、かつワイヤボンディングした前記配線母基板の平面図である。It is a top view of the said wiring mother board which fixed the semiconductor chip and wire-bonded. 図5で示す配線母基板の正面図である。FIG. 6 is a front view of the wiring motherboard shown in FIG. 5. 半導体チップが部分的に固定されていない前記配線母基板の平面図である。It is a top view of the said wiring mother board in which a semiconductor chip is not partially fixed. 図7で示す配線母基板の正面図である。It is a front view of the wiring motherboard shown in FIG. 本実施例1の半導体装置の製造方法で使用する圧縮成形装置の各部レイアウトを示す平面図である。It is a top view which shows each part layout of the compression molding apparatus used with the manufacturing method of the semiconductor device of the present Example 1. 前記圧縮成形装置の構造を示す模式的断面図である。It is typical sectional drawing which shows the structure of the said compression molding apparatus. 前記圧縮成形装置の下型を示す模式的平面図である。It is a typical top view which shows the lower mold | type of the said compression molding apparatus. 前記圧縮成形装置の上型の合わせ面を示す模式図である。It is a schematic diagram which shows the mating surface of the upper mold | type of the said compression molding apparatus. 前記圧縮成形装置の上型に配線母基板を取り付けた型締め前の状態を示す模式的断面図である。It is typical sectional drawing which shows the state before the mold clamping which attached the wiring mother board to the upper mold | type of the said compression molding apparatus. 前記圧縮成形装置の下型に樹脂を供給した型締め前の状態を示す模式的断面図である。It is typical sectional drawing which shows the state before the mold clamping which supplied resin to the lower mold | type of the said compression molding apparatus. 前記圧縮成形装置の下型と上型を型締めした状態を示す模式的断面図である。It is typical sectional drawing which shows the state which clamped the lower mold | type and upper mold | type of the said compression molding apparatus. 前記圧縮成形装置の下型に設けたフローキャビティをフローキャビティプランジャで加圧した状態を示す模式的断面図である。It is typical sectional drawing which shows the state which pressurized the flow cavity provided in the lower mold | type of the said compression molding apparatus with the flow cavity plunger. 前記圧縮成形装置のプレス動作及びフローキャビティプランジャ動作を示す動作チャートである。It is an operation | movement chart which shows the press operation | movement and flow cavity plunger operation | movement of the said compression molding apparatus. 封止体が形成された前記配線母基板を示す斜視図である。It is a perspective view which shows the said wiring mother board in which the sealing body was formed. 封止体が形成された前記配線母基板の平面図である。It is a top view of the said wiring mother board in which the sealing body was formed. 本実施例1の半導体装置の製造方法において、圧縮成形金型にレジンを供給する際の各工程を示すフローチャートである。5 is a flowchart showing each step when supplying a resin to a compression mold in the method for manufacturing a semiconductor device according to the first embodiment. 本実施例1の半導体装置の製造方法において、前記配線母基板に突起電極を形成する状態を示す模式図である。In the manufacturing method of the semiconductor device of Example 1, it is a mimetic diagram showing the state where a projection electrode is formed in the wiring mother board. 突起電極が形成された前記配線母基板を示す模式図である。It is a schematic diagram which shows the said wiring mother board in which the protruding electrode was formed. 本実施例1の半導体装置の製造方法において、前記配線母基板を前記樹脂層とともにダイシングブレードで切断する状態を示す模式図である。In the manufacturing method of the semiconductor device of Example 1, it is a mimetic diagram showing the state where the wiring mother board is cut with the dicing blade with the resin layer. 本実施例1の半導体装置の製造方法によって製造された半導体装置を示す斜視図である。1 is a perspective view showing a semiconductor device manufactured by a method for manufacturing a semiconductor device of Example 1. FIG. 本実施例1の半導体装置の製造方法によって製造された半導体装置を一部で断面した模式図である。1 is a schematic cross-sectional view of a part of a semiconductor device manufactured by a method for manufacturing a semiconductor device of Example 1. FIG. 本実施例2の圧縮成形装置の下型を示す平面図である。It is a top view which shows the lower mold | type of the compression molding apparatus of the present Example 2. 本実施例2の圧縮成形装置の上型の合わせ面を示す模式図である。It is a schematic diagram which shows the mating surface of the upper mold | type of the compression molding apparatus of the present Example 2. 本発明に先立って検討した圧縮成形金型に樹脂を供給する際の各工程を示すフローチャートである。It is a flowchart which shows each process at the time of supplying resin to the compression molding metal mold | die examined prior to this invention.

符号の説明Explanation of symbols

1…配線母基板(基板)、1a…主面(第1の面)、1b…裏面(第2の面)、2…製品形成部、3…ガイド孔、4…配線基板、5…絶縁基材、6…配線層、6a〜6e…導体パターン、6f…導体、7…ソルダレジスト、8…封止体、9…半導体チップ(チップ)、10…ワイヤ、11…×印、15…半導体装置、20…圧縮成形装置、21…パウダレジン計量ユニット、22…パウダレジン供給部、23…基板ローダ、24…基板整列部、25…搬入搬送部、26…圧縮成形金型、27…搬出搬送部、28…フローキャビブレイク部、29…基板アンローダ、35…下型、37…台座、38…スプリングガイド孔、39…セパレータ、40…下型キャビティストッパ、41…スプリング、42…高さ調整板、43…基板押さえブロック、44…キャビティ底板、45…キャビティ、46…フランジ、47…固定ブロック、48…ガイド空間、49…ストッパ、50…下型プレート、51…溝、52…O−リング、53…フローキャビティ、54…フローゲート、55…エアーベント、56,57…ウエッジ、60…上型、62…基台、63…上型プレート、64…基板吸着ブロック、65…真空吸着孔、66…真空吸着用配管、67…フローキャビティプランジャ、68…加圧アクチュエータ、69…駆動軸、70…サポートピラ、71,72…ウエッジ、73…減圧孔、74…配管、75…樹脂シート、80…パウダ樹脂(パウダレジン)、85…封止体、86…バンプ保持ツール、87…半田バンプ、88…バンプ電極、89…支持テープ、90…ダイシングブレード、95,96…ウエッジ。   DESCRIPTION OF SYMBOLS 1 ... Wiring mother board | substrate (board | substrate), 1a ... Main surface (1st surface), 1b ... Back surface (2nd surface), 2 ... Product formation part, 3 ... Guide hole, 4 ... Wiring board, 5 ... Insulation base 6 ... wiring layer, 6a to 6e ... conductor pattern, 6f ... conductor, 7 ... solder resist, 8 ... sealing body, 9 ... semiconductor chip (chip), 10 ... wire, 11 ... x mark, 15 ... semiconductor device , 20 ... compression molding apparatus, 21 ... powder resin metering unit, 22 ... powder resin supply unit, 23 ... substrate loader, 24 ... substrate alignment unit, 25 ... loading / unloading unit, 26 ... compression molding die, 27 ... unloading conveyance unit, 28 ... Flow cavity break part, 29 ... Substrate unloader, 35 ... Lower mold, 37 ... Base, 38 ... Spring guide hole, 39 ... Separator, 40 ... Lower mold cavity stopper, 41 ... Spring, 42 ... Height adjustment plate, 43 ... Board holding block, 4 ... cavity bottom plate, 45 ... cavity, 46 ... flange, 47 ... fixed block, 48 ... guide space, 49 ... stopper, 50 ... lower mold plate, 51 ... groove, 52 ... O-ring, 53 ... flow cavity, 54 ... Flow gate, 55 ... Air vent, 56, 57 ... Wedge, 60 ... Upper die, 62 ... Base, 63 ... Upper die plate, 64 ... Substrate suction block, 65 ... Vacuum suction hole, 66 ... Vacuum suction pipe, 67 ... Flow cavity plunger, 68 ... Pressure actuator, 69 ... Drive shaft, 70 ... Support pillar, 71, 72 ... Wedge, 73 ... Depressurization hole, 74 ... Piping, 75 ... Resin sheet, 80 ... Powder resin (powder resin), 85 DESCRIPTION OF SYMBOLS ... Sealing body, 86 ... Bump holding tool, 87 ... Solder bump, 88 ... Bump electrode, 89 ... Support tape, 90 ... Dicing blade, 95 96 ... Wedge.

本発明をより詳細に説明するために、添付の図面に従ってこれを説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様の部分の説明を原則として繰り返さない。   In order to explain the present invention in more detail, it will be described with reference to the accompanying drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment of the invention, and the repetitive description thereof is omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

本実施例1では、例えば配線基板に搭載された複数の半導体チップを一括して封止するMAP(Mold Array Package)方式の半導体装置の製造方法に本発明を適用した場合について図1〜図25により説明する。   In the first embodiment, for example, a case where the present invention is applied to a manufacturing method of a MAP (Mold Array Package) type semiconductor device that collectively seals a plurality of semiconductor chips mounted on a wiring board is shown in FIGS. Will be described.

本実施例1の半導体装置の製造方法では、図1のフローチャートに示すように、配線母基板準備S01、チップボンディングS02、ワイヤボンディングS03、樹脂封止(封止体形成:S04)、バンプ電極形成S05、個片化S06の各工程を経て製造される。   In the method of manufacturing the semiconductor device according to the first embodiment, as shown in the flowchart of FIG. 1, wiring mother board preparation S01, chip bonding S02, wire bonding S03, resin sealing (sealing body formation: S04), bump electrode formation Manufactured through the steps S05 and S06.

まず、図2〜図4に示す配線母基板(基板とも呼称する)1を準備する(S01)。図2は配線母基板1の部品搭載面の全体平面図、図3は図1の配線母基板1の正面図、図4は配線母基板1における単一の製品形成部の拡大断面図である。   First, a wiring mother board (also called a board) 1 shown in FIGS. 2 to 4 is prepared (S01). 2 is an overall plan view of the component mounting surface of the wiring mother board 1, FIG. 3 is a front view of the wiring mother board 1 in FIG. 1, and FIG. 4 is an enlarged cross-sectional view of a single product forming portion in the wiring mother board 1. .

配線母基板1は、後述の半導体装置の配線基板の母体であり、その外観は、例えば平面長方形の薄板状とされている。配線母基板1は、主面(第1の面)1aとその反対側の裏面(第2の面)1bとを有している。配線母基板1の主面1aは、後述のように半導体チップ(以下、チップとも呼称)が搭載される部品搭載面であり、配線母基板1の裏面は、後述のようにバンプ電極(突起電極)が形成されるバンプ電極形成面である。この配線母基板1には、製品形成部2が配置されている。製品形成部2は、図2において、点線で囲まれる四角形部分であり、上下左右方向に整列配置(マトリックス配列)されている。各製品形成部2は、1つの半導体装置を構成するのに必要な配線基板構成を有する単位領域になっている。このような配線母基板1の両側には、配線母基板1の主裏面を貫通する複数のガイド孔3が形成されている。このガイド孔3は配線母基板1の搬送や位置決め時のガイドとして利用される。   The wiring mother board 1 is a mother body of a wiring board of a semiconductor device, which will be described later, and has an appearance that is, for example, a flat rectangular thin plate. The wiring mother board 1 has a main surface (first surface) 1a and a back surface (second surface) 1b on the opposite side. The main surface 1a of the wiring mother board 1 is a component mounting surface on which a semiconductor chip (hereinafter also referred to as a chip) is mounted as described later, and the back surface of the wiring mother board 1 is a bump electrode (projection electrode) as described later. ) Is a bump electrode forming surface. A product forming section 2 is arranged on the wiring mother board 1. The product forming part 2 is a quadrangular part surrounded by a dotted line in FIG. 2, and is arranged in an up / down / left / right direction (matrix arrangement). Each product forming unit 2 is a unit region having a wiring board configuration necessary to configure one semiconductor device. A plurality of guide holes 3 penetrating the main back surface of the wiring mother board 1 are formed on both sides of the wiring mother board 1. The guide hole 3 is used as a guide when the wiring mother board 1 is transported or positioned.

配線母基板1は、多層配線構造を有している。図4では4層配線構成を例示している。図4において配線母基板1の上面(主面1a)は前記部品搭載面を示し、配線母基板1の下面(裏面1b)は前記バンプ電極形成面を示している。配線母基板1は、絶縁基材(コア材)5および配線層6を交互に積み重ねることで形成された積層体と、その積層体の上下面(部品搭載面およびバンプ電極形成面)に被着されたソルダレジスト7とを有している。絶縁基材5は、例えば耐熱性の高いガラス・エポキシ樹脂からなる。絶縁基材5の材料は、これに限定されるものではなく種々変更可能であり、例えばBTレジンまたはアラミド不織布材等を用いても良い。絶縁基材5の材料としてBTレジンを選択した場合には、熱伝導性が高いので、放熱性を向上させることができる。   The wiring mother board 1 has a multilayer wiring structure. FIG. 4 illustrates a four-layer wiring configuration. In FIG. 4, the upper surface (main surface 1a) of the wiring mother board 1 indicates the component mounting surface, and the lower surface (back surface 1b) of the wiring mother board 1 indicates the bump electrode forming surface. The wiring mother board 1 is attached to the laminate formed by alternately stacking the insulating base material (core material) 5 and the wiring layer 6 and the upper and lower surfaces (component mounting surface and bump electrode forming surface) of the laminate. Solder resist 7 is provided. The insulating base material 5 is made of, for example, glass / epoxy resin having high heat resistance. The material of the insulating base material 5 is not limited to this, and can be variously changed. For example, a BT resin or an aramid nonwoven fabric material may be used. When BT resin is selected as the material of the insulating base material 5, the heat conductivity is high, so that the heat dissipation can be improved.

配線母基板1の各配線層6には各種の導体パターン6a〜6eが形成されている。導体パターン6a〜6eは、例えば銅(Cu)箔をエッチングすることによりパターニングされている。部品搭載面の配線層6の導体パターン6aはチップ搭載用のパターンであり、導体パターン6bはボンディングワイヤが接続される電極パターンであり、導体パターン6e(図2参照)は後述の封止用の樹脂の剥離を容易にするためのパターンである。部品搭載面の配線層6には、この他、信号配線や電源配線用の導体パターンが形成されている。部品搭載面の導体パターン6a,6b,6e等の一部は、ソルダレジスト7から露出されており、その露出表面には、例えばニッケル(Ni)および金(Au)メッキ処理が施されている。バンプ電極形成面の配線層6の導体パターン6d(図4参照)は、バンプ電極接合用の電極パターンである。バンプ電極形成面の配線層6にも、この他、信号配線や電源配線用の導体パターンが形成されている。バンプ電極形成面の導体パターン6d等の一部も、ソルダレジスト7から露出されており、その露出表面には、例えばニッケルおよび金メッキ処理が施されている。上記積層体中の配線層6の導体パターン6c(図4参照)は、信号および電源用の配線パターンである。各配線層6はスルーホールの表面に形成された導体(銅箔等)6f(図4参照)を介して電気的に接続されている。前記ソルダレジスト7は、ソルダマスク(solder mask)またはストップオフ(stop-off)とも呼ばれ、半田付けの時に、半田付け不要な導体パターンに溶融半田が接触することを防ぎ、半田付け部以外の導体パターンを溶融半田から保護する保護膜としての機能を有する他、導体間の半田ブリッジの防止、汚染や湿気からの保護、損傷防止、耐環境性、マイグレーション防止、回路間の絶縁の維持および回路と他の部品(チップやプリント配線基板等)との短絡防止の機能等も有している。このソルダレジスト7は、例えばポリイミド系樹脂からなり、配線母基板1の主面および裏面の特定領域に形成されている。   Various conductor patterns 6 a to 6 e are formed on each wiring layer 6 of the wiring mother board 1. The conductor patterns 6a to 6e are patterned by, for example, etching a copper (Cu) foil. The conductor pattern 6a of the wiring layer 6 on the component mounting surface is a chip mounting pattern, the conductor pattern 6b is an electrode pattern to which bonding wires are connected, and the conductor pattern 6e (see FIG. 2) is for sealing described later. It is a pattern for facilitating peeling of the resin. In addition, a conductor pattern for signal wiring and power supply wiring is formed on the wiring layer 6 on the component mounting surface. Part of the conductor patterns 6a, 6b, 6e and the like on the component mounting surface is exposed from the solder resist 7, and the exposed surface is subjected to, for example, nickel (Ni) and gold (Au) plating. The conductor pattern 6d (see FIG. 4) of the wiring layer 6 on the bump electrode formation surface is an electrode pattern for bump electrode bonding. In addition, conductor patterns for signal wiring and power supply wiring are also formed on the wiring layer 6 on the bump electrode formation surface. Part of the conductor pattern 6d and the like on the bump electrode forming surface is also exposed from the solder resist 7, and the exposed surface is subjected to, for example, nickel and gold plating. The conductor pattern 6c (see FIG. 4) of the wiring layer 6 in the laminate is a signal and power supply wiring pattern. Each wiring layer 6 is electrically connected via a conductor (copper foil or the like) 6f (see FIG. 4) formed on the surface of the through hole. The solder resist 7 is also called a solder mask or a stop-off, and prevents solder from coming into contact with a conductor pattern that does not require soldering during soldering. In addition to functioning as a protective film to protect the pattern from molten solder, prevention of solder bridges between conductors, protection from contamination and moisture, damage prevention, environmental resistance, migration prevention, maintenance of insulation between circuits and circuit It also has a function of preventing a short circuit with other components (chip, printed wiring board, etc.). The solder resist 7 is made of, for example, polyimide resin, and is formed in specific regions on the main surface and the back surface of the wiring motherboard 1.

ここでは、4層配線構造の配線母基板1を例示したが、これに限定されるものではなく、半導体装置のモールド工程には、4層より少ない2層配線構造の配線母基板1や4層より多い6層配線構造の配線母基板1等、種々な配線層構成(様々な品種)の配線母基板1がロット単位で流れてくる。   Here, the wiring mother board 1 having a four-layer wiring structure is illustrated, but the invention is not limited to this. For the molding process of a semiconductor device, the wiring mother board 1 or four layers having a two-layer wiring structure having fewer than four layers is used. More wiring mother boards 1 having various wiring layer configurations (various types) such as wiring mother boards 1 having a larger six-layer wiring structure flow in lot units.

つぎに、図5および図6に示すように、配線母基板1の部品搭載面の各製品形成部2に、例えば銀入りペースト等のような接着剤を使ってチップ(半導体チップ)9を搭載する(S02)。チップ9の厚さは、特に限定されるものではないが、例えば100μm程度またはそれ以下である。   Next, as shown in FIGS. 5 and 6, a chip (semiconductor chip) 9 is mounted on each product forming portion 2 on the component mounting surface of the wiring mother board 1 using an adhesive such as a silver-containing paste. (S02). The thickness of the chip 9 is not particularly limited, but is about 100 μm or less, for example.

つぎに、例えば超音波振動と熱圧着とを併用した周知のワイヤボンダを用いて、チップ9のボンディングパッド(電極パッド)と、配線母基板1の部品搭載面の配線である導体パターン3bとを、例えば金からなるワイヤ(ボンディングワイヤ)10により電気的に接続する(S03)。図5はワイヤボンディング工程後の配線母基板1の部品搭載面を示す全体平面図、図6は図5の配線母基板1の正面図をそれぞれ示している。ここでは、各製品形成部2に1つのチップ9(電子部品)を搭載する場合を例示したが、これに限定されるものではなく、例えば各製品形成部2に複数のチップ9を並べて搭載したり、各製品形成部2に複数のチップ9を積層した積層チップを搭載したりする場合もある。また、チップ抵抗,チップ容量等の受動素子(電子部品)を搭載する場合もある。   Next, for example, using a known wire bonder that uses both ultrasonic vibration and thermocompression bonding, the bonding pads (electrode pads) of the chip 9 and the conductor pattern 3b that is the wiring on the component mounting surface of the wiring mother board 1 are For example, it is electrically connected by a wire (bonding wire) 10 made of gold (S03). FIG. 5 is an overall plan view showing a component mounting surface of the wiring mother board 1 after the wire bonding process, and FIG. 6 is a front view of the wiring mother board 1 of FIG. Here, the case where one chip 9 (electronic component) is mounted on each product forming unit 2 is illustrated, but the present invention is not limited to this. For example, a plurality of chips 9 are mounted side by side on each product forming unit 2. In some cases, a laminated chip in which a plurality of chips 9 are laminated is mounted on each product forming unit 2. In some cases, passive elements (electronic components) such as chip resistors and chip capacitors are mounted.

図5には、1枚の配線母基板1において、全ての製品形成部2にそれぞれチップ9を搭載した図を示した。しかしながら、実際の作業現場では、図7及び図8に示すように、配線に不良が存在する製品形成部2に対してはチップボンディングを行わない手法が採用され、歩留り向上が図られている。また、現状においては、配線基板製造メーカから製品形成部2の配線に不良がない100%良品の配線基板を受け入れているのではなく、多少は配線に不良があるものを受け入れている。このため、図7及び図8に示すように、チップボンディングができない配線母基板1も存在する。図7では配線不良を示す×印11が不良製品形成部に付けられている。そして、この部分にはチップ9は搭載されない。図8ではチップ9が搭載されていない箇所が矢印の先の箇所であることを示している。   FIG. 5 shows a diagram in which chips 9 are mounted on all product forming portions 2 in one wiring mother board 1. However, in an actual work site, as shown in FIGS. 7 and 8, a technique in which chip bonding is not performed on the product forming unit 2 in which a defect exists in the wiring is adopted, and the yield is improved. In addition, at present, the circuit board manufacturer does not accept 100% non-defective wiring boards with no defects in the wiring of the product forming section 2, but accepts those with somewhat defective wiring. For this reason, as shown in FIGS. 7 and 8, there is also a wiring mother board 1 in which chip bonding cannot be performed. In FIG. 7, an X mark 11 indicating a wiring defect is attached to the defective product forming portion. And the chip | tip 9 is not mounted in this part. FIG. 8 shows that the part where the chip 9 is not mounted is the part indicated by the arrow.

従来の圧縮成形においては、各配線母基板1に対して圧縮成形を行う前に、配線母基板1に搭載されているチップ9の数を計数し、この計数データから圧縮成形金型に供給する樹脂の量を決定している。しかし、この手法は搭載チップの数を計数するための画像ユニットを備えたレジン計数ユニットが必要となり、圧縮成形装置が高価になる。   In conventional compression molding, before compression molding is performed on each wiring mother board 1, the number of chips 9 mounted on the wiring mother board 1 is counted, and the count data is supplied to the compression molding die. The amount of resin is determined. However, this method requires a resin counting unit including an image unit for counting the number of mounted chips, and the compression molding apparatus becomes expensive.

本実施例では、配線母基板1に搭載されるチップ9の数に関係なく、同一製品の場合は圧縮成形金型に供給するレジンの量を一定にして圧縮成形を行うものである。このため、レジン計数ユニットには、画像認識ユニットは不要となり、コストの安いレジン計数ユニットの装備だけですむことになる。なお、チップ搭載数の認識から、それに見合った樹脂供給量の設定に至るソフトウェアも不要となる。   In the present embodiment, regardless of the number of chips 9 mounted on the wiring mother board 1, in the case of the same product, compression molding is performed with a constant amount of resin supplied to the compression molding die. For this reason, an image recognition unit is not required for the resin counting unit, and only a low-cost resin counting unit is required. It is not necessary to use software for recognizing the number of chips mounted and setting the resin supply amount corresponding to the number.

つぎに、図13〜図16に示すように、配線母基板1に対して封止体形成を行う(S04)。この封止体形成は、図9乃至図12に示す圧縮成形装置によって行う。
ここで、圧縮成形金型を有するモールド装置(圧縮成形装置)の一例について説明する。図9は圧縮成形装置20の一例を示すレイアウト図である。圧縮成形装置20は、パウダレジン計量ユニット21、パウダレジン供給部22、基板ローダ23、基板整列部24、搬入搬送部25、圧縮成形金型26、搬出搬送部27、フローキャビブレイク部28、基板アンローダ29とを有している。
Next, as shown in FIGS. 13 to 16, a sealing body is formed on the wiring mother board 1 (S04). The sealing body is formed by a compression molding apparatus shown in FIGS.
Here, an example of a molding apparatus (compression molding apparatus) having a compression mold will be described. FIG. 9 is a layout diagram showing an example of the compression molding apparatus 20. The compression molding apparatus 20 includes a powder resin weighing unit 21, a powder resin supply unit 22, a substrate loader 23, a substrate alignment unit 24, a carry-in transport unit 25, a compression molding die 26, a carry-out transport unit 27, a flow cavity break unit 28, and a substrate unloader 29. And have.

前記ワイヤボンディング工程後の成型前の配線母基板1は、基板ローダ23を通じて搬入搬送部25の基板整列部24に搬送され、基板整列部24で整列された後、搬入搬送部25を介して圧縮成形金型26の上型の下面に取り付けられる。また、下型の上面のキャビティに樹脂(パウダレジン)が供給される。その後、上型と下型をクランプ(型締め)し配線母基板1の下面側に封止体を形成する。圧縮成形金型26でモールド工程を経た配線母基板1は、搬出搬送部27によってフローキャビブレイク部28に運ばれる。このフローキャビブレイク部28で封止体の周辺の不要な硬化樹脂部分が切断除去される。不要なフローキャビ部分が除去された封止体を有する配線母基板1は基板アンローダ29に収容される。   The wiring mother board 1 before molding after the wire bonding process is transported to the substrate aligning section 24 of the carry-in transport section 25 through the substrate loader 23, aligned by the substrate aligning section 24, and then compressed through the carry-in transport section 25. It is attached to the lower surface of the upper mold of the molding die 26. Resin (powder resin) is supplied to the cavity on the upper surface of the lower mold. Thereafter, the upper die and the lower die are clamped (clamped) to form a sealing body on the lower surface side of the wiring mother board 1. The wiring mother board 1 that has undergone the molding process with the compression mold 26 is carried to the flow cavity breaker 28 by the carry-out carrier 27. In this flow cavity break portion 28, unnecessary cured resin portions around the sealing body are cut and removed. The wiring mother board 1 having the sealing body from which unnecessary flow cavity portions are removed is accommodated in the board unloader 29.

図10〜図12は圧縮成形金型26を示す図である。圧縮成形金型26は、図10に示すように、下型35と、この下型35の上方に位置する上型60とからなっている。図11は下型35の一部の平面図であり、図12は上型60の一部の底面図である。下型35は圧縮成形装置20の下プラテンの上面に取り付けられ、上型60は圧縮成形装置20の上プラテンの下面に取り付けられる。上プラテンは下プラテンに対して相対的に降下してクランプ(型締め)を行うようになっている。   10 to 12 are views showing the compression molding die 26. As shown in FIG. 10, the compression molding die 26 includes a lower die 35 and an upper die 60 located above the lower die 35. FIG. 11 is a plan view of a part of the lower mold 35, and FIG. 12 is a bottom view of a part of the upper mold 60. The lower die 35 is attached to the upper surface of the lower platen of the compression molding apparatus 20, and the upper die 60 is attached to the lower surface of the upper platen of the compression molding apparatus 20. The upper platen is lowered relative to the lower platen to perform clamping (clamping).

下型35は、図10に示すように、四角形平板からなる台座37上に、複数のスプリングガイド孔38を有するセパレータ39が重ねられている。スプリングガイド孔38内には上部及び下部がフランジ状となる下型キャビティストッパ40が挿入されている。また、スプリングガイド孔38内にはコイル状のスプリング41が挿入されている。下型キャビティストッパ40はスプリング41の内側に挿入され、かつ上部のフランジの縁部分がスプリング41の上端で支持されるようになっている。スプリング41に支持された下型キャビティストッパ40の下端は浮いた状態になっている。また、浮いた下型キャビティストッパ40の下方の台座37上には高さ調整板42が配置されている。   As shown in FIG. 10, the lower mold 35 has a separator 39 having a plurality of spring guide holes 38 superimposed on a pedestal 37 made of a rectangular flat plate. A lower mold cavity stopper 40 having an upper portion and a lower portion in a flange shape is inserted into the spring guide hole 38. A coiled spring 41 is inserted into the spring guide hole 38. The lower mold cavity stopper 40 is inserted inside the spring 41, and the edge portion of the upper flange is supported by the upper end of the spring 41. The lower end of the lower mold cavity stopper 40 supported by the spring 41 is in a floating state. A height adjusting plate 42 is disposed on the base 37 below the floating lower mold cavity stopper 40.

セパレータ39の上面には四角形枠からなる基板押さえブロック43が配置されている。この基板押さえブロック43は複数箇所で前記下型キャビティストッパ40に支持される構造になっている。四角形枠からなる基板押さえブロック43は、例えば、対面する2辺のそれぞれ2箇所において下型キャビティストッパ40によって安定して支えられている。   A substrate pressing block 43 made of a rectangular frame is disposed on the upper surface of the separator 39. The substrate pressing block 43 is structured to be supported by the lower mold cavity stopper 40 at a plurality of locations. The substrate pressing block 43 made of a rectangular frame is stably supported by the lower die cavity stopper 40 at, for example, two locations on two sides facing each other.

また、基板押さえブロック43の内側には四角形のキャビティ底板44が配置されている。このキャビティ底板44はセパレータ39上に固定されている。キャビティ底板44は基板押さえブロック43よりも薄く形成される。この結果、キャビティ底板44が窪んだキャビティ45の底面を形成し、基板押さえブロック43の内周面がキャビティ45の周面を形成することになる。配線母基板1の製品形成部2が設けられた領域は長方形となることから、キャビティ45も長方形となる。   A square cavity bottom plate 44 is disposed inside the substrate pressing block 43. The cavity bottom plate 44 is fixed on the separator 39. The cavity bottom plate 44 is formed thinner than the substrate pressing block 43. As a result, the bottom surface of the cavity 45 in which the cavity bottom plate 44 is recessed is formed, and the inner peripheral surface of the substrate pressing block 43 forms the peripheral surface of the cavity 45. Since the region where the product forming part 2 of the wiring mother board 1 is provided is rectangular, the cavity 45 is also rectangular.

基板押さえブロック43のその外側には固定ブロック47が配置されている。この固定ブロック47はセパレータ39に固定されている。また、基板押さえブロック43はスプリング41によって上方に向かって付勢される下型キャビティストッパ40に支持される構造になることから、ある程度固定ブロック47に対して上下に摺動自在になっている。即ち、基板押さえブロック43の外周下部にはフランジ46が設けられているが、このフランジ46部分は、固定ブロック47に形成したガイド空間48を上下に移動可能になっている。そして、ガイド空間48の上方に固定ブロック47から延在して設けられたストッパ49によってその上方移動を停止されるようになっている。   A fixed block 47 is disposed outside the substrate pressing block 43. The fixed block 47 is fixed to the separator 39. Further, since the substrate pressing block 43 is supported by the lower mold cavity stopper 40 that is biased upward by the spring 41, the substrate pressing block 43 is slidable up and down with respect to the fixed block 47 to some extent. That is, a flange 46 is provided at the lower part of the outer periphery of the substrate pressing block 43, and this flange 46 portion can move up and down in a guide space 48 formed in the fixed block 47. The upward movement of the guide space 48 is stopped by a stopper 49 provided extending from the fixed block 47.

また、固定ブロック47の上面には、四角形枠状の下型プレート50が固定されている。この下型プレート50の内周側には基板押さえブロック43が嵌合される構造になっている。基板押さえブロック43は、内周面がキャビティ底板44の外周面に対して摺動し、外周面が下型プレート50の内周面に対して摺動し、上下動するようになっている。   A rectangular frame-shaped lower mold plate 50 is fixed to the upper surface of the fixed block 47. A substrate pressing block 43 is fitted on the inner peripheral side of the lower mold plate 50. The substrate pressing block 43 has an inner peripheral surface that slides with respect to the outer peripheral surface of the cavity bottom plate 44, and an outer peripheral surface that slides with respect to the inner peripheral surface of the lower mold plate 50 and moves up and down.

下型プレート50の上面は上型の下面に接触するが、この際、下型と上型のクランプによる合わせ面の気密を維持するため、四角形枠となる基板押さえブロック43を囲むように四角形枠状の溝51が設けられ、かつO−リング52が挿入されている(図11照)。下型と上型のクランプ(型締め)の際、O−リング52は下型と上型によって押し潰されて空間を塞ぐため、O−リング52の内側の領域の気密が維持されることになる。   The upper surface of the lower mold plate 50 is in contact with the lower surface of the upper mold. At this time, in order to maintain the airtightness of the mating surfaces by the clamps of the lower mold and the upper mold, the rectangular frame surrounds the substrate pressing block 43 that is a rectangular frame. A groove 51 is provided, and an O-ring 52 is inserted (see FIG. 11). When the lower mold and the upper mold are clamped (clamping), the O-ring 52 is crushed by the lower mold and the upper mold to close the space, and thus the airtightness of the area inside the O-ring 52 is maintained. Become.

一方、基板押さえブロック43は四角形枠(長方形枠)構造となるが、その一対の長辺にそれぞれフローキャビティ53が設けられている。基板押さえブロック43は下型と上型との型締め時、その上面の合わせ面が上型に接触する。即ち、基板押さえブロック43は型締め(クランプ)時の圧力によってスプリング41が撓み、下型キャビティストッパ40は下方に移動し、下端が高さ調整板42に当接した状態で下降を停止する。また、この状態において、O−リング52は上型と下型とによって所定厚さ押し潰される状態になる。フローキャビティ53は基板押さえブロック43の上面の合わせ面に長辺に沿って設けられている。フローキャビティ53は窪み(溝)で形成されている。キャビティ45とフローキャビティ53は所定ピッチで配置されるフローゲート54によって連通されている。フローゲート54はキャビティ45及びフローキャビティ53よりも浅い溝であり、かつ図10に示すように、キャビティ45側では浅く、フローキャビティ53側では深いゲート構造になっている。これは、キャビティ内のレジンを加圧する効果がある。   On the other hand, the substrate pressing block 43 has a quadrangular frame (rectangular frame) structure, and a flow cavity 53 is provided on each of the pair of long sides. When the substrate pressing block 43 is clamped between the lower mold and the upper mold, the mating surface of the upper surface contacts the upper mold. That is, the spring 41 is bent by the pressure at the time of clamping (clamping) of the substrate pressing block 43, the lower mold cavity stopper 40 moves downward, and the lowering stops with the lower end in contact with the height adjusting plate 42. In this state, the O-ring 52 is crushed by a predetermined thickness by the upper mold and the lower mold. The flow cavity 53 is provided along the long side on the mating surface of the upper surface of the substrate pressing block 43. The flow cavity 53 is formed of a depression (groove). The cavity 45 and the flow cavity 53 are communicated with each other by a flow gate 54 arranged at a predetermined pitch. The flow gate 54 is a groove shallower than the cavity 45 and the flow cavity 53, and has a shallow gate structure on the cavity 45 side and a deep gate structure on the flow cavity 53 side, as shown in FIG. This has the effect of pressurizing the resin in the cavity.

また、図11に示すように、基板押さえブロック43の短辺側の合わせ面には所定ピッチで浅い溝(窪み)からなるエアーベント55が設けられている。このエアーベント55は基板押さえブロック43の内周部分に形成され、キャビティ45と連通状態になっている。これは、キャビティ内に残存するエアーをキャビティ外へ排出する効果がある。   Further, as shown in FIG. 11, air vents 55 formed of shallow grooves (dents) at a predetermined pitch are provided on the mating surface on the short side of the substrate pressing block 43. The air vent 55 is formed on the inner peripheral portion of the substrate pressing block 43 and is in communication with the cavity 45. This has the effect of discharging the air remaining in the cavity out of the cavity.

また、下型プレート50の上面、即ち、合わせ面には円形突子からなるウエッジ56と、長方形突子からなるウエッジ57が設けられている。   In addition, a wedge 56 made of a circular protrusion and a wedge 57 made of a rectangular protrusion are provided on the upper surface of the lower mold plate 50, that is, the mating surface.

上型60は、図10に示すように、基台62の下面に四角形枠からなる上型プレート63が固定されている。この上型プレート63の内側には基板吸着ブロック64が嵌め込まれている。この基板吸着ブロック64の下面には配線母基板1が真空吸着保持される。このため、基板吸着ブロック64には、図12に示すように、その両側近傍に沿って真空吸着孔65がそれぞれ一列に亘って設けられている。これら真空吸着孔65は、図12に示す真空吸着用配管66に接続されている。真空吸着用配管66は図示しない真空吸引機構に接続されている。真空吸引機構、真空吸着用配管66及び真空吸着孔65によって保持機構が形成されている。この保持機構によって配線母基板1を上型60の下面に保持することができる。   As shown in FIG. 10, the upper mold 60 has an upper mold plate 63 formed of a rectangular frame fixed to the lower surface of the base 62. A substrate suction block 64 is fitted inside the upper mold plate 63. The wiring mother board 1 is held by vacuum suction on the lower surface of the board suction block 64. For this reason, as shown in FIG. 12, the substrate suction block 64 is provided with vacuum suction holes 65 in a row along the vicinity of both sides thereof. These vacuum suction holes 65 are connected to a vacuum suction pipe 66 shown in FIG. The vacuum suction pipe 66 is connected to a vacuum suction mechanism (not shown). A holding mechanism is formed by the vacuum suction mechanism, the vacuum suction pipe 66 and the vacuum suction hole 65. The wiring mother board 1 can be held on the lower surface of the upper mold 60 by this holding mechanism.

また、基板吸着ブロック64の両側の上型プレート63部分には、前記下型35のフローキャビティ53内に突入制御されるフローキャビティプランジャ67が配置されている。これら2本のフローキャビティプランジャ67は、下型35のフローキャビティ53に対面する構造になっている。そして、フローキャビティプランジャ67は加圧アクチュエータ68の駆動軸69の先端に固定されている。従って、加圧アクチュエータ68のオン動作によってフローキャビティプランジャ67を下方に前進させ、下型と上型のクランプ状態では下型のフローキャビティ53内に先端に突入させる。また、加圧アクチュエータ68のオフ動作によって上昇し、図10に示すように、先端を上型プレート63の下面と略同じ位置に停止させるようになっている。また、基台62の上面には強度部材としてサポートピラ70が複数固定されている。   A flow cavity plunger 67 that is controlled to enter into the flow cavity 53 of the lower mold 35 is disposed on the upper mold plate 63 on both sides of the substrate suction block 64. These two flow cavity plungers 67 are structured to face the flow cavity 53 of the lower mold 35. The flow cavity plunger 67 is fixed to the tip of the drive shaft 69 of the pressure actuator 68. Accordingly, the flow cavity plunger 67 is advanced downward by the ON operation of the pressurizing actuator 68, and in the clamped state of the lower mold and the upper mold, the flow cavity plunger 67 enters the lower mold flow cavity 53 at the front end. Further, the pressure actuator 68 is lifted by the turning-off operation of the pressurizing actuator 68, and the tip is stopped at substantially the same position as the lower surface of the upper mold plate 63 as shown in FIG. A plurality of support pillars 70 are fixed to the upper surface of the base 62 as strength members.

また、上型プレート63の下面には下型プレート50のウエッジ56,57に対応してウエッジ71,72が設けられている。ウエッジ71はウエッジ56が挿入する円形窪みとなり、ウエッジ72はウエッジ57が挿入する長方形窪みとなっている。上型と下型のクランプ時、ウエッジ56はウエッジ71に嵌合し、ウエッジ57はウエッジ72に嵌合して、上型と下型の位置合わせが行われる。   Wedges 71 and 72 are provided on the lower surface of the upper mold plate 63 corresponding to the wedges 56 and 57 of the lower mold plate 50. The wedge 71 is a circular depression into which the wedge 56 is inserted, and the wedge 72 is a rectangular depression into which the wedge 57 is inserted. At the time of clamping the upper mold and the lower mold, the wedge 56 is fitted to the wedge 71 and the wedge 57 is fitted to the wedge 72 to align the upper mold and the lower mold.

また、上型プレート63には減圧孔73が複数設けられている。減圧孔73は基板吸着ブロック64の短辺に沿うように上型プレート63に設けられている。これら減圧孔73は、下型と上型がクランプされたとき、O−リング52の内側の領域に位置するように配置されている。減圧孔73は、図12で示す配管74に接続されている。この配管74は図示しない真空ポンプに接続されている。従って、下型と上型がクランプされた後、真空ポンプのオン動作によって排気が行われるため、O−リング52によって囲まれ、かつこの領域に繋がる型の空間部分は所定の圧力に減圧される。   The upper mold plate 63 is provided with a plurality of decompression holes 73. The decompression hole 73 is provided in the upper mold plate 63 along the short side of the substrate suction block 64. These decompression holes 73 are arranged so as to be located in a region inside the O-ring 52 when the lower mold and the upper mold are clamped. The decompression hole 73 is connected to a pipe 74 shown in FIG. This pipe 74 is connected to a vacuum pump (not shown). Therefore, after the lower mold and the upper mold are clamped, the vacuum pump is turned on to perform exhaust, so that the mold space surrounded by the O-ring 52 and connected to this region is decompressed to a predetermined pressure. .

なお、図示はしないが、下型35及び上型60の所定箇所には下型及び上型を所定温度に加熱するためのカートリッジヒータが各所に配置されている。また、この圧縮成形装置20は下型35上に樹脂シートを配置してシートモールドを行うことができる。   Although not shown, cartridge heaters for heating the lower mold and the upper mold to a predetermined temperature are arranged at predetermined positions on the lower mold 35 and the upper mold 60. The compression molding apparatus 20 can perform sheet molding by disposing a resin sheet on the lower mold 35.

つぎに、このような構造の圧縮成形装置20による封止体形成について、図13〜図16を参照しながら説明する。図13〜図16は圧縮成形装置20の圧縮成形金型部分を模式的に示した図である。   Next, sealing body formation by the compression molding apparatus 20 having such a structure will be described with reference to FIGS. 13-16 is the figure which showed typically the compression molding die part of the compression molding apparatus 20. As shown in FIG.

先ず、最初に、図13に示すように、上型60の下面に配線母基板1を取り付ける。この取り付けは、前述の保持機構による真空吸着保持である。配線母基板1の取り付け状態は、配線母基板1の主面1aが下面となる状態であり、チップ9が下面に位置する状態である。この最初の状態で、下型35の上面全体に樹脂シート75を取り付ける。また、最初の段階で下型35及び上型60のカートリッジヒータを動作させ、下型35及び上型60の温度を所定温度(例えば、170〜180℃)に設定する。   First, as shown in FIG. 13, the wiring mother board 1 is attached to the lower surface of the upper mold 60. This attachment is vacuum suction holding by the holding mechanism described above. The mounting state of the wiring mother board 1 is a state where the main surface 1a of the wiring mother board 1 is the lower surface, and the chip 9 is located on the lower surface. In this initial state, the resin sheet 75 is attached to the entire upper surface of the lower mold 35. In the first stage, the cartridge heaters of the lower mold 35 and the upper mold 60 are operated, and the temperatures of the lower mold 35 and the upper mold 60 are set to a predetermined temperature (for example, 170 to 180 ° C.).

つぎに、図14に示すように、下型35のキャビティ45内にパウダ樹脂(パウダレジン)80を投入する。パウダレジン80はキャビティ45の樹脂シート75上に供給される。パウダレジン80の投入量は、下型と上型がクランプ状態にあり、かつチップ9が一つも搭載されていないとする配線母基板1(基板)と、下型のキャビティ45によって形成される樹脂が注入される空間体積を目安とするものであり、例えば、空間体積の120〜150%とする。樹脂は、例えば、エポキシ樹脂である。   Next, as shown in FIG. 14, powder resin (powder resin) 80 is put into the cavity 45 of the lower mold 35. The powder resin 80 is supplied onto the resin sheet 75 in the cavity 45. The amount of the powder resin 80 introduced is that the resin formed by the wiring mother board 1 (substrate) and the lower mold cavity 45 in which the lower mold and the upper mold are clamped and no chip 9 is mounted. The volume of the space to be injected is used as a guide, for example, 120 to 150% of the space volume. The resin is, for example, an epoxy resin.

つぎに、図15に示すように、下型35と上型60をクランプ(型締め)する。このクランプにより、パウダレジン80は加熱加圧によって溶けた樹脂80aになり、配線母基板1とキャビティ45とによって形成される空間内に充填される。そして、一部の溶けた樹脂80aはフローゲート54を通ってフローキャビティ53に流れ込む。パウダレジン80の投入量が、配線母基板1にチップ9が全く搭載されないこととした量であることから、溶けた樹脂80aは確実にフローキャビティ53内に流入する。このクランプ時、加圧アクチュエータ68がオン動作し、図16に示すように、フローキャビティプランジャ67は型締め状態の下型35のフローキャビティ53内に突入する。この結果、フローキャビティ53内の溶けた樹脂80aはフローキャビティプランジャ67によって加圧されるため、フローキャビティ53内の樹脂は所定の応力に加圧される。本実施例1では、クランプによるキャビティ45内の樹脂の加圧力と、フローキャビティ53の樹脂の加圧力が同じ程度になるように設定されている。また、樹脂中の気泡(ボイド)の発生を抑止するため、樹脂の加圧力は、例えば、50kg/cm以上の加圧力とする。Next, as shown in FIG. 15, the lower mold 35 and the upper mold 60 are clamped (clamped). By this clamping, the powder resin 80 becomes a resin 80 a melted by heating and pressurizing, and is filled in a space formed by the wiring mother board 1 and the cavity 45. Then, a part of the melted resin 80 a flows into the flow cavity 53 through the flow gate 54. Since the amount of the powder resin 80 introduced is an amount that the chip 9 is not mounted on the wiring mother board 1, the melted resin 80 a surely flows into the flow cavity 53. At the time of this clamping, the pressure actuator 68 is turned on, and the flow cavity plunger 67 enters the flow cavity 53 of the lower mold 35 in the mold-clamped state as shown in FIG. As a result, since the melted resin 80a in the flow cavity 53 is pressurized by the flow cavity plunger 67, the resin in the flow cavity 53 is pressurized to a predetermined stress. In the first embodiment, the pressure of the resin in the cavity 45 by the clamp and the pressure of the resin in the flow cavity 53 are set to be approximately the same. Moreover, in order to suppress generation | occurrence | production of the bubble (void) in resin, the applied pressure of resin is set to 50 kg / cm < 2 > or more, for example.

図17は圧縮成形時のプレス動作(下型と上型のクランプ動作)と、フローキャビティプランジャ動作を示す動作チャートである。縦軸がプレス動作及びフローキャビティプランジャ67の上下動を示し、横軸が時間(秒)を示すものである。プレス動作は0秒から時間T1まで急激な加圧動作となり、その後時間T1から時間T2ではクランプ動作は減速される。また、時間T2から時間T5の間が樹脂を硬化させるキュア時間となる。そして、このキュア時間内における時間T2からT6までの間にフローキャビティプランジャ67によるフローキャビティ53内の溶けた樹脂80aに対する加圧処理が続く。時間T5から時間T7に掛けて下型35と上型60はゆっくりと離型動作に移り、その後は急速に離型が行われる。離型は時間T8で終了する。離型後の時間T9から時間T10に至ってフローキャビティプランジャ67はbなる距離一時的に突出して硬化した樹脂を上型60から離脱(離型)するようになる。なお、図17からも分かるように、時間T1から時間T4の間圧縮成形金型内の減圧が行われる。   FIG. 17 is an operation chart showing a pressing operation (lower and upper mold clamping operations) and a flow cavity plunger operation during compression molding. The vertical axis indicates the press operation and the vertical movement of the flow cavity plunger 67, and the horizontal axis indicates time (seconds). The pressing operation is a rapid pressurizing operation from 0 second to time T1, and thereafter the clamping operation is decelerated from time T1 to time T2. Further, the curing time for curing the resin is from time T2 to time T5. Then, during the time T2 to T6 within the curing time, the pressure treatment for the melted resin 80a in the flow cavity 53 by the flow cavity plunger 67 continues. From time T5 to time T7, the lower mold 35 and the upper mold 60 slowly move to a mold release operation, and thereafter, mold release is performed rapidly. Mold release ends at time T8. From time T9 after mold release to time T10, the flow cavity plunger 67 protrudes temporarily by a distance b and releases (hardens) the cured resin from the upper mold 60. As can be seen from FIG. 17, the pressure in the compression mold is reduced from time T1 to time T4.

つぎに、圧縮成形金型から取り外された配線母基板1から、フローキャビティ53、フローゲート54並びにエアーベント55で硬化した不要な樹脂部分が削除される。図18は不要な樹脂部分が削除された一括成形された封止体85が形成された配線母基板1を示す斜視図である。また、図19はその平面図である。図19では、封止体85と各製品形成部2の関係が分かるように示してある。   Next, unnecessary resin portions cured by the flow cavity 53, the flow gate 54, and the air vent 55 are deleted from the wiring mother board 1 removed from the compression mold. FIG. 18 is a perspective view showing the wiring mother board 1 on which the encapsulated sealing body 85 from which unnecessary resin portions are removed is formed. FIG. 19 is a plan view thereof. In FIG. 19, it shows so that the relationship between the sealing body 85 and each product formation part 2 may be understood.

図20は既に説明した圧縮成形金型にレジンを供給する際の各工程を示すフローチャートである。本実施例1の圧縮成形装置では、工程S11〜工程S14に至る工程によって投入レジン量決定から封止体形成が行われる。即ち、工程S11では、レジン計量部で投入するレジン量の計量と測定が行われる。これは、図9で示すパウダレジン計量ユニット21によって行われる。この際、配線母基板1に搭載するチップ9の数の測定は行わないことから、パウダレジン計量ユニット21は画像認識装置は不要となり、単純で安価なパウダレジン計量ユニット21でよいことになる。また、工程S11では、レジン量の計量時の測定誤差精度は100mmg単位となり、図28のフローチャートの場合よりも精度は緩やかになる。これは、前述のようにレジン投入量が大まかでよいことによる。   FIG. 20 is a flowchart showing each process when supplying the resin to the compression mold described above. In the compression molding apparatus according to the first embodiment, the sealing body is formed from the determination of the amount of charged resin through the steps from step S11 to step S14. That is, in step S11, measurement and measurement of the amount of resin input by the resin measuring unit are performed. This is done by the powder resin weighing unit 21 shown in FIG. At this time, since the number of chips 9 mounted on the wiring mother board 1 is not measured, the powder resin weighing unit 21 does not require an image recognition device, and a simple and inexpensive powder resin weighing unit 21 may be used. Further, in step S11, the measurement error accuracy when measuring the resin amount is in units of 100 mmg, which is more gradual than in the flowchart of FIG. This is due to the fact that the amount of resin input can be roughly as described above.

つぎに、工程S12に示すように、レジンの計量後、計量したレジンをレジン供給部(パウダレジン供給部22)へ移し替える。つぎに、工程S13に示すように、パウダレジン供給部22によって圧縮成形金型にレジンが供給される。つぎに、工程S14に示すように、前述のように封止体形成が行われる。図20のS11〜S14は、図28のS53〜S56に対応するものである。即ち、本実施例1によれば、図28のS50〜S52の工程は不要となり、画像処理装置等の付帯設備の軽減ばかりでなく工程数の低減も可能になる。   Next, as shown in step S12, after weighing the resin, the weighed resin is transferred to the resin supply unit (powder resin supply unit 22). Next, as shown in step S <b> 13, the resin is supplied to the compression mold by the powder resin supply unit 22. Next, as shown in step S14, the sealing body is formed as described above. S11 to S14 in FIG. 20 correspond to S53 to S56 in FIG. That is, according to the first embodiment, the steps S50 to S52 in FIG. 28 are not necessary, and it is possible not only to reduce the incidental facilities such as the image processing apparatus but also to reduce the number of steps.

つぎに、図21及び図22に示すように、配線母基板1の裏面1bにバンプ電極(突起電極)を形成する。即ち、図21に示すように、バンプ保持ツール86に保持された複数の球状の半田バンプ87をフラックス槽に浸漬して、半田バンプ87の表面にフラックスを塗布した後、その複数の半田バンプ87をフラックスの粘着力を利用して配線母基板1のバンプ電極形成面の導体パターン6d(図4,図25参照)に同時に仮付けする。前記半田バンプ87は、例えば鉛(Pb)/錫(Sn)半田からなる。半田バンプ87の材料として、例えば錫/銀(Ag)系半田等のような鉛フリー半田を用いても良い。半田バンプ87は、1個分の製品形成部2毎に一括接続しても良いが、半田バンプ接続工程のスループットを向上させる観点からは、複数の製品形成部2の半田バンプ87を一括して接続する方が好ましい。続いて、半田バンプ87を、例えば220℃程度の温度で加熱リフローすることで導体パターン6dに固着させて、図21に示すように、バンプ電極(突起電極)88を形成する。その後、配線母基板1の表面に残されたフラックス残渣等を中性洗剤等を使って除去することで、半田バンプ接続工程が完了する。   Next, as shown in FIGS. 21 and 22, bump electrodes (projection electrodes) are formed on the back surface 1 b of the wiring motherboard 1. That is, as shown in FIG. 21, after a plurality of spherical solder bumps 87 held by a bump holding tool 86 are immersed in a flux bath and a flux is applied to the surface of the solder bump 87, the plurality of solder bumps 87 are applied. Is temporarily attached to the conductor pattern 6d (see FIGS. 4 and 25) on the bump electrode forming surface of the wiring mother board 1 by using the adhesive force of the flux. The solder bump 87 is made of, for example, lead (Pb) / tin (Sn) solder. As a material of the solder bump 87, for example, lead-free solder such as tin / silver (Ag) solder may be used. The solder bumps 87 may be connected together for each product forming portion 2, but from the viewpoint of improving the throughput of the solder bump connecting process, the solder bumps 87 of a plurality of product forming portions 2 are collectively shown. It is preferable to connect. Subsequently, the solder bumps 87 are heated and reflowed at a temperature of about 220 ° C., for example, to be fixed to the conductor pattern 6d, and bump electrodes (projection electrodes) 88 are formed as shown in FIG. Then, the solder bump connection process is completed by removing the flux residue etc. remaining on the surface of the wiring mother board 1 using a neutral detergent or the like.

つぎに、図23に示すように、封止体85を粘着テープ等の支持テープ89に接着固定し、かつ支持テープ89で封止体85を支持させる。その後、図23に示すように、ダイシングブレード90の回転切断によって、配線母基板1とこの配線母基板1に形成された封止体85を支持テープ89の途中深さまで切断する。この切断は、配線母基板1を四角形に切断するように縦横に切断される。この切断によって、配線母基板1は各製品形成部2ごとに切断されて個片化される。この切断によって、配線母基板1は配線基板4になり、封止体85は封止体8になる。切断後、ダイシングブレード90から各封止体8を剥がすことによって、図24に示すように、例えばCSP(Chip Size Package)型の複数個の半導体装置15を同時に製造することができる。図25は半導体装置15の模式的断面図であり、図4に対応するものである。   Next, as shown in FIG. 23, the sealing body 85 is bonded and fixed to a support tape 89 such as an adhesive tape, and the sealing body 85 is supported by the support tape 89. Thereafter, as shown in FIG. 23, the wiring mother board 1 and the sealing body 85 formed on the wiring mother board 1 are cut to a halfway depth of the support tape 89 by rotating and cutting the dicing blade 90. In this cutting, the wiring mother board 1 is cut vertically and horizontally so as to cut into a square. By this cutting, the wiring mother board 1 is cut into individual pieces for each product forming portion 2. By this cutting, the wiring mother board 1 becomes the wiring board 4 and the sealing body 85 becomes the sealing body 8. After cutting, each sealing body 8 is peeled off from the dicing blade 90, so that a plurality of semiconductor devices 15 of, for example, a CSP (Chip Size Package) type can be manufactured simultaneously as shown in FIG. FIG. 25 is a schematic cross-sectional view of the semiconductor device 15 and corresponds to FIG.

本実施例では、基板は複数の製品形成部2を有する配線母基板1で半導体装置を製造する方法について説明したが、単一の製品形成部を有する基板の場合でも同様に半導体装置を製造することができる。
本実施例1によれば以下の効果を有する。
In the present embodiment, the method of manufacturing a semiconductor device using the wiring mother substrate 1 having a plurality of product forming portions 2 has been described. However, a semiconductor device is similarly manufactured even in the case of a substrate having a single product forming portion. be able to.
The first embodiment has the following effects.

(1)本実施例の半導体装置の製造方法では、圧縮成形金型において、キャビティ45から溢れ出た溶けた樹脂80aを収容するフローキャビティ53が設けられていることから、基板(配線母基板1)に搭載される半導体チップ9が零の状態を目安とする多量のレジン量をキャビティ45に投入することができる。また、フローキャビティ53に流入したレジン溶けた樹脂80aもフローキャビティプランジャ67によってキャビティ45内の溶けた樹脂80aと同じ圧力で加圧される。この結果、キャビティ45内全体のレジンは適切な圧力下で硬化し、形成される封止体85(封止体8)の厚さの過不足がなくなり、厚さ寸法のばらつきの大きいことを理由とする不良発生を抑止することができる。従って、歩留り向上から半導体装置の製造コスト低減が達成できる。従って、歩留り向上から半導体装置の製造コスト低減が達成できる。   (1) In the semiconductor device manufacturing method of this embodiment, the compression mold is provided with the flow cavity 53 that accommodates the melted resin 80a overflowing from the cavity 45. A large amount of resin can be put into the cavity 45 with the semiconductor chip 9 mounted on the semiconductor chip 9 as a guide. Further, the resin melted resin 80 a flowing into the flow cavity 53 is also pressurized by the flow cavity plunger 67 with the same pressure as the melted resin 80 a in the cavity 45. As a result, the entire resin in the cavity 45 is cured under an appropriate pressure, and the thickness of the sealing body 85 (sealing body 8) to be formed is not excessive and insufficient, and the thickness dimension varies greatly. It is possible to suppress the occurrence of defects. Therefore, the manufacturing cost of the semiconductor device can be reduced by improving the yield. Therefore, the manufacturing cost of the semiconductor device can be reduced by improving the yield.

(2)また、キャビティ45内の溶けた樹脂80aは適切な圧力下で硬化することから、封止体85(封止体8)は均質なものが形成でき、内部に気泡(ボイド)を含まなくなり、封止体8の耐湿性が向上する。ボイド発生を防ぐためには、キャビティ45内の樹脂は、例えば、50kg/cm以上の圧力下で硬化させる必要がある。(2) Further, since the melted resin 80a in the cavity 45 is cured under an appropriate pressure, the sealing body 85 (sealing body 8) can be formed homogeneously and contains bubbles inside. The moisture resistance of the sealing body 8 is improved. In order to prevent generation of voids, the resin in the cavity 45 needs to be cured under a pressure of 50 kg / cm 2 or more, for example.

(3)本実施例の半導体装置の製造方法では、封止体8は圧縮成形装置によって形成されるため、封止体形成時に、トランスファモールディングのようにレジンの強い流れが起きなくなり、半導体チップ9の電極と基板(配線母基板1)の配線を接続するワイヤ10の流れによる変形が発生しなくなる。この結果、製造歩留りが向上する。現状で使用するワイヤの直径は25μm程度であるが、半導体チップ上の電極パッドピッチの更なる狭小化により将来はワイヤ直径はさらに細くなると想定できる。例えば、ワイヤ直径が23μm程度になれば、電極パッドピッチは65μm程度に狭小化できる。また、ワイヤ直径は、さらに20μm、17μm、15μmと進むものと考えられる。このような細さのワイヤにおいても、圧縮成形によればワイヤ流れに起因するショート不良は防止することができる。   (3) In the semiconductor device manufacturing method of this embodiment, since the sealing body 8 is formed by a compression molding apparatus, a strong resin flow does not occur as in transfer molding when the sealing body is formed. The deformation due to the flow of the wire 10 connecting the electrodes of the substrate and the wiring of the substrate (wiring mother substrate 1) does not occur. As a result, the manufacturing yield is improved. Although the diameter of the wire used at present is about 25 μm, it can be assumed that the wire diameter will become thinner in the future due to further narrowing of the electrode pad pitch on the semiconductor chip. For example, if the wire diameter is about 23 μm, the electrode pad pitch can be reduced to about 65 μm. Further, it is considered that the wire diameter further proceeds to 20 μm, 17 μm, and 15 μm. Even in such a thin wire, the short circuit failure caused by the wire flow can be prevented by compression molding.

(4)本実施例の圧縮成形装置は、配線母基板1(基板)に搭載した半導体チップ9等の電子部品の数を計数必要がなく、基板に電子部品が搭載されない状態に見合うレジン量を投入レジン量として決めていることから、圧縮成形装置の付帯装置の簡素化が図れ、圧縮成形装置のコスト低減が可能になる。この結果、半導体装置の製造コスト低減が達成できる。   (4) The compression molding apparatus of the present embodiment does not need to count the number of electronic components such as the semiconductor chip 9 mounted on the wiring mother board 1 (substrate), and the amount of resin corresponding to the state where the electronic components are not mounted on the substrate. Since the amount of the resin to be charged is determined, simplification of the auxiliary device of the compression molding device can be achieved, and the cost of the compression molding device can be reduced. As a result, the manufacturing cost of the semiconductor device can be reduced.

(5)本実施例の圧縮成形装置によれば、圧縮成形時、キャビティ45に供給されたレジンのうち、余分なレジンはフローキャビティ53に流入することから、また、常にフローキャビティ53にレジンが流入するように投入レジン量を設定していることから、過不足のない量による封止体形成が可能になり、常に適正の厚さの封止体85を形成することができる。   (5) According to the compression molding apparatus of the present embodiment, at the time of compression molding, excess resin flows into the flow cavity 53 out of the resin supplied to the cavity 45, and the resin always flows into the flow cavity 53. Since the amount of the charged resin is set so as to flow in, it is possible to form a sealing body with an amount that is not excessive or insufficient, and it is possible to always form the sealing body 85 with an appropriate thickness.

図26及び図27は本実施例2の圧縮成形装置の圧縮成形金型に係わる図である。図26は圧縮成形金型の下型を示す平面図、図27は圧縮成形金型の上型の合わせ面を示す模式図である。   26 and 27 are diagrams relating to a compression molding die of the compression molding apparatus according to the second embodiment. FIG. 26 is a plan view showing the lower mold of the compression mold, and FIG. 27 is a schematic view showing the mating surface of the upper mold of the compression mold.

本実施例2の圧縮成形装置は、実施例1の圧縮成形金型に複数の圧縮成形部を配置した例である。実施例1では圧縮成形部は1組であるが、実施例2の場合は、図26及び図27に示すように、圧縮成形部は2組並列に配置されている。   The compression molding apparatus according to the second embodiment is an example in which a plurality of compression molding portions are arranged in the compression molding die according to the first embodiment. In the first embodiment, there is one set of compression molding portions, but in the case of the second embodiment, as shown in FIGS. 26 and 27, two sets of compression molding portions are arranged in parallel.

1組の圧縮成形部は、下型35では、図26に示すように、キャビティ45、キャビティ45の両側に配置されるフローキャビティ53、キャビティ45とフローキャビティ53を複数箇所で連通状態にするフローゲート54、キャビティ45の両端側に配置されキャビティ45と連通状態にあるエアーベント55とによって形成されている。また、上型60では、図27に示すように、配線基板を保持する保持機構と、下型と上型がクランプされた状態で前記フローキャビティ53に先端を突入させるフローキャビティプランジャ67が設けられている。保持機構は、実施例1で説明したとおりであり、図27では保持機構を構成する真空吸着孔65が示されている。   As shown in FIG. 26, one set of compression molding portions is a cavity 45, a flow cavity 53 disposed on both sides of the cavity 45, and a flow for bringing the cavity 45 and the flow cavity 53 into communication at a plurality of locations. The gate 54 is formed by air vents 55 disposed on both ends of the cavity 45 and in communication with the cavity 45. Further, as shown in FIG. 27, the upper die 60 is provided with a holding mechanism for holding the wiring board, and a flow cavity plunger 67 for causing the tip to enter the flow cavity 53 with the lower die and the upper die clamped. ing. The holding mechanism is as described in the first embodiment, and FIG. 27 shows a vacuum suction hole 65 constituting the holding mechanism.

なお、図26に示すように、下型35の下型プレート50の4隅には突子からなるウエッジ95が配置され、このウエッジ95が嵌合する窪みからなるウエッジ96が、図27に示すように、上型60の上型プレート63に設けられている。   As shown in FIG. 26, wedges 95 made of protrusions are arranged at the four corners of the lower die plate 50 of the lower die 35, and wedges 96 made of depressions into which the wedges 95 are fitted are shown in FIG. Thus, the upper mold 60 is provided on the upper mold plate 63.

本実施例2の圧縮成形装置によれば、実施例1と同様の効果を得ることができるとともに、生産能力を2倍にすることができる。また、さらに圧縮成形部を多くすることも可能であり、さらに生産性を高めることができる。   According to the compression molding apparatus of the second embodiment, the same effects as those of the first embodiment can be obtained, and the production capacity can be doubled. Further, it is possible to increase the number of compression-molded parts, and the productivity can be further increased.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である圧縮成形による半導体装置の製造について説明したが、それに限定されるものではない。   In the above description, the manufacture of the semiconductor device by compression molding, which is a field of use that is based on the invention made by the present inventor, has been described, but the invention is not limited thereto.

以上のように、本発明の圧縮成形による半導体装置の製造方法によれば、均質で封止性能が良好な封止体を形成することができるため、高品質の半導体装置を安価に製造することができる。
As described above, according to the method for manufacturing a semiconductor device by compression molding according to the present invention, it is possible to form a sealed body having a uniform and good sealing performance, so that a high-quality semiconductor device can be manufactured at low cost. Can do.

Claims (19)

(a)基板を準備する工程、
(b)前記基板に電子部品を搭載する工程、
(c)前記電子部品が搭載された基板を前記電子部品が下面側になる状態で圧縮成形金型の上型の下面に取り付ける工程、
(d)前記圧縮成形金型の前記上型に対面する下型の上面に形成されたキャビティに封止体形成用の樹脂を供給する工程、
(e)前記下型と前記上型のクランプで前記基板を挟み込んで前記樹脂を加圧加熱して前記基板の下面側に前記電子部品を覆う前記樹脂からなる封止体を形成する工程、
(f)前記工程(e)後の前記基板を前記圧縮成形金型から離型する工程を有し、
前記下型は前記基板に形成される前記封止体に対応するキャビティと、前記キャビティの外側に位置するフローキャビティと、前記キャビティと前記フローキャビティを連通する複数のフローゲートと、前記キャビティに連なる複数のエアーベントとを有し、
前記上型は前記基板を保持する保持機構と、前記下型の前記フローキャビティ内に突入制御されるフローキャビティプランジャとを有し、
前記工程(e)の前記封止体を形成する際、前記フローキャビティプランジャを前記下型の前記フローキャビティ内に突入させて前記フローキャビティに流入した前記樹脂を所定の圧力に加圧することを特徴とする半導体装置の製造方法。
(A) a step of preparing a substrate;
(B) a step of mounting electronic components on the substrate;
(C) attaching the substrate on which the electronic component is mounted to the lower surface of the upper mold of the compression mold in a state where the electronic component is on the lower surface side;
(D) supplying a resin for forming a sealing body to a cavity formed on the upper surface of the lower mold facing the upper mold of the compression mold;
(E) forming a sealing body made of the resin that covers the electronic component on the lower surface side of the substrate by sandwiching the substrate between the lower mold and the upper mold and pressurizing and heating the resin;
(F) having a step of releasing the substrate after the step (e) from the compression mold;
The lower mold is connected to a cavity corresponding to the sealing body formed on the substrate, a flow cavity located outside the cavity, a plurality of flow gates communicating the cavity and the flow cavity, and the cavity. A plurality of air vents,
The upper mold has a holding mechanism for holding the substrate, and a flow cavity plunger that is controlled to enter into the flow cavity of the lower mold,
When forming the sealing body in the step (e), the flow cavity plunger is inserted into the flow cavity of the lower mold to pressurize the resin flowing into the flow cavity to a predetermined pressure. A method for manufacturing a semiconductor device.
請求項1に記載の半導体装置の製造方法において、前記工程(e)では、前記フローキャビティプランジャを前記下型の前記フローキャビティ内に突入させて前記フローキャビティに流入した前記樹脂の圧力を、前記キャビティ内の樹脂の圧力と同じ圧力に加圧することを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein, in the step (e), the pressure of the resin flowing into the flow cavity by causing the flow cavity plunger to enter the flow cavity of the lower mold, A method for manufacturing a semiconductor device, wherein the pressure is increased to the same pressure as that of the resin in the cavity. 請求項1に記載の半導体装置の製造方法において、前記工程(d)における前記キャビティ内に供給する前記樹脂の量は、前記下型と上型が前記クランプ状態にあり、前記電子部品が搭載されていないとする前記基板と前記下型の空間体積の120〜150%とし、投入量は毎回同量とすることを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the amount of the resin supplied into the cavity in the step (d) is such that the lower mold and the upper mold are in the clamped state, and the electronic component is mounted. A method for manufacturing a semiconductor device, characterized in that the substrate and the lower mold have a volume of 120 to 150% of the space volume, and the input amount is the same each time. 請求項1に記載の半導体装置の製造方法において、前記工程(b)では、前記電子部品として半導体チップを搭載することを特徴とする半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein a semiconductor chip is mounted as the electronic component in the step (b). 請求項1に記載の半導体装置の製造方法において、前記工程(d)では、前記下型の上面全体に樹脂シートを取り付け、前記樹脂シート上に前記樹脂を供給することを特徴とする半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein in the step (d), a resin sheet is attached to the entire upper surface of the lower mold, and the resin is supplied onto the resin sheet. Production method. 請求項1に記載の半導体装置の製造方法において、前記工程(f)では、
前記下型に、組となる前記キャビティ、前記フローキャビティ、前記フローゲート及び前記エアーベントを複数組形成し、
前記上型には前記各組の前記キャビティに対面して取り付けられる前記基板を保持する前記保持機構と、前記各組の前記フローキャビティ内に突入制御される前記フローキャビティプランジャをそれぞれ設けることを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 1, in the step (f),
In the lower mold, a plurality of sets of the cavity, the flow cavity, the flow gate, and the air vent are formed,
The upper mold is provided with the holding mechanism for holding the substrates attached to face the cavities of the respective sets, and the flow cavity plungers that are controlled to enter into the flow cavities of the respective sets. A method for manufacturing a semiconductor device.
(a)複数の製品形成部が配置された基板を準備する工程、
(b)前記各製品形成部に電子部品をそれぞれ搭載する工程、
(c)前記電子部品が搭載された基板を前記電子部品が下面側になる状態で圧縮成形金型の上型の下面に取り付ける工程、
(d)前記圧縮成形金型の前記上型に対面する下型の上面に形成され、かつ前記複数の製品形成部全体を含むように形成されたキャビティに封止体形成用の樹脂を供給する工程、
(e)前記下型と前記上型のクランプで前記基板を挟み込んで前記樹脂を加圧加熱して前記基板の下面側に前記各製品形成部の前記電子部品を一括して覆う前記樹脂からなる封止体を形成する工程、
(f)前記工程(e)後の前記基板を前記成型金型から離型する工程を有し、
前記下型は前記基板に形成される前記封止体に対応するキャビティと、前記キャビティの外側に位置するフローキャビティと、前記キャビティと前記フローキャビティを連通する複数のフローゲートと、前記キャビティに連なる複数のエアーベントとを有し、
前記上型は前記基板を保持する保持機構と、前記下型の前記フローキャビティ内に突入制御されるフローキャビティプランジャとを有し、
前記工程(e)の前記封止体を形成する際、前記フローキャビティプランジャを前記下型の前記フローキャビティ内に突入させて前記フローキャビティに流入した前記樹脂を所定の圧力に加圧することを特徴とする半導体装置の製造方法。
(A) a step of preparing a substrate on which a plurality of product forming portions are arranged;
(B) a step of mounting electronic components on each of the product forming sections,
(C) attaching the substrate on which the electronic component is mounted to the lower surface of the upper mold of the compression mold in a state where the electronic component is on the lower surface side;
(D) Supplying a resin for forming a sealing body to a cavity formed on the upper surface of the lower mold facing the upper mold of the compression mold and formed so as to include the entire plurality of product forming portions. Process,
(E) The resin is sandwiched between the lower mold and the upper mold, and the resin is pressurized and heated to collectively cover the electronic components of the product forming portions on the lower surface side of the substrate. Forming a sealing body,
(F) having a step of releasing the substrate after the step (e) from the molding die;
The lower mold is connected to a cavity corresponding to the sealing body formed on the substrate, a flow cavity located outside the cavity, a plurality of flow gates communicating the cavity and the flow cavity, and the cavity. A plurality of air vents,
The upper mold has a holding mechanism for holding the substrate, and a flow cavity plunger that is controlled to enter into the flow cavity of the lower mold,
When forming the sealing body in the step (e), the flow cavity plunger is inserted into the flow cavity of the lower mold to pressurize the resin flowing into the flow cavity to a predetermined pressure. A method for manufacturing a semiconductor device.
請求項7に記載の半導体装置の製造方法において、前記工程(e)では、前記フローキャビティプランジャを前記下型の前記フローキャビティ内に突入させて前記フローキャビティに流入した前記樹脂の圧力を、前記キャビティ内の樹脂の圧力と同じ圧力に加圧することを特徴とする半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 7, wherein in the step (e), the pressure of the resin that has flowed into the flow cavity by causing the flow cavity plunger to enter the flow cavity of the lower mold, A method for manufacturing a semiconductor device, wherein the pressure is increased to the same pressure as that of the resin in the cavity. 請求項7に記載の半導体装置の製造方法において、前記工程(d)における前記キャビティ内に供給する前記樹脂の量は、前記下型と上型が前記クランプ状態にあり、前記電子部品が一つも搭載されていないとする前記基板と前記下型の前記キャビティによって形成される前記樹脂が注入される空間体積の120〜150%とし、同一品種の基板の場合は前記樹脂投入量は毎回同量とすることを特徴とする半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 7, wherein the amount of the resin supplied into the cavity in the step (d) is such that the lower mold and the upper mold are in the clamped state, and the electronic component is not even one. 120 to 150% of the space volume into which the resin formed by the substrate and the cavity of the lower mold is injected, and in the case of the same type of substrate, the amount of resin input is the same each time. A method of manufacturing a semiconductor device. 請求項7に記載の半導体装置の製造方法において、前記工程(b)では、前記電子部品として半導体チップを搭載することを特徴とする半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 7, wherein a semiconductor chip is mounted as the electronic component in the step (b). 請求項7に記載の半導体装置の製造方法において、前記工程(d)では、前記下型の上面全体に樹脂シートを取り付け、前記樹脂シート上に前記樹脂を供給することを特徴とする半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 7, wherein in the step (d), a resin sheet is attached to the entire upper surface of the lower mold, and the resin is supplied onto the resin sheet. Production method. 請求項7に記載の半導体装置の製造方法において、前記工程(f)では、
前記下型に、組となる前記キャビティ、前記フローキャビティ、前記フローゲート及び前記エアーベントを複数組形成し、
前記上型には前記各組の前記キャビティに対面して取り付けられる前記基板を保持する前記保持機構と、前記各組の前記フローキャビティ内に突入制御される前記フローキャビティプランジャがそれぞれ設けられていることを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 7, in the step (f),
In the lower mold, a plurality of sets of the cavity, the flow cavity, the flow gate, and the air vent are formed,
The upper mold is provided with the holding mechanism for holding the substrates attached facing the cavities of the respective sets, and the flow cavity plungers that are controlled to enter into the flow cavities of the respective sets. A method for manufacturing a semiconductor device.
請求項7に記載の半導体装置の製造方法において、
前記工程(f)後、前記基板及び前記封止体を前記製品形成部毎に切断する工程を有することを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 7,
After the step (f), the method includes a step of cutting the substrate and the sealing body for each of the product forming portions.
請求項7に記載の半導体装置の製造方法において、
前記工程(f)後、前記基板の裏面にバンプ電極を形成し、その後、前記基板及び前記封止体を前記製品形成部毎に切断する工程を有することを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 7,
After the step (f), a bump device is formed on the back surface of the substrate, and then the substrate and the sealing body are cut for each of the product forming portions.
下面に基板を保持する保持機構を有する上型と、
前記上型の下方に位置し、上面に窪みからなるキャビティを有する下型とを有し、
前記上型に前記基板を保持させかつ前記キャビティに樹脂を供給した後、前記下型と前記上型のクランプによって前記樹脂を加熱加圧して前記基板の下面側に前記樹脂からなる封止体を形成する圧縮成形装置であって、
前記下型には、前記キャビティの外側に位置する窪みからなるフローキャビティと、前記キャビティと前記フローキャビティを連通する溝からなる複数のフローゲートと、前記キャビティに連なる溝からなるエアーベントが上面に設けられ、
前記上型には、前記下型と前記上型をクランプした際前記下型の前記フローキャビティ内に突入制御されるフローキャビティプランジャが設けられていることを特徴とする圧縮成形装置。
An upper mold having a holding mechanism for holding the substrate on the lower surface;
A lower die that is located below the upper die and has a cavity formed of a depression on the upper surface;
After the substrate is held by the upper mold and the resin is supplied to the cavity, the resin is heated and pressed by the clamp of the lower mold and the upper mold, and a sealing body made of the resin is formed on the lower surface side of the substrate. A compression molding device for forming,
The lower mold has a flow cavity formed of a depression located outside the cavity, a plurality of flow gates formed of grooves communicating with the cavity and the flow cavity, and an air vent formed of grooves connected to the cavity on the upper surface. Provided,
The compression molding apparatus, wherein the upper mold is provided with a flow cavity plunger that is controlled to enter into the flow cavity of the lower mold when the lower mold and the upper mold are clamped.
請求項15に記載の圧縮成形装置において、前記フローキャビティプランジャを前記下型の前記フローキャビティ内に突入させて前記フローキャビティに流入した前記樹脂の圧力は、前記下型と前記上型をクランプした際の前記キャビティ内の樹脂を加圧する圧力と同じ圧力で加圧するように構成されていることを特徴とする圧縮成形装置。   16. The compression molding apparatus according to claim 15, wherein the pressure of the resin that has flowed into the flow cavity by causing the flow cavity plunger to enter the flow cavity of the lower mold clamps the lower mold and the upper mold. A compression molding apparatus configured to pressurize the resin in the cavity at the same pressure as the pressure to pressurize. 請求項15に記載の圧縮成形装置において、前記キャビティ、前記フローキャビティ、前記フローゲート及び前記エアーベントの気密を維持する気密維持機構が設けられていることを特徴とする圧縮成形装置。   The compression molding apparatus according to claim 15, further comprising an airtight maintaining mechanism for maintaining airtightness of the cavity, the flow cavity, the flow gate, and the air vent. 請求項15に記載の圧縮成形装置では、前記下型の上面全体に樹脂シートを取り付け、前記樹脂シート上に前記樹脂を供給することを特徴とする圧縮成形装置。   The compression molding apparatus according to claim 15, wherein a resin sheet is attached to the entire upper surface of the lower mold, and the resin is supplied onto the resin sheet. 請求項15に記載の圧縮成形装置において、
前記下型に、組となる前記キャビティ、前記フローキャビティ、前記フローゲート及び前記エアーベントを複数組形成し、
前記上型には前記各組の前記キャビティに対面して取り付けられる前記基板を保持する前記保持機構と、前記各組の前記フローキャビティ内に突入制御される前記フローキャビティプランジャをそれぞれ形成する構成になっていることを特徴とする圧縮成形装置。
The compression molding apparatus according to claim 15,
In the lower mold, a plurality of sets of the cavity, the flow cavity, the flow gate, and the air vent are formed,
The upper mold is formed with the holding mechanism for holding the substrates attached to face the cavities of the respective sets, and the flow cavity plungers that are controlled to enter into the flow cavities of the respective sets. A compression molding apparatus characterized by comprising:
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5758823B2 (en) * 2012-03-08 2015-08-05 Towa株式会社 Manufacturing method of resin-sealed molded product of electronic component, lower mold for compression molding, and resin sealing device
JP5969883B2 (en) * 2012-10-03 2016-08-17 信越化学工業株式会社 Manufacturing method of semiconductor device
JP6057824B2 (en) * 2013-04-19 2017-01-11 Towa株式会社 Compressed resin sealing method and compressed resin sealing device for electronic parts
JP2014229768A (en) * 2013-05-23 2014-12-08 日東電工株式会社 Method for manufacturing electronic component device
JP5944866B2 (en) * 2013-06-20 2016-07-05 Towa株式会社 Compressed resin sealing method and compressed resin sealing device for electronic parts
JP6125371B2 (en) * 2013-08-15 2017-05-10 信越化学工業株式会社 Manufacturing method of semiconductor device
JP6143665B2 (en) * 2013-12-26 2017-06-07 Towa株式会社 Semiconductor sealing method and semiconductor sealing device
NL2016011B1 (en) * 2015-12-23 2017-07-03 Besi Netherlands Bv Press, actuator set and method for encapsulating electronic components with at least two individual controllable actuators.
JP6250846B2 (en) * 2017-01-10 2017-12-20 信越化学工業株式会社 Manufacturing method of semiconductor device
WO2018138915A1 (en) * 2017-01-30 2018-08-02 信越エンジニアリング株式会社 Resin sealing device and resin sealing method
JP6567016B2 (en) * 2017-11-02 2019-08-28 Towa株式会社 Manufacturing method of electronic component package

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004017322A (en) * 2002-06-12 2004-01-22 Apic Yamada Corp Mold equipment and compression molding equipment
JP4796271B2 (en) * 2003-07-10 2011-10-19 ルネサスエレクトロニクス株式会社 Manufacturing method of semiconductor device

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