JP2004172647A - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP2004172647A
JP2004172647A JP2004069427A JP2004069427A JP2004172647A JP 2004172647 A JP2004172647 A JP 2004172647A JP 2004069427 A JP2004069427 A JP 2004069427A JP 2004069427 A JP2004069427 A JP 2004069427A JP 2004172647 A JP2004172647 A JP 2004172647A
Authority
JP
Japan
Prior art keywords
semiconductor device
substrate
strip substrate
conductor pattern
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004069427A
Other languages
Japanese (ja)
Inventor
Noriyuki Takahashi
典之 高橋
Masayuki Suzuki
雅之 鈴木
Koji Tsuchiya
孝司 土屋
Takao Matsuura
隆男 松浦
Takanori Hashizume
孝則 橋爪
Masahiro Ichitani
昌弘 一谷
Kazunari Suzuki
一成 鈴木
Takafumi Nishida
隆文 西田
Kenichi Imura
健一 井村
Takashi Miwa
孝志 三輪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Renesas Semiconductor Package and Test Solutions Co Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Renesas Technology Corp
Hitachi ULSI Systems Co Ltd
Renesas Northern Japan Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp, Hitachi ULSI Systems Co Ltd, Renesas Northern Japan Semiconductor Inc filed Critical Renesas Technology Corp
Priority to JP2004069427A priority Critical patent/JP2004172647A/en
Publication of JP2004172647A publication Critical patent/JP2004172647A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To improve the reliability of a semiconductor device. <P>SOLUTION: In a semiconductor device 1 which is configured to seal a semiconductor chip 8 mounted on the main plane of a package board 2 with sealing material 11, a conductor pattern 4 for wiring is arranged on the main plane and rear planes of the package board 2; and a dummy conductor pattern 4 is arranged on the area on which the wiring conductor pattern 4 is not arranged. By increasing the density of the conductor patterns 4 on the package board 2 in this manner, warpage or undulation or the like of the package board 2 due to the heat treatment in the production steps of the semiconductor device 1 may be reduced. <P>COPYRIGHT: (C)2004,JPO

Description

本発明は、半導体装置の製造方法および半導体装置技術に関し、特に小型パッケージ構造を有する半導体装置に適用して有効な技術に関するものである。   The present invention relates to a semiconductor device manufacturing method and a semiconductor device technology, and more particularly to a technology effective when applied to a semiconductor device having a small package structure.

パッケージの外形寸法が半導体チップのそれとほぼ同等あるいは僅かに大きいＣＳＰ（Chip Size Package）等は、ベアチップ実装に相当する高密度実装が可能であると共に、製造コストも比較的安価であることから、携帯情報機器、デジタルカメラ、ノート型パソコン等のような小型軽量電子機器分野での需要が急増している。   A CSP (Chip Size Package) or the like whose package outer dimensions are almost the same as or slightly larger than that of a semiconductor chip can be mounted at a high density corresponding to bare chip mounting and has relatively low manufacturing costs. Demand in the field of small and light electronic devices such as information devices, digital cameras, notebook computers, etc. has been rapidly increasing.

上記ＣＳＰには、種々のパッケージ形態があるが、一般的には、半導体チップを搭載したパッケージ基板の一面に半田バンプを取り付け、この半田バンプをプリント配線基板の表面にリフロー半田付けするボールグリッドアレイ（Ball Grid Array；ＢＧＡ）構造が採用されている。特に、多ピンで薄型のＣＳＰの場合は、半導体チップを搭載するパッケージ基板をポリイミド等のような絶縁テープで構成したＴＣＰ（Tape Carrier Package）型のＢＧＡ（テープＢＧＡ）が主流となっている。なお、絶縁テープをパッケージ基板とするＴＣＰについては、例えば特開平７−３２１２４８号公報などに開示がある（特許文献１参照）。   The CSP has various package forms. Generally, a ball grid array in which solder bumps are attached to one surface of a package substrate on which a semiconductor chip is mounted and the solder bumps are reflow-soldered to the surface of a printed wiring board. (Ball Grid Array; BGA) structure is adopted. In particular, in the case of a thin CSP with many pins, a TCP (Tape Carrier Package) type BGA (tape BGA) in which a package substrate on which a semiconductor chip is mounted is formed of an insulating tape such as polyimide is mainly used. Note that a TCP using an insulating tape as a package substrate is disclosed in, for example, Japanese Patent Application Laid-Open No. 7-32248 (see Patent Document 1).

また、本発明者らは、本発明に基づいて、モールドの観点で公知例を調査した。その結果、例えば特開平１０−２５６２８６号公報には、金型からの離形をスムーズに行うために、金型の内面にコーティング層を形成し、モールド部を離形する技術が開示されている（特許文献２参照）。また、例えば特開平１０−２４４５５６号公報には、モールド金型からの樹脂パッケージを容易に取り出すために、金型内面に離形フィルムを密着させた状態で樹脂パッケージを成形する技術が開示されている（特許文献３参照）。また、例えば特開平１１−１６９３０号公報には、シートを用いてモールドする際に、シートを真空引きしてシートしわを防止する技術が開示されている（特許文献４参照）。また、例えば特開２０００−１２５７８号公報には、基板上にチップを多数搭載し、トランスファーモールドする技術が開示されている（特許文献５参照）。さらに例えば特開２０００−１３８２４６号公報には、汎用性のあるモールド金型で、複数のブロック毎にエジェクターピンが取り付けられている（特許文献６参照）。
特開平７−３２１２４８号公報 特開平１０−２５６２８６号公報 特開平１０−２４４５５６号公報 特開平１１−１６９３０号公報 特開２０００−１２５７８号公報 特開２０００−１３８２４６号公報 The present inventors have also investigated known examples based on the present invention from the viewpoint of a mold. As a result, for example, Japanese Patent Application Laid-Open No. H10-256286 discloses a technique of forming a coating layer on the inner surface of a mold and releasing the mold portion in order to smoothly release the mold. (See Patent Document 2). Further, for example, Japanese Patent Application Laid-Open No. H10-244556 discloses a technique for molding a resin package in a state in which a release film is adhered to the inner surface of the mold in order to easily remove the resin package from the mold. (See Patent Document 3). Also, for example, Japanese Patent Application Laid-Open No. 11-16930 discloses a technique for preventing the sheet from wrinkling by vacuuming the sheet when molding using the sheet (see Patent Document 4). Also, for example, Japanese Patent Application Laid-Open No. 2000-12578 discloses a technique of mounting a large number of chips on a substrate and performing transfer molding (see Patent Document 5). Further, for example, in Japanese Patent Application Laid-Open No. 2000-138246, an ejector pin is attached to each of a plurality of blocks using a versatile mold (see Patent Document 6).
JP-A-7-322248 JP-A-10-256286 JP-A-10-244556 JP-A-11-16930 JP-A-2000-12578 JP 2000-138246 A

ところが、上記絶縁テープをパッケージ基板とするＣＳＰ技術においては、以下の課題があることを本発明者は見出した。   However, the present inventor has found that the CSP technology using the insulating tape as a package substrate has the following problems.

すなわち、第１は、高信頼性が要求される製品への適用が難しいという問題である。これは、上記絶縁テープをパッケージ基板とするＣＳＰ構造では、パッケージ基板の材料がポリイミド等と言うこともあり、実装後の温度サイクル性を顧客要求よりも低くせざるを得ず、さらなる信頼性の向上を図ることができないこと等からである。   That is, the first problem is that it is difficult to apply to a product requiring high reliability. This is because, in the CSP structure using the above-mentioned insulating tape as a package substrate, the material of the package substrate may be polyimide or the like, so that the temperature cyclability after mounting must be lower than required by the customer, and further reliability is required. This is because improvement cannot be achieved.

また、第２は、半導体装置の製造コストが高いという問題である。これは、パッケージ基板材料であるポリイミドテープの価格が高いこと、また、上記絶縁テープをパッケージ基板とするＣＳＰの製造では、個々の半導体チップを封止する形態であるため、単位面積当たりの製品取得数が少ないために更に基準単価が高額となっていること等からである。   Second, there is a problem that the manufacturing cost of the semiconductor device is high. This is because the price of polyimide tape, which is a package substrate material, is high, and in the case of CSP manufacturing using the above-mentioned insulating tape as a package substrate, individual semiconductor chips are encapsulated, so product acquisition per unit area This is because the standard unit price is higher due to the small number.

本発明の目的は、半導体装置の信頼性を向上させることのできる技術を提供することにある。   An object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device.

また、本発明の目的は、半導体装置のコストを低減することのできる技術を提供することにある。   Another object of the present invention is to provide a technique capable of reducing the cost of a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   The following is a brief description of an outline of typical inventions disclosed in the present application.

すなわち、本発明は、第１の基板の第１の面に実装された半導体チップを封止部材で封止してなる半導体装置において、前記第１の基板の前記第１の面およびそれに対向する第２の面に、配線用の導体パターンと、それが配置された領域以外の領域に配置されたダミー用の導体パターンとが設けられているものである。   That is, the present invention provides a semiconductor device in which a semiconductor chip mounted on a first surface of a first substrate is sealed with a sealing member, wherein the semiconductor device is opposed to the first surface of the first substrate. On the second surface, a conductor pattern for wiring and a conductor pattern for dummy arranged in a region other than the region where the wiring is arranged are provided.

また、本願において開示される発明のうち、他の概要を簡単に説明すれば、次のとおりである。   Another outline of the invention disclosed in the present application is as follows.

すなわち、本発明は、複数の半導体チップを第１の面に実装した第１の基板を金型内にセットし、前記金型の上型と前記第１の基板の第１の面との間にフィルムを介在させ、前記フィルムを前記上型に真空吸着させた状態で、前記複数の半導体チップを一括して樹脂封止することにより封止部材を成型した後、前記フィルムを用いて前記金型から離形された前記第１の基板および封止部材を切断して複数の半導体装置を得るものである。   That is, according to the present invention, a first substrate having a plurality of semiconductor chips mounted on a first surface is set in a mold, and a gap between an upper mold of the mold and a first surface of the first substrate is set. In a state where a film is interposed and the film is vacuum-sucked to the upper mold, a sealing member is molded by resin-sealing the plurality of semiconductor chips at a time, and then the metal is formed using the film. The first substrate and the sealing member released from the mold are cut to obtain a plurality of semiconductor devices.

また、本発明は、複数の半導体チップを第１の面に実装した第１の基板を金型内にセットし、前記第１の基板において前記第１の面の裏側の第２の面を、前記金型の下型に真空吸着させた状態で、前記複数の半導体チップを一括して樹脂封止することにより封止部材を成型した後、前記金型から離形された前記第１の基板および封止部材を切断して複数の半導体装置を得るものである。   Further, according to the present invention, a first substrate on which a plurality of semiconductor chips are mounted on a first surface is set in a mold, and a second surface on the back side of the first surface on the first substrate is After the plurality of semiconductor chips are collectively resin-sealed with the lower mold of the mold being vacuum-sucked to form a sealing member, the first substrate released from the mold And cutting the sealing member to obtain a plurality of semiconductor devices.

また、本発明は、熱応力に対して強い構造を有する第１の基板の第１の主面に実装された複数の半導体チップを一括封止することで成形された封止部材を金型から離形した後、前記金型から離形された前記第１の基板および封止部材を切断して複数の半導体装置を得るものである。   In addition, the present invention provides a method in which a sealing member formed by collectively sealing a plurality of semiconductor chips mounted on a first main surface of a first substrate having a structure resistant to thermal stress is removed from a mold. After releasing, the first substrate and the sealing member released from the mold are cut to obtain a plurality of semiconductor devices.

また、本発明は、前記第１の基板は、これを実装する第２の基板と同一系の絶縁材料を主体として構成されているものである。   Further, in the present invention, the first substrate is mainly composed of the same insulating material as the second substrate on which the first substrate is mounted.

また、本発明は、前記第１の基板は、これを実装する第２の基板と熱膨張係数が等しくなるような絶縁材料を主体として構成されているものである。   Further, in the present invention, the first substrate is mainly composed of an insulating material having a thermal expansion coefficient equal to that of the second substrate on which the first substrate is mounted.

また、本発明は、前記第１、第２の基板がガラス・エポキシ樹脂系の絶縁材料を主体として構成されているものである。   According to the present invention, the first and second substrates are mainly composed of a glass-epoxy resin-based insulating material.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
(1).本発明によれば、複数の半導体チップを第１の面に実装した第１の基板を金型内にセットし、前記複数の半導体チップを一括して樹脂封止することにより封止部材を成型した後、前記金型から離形された前記第１の基板および封止部材を切断して複数の半導体装置を得ることにより、単位面積当たりの製品取得数を増加させることができるので、半導体装置の製造コストを低減することが可能となる。
(2).本発明によれば、前記第１の基板がこれを実装する第２の基板と熱膨張係数が等しくなるような絶縁材料を主体として構成されていることにより、半導体装置の信頼性を向上させることが可能となる。 The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
(1) According to the present invention, a first substrate on which a plurality of semiconductor chips are mounted on a first surface is set in a mold, and the plurality of semiconductor chips are collectively sealed with resin. After molding the stop member, the first substrate and the sealing member released from the mold are cut to obtain a plurality of semiconductor devices, whereby the number of products obtained per unit area can be increased. Therefore, the manufacturing cost of the semiconductor device can be reduced.
(2) According to the present invention, the reliability of the semiconductor device is improved because the first substrate is mainly composed of an insulating material having the same thermal expansion coefficient as the second substrate on which the first substrate is mounted. Can be improved.

本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。   Before describing the present invention in detail, the meanings of terms in the present application will be described as follows.

温度サイクル試験：被測定半導体装置を高温および低温に繰り返してさらし、寸法および他の物理的性質の変化を生じさせて動作特性および物理的損傷の耐久性を決定するために行われる試験を言う。   Temperature cycling test: A test performed to repeatedly expose a semiconductor device under test to high and low temperatures to cause changes in dimensions and other physical properties to determine operating characteristics and durability to physical damage.

短冊基板（第１の基板）の主面（チップ実装面：第１の面）および裏面（パッケージ実装面：第２の面）を、便宜上、以下の領域に分類する。半導体装置が形成される領域を「半導体装置形成領域」と言い、その半導体装置形成領域の一群が配置された全領域を「製品領域（第１の領域）」と言い、製品領域の外周の領域を「周辺領域（第２の領域）」と言う。   The main surface (chip mounting surface: first surface) and the back surface (package mounting surface: second surface) of the strip substrate (first substrate) are classified into the following regions for convenience. A region in which a semiconductor device is formed is referred to as a “semiconductor device formation region”, an entire region in which a group of the semiconductor device formation regions is disposed is referred to as a “product region (first region)”, and an outer peripheral region of the product region. Is referred to as a “peripheral region (second region)”.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態で用いる図の中には、平面図であっても図面を見易くするためにハッチングを付すものもある。以下、本発明の実施の形態を図面に基づいて詳細に説明する。   In the following embodiments, when necessary for the sake of convenience, the description will be made by dividing into a plurality of sections or embodiments, but unless otherwise specified, they are not unrelated to each other and one is the other. In some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, amount, range, etc.), a case where it is particularly specified, and a case where it is clearly limited to a specific number in principle, etc. However, the number is not limited to the specific number, and may be more than or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps, etc.) are not necessarily essential unless otherwise specified, and when it is deemed essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, and the like of the constituent elements, the shapes are substantially the same unless otherwise specified and in cases where it is considered that it is not clearly apparent in principle. And the like. This is the same for the above numerical values and ranges. In all the drawings for describing the present embodiment, components having the same function are denoted by the same reference numerals, and repeated description thereof will be omitted. Some drawings used in this embodiment are hatched even in a plan view so as to make the drawings easy to see. Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

（実施の形態１）
図１は本発明の一実施の形態である半導体装置の斜視図、図２は図１のＡ１−Ａ１線の断面図を示している。 (Embodiment 1)
FIG. 1 is a perspective view of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a sectional view taken along line A1-A1 of FIG.

本実施の形態の半導体装置１は、例えばＦＢＧＡ（Fine Pitch Ball Grid Array）構造を有している。この半導体装置１のパッケージ基板２は、例えば平面四角形の薄板からなり、基板本体３と、その主面（チップ実装面）および裏面（パッケージ実装面）に形成された導体パターン４およびソルダレジスト（Solder resist）５と、パッケージ基板２の主面および裏面間を貫通するベントホール６と、パッケージ基板２の裏面側の導体パターン４に接合されたバンプ電極７とを有している。   The semiconductor device 1 of the present embodiment has, for example, an FBGA (Fine Pitch Ball Grid Array) structure. The package substrate 2 of the semiconductor device 1 is made of, for example, a flat rectangular thin plate, and has a substrate body 3 and a conductor pattern 4 and a solder resist (Solder resist) formed on the main surface (chip mounting surface) and the back surface (package mounting surface). resist) 5, a vent hole 6 penetrating between the main surface and the back surface of the package substrate 2, and a bump electrode 7 joined to the conductor pattern 4 on the back surface side of the package substrate 2.

本実施の形態においては、上記基板本体３の材料として、例えば耐熱性の高いＦＲ−５相当のガラス・エポキシ樹脂の単層板を採用している。このように基板本体３の材料を安価なガラス・エポキシ樹脂の単層板としたことにより、半導体装置１の製造原価を最小限に抑えることができる。すなわち、半導体装置１のコストを低減できる。   In the present embodiment, for example, a single-layer plate of glass epoxy resin equivalent to FR-5 having high heat resistance is used as the material of the substrate body 3. Since the substrate body 3 is made of an inexpensive single-layer glass / epoxy resin plate, the manufacturing cost of the semiconductor device 1 can be minimized. That is, the cost of the semiconductor device 1 can be reduced.

また、基板本体３の材料を、半導体装置１を実装する基板として一般的に使用されているプリント配線基板と同一のガラス・エポキシ樹脂としたことにより、パッケージ基板２と上記プリント配線基板との熱膨張係数差に起因して半導体装置１のバンプ電極７に加わるストレスを緩和することができる。これにより、半導体装置１を実装した後の信頼性を向上させることができる。   Further, since the material of the substrate body 3 is the same glass epoxy resin as a printed wiring board generally used as a substrate on which the semiconductor device 1 is mounted, the heat generated between the package substrate 2 and the printed wiring board is reduced. The stress applied to the bump electrode 7 of the semiconductor device 1 due to the difference in expansion coefficient can be reduced. Thereby, the reliability after mounting the semiconductor device 1 can be improved.

また、基板本体３をポリイミドテープ等で構成した場合に比べて、温度サイクル試験における温度サイクル性を２倍程度またはそれ以上に向上させることができるので、携帯機器や民生用途向けだけでなく、産業機器や自動車用途向け等のような高い信頼性が要求される製品に半導体装置１を適用することができる。   Further, the temperature cyclability in the temperature cycling test can be improved about twice or more as compared with the case where the substrate body 3 is made of a polyimide tape or the like. The semiconductor device 1 can be applied to a product requiring high reliability, such as for a device or an automobile.

ただし、基板本体３の材料は、これに限定されるものではなく種々変更可能であり、例えばＢＴレジンまたはアラミド不織布材等のような有機系の絶縁材料を用いても良い。これらいずれの材料を用いても上記ガラス・エポキシ樹脂を用いた場合と同様の効果が得られる他、基板本体３の材料としてＢＴレジンを選択した場合には、熱伝導性が高いので、放熱性を向上させることができる。   However, the material of the substrate body 3 is not limited to this, and can be variously changed. For example, an organic insulating material such as a BT resin or an aramid nonwoven fabric material may be used. When any of these materials is used, the same effect as when the above-described glass / epoxy resin is used is obtained. When BT resin is selected as the material of the substrate body 3, the heat conductivity is high, Can be improved.

上記パッケージ基板２の導体パターン４は、例えば単純な２層構造で構成されている。これにより、半導体装置１の製造原価を最小限に抑えることができ、半導体装置１のコストを低減できる。また、本実施の形態においては、上記導体パターン４が、配線用およびダミー用の２種類のパターンを有している。また、本実施の形態においては、配線用の導体パターン４には、一般的なラインパターンと、その他に、バンプ電極７、ボンディングワイヤまたはスルーホール等が接合される幅広のパターンとを含むものとする。パッケージ基板２の主面および裏面の配線用の導体パターン４は、パッケージ基板２の主面および裏面間を貫通するスルーホールを通じて互いに電気的に接続されている。このような配線用およびダミー用の導体パターン４は、上記基板本体３の主面（チップ実装面）および裏面（パッケージ実装面）に貼り付けられた電解銅箔（または圧延銅箔）等のような導体膜をエッチングすることで形成されており、その表面にはニッケル（Ｎｉ）、金（Ａｕ）メッキ等が施されている。ダミー用の導体パターン４を設けたのは、パッケージ基板２の主面および裏面の導体パターン４の密度を高めるためである。なお、これについては後述する。   The conductor pattern 4 of the package substrate 2 has, for example, a simple two-layer structure. Thereby, the manufacturing cost of the semiconductor device 1 can be minimized, and the cost of the semiconductor device 1 can be reduced. Further, in the present embodiment, the conductor pattern 4 has two types of patterns for wiring and dummy. In the present embodiment, the conductor pattern 4 for wiring includes a general line pattern and a wide pattern to which the bump electrode 7, a bonding wire, a through hole, or the like is bonded. The wiring conductor patterns 4 on the main surface and the rear surface of the package substrate 2 are electrically connected to each other through through holes penetrating between the main surface and the rear surface of the package substrate 2. Such wiring and dummy conductor patterns 4 may be formed of electrolytic copper foil (or rolled copper foil) attached to the main surface (chip mounting surface) and the back surface (package mounting surface) of the substrate body 3. It is formed by etching a conductive film, and its surface is plated with nickel (Ni), gold (Au) or the like. The reason why the dummy conductor patterns 4 are provided is to increase the density of the conductor patterns 4 on the main surface and the back surface of the package substrate 2. This will be described later.

上記パッケージ基板２の主面および裏面はソルダレジスト（絶縁膜）５で被覆されている。ソルダレジスト５の一部は除去されており、上記導体パターン４の一部が露出されている。このソルダレジスト５は、ソルダマスク（solder mask）またはストップオフ（stop-off）とも呼ばれ、パッケージ基板２の主面および裏面の特定領域に施された耐熱性被覆材料であり、半田付け作業の際にこの部分に半田が付かないようにするレジストである。ソルダレジスト５の主要機能は、半田付けの時、半田付け不要な導体パターン４が溶融半田と接触することを防ぎ、半田付け部以外の導体パターン４を保護する保護膜としての機能であるが、その他に、導体間の半田ブリッジの防止、汚染や湿気からの保護、損傷防止、耐環境性、マイグレーション防止、回路間の絶縁の維持および回路と他の部品（半導体チップ（以下、単にチップという）やプリント配線基板等）との短絡防止の機能を有している。したがって、ソルダレジスト５は、これらの機能を有する絶縁材料で構成されている。本実施の形態では、ソルダレジスト５の材料として、熱膨張係数を考慮して、例えばエポキシ系樹脂およびアクリル系樹脂を用いた。また、本実施の形態では、このソルダレジスト５の被覆状態（被覆面積や厚さ等）がパッケージ基板２の主面と裏面とでほぼ均一になるようになっている。なお、これについては後述する。   The main surface and the back surface of the package substrate 2 are covered with a solder resist (insulating film) 5. A part of the solder resist 5 is removed, and a part of the conductor pattern 4 is exposed. The solder resist 5 is also referred to as a solder mask or a stop-off, and is a heat-resistant coating material applied to specific regions on the main surface and the back surface of the package substrate 2, and is used in a soldering operation. This is a resist that prevents solder from sticking to this portion. The main function of the solder resist 5 is a function as a protective film that prevents the conductor pattern 4 that does not need to be soldered from coming into contact with the molten solder during soldering and protects the conductor pattern 4 other than the soldered portion. In addition, prevention of solder bridges between conductors, protection from contamination and moisture, prevention of damage, environmental resistance, migration prevention, maintenance of insulation between circuits, and circuits and other components (semiconductor chips (hereinafter simply referred to as chips)) And a printed circuit board). Therefore, the solder resist 5 is made of an insulating material having these functions. In the present embodiment, for example, an epoxy resin and an acrylic resin are used as the material of the solder resist 5 in consideration of the coefficient of thermal expansion. Further, in the present embodiment, the covering state (covering area, thickness, and the like) of the solder resist 5 is made substantially uniform between the main surface and the back surface of the package substrate 2. This will be described later.

また、パッケージ基板２には、その主面と裏面とを貫通するベントホール６が設けられている。このベントホール６は、チップ８をパッケージ基板２に固着するための接着剤９中のボイドや水分等を、半導体装置１の組立工程（後工程）における熱処理前または熱処理中に外部に逃がすための孔である。なお、このベントホール６についても後述する。   The package substrate 2 is provided with a vent hole 6 penetrating the main surface and the back surface. The vent hole 6 allows voids, moisture, and the like in the adhesive 9 for fixing the chip 8 to the package substrate 2 to escape to the outside before or during heat treatment in the assembly process (post-process) of the semiconductor device 1. Hole. The vent hole 6 will be described later.

パッケージ基板２の裏面における配線用の導体パターン４には、バンプ電極７が接合されている。バンプ電極７は、半導体装置１を実装用の基板上に実装し、かつ、半導体装置１と実装基板の配線とを電気的に接続するための突起電極である。このバンプ電極７は、例えば鉛（Ｐｂ）／錫（Ｓｎ）合金からなり、その直径は、例えば０．３〜０．５ｍｍ程度である。なお、バンプ電極７の材料として、例えば錫（Ｓｎ）−銀（Ａｇ）系の鉛フリー半田を用いることもできる。   A bump electrode 7 is bonded to the wiring conductor pattern 4 on the back surface of the package substrate 2. The bump electrode 7 is a protruding electrode for mounting the semiconductor device 1 on a mounting substrate and for electrically connecting the semiconductor device 1 and wiring of the mounting substrate. The bump electrode 7 is made of, for example, a lead (Pb) / tin (Sn) alloy, and has a diameter of, for example, about 0.3 to 0.5 mm. As a material for the bump electrode 7, for example, tin (Sn) -silver (Ag) -based lead-free solder can be used.

このようなパッケージ基板２の総厚（基板本体３、導体パターン４およびソルダレジスト５の厚さの総和）は、極めて薄く、例えば０．２ｍｍ以下となっている。これにより、半導体装置１の薄型設計が可能となっている。したがって、このような半導体装置１を搭載する電子装置または情報処理装置等の小型、薄型および軽量設計が可能となる。   The total thickness of the package substrate 2 (total thickness of the substrate body 3, the conductor pattern 4, and the solder resist 5) is extremely thin, for example, 0.2 mm or less. Thus, the semiconductor device 1 can be designed to be thin. Therefore, it is possible to design a small, thin, and lightweight electronic device or information processing device on which such a semiconductor device 1 is mounted.

パッケージ基板２の主面中央には、チップ８がその主面（素子形成面）を上に向けた状態で実装されている。このチップ８は、例えば銀（Ａｇ）入りペーストまたは銀無しの絶縁ペースト等のような接着剤９によってパッケージ基板２の主面に固着されている。このチップ８の主面には、例えばマイクロプロセッサ、ＡＳＩＣまたはメモリ等のような集積回路が形成されている。チップ８の主面の集積回路は、チップ８の最上の配線層に設けられたボンディングパッド（外部端子）と電気的に接続されている。そして、そのボンディングパッドは、ボンディングワイヤ１０を介してパッケージ基板２の主面の配線用の導体パターン４と電気的に接続されている。ボンディングワイヤ１０は、例えば直径２５μｍ程度の金（Ａｕ）細線からなり、パッケージ基板２の主面に形成された配線用の導体パターン４においてソルダレジスト５から露出された領域に接触されて接合されている。ただし、チップ８の実装形態はボンディングワイヤ１０で接続されるものに限定されるものではなく、例えばチップ８をその主面に設けられたバンプ電極を介してパッケージ基板２の主面上に実装し、パッケージ基板２の配線と電気的に接続する、いわゆるフェイスダウンボンディング実装形態としても良い。   At the center of the main surface of the package substrate 2, a chip 8 is mounted with its main surface (element formation surface) facing upward. The chip 8 is fixed to the main surface of the package substrate 2 by an adhesive 9 such as a paste containing silver (Ag) or an insulating paste containing no silver. On the main surface of the chip 8, an integrated circuit such as a microprocessor, an ASIC or a memory is formed. The integrated circuit on the main surface of the chip 8 is electrically connected to bonding pads (external terminals) provided on the uppermost wiring layer of the chip 8. The bonding pad is electrically connected to the wiring conductor pattern 4 on the main surface of the package substrate 2 via the bonding wire 10. The bonding wire 10 is made of, for example, a fine gold (Au) wire having a diameter of about 25 μm, and is contacted and joined to a region exposed from the solder resist 5 in the wiring conductor pattern 4 formed on the main surface of the package substrate 2. I have. However, the mounting form of the chip 8 is not limited to the one connected by the bonding wire 10. For example, the chip 8 is mounted on the main surface of the package substrate 2 via bump electrodes provided on the main surface. A so-called face-down bonding mounting form for electrically connecting to the wiring of the package substrate 2 may also be used.

このようなチップ８およびボンディングワイヤ１０は、パッケージ基板２の主面に被覆された封止部材１１によって封止されている。封止部材１１は、例えばエポキシ樹脂および低分子系樹脂からなり、その側面は、パッケージ基板２の主面に対してほぼ垂直になるように形成されている。このような半導体装置１の全高（実装基板の実装面から半導体装置１の上面までの高さ）ｈ１は、例えば１．２〜１．４ｍｍ程度である。   The chip 8 and the bonding wires 10 are sealed by a sealing member 11 that covers the main surface of the package substrate 2. The sealing member 11 is made of, for example, an epoxy resin or a low molecular resin, and the side surface thereof is formed so as to be substantially perpendicular to the main surface of the package substrate 2. The overall height h1 (height from the mounting surface of the mounting board to the upper surface of the semiconductor device 1) h1 of such a semiconductor device 1 is, for example, about 1.2 to 1.4 mm.

次に、本実施の形態の半導体装置の製造方法で用いる短冊基板について説明する。図３および図４は、その短冊基板１２を示している。図３（ａ）は、短冊基板１２の主面（チップ実装面）の平面図、（ｂ）はその裏面（パッケージ搭載面）の平面図を示している。また、図４は、図３のＡ２−Ａ２線の断面図を示している。なお、図３は平面図であるが、メッキ用の配線にハッチングを付す。   Next, a strip substrate used in the method of manufacturing a semiconductor device according to the present embodiment will be described. FIGS. 3 and 4 show the strip substrate 12. 3A is a plan view of the main surface (chip mounting surface) of the strip substrate 12, and FIG. 3B is a plan view of the back surface (package mounting surface). FIG. 4 is a sectional view taken along line A2-A2 in FIG. Although FIG. 3 is a plan view, the wiring for plating is hatched.

短冊基板１２は、例えば縦×横＝４０〜６６ｍｍ×１５１ｍｍ程度、厚さが０．２ｍｍ以下の平面略長方形状の薄板からなる。この短冊基板１２は、上記パッケージ基板２の母体であり、上記基板本体３、導体パターン４およびソルダレジスト５を有している。この短冊基板１２の主面および裏面には、例えばその幅方向に沿って２列、長手方向に沿って９列、合計２×９＝１８個の半導体装置形成領域ＤＡが配置されている。短冊基板１２の主面の各半導体装置形成領域ＤＡの破線は、上記チップ８が実装される領域を示している。また、各半導体装置形成領域ＤＡの隣接境界線は後述の切断線でもある。   The strip substrate 12 is, for example, a thin plate having a substantially rectangular shape with a length and width of about 40 to 66 mm × 151 mm and a thickness of 0.2 mm or less. The strip substrate 12 is a base of the package substrate 2, and has the substrate body 3, the conductor pattern 4, and the solder resist 5. On the main surface and the rear surface of the strip substrate 12, for example, two rows along the width direction and nine rows along the longitudinal direction, that is, a total of 2 × 9 = 18 semiconductor device formation areas DA are arranged. The broken line of each semiconductor device formation area DA on the main surface of the strip substrate 12 indicates an area where the chip 8 is mounted. The adjacent boundary line between the semiconductor device formation areas DA is also a cutting line described later.

短冊基板１２の主面および裏面において四辺の近傍の周辺領域には、半導体装置形成領域ＤＡの一群（製品領域）を取り囲むように、補強パターン１３（１３ａ、１３ｂ、１３ｃ）が設けられている。補強パターン１３は、短冊基板１２の搬送時等の機械的強度を確保し、かつ、半導体装置１の製造時の熱処理に起因する反りや歪み等を抑制するための部材である。このような補強パターン１３を設けることにより、極めて薄い短冊基板１２であってもその機械的強度を確保できるので、短冊基板１２を安心して搬送することができる。また、半導体装置１の製造時の熱処理に起因する反りや歪み等を抑制できるので、その平坦性を確保することができる。このため、後述の封止工程の際に良好な封止が可能となり、半導体装置１の歩留まりを向上させることができる。   Reinforcement patterns 13 (13a, 13b, 13c) are provided in a peripheral region near four sides on the main surface and the back surface of the strip substrate 12 so as to surround a group (product region) of the semiconductor device formation region DA. The reinforcing pattern 13 is a member for securing mechanical strength at the time of transporting the strip substrate 12 and the like, and for suppressing warpage, distortion, and the like caused by heat treatment at the time of manufacturing the semiconductor device 1. By providing such a reinforcing pattern 13, even if the strip substrate 12 is extremely thin, its mechanical strength can be ensured, so that the strip substrate 12 can be transported with confidence. In addition, since the warpage, distortion, and the like caused by the heat treatment during the manufacture of the semiconductor device 1 can be suppressed, the flatness thereof can be ensured. Therefore, good sealing can be performed in a sealing step described later, and the yield of the semiconductor device 1 can be improved.

補強パターン１３は、機械的強度を確保する観点のみからは短冊基板１２の外周に沿って連続的に延在させて形成した方が良いが、ここでは、補強パターン１３（補強パターン１３ｂを除く）が、短冊基板１２の主面および裏面の両方において、半導体装置形成領域ＤＡ毎に区分けされて配置されている。これは、半導体装置１の製造時における熱処理に際しては、短冊基板１２の材料（基板本体３、導体パターン４およびソルダレジスト５）の熱膨張係数の違い等に起因して短冊基板１２の反りや捻れ等が生じるが、その熱応力は、半導体装置領域ＤＡの隣接間に相対的に強くかかるので、それを分散、開放することで短冊基板１２の全体的な平坦性を確保するためである。また、補強パターン１３を区分けしてないとすると、半導体装置形成領域ＤＡの隣接間における補強パターン１３部分に残像歪みが生じてしまう場合があるので、それを回避するためでもある。さらに、半導体装置形成領域ＤＡ毎に補強パターン１３を設けることにより、上記短冊基板１２の全体的な平坦性の確保に加えて、さらに実質的に半導体装置となる各半導体装置領域ＤＡ毎の平坦性を確保できるので、樹脂封止を良好に行うことができ、半導体装置１の歩留りの向上を図ることができるからである。また、短冊基板１２の切断ライン上に補強パターン１３ａが存在しないことから、短冊基板１２の切断時に補強パターン１３ａの導体異物（ばり）等の発生を防止でき、その異物に起因する短絡不良等を防止できる。   The reinforcing pattern 13 is preferably formed to extend continuously along the outer periphery of the strip substrate 12 only from the viewpoint of securing the mechanical strength, but here, the reinforcing pattern 13 (excluding the reinforcing pattern 13b) is used. Are arranged on both the main surface and the rear surface of the strip substrate 12 so as to be divided for each semiconductor device formation area DA. This is because, during the heat treatment during the manufacture of the semiconductor device 1, the strip substrate 12 is warped or twisted due to a difference in the thermal expansion coefficient of the material of the strip substrate 12 (substrate body 3, conductive pattern 4, and solder resist 5). However, since the thermal stress is relatively strong between the adjacent semiconductor device regions DA, the entirety of the rectangular substrate 12 is ensured by dispersing and releasing the thermal stress. Further, if the reinforcing pattern 13 is not divided, afterimage distortion may occur in the portion of the reinforcing pattern 13 adjacent to the semiconductor device formation area DA, which is also to avoid such distortion. Further, by providing the reinforcing pattern 13 for each semiconductor device forming area DA, in addition to securing the overall flatness of the strip substrate 12, the flatness of each semiconductor device area DA that substantially becomes a semiconductor device is further improved. This is because resin sealing can be performed favorably, and the yield of the semiconductor device 1 can be improved. Further, since the reinforcing pattern 13a does not exist on the cutting line of the strip substrate 12, it is possible to prevent the occurrence of conductive foreign substances (burrs) or the like of the reinforcing pattern 13a at the time of cutting the strip substrate 12, and to prevent short-circuit failure or the like caused by the foreign substances. Can be prevented.

この補強パターン１３は、例えば銅箔からなり、上記導体パターン４と同様に同工程時に形成されている。補強パターン１３のうち、補強パターン１３ａは、ベタパターンではなく、例えばタイル状に形成されている。図５は、補強パターン１３ａの要部拡大平面図、図６はそのＡ４−Ａ４線の断面図を示している。補強パターン１３ａは、互いに分離された矩形状の複数の微細パターン（第１のパターン）が、補強パターン１３ａの長手方向および幅方向に沿って規則的に並んで配置されることで構成されている。ただし、この補強パターン１３ａでは、その幅方向に沿って隣接する矩形状の微細なパターン同士が、補強パターン１３ａの長手方向に沿って互いにずれた状態で配置されている。   The reinforcing pattern 13 is made of, for example, copper foil, and is formed in the same step as the conductive pattern 4. Among the reinforcing patterns 13, the reinforcing pattern 13a is not a solid pattern but is formed in a tile shape, for example. FIG. 5 is an enlarged plan view of a main part of the reinforcing pattern 13a, and FIG. 6 is a cross-sectional view taken along line A4-A4. The reinforcing pattern 13a is configured by arranging a plurality of rectangular fine patterns (first patterns) separated from each other regularly along the longitudinal direction and the width direction of the reinforcing pattern 13a. . However, in the reinforcing pattern 13a, rectangular fine patterns adjacent to each other along the width direction are arranged so as to be shifted from each other along the longitudinal direction of the reinforcing pattern 13a.

このように補強パターン１３ａをタイル状としているのは、補強パターン１３ａを上記熱処理時に伸び縮み可能な構造とすることで、上記熱応力による熱収縮を緩和するためである。すなわち、これにより、半導体装置１の製造工程時の熱処理による熱応力を緩和でき、また、残像歪みの発生を抑制または防止できるので、短冊基板１２の平坦性をさらに向上させることができる。   The reason why the reinforcing pattern 13a has a tile shape is that the reinforcing pattern 13a has a structure capable of expanding and contracting at the time of the heat treatment, so that thermal contraction due to the thermal stress is reduced. That is, by this, the thermal stress due to the heat treatment during the manufacturing process of the semiconductor device 1 can be reduced, and the occurrence of afterimage distortion can be suppressed or prevented, so that the flatness of the strip substrate 12 can be further improved.

ただし、補強パターン１３ａのパターン形状は、基本的に伸び縮みが可能であり熱応力を吸収する形状であれば良く、タイル状に限定されるものではなく種々変更可能であり、例えば図７に示す構造としても良い。図７（ａ）は、補強パターン１３ａの要部拡大平面図、（ｂ）は（ａ）のＡ５−Ａ５線の断面図を示している。なお、図７の（ａ）は平面図であるが、図面を見易くするための導体パターンにハッチングを付す。   However, the pattern shape of the reinforcing pattern 13a may be basically any shape that can be expanded and contracted and absorbs thermal stress, and is not limited to a tile shape, and can be variously changed. For example, as shown in FIG. It is good also as a structure. FIG. 7A is an enlarged plan view of a main part of the reinforcing pattern 13a, and FIG. 7B is a cross-sectional view taken along line A5-A5 in FIG. Although FIG. 7A is a plan view, a conductor pattern is hatched to make the drawing easier to see.

図７に示す補強パターン１３ａは、点状パターンを例示している。この補強パターン１３ａは、導体膜の一部が除去されることで形成された矩形状の複数の導体膜除去領域１４が配置されることで構成されている。ただし、この補強パターン１３ａでは、その矩形状の複数の導体膜除去領域１４が、補強パターン１３ａの幅方向においても同一直線上に並んで配置されている。   The reinforcing pattern 13a illustrated in FIG. 7 illustrates a point-like pattern. The reinforcing pattern 13a is configured by arranging a plurality of rectangular conductor film removal regions 14 formed by removing a part of the conductor film. However, in the reinforcing pattern 13a, the plurality of rectangular conductive film removal areas 14 are arranged on the same straight line also in the width direction of the reinforcing pattern 13a.

図５および図７のいずれの補強パターン１３ａでも上記熱応力に関する効果を得ることができるが、短冊基板１２の機械的な強度を得る観点からは図５に示したパターンの方が好ましい。これは、図５の補強パターン１３ａの構造では、その幅方向に隣接するパターン（導体膜除去領域１４、矩形状微細パターン）同士が、補強パターン１３ａの長手方向に沿ってずれて配置されているからである。また、上記図５の補助パターン１３ａを用いた場合には、他の構造に比べて残像歪みを回避する上で特に効果がある。これは、図５のタイル状のパターン構造を有する補助パターン１３ａの場合、それを構成する矩形状の微細なパターンが互いに離れているので、補助パターン１３ａ自体に歪みが残らないからである。   Although the effect relating to the thermal stress can be obtained with any of the reinforcing patterns 13a shown in FIGS. 5 and 7, the pattern shown in FIG. 5 is more preferable from the viewpoint of obtaining the mechanical strength of the strip substrate 12. This is because, in the structure of the reinforcing pattern 13a in FIG. 5, the patterns (conductor film removal area 14, rectangular fine pattern) adjacent in the width direction are arranged so as to be shifted along the longitudinal direction of the reinforcing pattern 13a. Because. The use of the auxiliary pattern 13a of FIG. 5 is particularly effective in avoiding afterimage distortion as compared with other structures. This is because, in the case of the auxiliary pattern 13a having a tile-shaped pattern structure in FIG. 5, the distortion is not left in the auxiliary pattern 13a itself because the rectangular fine patterns constituting the auxiliary pattern 13a are separated from each other.

一方、上記図３および図４の短冊基板１２の主面（チップ実装面）において、その長手方向の一辺近傍に配置された補強パターン１３ｂは、区分けされておらず、また、タイル状ではなくベタパターンで形成されている。図８（ａ）は補強パターン１３ｂの要部拡大平面図、（ｂ）はそのＡ６−Ａ６線の断面図を示している。なお、図８（ａ）は平面図であるが、図面を見易くするため導体パターンにハッチングを付す。   On the other hand, on the main surface (chip mounting surface) of the strip substrate 12 shown in FIGS. 3 and 4, the reinforcing pattern 13b disposed near one side in the longitudinal direction is not divided and is not tiled but solid. It is formed in a pattern. FIG. 8A is an enlarged plan view of a main part of the reinforcing pattern 13b, and FIG. 8B is a cross-sectional view taken along line A6-A6. Although FIG. 8A is a plan view, the conductor patterns are hatched to make the drawings easy to see.

補強パターン１３ｂを区分けせず、また、ベタパターンとしたのは、後述のチップ８等の封止工程に際して、その補強パターン１３ｂの配置された部分が、封止金型のいわゆるゲートが配置される場合を例示しているからである。すなわち、封止樹脂は、補強パターン１３ｂに直接接触した状態で封止金型のキャビィティ内に流しこまれるので、補強パターン１３ｂを分割したり、メッシュ状等にしたりすると、封止工程後、短冊基板１２を封止金型から剥離することができなくなるという不具合が生じるので、それを回避するためである。したがって、封止金型のゲートが分割されてるタイプであれば、この補強パターン１３ｂを区分けしてもかまわない。   The reinforcing pattern 13b is not divided and the solid pattern is used. In the sealing step of the chip 8 and the like described later, the portion where the reinforcing pattern 13b is arranged is provided with a so-called gate of a sealing mold. This is because the case is illustrated. That is, since the sealing resin is poured into the cavity of the sealing mold in a state of being in direct contact with the reinforcing pattern 13b, if the reinforcing pattern 13b is divided or formed into a mesh or the like, a strip after the sealing step is formed. This is to avoid a problem that the substrate 12 cannot be peeled off from the sealing mold, since the problem occurs. Therefore, if the gate of the sealing mold is divided, the reinforcing pattern 13b may be divided.

また、補強パターン１３ｃも、ベタパターンで形成されている。これは、補強パターン１３ｃは、短冊基板１２を搬送する際の剛性を持たせる部分とされているからである。なお、図３において導体パターン４ｍは、半導体装置形成領域ＤＡに配置された導体パターン４にメッキ処理を施す際に電流を供給するためのパターンを示している。   The reinforcing pattern 13c is also formed by a solid pattern. This is because the reinforcing pattern 13c is a portion for providing rigidity when the strip substrate 12 is transported. In FIG. 3, the conductor pattern 4m is a pattern for supplying a current when plating the conductor pattern 4 arranged in the semiconductor device formation area DA.

次に、上記短冊基板１２の主面および裏面における半導体装置形成領域ＤＡの導体パターン４の配置について説明する。図９は、短冊基板１２の主面における半導体装置形成領域ＤＡ（すなわち、前記パッケージ基板２の主面（チップ実装面））の全体平面図を示し、また、図１０は、図９の要部拡大平面図を示している。また、図１１は、短冊基板１２の裏面における半導体装置形成領域ＤＡ（すなわち、前記パッケージ基板２の裏面（パッケージ実装面））の全体平面図を示し、また、図１２は、図１１の要部拡大平面図を示している。図９〜図１２においては、導体パターン４の配置を分かり易くするために導体パターン４にハッチングを付す。   Next, the arrangement of the conductor patterns 4 in the semiconductor device formation area DA on the main surface and the back surface of the strip substrate 12 will be described. FIG. 9 is an overall plan view of the semiconductor device formation area DA on the main surface of the strip substrate 12 (that is, the main surface (chip mounting surface) of the package substrate 2), and FIG. FIG. 4 shows an enlarged plan view. FIG. 11 is an overall plan view of the semiconductor device formation area DA on the back surface of the strip substrate 12 (that is, the back surface (package mounting surface) of the package substrate 2). FIG. FIG. 4 shows an enlarged plan view. 9 to 12, the conductor pattern 4 is hatched to make the arrangement of the conductor pattern 4 easy to understand.

前記したように短冊基板１２の主面および裏面における半導体装置形成領域ＤＡ（すなわち、パッケージ基板２の主面および裏面）には、導体パターン４の密度を高めるために、配線用の導体パターン４ａ（４）の他に、ダミー用の導体パターン４ｂ（４）が配置されている。このように各半導体装置形成領域ＤＡにおいて導体パターン４の密度を高めることにより、半導体装置１の製造工程中の熱処理による半導体装置形成領域ＤＡ内、すなわち、パッケージ基板２内における基板反りやうねり等を低減することができる。また、導体パターン４は、その配置状態（面積、配置位置および密度等）を、短冊基板１２（パッケージ基板２）の主面と裏面とでほぼ同じになるようにすることが好ましい。これにより、その主面および裏面間の熱収縮量を均一にすることができるので、熱による基板反りやうねり等を低減できる。これらにより、短冊基板１２およびパッケージ基板２の平坦性を向上させることが可能となる。また、導体パターン４の密度を高くすることにより、ソルダレジスト５のクラックを生じ難くすることができるので、配線用の導体パターン４ａの断線不良を防止することが可能となる。さらに、互いに隣接する配線用の導体パターン４間にダミー用の導体パターン４を介在させることにより、その隣接する配線用の導体パターン４間の浮遊容量を無くし、誘導ノイズの発生を防止できる。   As described above, in the semiconductor device formation area DA on the main surface and the back surface of the strip substrate 12 (that is, on the main surface and the back surface of the package substrate 2), the wiring conductor patterns 4a ( In addition to 4), a dummy conductor pattern 4b (4) is arranged. As described above, by increasing the density of the conductor pattern 4 in each semiconductor device formation region DA, substrate warpage and undulation in the semiconductor device formation region DA due to heat treatment during the manufacturing process of the semiconductor device 1, that is, the package substrate 2 can be prevented. Can be reduced. Further, it is preferable that the conductor pattern 4 is arranged such that its arrangement state (area, arrangement position, density, etc.) is substantially the same between the main surface and the back surface of the strip substrate 12 (package substrate 2). Thereby, the amount of heat shrinkage between the main surface and the back surface can be made uniform, so that substrate warpage and undulation due to heat can be reduced. Thus, the flatness of the strip substrate 12 and the package substrate 2 can be improved. In addition, by increasing the density of the conductor pattern 4, cracks in the solder resist 5 can be made less likely to occur, so that disconnection failure of the wiring conductor pattern 4a can be prevented. Further, by interposing the dummy conductor pattern 4 between the adjacent wiring conductor patterns 4, the stray capacitance between the adjacent wiring conductor patterns 4 can be eliminated, and generation of induced noise can be prevented.

ただし、導体パターン４の密度を高め過ぎると、基板本体３とソルダレジスト５との接触面積が少なくなる結果、双方の部材間の接着力が低下してしまうので、ダミー用の導体パターン４ｂについては適当な箇所で分割されている。これにより、基板本体３とソルダレジスト５とが接触される領域を確保することができるので、基板本体３とソルダレジスト５との接着力を向上させることが可能となっている。また、リフロ時にチップ８の搭載領域の周辺には、チップ８と短冊基板１２との熱膨張係数の差に起因する応力が集中し易いため、ソルダーレジスト５の剥離が発生し易い。そのため、ダミー用の導体パターンの面積を極力少なくするか、形成しない構造とすることで導体パターン４の断線やソルダレジスト５の剥離を低減できる。図９〜図１２に示すように、半導体装置形成領域ＤＡ、すなわち、パッケージ基板２の主面および裏面の中央には、略平面四角形状の大きなダミー用の導体パターン４ｂが形成されている。このようにチップ８（図２参照）の裏面が対向する位置に大きなダミー用の導体パターン４ｂを設けることにより、上記導体パターン４の密度向上の他、チップ８が動作時に発生した熱の放散性を向上させることが可能となっている。また、その中央のダミー用の導体パターン４には、複数の円形状の導体膜除去領域１４が規則的に配置されている。この導体膜除去領域１４は、導体膜（銅箔等）の一部が除去されることで形成されたものである。このような導体膜除去領域１４を設けることにより、短冊基板１２（すなわち、パッケージ基板２）の主面および裏面の導体パターン４の配置密度を調整することができる。また、基板本体３とソルダレジスト５との接触領域を確保できるので、基板本体３とソルダレジスト５との接着強度をさらに向上させることができる。   However, if the density of the conductor patterns 4 is too high, the contact area between the substrate body 3 and the solder resist 5 is reduced, and the adhesive strength between the two members is reduced. It is divided at appropriate places. Accordingly, a region where the substrate body 3 and the solder resist 5 are in contact with each other can be secured, so that the adhesive strength between the substrate body 3 and the solder resist 5 can be improved. In addition, since the stress due to the difference in the coefficient of thermal expansion between the chip 8 and the strip substrate 12 tends to concentrate around the mounting area of the chip 8 during reflow, the solder resist 5 is likely to peel off. Therefore, by reducing the area of the dummy conductor pattern as much as possible or by adopting a structure in which the conductor pattern is not formed, disconnection of the conductor pattern 4 and peeling of the solder resist 5 can be reduced. As shown in FIGS. 9 to 12, a large dummy conductor pattern 4b having a substantially planar square shape is formed in the semiconductor device formation region DA, that is, in the center of the main surface and the back surface of the package substrate 2. By providing the large dummy conductor pattern 4b at the position where the back surface of the chip 8 (see FIG. 2) faces in this way, the density of the conductor pattern 4 can be improved and the heat dissipation of the heat generated when the chip 8 operates can be improved. Can be improved. A plurality of conductor film removal regions 14 having a circular shape are regularly arranged in the dummy conductor pattern 4 at the center. The conductor film removal area 14 is formed by removing a part of the conductor film (such as a copper foil). By providing such a conductor film removal region 14, the arrangement density of the conductor patterns 4 on the main surface and the back surface of the strip substrate 12 (that is, the package substrate 2) can be adjusted. Further, since the contact area between the substrate body 3 and the solder resist 5 can be secured, the adhesive strength between the substrate body 3 and the solder resist 5 can be further improved.

なお、図１０の短冊基板１２の主面（パッケージ基板２の主面）の配線用の導体パターン４ａのうち、平面略矩形状の幅広の導体パターン４ａ１（４）は、上記ボンディングワイヤ１０が接合されるパターン部分である。また、配線用の導体パターン４ａのうちの平面略楕円形状の幅広の導体パターン４ａ２（４）は、上記スルーホールが配置されるパターン部分である。また、図１１の短冊基板１２の裏面（パッケージ基板２の裏面）の配線用の導体パターン４ａのうち、比較的幅広の導体パターン４ａ３（４）は、前記スルーホールが配置され、かつ、前記バンプ電極７が接合されるパターン部分である。   Note that, among the wiring conductor patterns 4a on the main surface of the strip substrate 12 (main surface of the package substrate 2) in FIG. This is the pattern part to be performed. The wide conductor pattern 4a2 (4) having a substantially elliptical planar shape among the conductor patterns 4a for wiring is a pattern portion where the through-holes are arranged. Of the conductor patterns 4a for wiring on the back surface of the strip substrate 12 (back surface of the package substrate 2) in FIG. 11, the relatively wide conductor pattern 4a3 (4) has the through-holes and the bumps. This is a pattern portion to which the electrode 7 is bonded.

次に、上記短冊基板１２の主面および裏面における半導体装置形成領域ＤＡのソルダレジスト５の配置について説明する。図１３は、短冊基板１２の主面における半導体装置形成領域ＤＡ（すなわち、前記パッケージ基板２の主面（チップ実装面））の全体平面図を示している。また、図１４（ａ）は図１３の中央部の拡大平面図、（ｂ）は（ａ）のＡ７−Ａ７線の断面図、（ｃ）は（ａ）のような構造としたことよる作用の説明図を示している。さらに、図１５は、短冊基板１２の裏面における半導体装置形成領域ＤＡ（すなわち、前記パッケージ基板２の裏面（パッケージ実装面））の全体平面図を示している。図１３、図１４（ａ）および図１５においては、ソルダレジスト５の配置を分かり易くするためにソルダレジスト５にハッチングを付した。   Next, the arrangement of the solder resist 5 in the semiconductor device formation area DA on the main surface and the back surface of the strip substrate 12 will be described. FIG. 13 is an overall plan view of the semiconductor device formation area DA on the main surface of the strip substrate 12 (that is, the main surface (chip mounting surface) of the package substrate 2). FIG. 14A is an enlarged plan view of the central portion of FIG. 13, FIG. 14B is a cross-sectional view taken along line A7-A7 of FIG. 13A, and FIG. FIG. FIG. 15 is an overall plan view of the semiconductor device formation area DA on the rear surface of the strip substrate 12 (that is, the rear surface (package mounting surface) of the package substrate 2). In FIGS. 13, 14A and 15, the solder resist 5 is hatched in order to make the arrangement of the solder resist 5 easy to understand.

前記したように短冊基板１２の主面および裏面における半導体装置形成領域ＤＡ（すなわち、パッケージ基板２の主面および裏面）には、ソルダレジスト５がほぼ均一に被着されている。すなわち、その主面および裏面には、ソルダレジスト５がほぼ同じ厚さで、ほぼ同じ面積で被着されている。特に、導体パターン４の無い領域の主面および裏面の熱収縮差を最小限にすべく、導体パターン４の無い領域にもソルダレジスト５が形成されている。これにより、短冊基板１２（パッケージ基板２）の主面および裏面の熱収縮量を一定にすることができるので、半導体装置１の製造工程中の熱処理による半導体装置形成領域ＤＡ内、すなわち、パッケージ基板２内における基板反りやうねり等を低減することができる。したがって、短冊基板１２およびパッケージ基板２の平坦性を向上させることが可能となる。   As described above, the solder resist 5 is almost uniformly applied to the semiconductor device formation area DA on the main surface and the back surface of the strip substrate 12 (that is, the main surface and the back surface of the package substrate 2). That is, on the main surface and the back surface, the solder resist 5 is applied in substantially the same thickness and in substantially the same area. In particular, the solder resist 5 is also formed in the region without the conductor pattern 4 in order to minimize the difference in thermal contraction between the main surface and the back surface in the region without the conductor pattern 4. Accordingly, the heat shrinkage of the main surface and the back surface of the strip substrate 12 (package substrate 2) can be made constant, so that the semiconductor substrate 1 is formed in the semiconductor device formation region DA by the heat treatment during the manufacturing process, that is, the package substrate Substrate warpage, undulation, and the like in 2 can be reduced. Therefore, the flatness of the strip substrate 12 and the package substrate 2 can be improved.

また、本実施の形態においては、図１３および図１４に示すように、ベントホール６の周囲に、それを取り囲むようにソルダレジスト５が残され、さらにその周囲を取り囲むように円形枠状のレジスト除去領域１５ａが形成されている。このレジスト除去領域１５ａは、接着剤９による目詰まり防止用のダムとして機能している。すなわち、レジスト除去領域１５ａを設けていないとすると、パッケージ基板２の主面上に接着剤９を介してチップ８を固着する際に、その接着剤９がチップ８からの押圧力によってパッケージ基板２の主面に沿って流動し、ベントホール６を塞いでしまう。これに対して、レジスト除去領域１５ａを設けておくことにより、図１４（ｃ）に示すように、押し流されてきた接着剤９はレジスト除去領域１５ａ内に溜まり捕縛されるので、ベントホール６の目詰まりを防止することができる。   In the present embodiment, as shown in FIGS. 13 and 14, a solder resist 5 is left around the vent hole 6 so as to surround the vent hole 6, and a circular frame-shaped resist is further surrounded so as to surround the periphery. A removal region 15a is formed. The resist removal area 15a functions as a dam for preventing clogging by the adhesive 9. That is, if the resist removal region 15 a is not provided, when the chip 8 is fixed on the main surface of the package substrate 2 via the adhesive 9, the adhesive 9 is pressed by the chip 8 by the pressing force from the chip 8. Flows along the main surface of the nozzle hole and closes the vent hole 6. On the other hand, by providing the resist removal area 15a, as shown in FIG. 14 (c), the pushed-out adhesive 9 accumulates in the resist removal area 15a and is trapped. Clogging can be prevented.

なお、図１３において、矩形状の複数のレジスト除去領域１５ｂからは上記ボンディングワイヤ接続用の導体パターン４ａ１が露出されている。また、図１５において、円形状の複数のレジスト除去領域１５ｃからは上記バンプ電極接続用の導体パターン４ａ３が露出されている。   In FIG. 13, the conductor pattern 4a1 for bonding wire connection is exposed from a plurality of rectangular resist removal regions 15b. In FIG. 15, the conductor pattern 4a3 for connecting the bump electrodes is exposed from the plurality of circular resist removal regions 15c.

次に、本実施の形態の半導体装置の製造方法を図１６〜図２９によって説明する。なお、図１６〜図２０，図２３〜図２９は、半導体装置の製造工程中における要部断面図を示している。   Next, a method for manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS. FIGS. 16 to 20 and FIGS. 23 to 29 are cross-sectional views of essential parts during the manufacturing process of the semiconductor device.

本実施の形態の半導体装置の製造方法は、上記短冊基板１２に実装された複数のチップ８を一括して封止するＭＡＰ（Mold Array Package）方式の製造方法である。   The method for manufacturing a semiconductor device according to the present embodiment is a MAP (Mold Array Package) method for sealing a plurality of chips 8 mounted on the strip substrate 12 at one time.

まず、図１６に示すように、前記短冊基板１２を用意した後、その短冊基板１２の主面のチップ実装領域に、図１７に示すように、例えば絶縁ペースト等のような接着剤９を使ってチップ８を実装する。チップ８の寸法は、例えば縦×横＝５ｍｍ×５ｍｍ〜８ｍｍ×８ｍｍ程度、厚さ０．２８ｍｍ程度である。   First, as shown in FIG. 16, after the strip substrate 12 is prepared, an adhesive 9 such as an insulating paste or the like is used in the chip mounting area on the main surface of the strip substrate 12 as shown in FIG. The chip 8 is mounted. The dimensions of the chip 8 are, for example, length × width = about 5 mm × 5 mm to 8 mm × 8 mm and a thickness of about 0.28 mm.

続いて、図１８に示すように、チップ８のボンディングパッドと、短冊基板１２の主面の配線用の導体パターン４ａ１とを、例えば金からなるボンディングワイヤ１０によって電気的に接続する。この際、例えば超音波振動と熱圧着とを併用した周知のワイヤボンダを使用した。   Subsequently, as shown in FIG. 18, the bonding pads of the chip 8 and the conductor patterns 4a1 for wiring on the main surface of the strip substrate 12 are electrically connected by bonding wires 10 made of, for example, gold. At this time, for example, a known wire bonder using both ultrasonic vibration and thermocompression bonding was used.

その後、図１９および図２０に示すように、前記ワイヤボンディング工程を経た後の短冊基板１２を成形金型１６に搬送する。この際、前記のように短冊基板１２は剛性を有する構造とされているので、変形やへこみ等をあまり心配せずに安心して搬送することができる。なお、図２０は、図１９に直交する面の断面図を示している。   Thereafter, as shown in FIGS. 19 and 20, the strip substrate 12 after the wire bonding step is transported to the molding die 16. At this time, since the strip substrate 12 has a rigid structure as described above, the strip substrate 12 can be transported without worrying about deformation or dent. FIG. 20 is a cross-sectional view of a plane orthogonal to FIG.

本実施の形態において成形金型１６は、短冊基板１２の主面上の複数のチップ８を一括して樹脂封止可能な一括モールド構造となっている。この封止金型１６の下型１６ａには、複数の真空吸引孔１７が設けられている。この真空吸引孔１７は、封止工程（短冊基板１２を成形金型１６にセットしてから短冊基板１２上の複数のチップ８を封止樹脂で封止するまでの工程）に際して、短冊基板１２の裏面（パッケージ実装面）側を吸引吸着することにより、極めて薄い短冊基板１２をしっかり押さえ、かつ、特に、下型１６ａの熱に起因する短冊基板１２の反りや歪み等を抑制するための孔である。   In the present embodiment, the molding die 16 has a collective molding structure that can collectively seal a plurality of chips 8 on the main surface of the strip substrate 12 with resin. A plurality of vacuum suction holes 17 are provided in the lower die 16a of the sealing die 16. This vacuum suction hole 17 is used for the strip substrate 12 during the sealing step (the process from setting the strip substrate 12 to the molding die 16 to sealing the plurality of chips 8 on the strip substrate 12 with the sealing resin). For sucking the rear surface (package mounting surface) side of the substrate to firmly hold the extremely thin strip substrate 12 and to suppress, in particular, warping or distortion of the strip substrate 12 caused by heat of the lower mold 16a. It is.

また、上型１６ｂには、キャビティ１６ｃ、カルブロック１６ｄおよびゲート１６ｅが設けられている。キャビティ１６ｃは、成形部に相当する樹脂注入領域である。本実施の形態では、短冊基板１２の複数のチップ８を各々分けることなく一括して封止可能な大型のキャビティ１６ｃが設けられている。すなわち、キャビティ１６ｃは、１個のキャビティ１６ｃ内に複数のチップ８を収容可能なようになっている。また、カルブロック１６ｄは、後述のプランジャで注入された成形材料をキャビティ１６ｃに供給するために金型に設けられた凹みおよび凹みに残留し固化した樹脂部分である。ゲート１６ｅは、成形金型１６において溶融樹脂がキャビティ１６ｃに注入される注入口である。この上型１６ｂには、エジェクタピン１８がキャビティ１６ｃに突出可能なように設けられている。このエジェクタピン１８は、封止工程後、短冊基板１２を成形金型１６から離形するための部材である。エジェクタピン１８は、上記半導体装置形成領域ＤＡの一群（製品領域）の外周、すんわち、最終的に切断されて半導体装置１には残されない領域に配置されている。これは、短冊基板１２に形成された封止部材にエジェクタピン１８を押し付けて短冊基板１２を取り出す際に、封止部材にエジェクタピン１８の跡や傷が残るので、それが半導体装置１に残されないように考慮したものである。   The upper die 16b is provided with a cavity 16c, a cull block 16d, and a gate 16e. The cavity 16c is a resin injection area corresponding to a molding portion. In the present embodiment, a large cavity 16c is provided, which can collectively seal the plurality of chips 8 of the strip substrate 12 without dividing them. That is, the cavity 16c can accommodate a plurality of chips 8 in one cavity 16c. The cull block 16d is a dent provided in a mold for supplying a molding material injected by a plunger described later to the cavity 16c, and a resin portion remaining in the dent and solidified. The gate 16e is an injection port where the molten resin is injected into the cavity 16c in the molding die 16. An ejector pin 18 is provided on the upper die 16b so as to be able to protrude into the cavity 16c. The ejector pins 18 are members for releasing the strip substrate 12 from the molding die 16 after the sealing step. The ejector pins 18 are arranged on the outer periphery of a group (product region) of the semiconductor device forming region DA, that is, in a region that is finally cut and not left in the semiconductor device 1. This is because when the ejector pins 18 are pressed against the sealing member formed on the strip substrate 12 and the strip substrate 12 is taken out, traces and scratches of the ejector pins 18 remain on the sealing member. It is considered so as not to be performed.

この成形金型１６の一例を図２１および図２２に示す。図２１は、成形金型１６の全体斜視図、図２２は成形金型１６の下型１６ａの成形面を示している。なお、図２１は、下型１６ａおよび上型１６ｂの成形面が見易くなるように示しているものであって、下型１６ａと上型１６ｂとの開閉状態を示すものではない。   An example of the molding die 16 is shown in FIGS. FIG. 21 is an overall perspective view of the molding die 16, and FIG. 22 shows a molding surface of a lower die 16 a of the molding die 16. FIG. 21 shows the molding surfaces of the lower die 16a and the upper die 16b so as to be easily seen, and does not show the open / close state of the lower die 16a and the upper die 16b.

ここでは、１回の封止工程で２枚の短冊基板１２に対して封止処理が可能な成形金型１６が例示されている。下型１６ａの成形面においてその幅方向の中央には、ポット／プランジャ部１６ｆが下型１６ａの長手方向に沿って複数個並んで配置されている。このポット／プランジャ部１６ｆのポットは、成形材料の供給口であり、プランジャは、ポット内の成形材料をキャビティ１６ｃ内に注入、加圧保持させる構成部である。このポット／プランジャ部１６ｆの列の両側に短冊基板１２が載置されるようになっている。   Here, a molding die 16 capable of performing a sealing process on two strip substrates 12 in one sealing step is illustrated. A plurality of pot / plunger portions 16f are arranged side by side along the longitudinal direction of the lower die 16a at the center in the width direction on the molding surface of the lower die 16a. The pot of the pot / plunger portion 16f is a supply port for the molding material, and the plunger is a component for injecting the molding material in the pot into the cavity 16c and holding it under pressure. The strip substrates 12 are placed on both sides of the row of the pot / plunger section 16f.

また、この下型１６ａの成形面において短冊基板１２の載置領域には、上記した複数の真空吸引孔１７が規則的に並んで配置されている（黒丸で表示）。この真空吸引孔１７の配置は、短冊基板１２の平面内において、前記半導体装置形成領域ＤＡの一群の領域（製品領域）の外側であることが好ましい。これは、後述のように樹脂封止工程時に、短冊基板１２の裏面を真空吸引することに起因して封止樹脂に小さな突起が形成されてしまう恐れがあるので、半導体装置１にその突起が残されるのを回避するためである。しかし、本実施の形態では、短冊基板１２の平面寸法が大きいこともあり、短冊基板１２をしっかりと真空吸引して短冊基板１２の平坦性を確保する観点から短冊基板１２の幅方向の中央の線（中心線）上に対応する位置にも真空吸引孔１７を配置している。この中心線上は、後述の切断エリアに相当し切断されてしまう領域なので、封止工程直後の段階でその線上に上記突起が形成されていたとしても、最終的な半導体装置１には残らないか、また、残っても外観不良とならないような非常に小さなものとすることができるからである。このような目的を達成する観点から下型１６ａを多孔質材料で構成し、短冊基板１２の裏面をその全面内においてほぼ均一に真空吸引する構造としても良い。この場合は、短冊基板１２の裏面全面を真空吸引することができるので、上記突起の問題が生じない。すなわち、上記突起に起因する半導体装置１の歩留まり低下を回避できる。   The plurality of vacuum suction holes 17 are regularly arranged in the mounting area of the strip substrate 12 on the molding surface of the lower die 16a (indicated by black circles). It is preferable that the arrangement of the vacuum suction holes 17 is outside the group of regions (product regions) of the semiconductor device formation region DA in the plane of the strip substrate 12. This is because a small protrusion may be formed on the sealing resin due to vacuum suction of the back surface of the strip substrate 12 during the resin sealing step as described later. This is to avoid being left behind. However, in the present embodiment, the planar size of the strip substrate 12 may be large, and from the viewpoint of securing the flatness of the strip substrate 12 by firmly vacuum suctioning the strip substrate 12, the center of the width direction of the strip substrate 12 may be used. The vacuum suction holes 17 are also arranged at positions corresponding to the lines (center lines). This center line is an area to be cut corresponding to a cutting area to be described later. Therefore, even if the projection is formed on the line immediately after the encapsulation step, does it remain in the final semiconductor device 1? Also, it can be made very small so that the appearance does not become poor even if it remains. From the viewpoint of achieving such an object, the lower die 16a may be made of a porous material, and the rear surface of the strip substrate 12 may be vacuum-suctioned substantially uniformly over the entire surface. In this case, since the entire back surface of the strip substrate 12 can be suctioned by vacuum, the problem of the protrusion does not occur. That is, it is possible to avoid a decrease in the yield of the semiconductor device 1 due to the protrusion.

一方、上型１６ｂの成形面において、その幅方向中央には、上記カルブロック１６ｄが上型１６ｂの長手方向に沿って複数個並んで配置されている。また、上型１６ｂの成形面において、カルブロック１６ｄ列の両側にキャビティ１６ｃが配置されている。各カルブロック１６ｄと、その両側のキャビティ１６ｃとはゲート１６ｅを通じて連通している。   On the other hand, on the molding surface of the upper die 16b, a plurality of the cull blocks 16d are arranged in the center in the width direction along the longitudinal direction of the upper die 16b. On the molding surface of the upper die 16b, cavities 16c are arranged on both sides of the row of cull blocks 16d. Each cull block 16d and the cavities 16c on both sides thereof communicate with each other through a gate 16e.

次いで、図２３に示すように、下型１６ａの成形面上に短冊基板１２を載置した後、下型１６ａの温度を、例えば１７５℃程度に設定したまま短冊基板１２に対して２０秒程度のプリヒート処理を施す。この処理は、熱による短冊基板１２の変形を落ち着かせる等の目的がある。   Next, as shown in FIG. 23, after placing the strip substrate 12 on the molding surface of the lower mold 16a, the temperature of the lower mold 16a is set to, for example, about 175 ° C., and about 20 seconds with respect to the strip substrate 12. Preheat treatment. This processing has the purpose of calming deformation of the strip substrate 12 due to heat.

本実施の形態では、前記のように短冊基板１２自体の構造が熱応力等に起因する反り、うねりおよび歪み等（以下、反り等と略す）の生じ難い構造とされている。これにより、短冊基板１２を成形金型１６に搭載した際に熱伝導性メカニズムに起因して発生する短冊基板１２の上記反り等を低減することができる。そして、前記したように短冊基板１２の全体的な平坦性のみならず、個々の半導体装置形成領域ＤＡ単位での平坦性をも確保することができる。   In the present embodiment, as described above, the structure of the strip substrate 12 itself is a structure in which warpage, undulation, distortion, and the like (hereinafter, abbreviated as warpage, etc.) due to thermal stress or the like are less likely to occur. Thus, the warpage of the strip substrate 12 caused by the thermal conductivity mechanism when the strip substrate 12 is mounted on the molding die 16 can be reduced. As described above, not only the overall flatness of the strip substrate 12 but also the flatness of each semiconductor device formation area DA can be ensured.

続いて、図２４に示すように、下型１６ａおよび上型１６ｂの温度を、例えば１７５℃程度に設定した状態で、短冊基板１２の裏面を真空吸引孔１７によって吸着し、短冊基板１２と下型１６ａの成形面とを密着させる。この時、本実施の形態では、前記したように短冊基板１２が極めて薄いので、短冊基板１２を良好に真空吸引できる。このように本実施の形態では、封止処理に当たり、短冊基板１２の裏面を真空吸引することにより、上記熱処理に起因する前記反り等をさらに低減することができる。このため、製品取得個数の増加要求により短冊基板１２の平面積がさらに大型になっても、また、半導体装置の薄型要求から短冊基板１２の厚さがさらに薄くなったとしても、上記熱処理に起因する前記反り等を生じさせることなく、短冊基板１２の全体および半導体装置形成領域ＤＡ毎の平坦性を確保した状態で樹脂封止を行うことができる。なお、図２４以降の真空吸引孔１７に示した矢印は真空吸引の方向を示している。   Subsequently, as shown in FIG. 24, with the temperature of the lower die 16a and the upper die 16b set at, for example, about 175 ° C., the rear surface of the strip substrate 12 is sucked by the vacuum suction holes 17, and The mold 16a is brought into close contact with the molding surface. At this time, in the present embodiment, since the strip substrate 12 is extremely thin as described above, the strip substrate 12 can be satisfactorily vacuum-sucked. As described above, in the present embodiment, the warpage or the like due to the heat treatment can be further reduced by vacuum-suctioning the back surface of the strip substrate 12 in the sealing process. For this reason, even if the flat area of the strip substrate 12 is further increased due to a demand for an increase in the number of obtained products, and even if the thickness of the strip substrate 12 is further reduced due to a demand for a thinner semiconductor device, the above-described heat treatment causes The resin sealing can be performed in a state where the flatness of the entire strip substrate 12 and the semiconductor device formation area DA is secured without causing the warpage or the like. The arrows shown in the vacuum suction holes 17 after FIG. 24 indicate the direction of vacuum suction.

続いて、図２５に示すように、上記温度および真空吸引処理を維持したまま、上型１６ｂのキャビティ１６ｃ内に、例えばエポキシ系樹脂および低分子系樹脂の封止樹脂を流し込み、短冊基板１２の主面の複数のチップ８およびボンディングワイヤ１０等を一括して封止することにより、短冊基板１２の主面側に複数のチップ８を内包する一体的な立方形状の封止部材１１を成型する。この際、本実施の形態では、短冊基板１２の平坦性が高いので、平準な樹脂封止が可能となる。したがって、半導体装置１の外観不良の発生率を低減でき、半導体装置１の歩留まりを向上させることができる。続いて、図２６に示すように、上記下型１６ａおよび上型１６ｂの温度を上記のままにした状態で、上型１６ｂのエジェクタピン１８をキャビティ１６ｃ側に突き出し、封止工程後の封止部材１１を有する短冊基板１２を成形金型１６から取り出す。この段階の封止部材１１は、複数のチップ８を内包している。封止部材１１において、各半導体装置形成領域の隣接間には空隙が介されず封止部材１１が充填されている。   Subsequently, as shown in FIG. 25, while maintaining the temperature and the vacuum suction process, a sealing resin such as an epoxy resin and a low molecular resin is poured into the cavity 16c of the upper die 16b, and the strip substrate 12 is By integrally sealing the plurality of chips 8 and the bonding wires 10 on the main surface, an integrated cubic sealing member 11 containing the plurality of chips 8 is molded on the main surface side of the strip substrate 12. . At this time, in the present embodiment, since the flatness of the strip substrate 12 is high, level resin sealing can be performed. Therefore, the occurrence rate of appearance defects of the semiconductor device 1 can be reduced, and the yield of the semiconductor device 1 can be improved. Subsequently, as shown in FIG. 26, with the temperature of the lower die 16a and the upper die 16b kept as described above, the ejector pins 18 of the upper die 16b are protruded toward the cavity 16c, and the sealing after the sealing step is performed. The strip substrate 12 having the member 11 is taken out of the molding die 16. The sealing member 11 at this stage contains the plurality of chips 8. In the sealing member 11, no gap is interposed between adjacent semiconductor device formation regions, and the sealing member 11 is filled.

次いで、図２７に示すように、短冊基板１２の裏面の各半導体装置形成領域ＤＡの配線用の導体パターン４（４ａ３）に、半田バンプ７Ａを合わせて接続する。半田バンプ７Ａを導体パターン４に接続するには、あらかじめホール状に形成された複数個の半田バンプ７Ａをツール１９を用いて保持し、この状態でフラックス槽に半田バンプ７Ａを浸漬してそれらの表面にフラックスを塗布した後、フラックスの粘着力を利用してそれぞれの半田バンプ７Ａを対応する導体パターン４（４ａ３）に同時仮付けする。   Next, as shown in FIG. 27, the solder bumps 7A are aligned and connected to the wiring conductor patterns 4 (4a3) in the respective semiconductor device formation areas DA on the back surface of the strip substrate 12. In order to connect the solder bumps 7A to the conductor pattern 4, a plurality of solder bumps 7A formed in advance in a hole shape are held by using a tool 19, and in this state, the solder bumps 7A are immersed in a flux bath and the solder bumps 7A are immersed. After the flux is applied to the surface, the solder bumps 7A are simultaneously provisionally attached to the corresponding conductor patterns 4 (4a3) using the adhesive force of the flux.

上記半田バンプ７Ａは、鉛／錫合金からなり、その直径は、例えば０．５ｍｍ程度である。半田バンプ７Ａは、１個分の半導体装置形成領域ＤＡ内の半田バンプ７Ａを同時に一括して接続しても良いが、バンプ接続工程のスループットを向上させる観点からは、複数の半導体装置形成領域ＤＡの半田バンプ７Ａを一括して接続することが望ましい。この場合、面積の大きなツール１９を使用することになるので、短冊基板１２に反りや変形等があると、一部の半田バンプ７Ａが導体パターン４に接合されないという問題が生じる場合がある。これに対して、本実施の形態では、ここまでの工程で短冊基板１２に生じる反りや変形等が極めて少ないので、複数の半導体装置形成領域ＤＡの複数の半田バンプ７Ａを、それぞれに対応する複数の導体パターン４（４ａ３）に同時に一括して精度良く接続することが可能である。また、反りや変形の度合いのバラツキも考慮し、半田バンプを搭載する際、短冊基板１２全体を強制クランプし平坦性を保持する機構を有する装置を使用することにより、さらに精度良く接続することができる。   The solder bump 7A is made of a lead / tin alloy and has a diameter of, for example, about 0.5 mm. The solder bumps 7A may simultaneously and collectively connect the solder bumps 7A in one semiconductor device formation area DA, but from the viewpoint of improving the throughput of the bump connection step, the plurality of semiconductor device formation areas DA Are desirably connected together. In this case, since the tool 19 having a large area is used, if the strip substrate 12 is warped or deformed, a problem may occur that some of the solder bumps 7A are not joined to the conductor pattern 4. On the other hand, in the present embodiment, since the warpage or deformation or the like occurring in the strip substrate 12 in the steps so far is extremely small, the solder bumps 7A in the semiconductor device formation areas DA are replaced with the corresponding solder bumps 7A. To the conductor pattern 4 (4a3) at a time. In addition, in consideration of variations in the degree of warpage and deformation, when mounting solder bumps, it is possible to more accurately connect by using a device having a mechanism for forcibly clamping the entire strip substrate 12 and maintaining flatness. it can.

その後、半田バンプ７Ａを２３５±５℃程度の温度で加熱リフローすることで導体パターン４（４ａ３）に固着させて、図２８に示すように、バンプ電極７を形成した後、短冊基板１２の表面に残されたフラックス残渣等を中性洗剤等を使って除去することで、バンプ接続工程が完了する。   Thereafter, the solder bumps 7A are fixed to the conductor pattern 4 (4a3) by heating and reflowing at a temperature of about 235 ± 5 ° C., and as shown in FIG. The bump connection step is completed by removing the flux residue and the like left on the substrate using a neutral detergent or the like.

次いで、上記短冊基板１２を切断することにより、前記図１および図２に示した半導体装置１を複数個得る。短冊基板１２から半導体装置１を得るには、図２９に示すように、半導体ウエハをチップ８に分割する時と同様に、短冊基板１２の裏面からダイシングブレード２０を使って短冊基板１２を切断する。   Next, by cutting the strip substrate 12, a plurality of the semiconductor devices 1 shown in FIGS. 1 and 2 are obtained. In order to obtain the semiconductor device 1 from the strip substrate 12, as shown in FIG. 29, the strip substrate 12 is cut from the back surface of the strip substrate 12 using a dicing blade 20 in the same manner as when the semiconductor wafer is divided into chips 8. .

このように本実施の形態においては、一括モールドを前提に短冊基板１２の面積当たりの製品取得数を上げることにより、短冊基板１２の単価を低減することが可能となる。また、成形金型１６についても多種形状の金型を必要としないので、イニシャルコストを低減できる。さらに、一括多数加工処理が複数の工程に渡って可能となるので、半導体装置１の製造コストを低減することが可能となる。   As described above, in the present embodiment, it is possible to reduce the unit price of the strip substrate 12 by increasing the number of products obtained per area of the strip substrate 12 on the premise of batch molding. In addition, since the molding die 16 does not require a variety of shapes, the initial cost can be reduced. Furthermore, since the batch multiple processing can be performed over a plurality of steps, the manufacturing cost of the semiconductor device 1 can be reduced.

次に、このようにして製造された半導体装置１を有する電子装置の一例を図３０および図３１に示す。図３０は、電子装置２１の一部の平面図、図３１は、その側面図を示している。   Next, an example of an electronic device having the semiconductor device 1 manufactured as described above is shown in FIGS. FIG. 30 is a plan view of a part of the electronic device 21, and FIG. 31 is a side view thereof.

電子装置２１は、例えばメモリカードを示している。ただし、本実施の形態の半導体装置１の適用例はメモリカードに限定されるものではなく種々適用可能であり、例えばロジック回路を構成するものや一般的なプリント配線基板上に搭載して所定の回路を構成するものにも適用できる。   The electronic device 21 is, for example, a memory card. However, the application example of the semiconductor device 1 of the present embodiment is not limited to a memory card, and can be variously applied. For example, the semiconductor device 1 is mounted on a general printed circuit board or a logic circuit. The present invention can also be applied to a circuit constituting a circuit.

電子装置２１を構成する実装基板２２は、その基板本体が前記半導体装置１のパッケージ基板２と同様に、例えばガラス・エポキシ樹脂からなり、その主面（パッケージ実装面）には、複数のＦＢＧＡ型の半導体装置１が、その裏面（パッケージ実装面）を実装基板２１の主面（パッケージ実装面）に向けた状態でバンプ電極７を介して実装されている。実装基板２２の構成材料を半導体装置１のパッケージ基板２の基板本体３の材料と同一としたことにより、半導体装置１と実装基板２２との熱膨張係数差を低減でき、その差に起因する熱応力の発生を低減できるので、複数の半導体装置１の実装上の信頼性を向上させることが可能となる。   The mounting substrate 22 of the electronic device 21 has a main body made of, for example, glass epoxy resin, similarly to the package substrate 2 of the semiconductor device 1, and has a plurality of FBGA type on its main surface (package mounting surface). Is mounted via the bump electrodes 7 with its back surface (package mounting surface) facing the main surface (package mounting surface) of the mounting substrate 21. By making the material of the mounting substrate 22 the same as the material of the substrate body 3 of the package substrate 2 of the semiconductor device 1, the difference in the coefficient of thermal expansion between the semiconductor device 1 and the mounting substrate 22 can be reduced, and the heat caused by the difference can be reduced. Since the generation of stress can be reduced, it is possible to improve the reliability in mounting the plurality of semiconductor devices 1.

ここでは、各半導体装置１に、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ：Electric Erasable Programmable Read Only Memory）等のようなメモリ回路が形成されている。半導体装置１のメモリ回路は、その裏面（パッケージ実装面）のバンプ電極７を通じて実装基板２２の配線と電気的に接続されており、これにより実装基板２２上に全体として所定容量のメモリ回路が形成されている。   Here, a memory circuit such as a DRAM (Dynamic Random Access Memory), an SRAM (Static Random Access Memory), or a flash memory (EEPROM: Electric Erasable Programmable Read Only Memory) is formed in each semiconductor device 1. The memory circuit of the semiconductor device 1 is electrically connected to the wiring of the mounting substrate 22 through the bump electrode 7 on the back surface (package mounting surface), thereby forming a memory circuit having a predetermined capacity as a whole on the mounting substrate 22. Have been.

また、実装基板２２の主面には、ＴＱＦＰ（Thin Quad Flat Package）型の半導体装置２３が実装されている。この半導体装置２３は、そのパッケージ本体の四側面から突出されたガルウィング状のリードを通じて実装基板２２の配線と電気的に接続されている。この半導体装置１は、上記実装基板２２上に形成された所定容量のメモリ回路に組み込まれて、そのメモリ回路の動作を制御する機能を有している。実装基板２２の一端には、その辺に沿って外部端子２４が複数並んで配置されている。この外部端子２４は、上記実装基板２２上の配線と電気的に接続されており、実装基板２２上に形成された所定容量のメモリ回路と外部装置とを電気的に接続する機能を有している。なお、半導体装置１，２３の全高は、ほぼ同じ程度である。   A semiconductor device 23 of a TQFP (Thin Quad Flat Package) type is mounted on the main surface of the mounting substrate 22. The semiconductor device 23 is electrically connected to the wiring of the mounting board 22 through gull-wing leads protruding from four side surfaces of the package body. The semiconductor device 1 is incorporated in a memory circuit having a predetermined capacity formed on the mounting substrate 22 and has a function of controlling the operation of the memory circuit. At one end of the mounting board 22, a plurality of external terminals 24 are arranged along the side. The external terminals 24 are electrically connected to wiring on the mounting board 22 and have a function of electrically connecting a memory circuit having a predetermined capacity formed on the mounting board 22 to an external device. I have. Note that the overall heights of the semiconductor devices 1 and 23 are substantially the same.

（実施の形態２）
本実施の形態２においては、前記半導体装置の製造方法の他の一例を説明する。図３２および図３３は、成形金型１６に前記短冊基板１２を搬送した状態を示している。なお、図３３は、図３２に直交する面の断面図である。 (Embodiment 2)
In the second embodiment, another example of the method for manufacturing the semiconductor device will be described. FIGS. 32 and 33 show a state in which the strip substrate 12 is transported to the molding die 16. FIG. 33 is a cross-sectional view of a plane orthogonal to FIG.

本実施の形態においては、成形金型１６に、ラミネート機構部２５が設けられている。ラミネート機構部２５は、ラミネートフィルム２５ａと、その巻き取り用のリール２５ｂとを有している。ラミネートフィルム２５ａは、上型１６ｂ２のキャビティ１６ｃの内壁面をほぼ全体的に覆える大きさに形成された耐熱性の高い絶縁フィルムからなり、成型金型１６の下型１６ａ２と、上型１６ｂ２との間に介在されている。   In the present embodiment, a laminating mechanism 25 is provided in the molding die 16. The laminating mechanism 25 has a laminate film 25a and a reel 25b for winding the laminate film 25a. The laminate film 25a is made of an insulating film having high heat resistance and formed to have a size that can cover almost the entire inner wall surface of the cavity 16c of the upper mold 16b2, and includes a lower mold 16a2, an upper mold 16b2, Is interposed between

本実施の形態においては、成型金型１６の下型１６ａ２に真空吸引孔が設けられていない。それ以外の下型構造は、前記実施の形態１で説明した下型と同じである。また、本実施の形態では、上型１６ｂ２に、複数の真空吸引孔２６が配置されている。この真空吸引孔２６は、樹脂封止処理に際して、上記ラミネートフィルム２５ａを上型１６ｂ２のキャビティ１６ｃ側に吸着させるための孔である。この真空吸引孔２６の平面位置は、前記実施の形態１の下型１６ａに形成された真空吸引孔１７（図１９〜図２２参照）と、ほぼ同じ理由で同じ位置となっている。すなわち、真空吸引孔２６は、短冊基板１２の製品領域外周の周辺領域に配置することが好ましい。これは、樹脂封止工程時に真空吸引することで封止樹脂に真空吸引孔２６に起因する小さな突起（穴跡）が形成されてしまう恐れが考えられるので、それを回避するためである。しかし、本実施の形態では、短冊基板１２上の全てのチップ８を一括して封止することからキャビティ１６ｃの面積が大きいこともあり、ラミネートフィルム２５ａにしわ等が生じないように真空吸引する必要性がある。例えば短冊基板１２の幅方向の中央の線（中心線）上に対応する位置にも真空吸引孔２６を配置しても良い。この中心線上は、後述の切断エリアに相当し切断されてしまう領域なので、封止工程直後の段階でその線上に上記穴跡が形成されたとしても、最終的な半導体装置１には残らないか、また、残っても外観不良とならないような非常に小さなものとすることができるからである。このような目的を達成する観点から上型１６ｂ２を多数孔構造または多孔質材料で構成し、ラミネートフィルム２５ａの上面をその全面内においてほぼ均一に真空吸引する構造としても良い。この場合は、ラミネートフィルム２５ａの上面全面を真空吸引することができるので、上記穴跡に起因する半導体装置１の歩留まり低下を回避できる。また、上型１６ｂ２には、エジェクターピンが設けられていない。これについては後述する。それ以外の上型構造は、前記実施の形態１で説明した上型と同じである。   In the present embodiment, the lower die 16a2 of the molding die 16 is not provided with a vacuum suction hole. The other lower mold structure is the same as the lower mold described in the first embodiment. Further, in the present embodiment, a plurality of vacuum suction holes 26 are arranged in upper die 16b2. The vacuum suction holes 26 are holes for adsorbing the laminate film 25a to the cavity 16c of the upper mold 16b2 during the resin sealing process. The plane position of the vacuum suction hole 26 is the same as the vacuum suction hole 17 (see FIGS. 19 to 22) formed in the lower mold 16a of the first embodiment for substantially the same reason. That is, it is preferable that the vacuum suction holes 26 are arranged in a peripheral area around the product area of the strip substrate 12. This is to avoid a possibility that a small protrusion (hole mark) due to the vacuum suction hole 26 may be formed in the sealing resin by vacuum suction during the resin sealing step. However, in the present embodiment, since all the chips 8 on the strip substrate 12 are collectively sealed, the area of the cavity 16c may be large, and the vacuum suction is performed so that the laminate film 25a does not have wrinkles or the like. There is a need. For example, the vacuum suction hole 26 may be arranged at a position corresponding to a center line (center line) in the width direction of the strip substrate 12. Since this center line is a region corresponding to a cutting area to be described later and is cut, even if the hole mark is formed on the line immediately after the encapsulation step, does it remain in the final semiconductor device 1? Also, it can be made very small so that the appearance does not become poor even if it remains. From the viewpoint of achieving such an object, the upper mold 16b2 may be formed of a multi-hole structure or a porous material, and may have a structure in which the upper surface of the laminate film 25a is almost uniformly vacuum-evacuated over the entire surface. In this case, since the entire upper surface of the laminate film 25a can be suctioned by vacuum, it is possible to avoid a decrease in the yield of the semiconductor device 1 due to the above-mentioned hole marks. The upper die 16b2 is not provided with an ejector pin. This will be described later. The other upper die structure is the same as the upper die described in the first embodiment.

まず、図３４に示すように、上記のような成型金型１６の下型１６ａ２の成形面上に短冊基板１２を載置した後、前記実施の形態１と同様に、下型１６ａ２の温度を、例えば１７５℃程度に設定したまま短冊基板１２に対して２０秒程度のプリヒート処理を施す。この処理は、熱による短冊基板１２の変形を落ち着かせる等の目的がある。   First, as shown in FIG. 34, after placing the strip substrate 12 on the molding surface of the lower mold 16a2 of the molding die 16 as described above, the temperature of the lower mold 16a2 is reduced in the same manner as in the first embodiment. For example, the preheating process is performed on the strip substrate 12 at about 175 ° C. for about 20 seconds. This processing has the purpose of calming deformation of the strip substrate 12 due to heat.

本実施の形態では、前記のように短冊基板１２自体の構造が熱応力等に起因する前記反り等の生じ難い構造とされているので、短冊基板１２を成形金型１６に搭載した際に熱伝導性メカニズムに起因して発生する短冊基板１２の前記反り等を低減することができる。そして、前記したように短冊基板１２の全体的な平坦性のみならず、個々の半導体装置形成領域ＤＡ単位での平坦性をも確保することができる。   In the present embodiment, the strip substrate 12 itself has a structure in which the warpage or the like due to thermal stress or the like is unlikely to occur as described above. The warpage or the like of the strip substrate 12 caused by the conductive mechanism can be reduced. As described above, not only the overall flatness of the strip substrate 12 but also the flatness of each semiconductor device formation area DA can be ensured.

続いて、図３５に示すように、下型１６ａ２および上型１６ｂ２の温度を、例えば１７５℃程度に設定した後、ラミネートフィルム２５ａの上面（上型１６ｂ２に対向する面）を真空吸引孔２６によって吸着し、ラミネートフィルム２５ａを上型１６ｂ２に密着させる。なお、図３５以降の真空吸引孔２６に付した矢印は真空吸引の方向を示している。   Subsequently, as shown in FIG. 35, after setting the temperature of the lower die 16a2 and the upper die 16b2 to, for example, about 175 ° C., the upper surface (the surface facing the upper die 16b2) of the laminate film 25a is drawn by the vacuum suction holes 26. It adsorbs and makes the laminated film 25a adhere to the upper die 16b2. Note that the arrow attached to the vacuum suction hole 26 in FIG. 35 and subsequent drawings indicates the direction of vacuum suction.

続いて、図３６に示すように、上記温度および真空吸引処理を維持したまま、上型１６ｂ２のキャビティ１６ｃ内に、例えばエポキシ系樹脂および低分子系樹脂の封止樹脂を流し込み、短冊基板１２の主面の複数のチップ８およびボンディングワイヤ１０等を一括して封止することにより、短冊基板１２の主面側に複数のチップ８を内包する一体的な封止部材１１を成型する。ここでも、前記実施の形態１と同様に、短冊基板１２の平坦性が高いので、平準な樹脂封止が可能となる。したがって、半導体装置１の外観不良の発生率を低減でき、半導体装置１の歩留まりを向上させることができる。なお、図３６中の矢印は真空吸引の方向を示している。   Subsequently, as shown in FIG. 36, while maintaining the temperature and the vacuum suction process, for example, an epoxy resin and a low molecular resin sealing resin are poured into the cavity 16c of the upper mold 16b2, and the strip substrate 12 is formed. By integrally sealing the plurality of chips 8 and the bonding wires 10 on the main surface, an integrated sealing member 11 containing the plurality of chips 8 is molded on the main surface side of the strip substrate 12. Here, as in Embodiment 1, the flatness of the strip substrate 12 is high, so that level resin sealing is possible. Therefore, the occurrence rate of appearance defects of the semiconductor device 1 can be reduced, and the yield of the semiconductor device 1 can be improved. The arrow in FIG. 36 indicates the direction of vacuum suction.

続いて、図３７に示すように、上記下型１６ａ２の温度を上記のままにした状態で、ラミネートフィルム２５ａに対する真空吸引を止めて、ラミネートフィルム２５ａの張力を利用して、封止工程後の封止部材１１を有する短冊基板１２を成形金型１６から取り出す。この際、上型１６ｂ２のキャビティ１６ｃの内壁面と封止部材１１の表面との間にラミネートフィルム２５ａが介在されおり上型１６ｂ２と封止部材１１とが直接接触してないこと、封止部材１１をキャビティ１６ｃから取り出す際に封止部材１１の表面の点ではなく面に対して力を加えること等から比較的小さな力で上型１６ｂ２から封止部材１１を剥離することができる。したがって、本実施の形態では、封止後の短冊基板１２を取り出すためのエジェクターピンを上型１６ｂ２に設ける必要が無いので、エジェクターピンの配置領域として短冊基板１２（封止部材１１）側に設けていた領域を有効活用することができる。また、封止部材１１と上型１６ｂ２との離形性を向上させることができるので、さらに大型の樹脂封止が可能となる。しかも、成型金型１６内の清掃頻度を低減できるので、半導体装置１の製造コストを低減することが可能となる。これ以降の工程は、前記実施の形態１で説明したのと同じなので説明を省略する。   Subsequently, as shown in FIG. 37, in a state where the temperature of the lower die 16a2 is kept as described above, the vacuum suction to the laminate film 25a is stopped, and the tension of the laminate film 25a is used to perform the sealing after the sealing step. The strip substrate 12 having the sealing member 11 is taken out of the molding die 16. At this time, the laminate film 25a is interposed between the inner wall surface of the cavity 16c of the upper mold 16b2 and the surface of the sealing member 11, and the upper mold 16b2 and the sealing member 11 are not directly in contact with each other. When removing the sealing member 11 from the cavity 16c, the sealing member 11 can be separated from the upper die 16b2 with a relatively small force because a force is applied to the surface, not the point of the surface of the sealing member 11. Therefore, in the present embodiment, there is no need to provide an ejector pin for removing the sealed strip substrate 12 on the upper die 16b2, so that the ejector pin is provided on the strip substrate 12 (sealing member 11) side as an ejector pin arrangement area. The existing area can be used effectively. In addition, since the releasability of the sealing member 11 and the upper mold 16b2 can be improved, a larger-sized resin sealing can be performed. In addition, since the frequency of cleaning the inside of the molding die 16 can be reduced, the manufacturing cost of the semiconductor device 1 can be reduced. Subsequent steps are the same as those described in the first embodiment, and a description thereof will be omitted.

（実施の形態３）
本実施の形態３においては、前記半導体装置の製造方法の他の一例を説明する。図３８は、成形金型１６に前記短冊基板１２を搬送した状態を示している。 (Embodiment 3)
In the third embodiment, another example of the method for manufacturing the semiconductor device will be described. FIG. 38 shows a state where the strip substrate 12 is transported to the molding die 16.

本実施の形態３においては、成形金型１６に、前記実施の形態２で説明したラミネート機構部２５が設けられている。成型金型１６の下型１６ａの構造は、前記実施の形態１で説明したのと同じである。すなわち、下型１６ａには複数の真空吸引孔１７が前記実施の形態１と同様に配置されている。また、上型１６ｂ２は、前記実施の形態２で説明したのと同じである。すなわち、上型１６ｂ２にも複数の真空吸引孔２６が前記実施の形態２と同様に配置されている。   In the third embodiment, the molding die 16 is provided with the laminating mechanism 25 described in the second embodiment. The structure of the lower die 16a of the molding die 16 is the same as that described in the first embodiment. That is, a plurality of vacuum suction holes 17 are arranged in the lower die 16a in the same manner as in the first embodiment. The upper die 16b2 is the same as that described in the second embodiment. That is, a plurality of vacuum suction holes 26 are arranged in the upper die 16b2 in the same manner as in the second embodiment.

まず、図３９に示すように、上記のような成型金型１６の下型１６ａの成形面上に短冊基板１２を載置した後、下型１６ａ２の温度を、例えば１７５℃程度に設定したまま短冊基板１２に対して２０秒程度のプリヒート処理を施す。この処理は、熱による短冊基板１２の変形を落ち着かせる等の目的がある。本実施の形態でも、前記実施の形態１，２と同様に、短冊基板１２の前記反り等を低減することができ、短冊基板１２の全体的な平坦性および個々の半導体装置形成領域ＤＡ単位での平坦性を確保することができる。   First, as shown in FIG. 39, after placing the strip substrate 12 on the molding surface of the lower mold 16a of the molding die 16 as described above, the temperature of the lower mold 16a2 is set to, for example, about 175 ° C. A preheating process is performed on the strip substrate 12 for about 20 seconds. This processing has the purpose of calming deformation of the strip substrate 12 due to heat. Also in the present embodiment, similarly to the first and second embodiments, the warpage and the like of the strip substrate 12 can be reduced, and the overall flatness of the strip substrate 12 and the individual semiconductor device formation area DA unit. Flatness can be ensured.

続いて、図４０に示すように、下型１６ａおよび上型１６ｂ２の温度を、例えば１７５℃程度に設定した状態で、短冊基板１２の裏面を真空吸引孔１７によって吸着する。この時、本実施の形態でも、短冊基板１２が極めて薄いので、短冊基板１２を良好に真空吸引できる。このように本実施の形態でも、封止処理に当たり、短冊基板１２の裏面を真空吸引することにより、上記熱処理に起因する前記反り等をさらに低減することができる。このため、製品取得個数の増加要求により短冊基板１２の平面積がさらに大型になっても、また、半導体装置の薄型要求から短冊基板１２の厚さがさらに薄くなったとしても、上記熱処理に起因する反り等が生じさせることなく、短冊基板１２の全体および半導体装置形成領域ＤＡ毎の平坦性を確保した状態で樹脂封止を行うことができる。なお、図４０以降の真空吸引孔１７に付した矢印は真空吸引の方向を示している。   Subsequently, as shown in FIG. 40, the lower surface of the strip substrate 12 is sucked by the vacuum suction holes 17 with the temperature of the lower die 16a and the upper die 16b2 set to, for example, about 175 ° C. At this time, also in the present embodiment, since the strip substrate 12 is extremely thin, the strip substrate 12 can be satisfactorily vacuum-sucked. As described above, also in the present embodiment, the warping or the like due to the heat treatment can be further reduced by performing vacuum suction on the back surface of the strip substrate 12 in the sealing process. For this reason, even if the flat area of the strip substrate 12 is further increased due to a demand for an increase in the number of obtained products, and even if the thickness of the strip substrate 12 is further reduced due to a demand for a thinner semiconductor device, the above-described heat treatment causes Resin sealing can be performed in a state where the flatness of the entire strip substrate 12 and the semiconductor device formation area DA is secured without causing warpage or the like. Note that the arrows attached to the vacuum suction holes 17 in FIG. 40 and subsequent drawings indicate the direction of vacuum suction.

続いて、図４１に示すように、下型１６ａおよび上型１６ｂ２の温度を、例えば１７５℃程度に設定したまま、また、下型１６ａでの真空吸引状態を維持したまま、ラミネートフィルム２５ａの上面（上型１６ｂ２に対向する面）を真空吸引孔２６によって吸引し、ラミネートフィルム２５ａを上型１６ｂ２に密着させる。なお、図４１以降の真空吸引孔２６に付した矢印は真空吸引の方向を示している。   Subsequently, as shown in FIG. 41, the temperature of the lower mold 16a and the upper mold 16b2 is set to, for example, about 175 ° C., and the vacuum suction state of the lower mold 16a is maintained. (The surface facing the upper mold 16b2) is sucked by the vacuum suction holes 26, and the laminated film 25a is brought into close contact with the upper mold 16b2. Note that the arrow attached to the vacuum suction hole 26 in FIG. 41 and subsequent drawings indicates the direction of vacuum suction.

続いて、図４２に示すように、上記温度および真空吸引状態を維持したまま、上型１６ｂ２のキャビティ１６ｃ内に、例えばエポキシ系樹脂および低分子系樹脂の封止樹脂を流し込み、短冊基板１２の主面の複数のチップ８およびボンディングワイヤ１０等を一括して封止することにより、短冊基板１２の主面側に複数のチップ８を内包する一体的な封止部材１１を成型する。ここでも、前記実施の形態１と同様に、短冊基板１２の平坦性が高いので、平準な樹脂封止が可能となる。したがって、半導体装置１の外観不良の発生率を低減でき、半導体装置１の歩留まりを向上させることができる。   Subsequently, as shown in FIG. 42, while maintaining the above temperature and vacuum suction state, for example, an epoxy resin and a low molecular resin sealing resin are poured into the cavity 16c of the upper mold 16b2, By integrally sealing the plurality of chips 8 and the bonding wires 10 on the main surface, an integrated sealing member 11 containing the plurality of chips 8 is molded on the main surface side of the strip substrate 12. Here, as in Embodiment 1, the flatness of the strip substrate 12 is high, so that level resin sealing is possible. Therefore, the occurrence rate of appearance defects of the semiconductor device 1 can be reduced, and the yield of the semiconductor device 1 can be improved.

続いて、図４３に示すように、上記下型１６ａ２の温度を上記のままにした状態で、前記実施の形態２と同様に、ラミネートフィルム２５ａに対する真空吸引を止めて、ラミネートフィルム２５ａを利用して、封止工程後の封止部材１１を有する短冊基板１２を成形金型１６から取り出す。この際、前記実施の形態２と同様の理由から、上型１６ｂ２から封止部材１１を比較的小さな力で剥離することができる。したがって、本実施の形態においても、前記実施の形態２と同様に、エジェクターピンを無くせるので、エジェクターピンの配置領域を有効活用することができる。また、成型金型１６内の清掃頻度を低減できるので、半導体装置１の製造コストを低減することが可能となる。しかも、本実施の形態では、熱による短冊基板１２の反り等を抑制または防止でき、また、封止部材１１の離型性を向上させることから、短冊基板１２や封止部材１１の大型化を阻害する要因を少なくすることができるので、短冊基板１２や封止部材１１のさらなる大型化が可能となる。したがって、１つの短冊基板１２から取得できる半導体装置１の量の増加や半導体装置形成領域内に搭載できるチップの個数の増加が期待できる。このため、半導体装置１のコスト低減や性能向上をさらに推進することが可能となる。これ以降の工程は、前記実施の形態１で説明したのと同じなので説明を省略する。   Subsequently, as shown in FIG. 43, in a state where the temperature of the lower mold 16a2 is kept as described above, the vacuum suction to the laminate film 25a is stopped and the laminate film 25a is used as in the second embodiment. Then, the strip substrate 12 having the sealing member 11 after the sealing step is taken out of the molding die 16. At this time, for the same reason as in the second embodiment, the sealing member 11 can be separated from the upper mold 16b2 with a relatively small force. Therefore, also in the present embodiment, the ejector pins can be eliminated as in the second embodiment, so that the area where the ejector pins are arranged can be effectively used. Further, since the frequency of cleaning the inside of the molding die 16 can be reduced, the manufacturing cost of the semiconductor device 1 can be reduced. Moreover, in the present embodiment, the warpage of the strip substrate 12 due to heat can be suppressed or prevented, and the releasability of the sealing member 11 is improved, so that the size of the strip substrate 12 and the sealing member 11 can be increased. Since the obstruction factors can be reduced, the strip substrate 12 and the sealing member 11 can be further enlarged. Therefore, an increase in the amount of the semiconductor device 1 that can be obtained from one strip substrate 12 and an increase in the number of chips that can be mounted in the semiconductor device formation region can be expected. Therefore, it is possible to further promote cost reduction and performance improvement of the semiconductor device 1. Subsequent steps are the same as those described in the first embodiment, and a description thereof will be omitted.

（実施の形態４）
本実施の形態においては、前記半導体装置の構造の変形例を説明する。 (Embodiment 4)
In the present embodiment, a modified example of the structure of the semiconductor device will be described.

図４４は、本発明の他の実施の形態である半導体装置１の断面図を示している。図４４においては、ベントホールを無くし、チップ８の固定を固いペースト材料または樹脂封止材と同質のレジンペースト等からなる接着剤９とすることにより、高温温度サイクルに対応できるようにしたものである。   FIG. 44 is a sectional view of a semiconductor device 1 according to another embodiment of the present invention. In FIG. 44, the vent holes are eliminated, and the chip 8 is fixed by using an adhesive 9 made of a hard paste material or a resin paste of the same quality as a resin sealing material so as to cope with a high-temperature cycle. is there.

また、図４５は、本発明のさらに他の実施形態である半導体装置１の断面図を示している。図４５においては、ソルダーレジスト５の熱収縮の影響を受け難くすべく、ソルダーレジスト５を部分的に削除することにより、温度サイクル性を向上させるようにしたものである。   FIG. 45 is a sectional view of a semiconductor device 1 according to still another embodiment of the present invention. In FIG. 45, the temperature cyclability is improved by partially removing the solder resist 5 so as not to be easily affected by the thermal shrinkage of the solder resist 5.

（実施の形態５）
本実施の形態においては、前記短冊基板の構造の変形例を説明する。 (Embodiment 5)
In the present embodiment, a modified example of the structure of the strip substrate will be described.

図４６は、短冊基板１２の変形例の平面図を示している。図４６（ａ）は、短冊基板１２のチップ実装面、（ｂ）はその裏面のパッケージ実装面を示している。なお、図４６においては図面を見易くするため一部にハッチングを付す。   FIG. 46 shows a plan view of a modification of the strip substrate 12. FIG. 46A shows a chip mounting surface of the strip substrate 12, and FIG. 46B shows a package mounting surface on the back surface thereof. In FIG. 46, some parts are hatched for easy viewing.

本実施の形態においては、補強パターン１３ａが、前記実施の形態１と同様に短冊基板１２の外周に沿って複数個分割されて配置されている。ただし、本実施の形態では、補強パターン１３ａ〜１３ｃ（１３）が全てベタパターンで形成されている。この場合も、前記実施の形態１と同様に、短冊基板１２の機械的強度を確保できる上、半導体装置１の製造時の熱処理に起因する反りや歪み等を抑制でき、その平坦性を確保することができるので、封止工程の際に良好な封止が可能となり、半導体装置１の歩留まりを向上させることができる。また、補強パターン１３ａを区分けして配置することにより、前記実施の形態１と同様に、短冊基板１２における半導体装置領域ＤＡの隣接間に相対的に強くかかる熱応力を分散、開放することができるので、短冊基板１２の全体的な平坦性を確保することができる。また、補強パターン１３ａに残像歪みが生じるのを抑制または防止できる。さらに、短冊基板１２の半導体装置形成領域ＤＡ毎の平坦性を確保できるので、樹脂封止を良好に行うことができ、半導体装置１の歩留りを向上させることができる。また、短冊基板１２の切断ライン上に補強パターン１３ａが存在しないことから、短冊基板１２の切断時に補強パターン１３ａの導体異物（ばり）等の発生を防止でき、その異物に起因する短絡不良等を防止できる。   In the present embodiment, a plurality of reinforcing patterns 13a are divided and arranged along the outer periphery of the strip substrate 12, as in the first embodiment. However, in the present embodiment, all of the reinforcing patterns 13a to 13c (13) are formed in a solid pattern. Also in this case, as in the first embodiment, the mechanical strength of the strip substrate 12 can be ensured, and the warpage and distortion caused by heat treatment during the manufacture of the semiconductor device 1 can be suppressed, and the flatness can be ensured. Therefore, good sealing can be performed in the sealing step, and the yield of the semiconductor device 1 can be improved. Further, by arranging the reinforcing patterns 13a separately, similarly to the first embodiment, it is possible to disperse and release the thermal stress relatively strongly applied between the adjacent semiconductor device regions DA on the strip substrate 12. Therefore, the overall flatness of the strip substrate 12 can be ensured. Further, it is possible to suppress or prevent the occurrence of afterimage distortion in the reinforcing pattern 13a. Furthermore, since the flatness of the strip substrate 12 in each semiconductor device formation area DA can be ensured, resin sealing can be performed favorably, and the yield of the semiconductor device 1 can be improved. Further, since the reinforcing pattern 13a does not exist on the cutting line of the strip substrate 12, it is possible to prevent the occurrence of conductive foreign substances (burrs) or the like of the reinforcing pattern 13a at the time of cutting the strip substrate 12, and to prevent short-circuit failure or the like caused by the foreign substances. Can be prevented.

（実施の形態６）
本実施の形態においては、前記短冊基板の構造の変形例を説明する。図４７は、短冊基板１２の変形例の平面図を示している。図４７（ａ）は、短冊基板１２のチップ実装面、（ｂ）はその裏面のパッケージ実装面を示している。なお、図４６においては図面を見易くするため一部にハッチングを付す。 (Embodiment 6)
In the present embodiment, a modified example of the structure of the strip substrate will be described. FIG. 47 shows a plan view of a modification of the strip substrate 12. FIG. 47A shows the chip mounting surface of the strip substrate 12, and FIG. 47B shows the package mounting surface on the back surface thereof. In FIG. 46, some parts are hatched for easy viewing.

本実施の形態においては、短冊基板１２の主面および裏面においてその長辺近傍の周辺領域に補強パターン１３ｄ（１３）が配置されている。また、短冊基板１２の主面および裏面においてその短辺近傍の周辺領域に補強パターン１３ｅ（１３）が配置されている。   In the present embodiment, the reinforcing pattern 13d (13) is arranged on the main surface and the back surface of the strip substrate 12 in the peripheral region near the long side thereof. In addition, a reinforcing pattern 13e (13) is arranged on the main surface and the back surface of the strip substrate 12 in the peripheral area near the short side.

補強パターン１３ｄは、半導体装置形成領域ＤＡ間での区分けは行われておらず、短冊基板１２の長手方向に沿って延在されている。この補強パターン１３ｄは、前記実施の形態１と同様にタイル状にパターン形成されている。ただし、この場合も、伸縮可能な構造であればタイル状に限定されるものではなく種々変更可能であり、例えば前記実施の形態１で説明した点状としても良い。また、補強パターン１３ｅは、短冊基板１２の幅方向に沿って延在されており、これもタイル状に形成されている。これら補強パターン１３ｄ，１３ｅは、前記実施の形態１の補強パターン１３ａ等と同様の導体材料（銅箔等）からなる。   The reinforcing pattern 13 d is not divided between the semiconductor device formation areas DA, and extends along the longitudinal direction of the strip substrate 12. This reinforcing pattern 13d is patterned in a tile shape as in the first embodiment. However, in this case as well, the structure is not limited to the tile shape as long as it can be expanded and contracted, and various changes can be made. For example, the dot shape described in the first embodiment may be used. The reinforcing pattern 13e extends along the width direction of the strip substrate 12, and is also formed in a tile shape. These reinforcing patterns 13d and 13e are made of the same conductive material (such as copper foil) as the reinforcing pattern 13a of the first embodiment.

本実施の形態によれば、前記実施の形態１と同様に、短冊基板１２の機械的強度を確保できる上、補強パターン１３ｄを上記熱処理時に伸び縮み可能な構造とすることで、半導体装置１の製造工程時の熱処理による熱応力を緩和でき、また、残像歪みの発生を抑制または防止できるので、短冊基板１２の平坦性をさらに向上させることができる。   According to the present embodiment, similarly to the first embodiment, the mechanical strength of the strip substrate 12 can be ensured, and the reinforcing pattern 13d has a structure that can be expanded and contracted during the heat treatment. Since the thermal stress due to the heat treatment during the manufacturing process can be reduced and the occurrence of afterimage distortion can be suppressed or prevented, the flatness of the strip substrate 12 can be further improved.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.

例えば前記実施の形態１〜３，５，６においては、ベントホールをパッケージ基板（半導体装置形成領域）の中央に１つ配置する構造としたが、これに限定されるものではなく、ベントホールを複数個設けても良い。   For example, in the first to third, fifth, and sixth embodiments, one vent hole is provided at the center of the package substrate (semiconductor device formation region). However, the present invention is not limited to this. A plurality may be provided.

また、前記実施の形態１では、複数の半導体チップを一括して樹脂封止する際に、短冊基板を下型に真空吸着するようにしているが、その真空吸着を行わないで通常の樹脂封止を行っても良い。この場合、短冊基板は、前記したように熱応力に対して強い構造となっていることから平坦性を確保した状態での樹脂封止が可能となる。   Further, in the first embodiment, when a plurality of semiconductor chips are collectively sealed with resin, the strip substrate is vacuum-sucked to the lower mold. You may stop. In this case, since the strip substrate has a structure resistant to thermal stress as described above, resin sealing can be performed in a state where flatness is ensured.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＦＢＧＡ型の半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えばＣＳＰ、ＢＧＡ、ＬＧＡ（Land Grid Array）型の半導体装置およびその製造方法にも適用できる。   In the above description, the case where the invention made by the present inventor is mainly applied to the FBGA type semiconductor device, which is the application field as the background, has been described. However, the present invention is not limited to this. For example, CSP, BGA, LGA The present invention can also be applied to a (Land Grid Array) type semiconductor device and its manufacturing method.

本発明は、半導体装置の製造業に適用できる。   The present invention is applicable to the semiconductor device manufacturing industry.

本発明の一実施の形態である半導体装置の斜視図である。1 is a perspective view of a semiconductor device according to an embodiment of the present invention. 図１のＡ１−Ａ１線の断面図である。It is sectional drawing of the A1-A1 line of FIG. （ａ）は図１の半導体装置の製造工程で用いる短冊基板の主面の平面図、（ｂ）は（ａ）の裏面の平面図である。2A is a plan view of a main surface of a strip substrate used in a manufacturing process of the semiconductor device of FIG. 1, and FIG. 2B is a plan view of a back surface of FIG. 図３（ａ）のＡ２−Ａ２線の断面図である。FIG. 4 is a sectional view taken along line A2-A2 in FIG. 図３の短冊基板における補強パターンの要部拡大平面図である。FIG. 4 is an enlarged plan view of a main part of a reinforcing pattern in the strip substrate of FIG. 3. 図５のＡ４−Ａ４線の断面図である。It is sectional drawing of the A4-A4 line of FIG. （ａ）は図３の短冊基板における補強パターンの他の変形例を示す要部拡大平面図、（ｂ）は（ａ）のＡ５−Ａ５線の断面図である。(A) is a principal part enlarged plan view showing another modified example of the reinforcing pattern in the strip substrate of FIG. 3, and (b) is a cross-sectional view taken along line A5-A5 of (a). （ａ）は図３の短冊基板における補強パターンの要部拡大平面図、（ｂ）は（ａ）のＡ６−Ａ６線の断面図である。4A is an enlarged plan view of a main part of a reinforcing pattern in the strip substrate of FIG. 3, and FIG. 4B is a cross-sectional view taken along line A6-A6 of FIG. 図３の短冊基板の主面における半導体装置形成領域の導体パターンの一例を示す平面図である。FIG. 4 is a plan view illustrating an example of a conductor pattern in a semiconductor device formation region on a main surface of the strip substrate of FIG. 3. 図９の要部拡大平面図である。It is a principal part enlarged plan view of FIG. 図３の短冊基板の裏面における半導体装置形成領域の導体パターンの一例を示す平面図である。FIG. 4 is a plan view illustrating an example of a conductor pattern in a semiconductor device formation region on the back surface of the strip substrate of FIG. 3. 図１１の要部拡大平面図である。It is a principal part enlarged plan view of FIG. 図３の短冊基板の主面における半導体装置形成領域の絶縁膜パターンの一例を示す平面図である。FIG. 4 is a plan view illustrating an example of an insulating film pattern in a semiconductor device formation region on a main surface of the strip substrate of FIG. 3. （ａ）は図１３の中央部の拡大平面図、（ｂ）は（ａ）のＡ７−Ａ７線の断面図、（ｃ）は（ａ）のような構造としたことよる作用の説明図である。13A is an enlarged plan view of the central portion of FIG. 13, FIG. 13B is a cross-sectional view taken along line A7-A7 of FIG. 13A, and FIG. is there. 図３の短冊基板の裏面における半導体装置形成領域の絶縁膜パターンの一例を示す平面図である。FIG. 4 is a plan view showing an example of an insulating film pattern in a semiconductor device formation region on the back surface of the strip substrate of FIG. 3. 本発明の一実施の形態である半導体装置の製造工程中における短冊基板の断面図である。FIG. 4 is a cross-sectional view of the strip substrate during a manufacturing process of the semiconductor device according to one embodiment of the present invention; 図１６に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 17 is a sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 16; 図１７に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 18 is a sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 17; 図１８に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 19 is a sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 18; 図１９に垂直な面の断面図である。FIG. 20 is a sectional view of a plane perpendicular to FIG. 19. 本発明の一実施の形態である半導体装置の製造工程で用いた成形金型の一例の説明図である。FIG. 3 is an explanatory diagram of an example of a molding die used in a semiconductor device manufacturing process according to an embodiment of the present invention. 図２１の成形金型の下型における成形面の要部拡大平面図である。FIG. 22 is an enlarged plan view of a main part of a molding surface in a lower mold of the molding die in FIG. 21. 図１９に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 20 is a sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 19; 図２３に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 24 is a cross-sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 23; 図２４に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 25 is a sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 24; 図２５に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 26 is a cross-sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 25; 図２６に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 27 is a cross-sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 26; 図２７に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 28 is a cross-sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 27; 図２８に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 29 is a sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 28; 本発明の一実施の形態である半導体装置を実装した実装基板の平面図である。1 is a plan view of a mounting board on which a semiconductor device according to an embodiment of the present invention is mounted. 図３０の側面図である。FIG. 31 is a side view of FIG. 30. 本発明の他の実施の形態である半導体装置の製造工程中における短冊基板の断面図である。It is sectional drawing of the strip substrate in the manufacturing process of the semiconductor device which is another embodiment of this invention. 図３２に垂直な面の断面図である。FIG. 33 is a sectional view taken along a plane perpendicular to FIG. 32. 図３２に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 33 is a cross-sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 32; 図３４に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 35 is a cross-sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 34; 図３５に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 36 is a cross-sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 35; 図３６に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 37 is a cross-sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 36; 本発明のさらに他の実施の形態である半導体装置の製造工程中における断面図である。FIG. 32 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention during a manufacturing step; 図３８に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 39 is a cross-sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 38; 図３９に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 40 is a sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 39; 図４０に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 41 is a sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 40; 図４１に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 42 is a sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 41; 図４２に続く半導体装置の製造工程中における短冊基板の断面図である。FIG. 43 is a cross-sectional view of the strip substrate during a manufacturing step of the semiconductor device, following FIG. 42; 本発明の他の実施の形態である半導体装置の断面図である。FIG. 14 is a cross-sectional view of a semiconductor device according to another embodiment of the present invention. 本発明のさらに他の実施の形態である半導体装置の断面図である。FIG. 13 is a cross-sectional view of a semiconductor device according to still another embodiment of the present invention. （ａ）は図１の半導体装置の製造工程で用いる短冊基板の変形例における主面の平面図、（ｂ）は（ａ）の裏面の平面図である。2A is a plan view of a main surface of a modified example of a strip substrate used in the manufacturing process of the semiconductor device of FIG. 1, and FIG. 2B is a plan view of a back surface of FIG. （ａ）は図１の半導体装置の製造工程で用いる短冊基板のさらに他の変形例における主面の平面図、（ｂ）は（ａ）の裏面の平面図である。FIG. 7A is a plan view of a main surface of still another modification of the strip substrate used in the manufacturing process of the semiconductor device of FIG. 1, and FIG. 7B is a plan view of the back surface of FIG.

符号の説明Explanation of reference numerals

１ 半導体装置
２ パッケージ基板
３ 基板本体
４ 導体パターン
４ｍ 導体パターン
５ ソルダレジスト（保護膜）
６ ベントホール
７ バンプ電極
８ 半導体チップ
９ 接着剤
１０ ボンディングワイヤ
１１ 封止部材
１２ 短冊基板（第１の基板）
１３，１３ａ〜１３ｅ 補強パターン
１４ 導体膜除去領域
１５ａ〜１５ｃ レジスト除去領域
１６ 成形金型
１６ａ，１６ａ２ 下型
１６ｂ，１６ｂ２ 上型
１６ｃ キャビティ
１６ｄ カルブロック
１６ｅ ゲート
１６ｆ ポット／プランジャ部
１７ 真空吸引孔
１８ エジェクターピン
１９ ツール
２０ ダイシングブレード
２１ 電子装置
２２ 実装基板
２３ 半導体装置
２４ 外部端子
２５ ラミネート機構部
２５ａ ラミネートフィルム
２５ｂ リール
２６ 真空吸引孔
ＤＡ 半導体装置形成領域 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Package board 3 Substrate main body 4 Conductor pattern 4m Conductor pattern 5 Solder resist (protective film)
Reference Signs List 6 vent hole 7 bump electrode 8 semiconductor chip 9 adhesive 10 bonding wire 11 sealing member 12 strip substrate (first substrate)
13, 13a to 13e Reinforcement pattern 14 Conductive film removal area 15a to 15c Resist removal area 16 Molds 16a, 16a2 Lower mold 16b, 16b2 Upper mold 16c Cavity 16d Cul block 16e Gate 16f Pot / plunger section 17 Vacuum suction hole 18 Ejector Pin 19 Tool 20 Dicing blade 21 Electronic device 22 Mounting substrate 23 Semiconductor device 24 External terminal 25 Laminating mechanism 25a Laminating film 25b Reel 26 Vacuum suction hole DA Semiconductor device forming area

Claims (11)

第１の基板の第１の面に実装された半導体チップを封止部材で封止してなる半導体装置において、前記第１の基板の前記第１の面およびそれに対向する第２の面に、配線用の導体パターンと、それが配置された領域以外の領域に配置されたダミー用の導体パターンとが設けられていることを特徴とする半導体装置。   In a semiconductor device in which a semiconductor chip mounted on a first surface of a first substrate is sealed with a sealing member, the first surface of the first substrate and a second surface opposed thereto are provided with A semiconductor device comprising: a conductor pattern for wiring; and a conductor pattern for dummy disposed in a region other than a region where the wiring is disposed. 請求項１記載の半導体装置において、前記ダミー用の導体パターンを分割して配置したことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein said dummy conductor pattern is divided and arranged. 請求項１記載の半導体装置において、前記第１の面、第２の面またはその両方の面における複数の半導体装置形成領域の各々の中央にダミー用の導体パターンを配置したことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein a dummy conductor pattern is disposed at the center of each of the plurality of semiconductor device formation regions on the first surface, the second surface, or both surfaces. apparatus. 請求項１記載の半導体装置において、前記第１、第２の面における導体パターンの配置状態が互いに近づくように各々の面に導体パターンを配置したことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein the conductor patterns are arranged on each of the first and second surfaces such that the arrangement of the conductor patterns on the first and second surfaces approaches each other. 請求項１記載の半導体装置において、前記第１の基板の前記第１、第２の面を被覆する絶縁膜を、前記配線用の導体パターンの無い領域にも設けたことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein an insulating film covering the first and second surfaces of the first substrate is provided also in a region where there is no conductor pattern for wiring. . 請求項１記載の半導体装置において、前記第１、第２の面に被覆された各々の絶縁膜の被覆状態が互いに近づくように各々の面に絶縁膜を設けたことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein an insulating film is provided on each of the first and second surfaces so that a covering state of each of the insulating films is close to each other. 請求項１記載の半導体装置において、前記第１の基板の複数の半導体装置形成領域の各々に前記第１、第２の面間を貫通するホールを設け、前記第１の面における前記ホールの周囲に絶縁膜の一部を除去することで形成したダム領域を設けたことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein a hole penetrating between the first and second surfaces is provided in each of the plurality of semiconductor device forming regions of the first substrate, and the periphery of the hole on the first surface is provided. And a dam region formed by removing a part of the insulating film. 請求項１記載の半導体装置において、前記第２の面の配線用の導体パターンにバンプ電極を設けたことを特徴とする半導体装置。   2. The semiconductor device according to claim 1, wherein a bump electrode is provided on the conductor pattern for wiring on the second surface. 第１の基板の第１の面に実装された半導体チップを封止部材で封止してなる半導体装置において、前記第１の基板の前記第１、第２の面を被覆する絶縁膜を、配線用の導体パターンの無い領域にも設けたことを特徴とする半導体装置。   In a semiconductor device in which a semiconductor chip mounted on a first surface of a first substrate is sealed with a sealing member, an insulating film covering the first and second surfaces of the first substrate is A semiconductor device, wherein the semiconductor device is also provided in a region where there is no conductor pattern for wiring. 第１の基板の第１の面に実装された半導体チップを封止部材で封止してなる半導体装置において、前記第１、第２の面に被覆された各々の絶縁膜の被覆状態が互いに近づくように各々の面に絶縁膜を設けたことを特徴とする半導体装置。   In a semiconductor device in which a semiconductor chip mounted on a first surface of a first substrate is sealed with a sealing member, the covering state of each of the insulating films coated on the first and second surfaces is different from each other. A semiconductor device, wherein an insulating film is provided on each surface so as to approach each other. 請求項１〜１０のいずれか１項に記載の半導体装置において、前記第１の基板は、これを実装する第２の基板と同一系の絶縁材料を主体として構成されていることを特徴とする半導体装置。   11. The semiconductor device according to claim 1, wherein the first substrate is mainly made of an insulating material having the same system as a second substrate on which the first substrate is mounted. 12. Semiconductor device.
JP2004069427A 2004-03-11 2004-03-11 Semiconductor device Pending JP2004172647A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004069427A JP2004172647A (en) 2004-03-11 2004-03-11 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004069427A JP2004172647A (en) 2004-03-11 2004-03-11 Semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2000387825A Division JP3619773B2 (en) 2000-12-20 2000-12-20 Manufacturing method of semiconductor device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010265460A Division JP2011044747A (en) 2010-11-29 2010-11-29 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
JP2004172647A true JP2004172647A (en) 2004-06-17

Family

ID=32709586

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004069427A Pending JP2004172647A (en) 2004-03-11 2004-03-11 Semiconductor device

Country Status (1)

Country Link
JP (1) JP2004172647A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8431063B2 (en) 2005-10-17 2013-04-30 Intel Mobile Communications GmbH Heat treatment for a panel and apparatus for carrying out the heat treatment method
US8871532B2 (en) 2011-10-20 2014-10-28 Renesas Electronics Corporation Method of manufacturing semiconductor device
WO2014208044A1 (en) * 2013-06-28 2014-12-31 株式会社デンソー Electronic device and method for manufacturing said electronic device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273243A (en) * 1994-03-30 1995-10-20 Toshiba Corp Semiconductor package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273243A (en) * 1994-03-30 1995-10-20 Toshiba Corp Semiconductor package

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8431063B2 (en) 2005-10-17 2013-04-30 Intel Mobile Communications GmbH Heat treatment for a panel and apparatus for carrying out the heat treatment method
US8871532B2 (en) 2011-10-20 2014-10-28 Renesas Electronics Corporation Method of manufacturing semiconductor device
WO2014208044A1 (en) * 2013-06-28 2014-12-31 株式会社デンソー Electronic device and method for manufacturing said electronic device
JP2015009466A (en) * 2013-06-28 2015-01-19 株式会社デンソー Electronic device and method for manufacturing electronic device

Similar Documents

Publication Publication Date Title
JP3619773B2 (en) Manufacturing method of semiconductor device
JP3155741B2 (en) Semiconductor package with CSP BGA structure
JP2003243600A (en) Semiconductor device and method of manufacturing the same
JP2006516812A (en) Partially patterned leadframe and method of making and using it in semiconductor packaging
KR20060042872A (en) A method of surface mounting a semiconductor device
US8179686B2 (en) Mounted structural body and method of manufacturing the same
JP3497744B2 (en) Resin-sealed semiconductor device and method of manufacturing the same
JP2006294832A (en) Manufacturing method of semiconductor device
JP5587464B2 (en) Manufacturing method of semiconductor device
JP2004172647A (en) Semiconductor device
JP4038021B2 (en) Manufacturing method of semiconductor device
JP4174008B2 (en) Semiconductor device
TWI387080B (en) Qfn package structure and method
JP2006196734A (en) Semiconductor device and its manufacturing method
JP3417292B2 (en) Semiconductor device
US20120048595A1 (en) Wiring board and method of manufacturing a semiconductor device
JP2014207471A (en) Manufacturing method of semiconductor device
JP2011044747A (en) Method of manufacturing semiconductor device
KR200179419Y1 (en) Semiconductor package
JP2012124537A (en) Semiconductor device
WO2015129185A1 (en) Resin-sealed semiconductor device, production method therefor, and mounting body therefor
KR20070103591A (en) Semiconductor package having insulator interposed between leads and method of fabricating semiconductor device having the same
JPH11274360A (en) Semiconductor device and its manufacture
TWI579964B (en) Stacked package device and method for fabricating the same
JP2002164497A (en) Semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050316

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071211

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100928

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110224

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20111227