JPWO2006085363A1 - Semiconductor device and electronic circuit - Google Patents

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JPWO2006085363A1
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富士夫 伊藤
鈴木　博通
博通 鈴木
諏訪　元大
元大 諏訪
平木　充
充 平木
堀口　真志
真志 堀口
敏夫 佐々木
敏夫 佐々木
睦 菊地
睦 菊地
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Abstract

半導体装置は、支持基板と、前記支持基板に固定されたリードフレーム部と、前記リードフレーム部に接続された半導体デバイスとを有し、前記リードフレーム部は、その中央部に所定のパターンで形成されたインダクタと、複数のリード部品とを有し、前記インダクタは中央部に開口を残してスパイラル状に形成され、前記半導体デバイスは前記開口を介して前記支持基板に固定される。上記よりインダクタは半導体デバイスに遮られないから半導体デバイスとインダクタとを接続する位置が全く制限されないという点でボンディングの自由度を得ることができる。The semiconductor device includes a support substrate, a lead frame portion fixed to the support substrate, and a semiconductor device connected to the lead frame portion, and the lead frame portion is formed in a predetermined pattern at a central portion thereof. The inductor has a plurality of lead parts, the inductor is formed in a spiral shape leaving an opening in the center, and the semiconductor device is fixed to the support substrate through the opening. From the above, since the inductor is not obstructed by the semiconductor device, the degree of freedom of bonding can be obtained in that the position where the semiconductor device and the inductor are connected is not limited at all.

Description

本発明はリードフレーム部にインダクタを形成した半導体装置、更にはそのような半導体装置を実装基板に実装した電子回路に関し、例えばインダクタをスイッチングレギュレータのＬＣフィルタ（平滑回路）に利用する半導体装置に適用して有効な技術に関する。   The present invention relates to a semiconductor device in which an inductor is formed in a lead frame portion, and further to an electronic circuit in which such a semiconductor device is mounted on a mounting substrate, and is applied to, for example, a semiconductor device using an inductor for an LC filter (smoothing circuit) of a switching regulator. And effective technology.

特許文献１にはリードフレーム部のアイランド部をスパイラル状又はミアンダ状に形成してインダクタ機能を持たせた技術が記載される。これにより、高周波用半導体素子の外にインダクタを形成可能になる。   Patent Document 1 describes a technique in which an island portion of a lead frame portion is formed in a spiral shape or a meander shape to have an inductor function. Thereby, an inductor can be formed outside the high-frequency semiconductor element.

特開平１１−１４５３７１号公報Japanese Patent Laid-Open No. 11-145371

本発明者はリードフレーム部にインダクタを形成する技術について検討した。これによれば、特許文献１に記載のようにアイランド部にインダクタを形成すると、インダクタと半導体デバイスとのボンディングの自由度が損なわれるということが本発明者によって見出された。   The inventor has studied a technique for forming an inductor in a lead frame portion. According to this, the present inventors have found that when an inductor is formed in an island portion as described in Patent Document 1, the degree of freedom of bonding between the inductor and the semiconductor device is impaired.

また、本発明者は半導体デバイスにオンチップされたスイッチングレギュレータの平滑回路に利用するインダクタをリードフレーム部に形成することを検討した。この場合には、特許文献１のようなアンテナ用途とは異なり、レギュレータから平滑回路を介して形成された電源を半導体デバイスの各部に安定に給電できるように考慮することの必要性が本発明者によって見出された。例えばレギュレータのスイッチング回路で形成しＬＣフィルタで平滑化した降圧電圧を半導体デバイス内部に一つのノードから供給すると、半導体デバイス内での電力消費状態が偏ると部分的に降圧電圧が不所望に電圧ドロップしてしまう虞がある。また、スペース的な制限に対して形成できるインダクタンスを大きくしたり、或いは、インダクタンスの損失を少なくすることについても考慮することの必要性が本発明者によって見出された。   In addition, the present inventor has studied to form an inductor used in a smoothing circuit of a switching regulator on-chip on a semiconductor device in a lead frame portion. In this case, unlike the antenna application as in Patent Document 1, it is necessary to consider that the power source formed from the regulator via the smoothing circuit can be stably fed to each part of the semiconductor device. It was found by. For example, if a step-down voltage formed by a regulator switching circuit and smoothed by an LC filter is supplied from one node into the semiconductor device, the step-down voltage will drop undesirably partially if the power consumption state in the semiconductor device is biased There is a risk of it. Further, the present inventor has found that it is necessary to consider increasing the inductance that can be formed with respect to space limitations or reducing inductance loss.

本発明の目的は、リードフレーム部に形成したインダクタと半導体デバイスとのボンディングの自由度が制限され難い半導体装置を提供することにある。   An object of the present invention is to provide a semiconductor device in which the degree of freedom of bonding between an inductor formed in a lead frame portion and a semiconductor device is hardly limited.

本発明の別に目的は、リードフレーム部に形成したインダクタを半導体デバイスにオンチップされたスイッチングレギュレータの平滑回路に利用するときスイッチングレギュレータから平滑回路を介して形成された電源を半導体デバイスの各部に安定に給電することができる半導体装置を提供することにある。   Another object of the present invention is to stabilize the power source formed from the switching regulator through the smoothing circuit to each part of the semiconductor device when the inductor formed in the lead frame is used for the smoothing circuit of the switching regulator on-chip in the semiconductor device. It is an object of the present invention to provide a semiconductor device capable of supplying power to the semiconductor device.

本発明の更に別の目的は、リードフレーム部に形成したインダクタのインダクタンスを大きくするのに好適な半導体装置を提供することにある。   Still another object of the present invention is to provide a semiconductor device suitable for increasing the inductance of an inductor formed in a lead frame portion.

本発明の更に別の目的は、リードフレーム部に形成したインダクタのインダクタンス損失を抑制することができる電子回路を提供することにある。   Still another object of the present invention is to provide an electronic circuit capable of suppressing inductance loss of an inductor formed in a lead frame portion.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。   The following is a brief description of an outline of typical inventions disclosed in the present application.

〔１〕《ボンディングの自由度拡大》
本発明の代表的な一つの半導体装置は、支持基板（２）と、前記支持基板に固定されたリードフレーム部（３）と、前記リードフレーム部に接続された半導体デバイス（４）とを有し、前記リードフレーム部は、その中央部に所定のパターンで形成されたインダクタ（６）と、複数のリード部品（７）とを有し、前記インダクタは中央部に開口を残してスパイラル状に形成され、前記半導体デバイスは前記開口を介して前記支持基板に固定される。上記よりインダクタは半導体デバイスに遮られないから半導体デバイスとインダクタとを接続する位置が全く制限されないという点でボンディングの自由度を得ることができる。半導体デバイスがインダクタの端部に重なってしまうと、重なった部分をボンディングワイヤで直接接続することができなくなる。インダクタの端部が半導体デバイスで遮られないようにリードフレーム部に対して変則的に位置をずらして半導体デバイスを支持基板に固定すると、今度はその他のボンディングパッドとリード部品との相対位置が不規則になってボンディングに支障を生ずることになる。[1] << Expanding flexibility of bonding >>
One typical semiconductor device of the present invention has a support substrate (2), a lead frame portion (3) fixed to the support substrate, and a semiconductor device (4) connected to the lead frame portion. The lead frame portion includes an inductor (6) formed in a predetermined pattern at a central portion thereof and a plurality of lead components (7), and the inductor is spirally leaving an opening at the central portion. The semiconductor device is formed and fixed to the support substrate through the opening. From the above, since the inductor is not obstructed by the semiconductor device, the degree of freedom of bonding can be obtained in that the position where the semiconductor device and the inductor are connected is not limited at all. If the semiconductor device overlaps the end portion of the inductor, the overlapped portion cannot be directly connected by a bonding wire. If the semiconductor device is fixed to the support substrate by irregularly shifting the position relative to the lead frame so that the end of the inductor is not obstructed by the semiconductor device, the relative positions of the other bonding pads and lead components are not correct. It becomes a rule and causes trouble in bonding.

本発明の代表的な別の一つの半導体装置では前記インダクタは途中から前記開口に向けて分岐した複数個の突片(２０)を有し、前記半導体デバイスは前記複数個の突片に支持されて固定される。突片を採用する場合にも上記同様にボンディングの自由度を得ることができる。   In another representative semiconductor device of the present invention, the inductor has a plurality of projecting pieces (20) branched from the middle toward the opening, and the semiconductor device is supported by the plurality of projecting pieces. Fixed. Even when the projecting pieces are employed, the degree of freedom of bonding can be obtained as described above.

上記発明の一つの具体的な形態として、前記インダクタは半導体装置の対角線上のリード部品(７Ａ)に支えられている。前記インダクタの支持には外部端子との接続に利用可能な有効リードを使用しなくても済む。   As one specific form of the invention, the inductor is supported by a lead component (7A) on a diagonal line of the semiconductor device. It is not necessary to use an effective lead that can be used for connection to an external terminal to support the inductor.

上記発明の一つの具体的な形態として、前記インダクタは半導体デバイスと非接続である。半導体デバイスがインダクタを利用せず、実装基板上の他の半導体装置がインダクタを利用するのに好適である。   As one specific form of the above invention, the inductor is not connected to a semiconductor device. The semiconductor device does not use the inductor, and other semiconductor devices on the mounting substrate are suitable for using the inductor.

上記発明の一つの具体的な形態として、前記半導体デバイスに前記インダクタの一端が接続され、半導体装置の外部との接続に利用される所定のリード部品に前記インダクタの他端が接続される。例えば半導体装置に外付けされた容量素子とともにインダクタを用いてＬＣフィルタを構成するような用途に対応できる。   As one specific form of the invention, one end of the inductor is connected to the semiconductor device, and the other end of the inductor is connected to a predetermined lead component used for connection to the outside of the semiconductor device. For example, it is possible to cope with an application in which an LC filter is configured using an inductor together with a capacitive element externally attached to a semiconductor device.

上記発明の一つの具体的な形態として、前記半導体デバイスに前記インダクタの一端が接続され、前記半導体装置の外部との接続に利用される所定のリード部品と前記インダクタの他端との間に容量素子(２１)が接続される。上記容量素子とインダクタを用いてＬＣフィルタを構成することができる。   As one specific form of the invention, one end of the inductor is connected to the semiconductor device, and a capacitance is provided between a predetermined lead component used for connection to the outside of the semiconductor device and the other end of the inductor. The element (21) is connected. An LC filter can be configured using the capacitor and the inductor.

上記発明の一つの具体的な形態として、前記リードフレーム部は、前記半導体装置の外部との接続に利用される一対の離間されたリード部品に結合していて前記半導体デバイスの辺に沿って延在するバスバー（２５Ａ〜２５Ｄ）を有する。前記バスバーを半導体装置の電源用又はグランド（接地電位）用の外部端子に接続しておけば、当該バスバーの任意の位置で半導体デバイスの電源パッド又はグランドパッドとのボンディングを行うことができ、電源又はグランド用のボンディングに自由度が得られる。   As one specific form of the invention, the lead frame portion is coupled to a pair of spaced lead components used for connection to the outside of the semiconductor device and extends along the side of the semiconductor device. Has existing bus bars (25A-25D). If the bus bar is connected to an external terminal for power supply or ground (ground potential) of the semiconductor device, bonding to the power supply pad or ground pad of the semiconductor device can be performed at an arbitrary position of the bus bar. Alternatively, a degree of freedom can be obtained for bonding for the ground.

上記発明の一つの具体的な形態として、前記半導体デバイスは前記インダクタの一端部に接続されたスイッチングレギュレータ部(３６Ａ)を有し、前記リードフレーム部は前記インダクタの他端部に接続されていて前記半導体デバイスの辺に沿って延在するバスバー(２５Ｇ)を有し、前記半導体デバイスは前記スイッチングレギュレータ部で生成された内部電源を前記バスバーを介して入力する複数の電源端子（５１〜５４）を有する。前記インダクタをスイッチングレギュレータの平滑回路として利用するとき、前記バスバーにはスイッチングレギュレータびの動作に基づいて生成された内部電源が供給され、バスバーを介して半導体デバイスの各部に内部電源を供給することが可能になる。これにより、半導体デバイス内での電力消費状態が偏っても部分的に内部電源が不所望に電圧ドロップする虞は少なくなる。周囲のバスバーから半導体デバイスの各部に対する内部電源の供給効率という点では前記バスバーを閉路に形成するのがよい。   As one specific form of the invention, the semiconductor device has a switching regulator portion (36A) connected to one end portion of the inductor, and the lead frame portion is connected to the other end portion of the inductor. The semiconductor device has a bus bar (25G) extending along the side of the semiconductor device, and the semiconductor device receives a plurality of power supply terminals (51 to 54) for inputting the internal power generated by the switching regulator unit via the bus bar. Have When the inductor is used as a smoothing circuit for a switching regulator, the bus bar is supplied with internal power generated based on the operation of the switching regulator, and the internal power is supplied to each part of the semiconductor device via the bus bar. It becomes possible. Thereby, even if the power consumption state in the semiconductor device is uneven, there is less possibility that the internal power supply partially drops voltage undesirably. In terms of the efficiency of supplying internal power from the surrounding bus bars to each part of the semiconductor device, the bus bars are preferably closed.

上記において、前記半導体装置の外部からグランド電位を受ける所定のリード部品と前記インダクタの他端部とに接続された容量素子(３２)を有することにより、上記インダクタ（６）と容量素子(３２)により半導体装置内部でスイッチングレギュレータ用のＬＣフィルタを構成することができる。半導体装置の外付け容量素子を用いてＬＣフィルタを構成する場合には、半導体装置の外部との接続に利用されるリード部品から半導体デバイスのパッド電極に至る経路の寄生インダクタンス成分にスイッチングレギュレータ部の動作に伴う高周波電流が流れることになって、上記内部電源やグランド電位が不安定になり易くなる。容量素子が半導体装置内部に搭載されている場合には高周波電流の経路に寄生する負所望なインダクタンス成分が上記よりも小さくなるので、内部電源やグランド電位は変動し難くなる。   In the above, the inductor (6) and the capacitive element (32) are provided by having a predetermined lead component receiving a ground potential from the outside of the semiconductor device and a capacitive element (32) connected to the other end of the inductor. Thus, an LC filter for a switching regulator can be configured inside the semiconductor device. When an LC filter is configured using an external capacitor element of a semiconductor device, the switching regulator unit includes a parasitic inductance component in a path from a lead component used for connection to the outside of the semiconductor device to a pad electrode of the semiconductor device. A high-frequency current accompanying the operation flows, and the internal power supply and the ground potential tend to become unstable. When the capacitive element is mounted inside the semiconductor device, the negative desired inductance component parasitic on the high-frequency current path is smaller than the above, so that the internal power supply and the ground potential are less likely to fluctuate.

〔２〕《インダクタの電流経路長増大》
本発明の代表的な別の一つの半導体装置は、リードフレーム部と、前記リードフレーム部に搭載された半導体デバイスとを有し、前記リードフレーム部は、その中央部に所定パターンで形成されたインダクタを有し、前記インダクタの所定パターンは中心部を異にした複数個の電気的に導通するスパイラル(６Ａ、６Ｂ)を有する。インダクタを単一スパイラルで構成する場合に比べて連続する複数個のスパイラルを形成した方がスパイラルの長さを長くするのが容易であるから、インダクタンスを大きくし易い。[2] << Inductor current path length increase >>
Another representative semiconductor device of the present invention includes a lead frame portion and a semiconductor device mounted on the lead frame portion, and the lead frame portion is formed in a predetermined pattern at the center portion thereof. An inductor is included, and the predetermined pattern of the inductor includes a plurality of electrically conductive spirals (6A, 6B) having different central portions. Compared with the case where the inductor is formed of a single spiral, it is easier to increase the inductance because it is easier to increase the length of the spiral by forming a plurality of continuous spirals.

このとき、前記複数個のスパイラルの相互隣接部分における電流の向きはスパイラル相互間で同じ向きとする。これによって隣接するスパイラル相互間の相互インダクタンスが大きくなる。電流の向きをスパイラル相互間で逆向きとする場合には相互インダクタンスは小さくなり、不適切である。   At this time, the direction of the current in the adjacent portions of the plurality of spirals is the same between the spirals. This increases the mutual inductance between adjacent spirals. When the direction of the current is reversed between the spirals, the mutual inductance becomes small and inappropriate.

〔３〕《内部電源安定化＿位相差駆動》
本発明の代表的な別の一つの半導体装置は、リードフレーム部と、前記リードフレーム部に搭載された半導体デバイスとを有し、前記リードフレーム部は、中央部に所定のパターンで形成された複数のインダクタ（３１Ａ、３１Ｂ）と、複数のリード部品とを有し、前記インダクタは半導体デバイスの対角線上のリード部品に支えられ、前記半導体デバイスは前記インダクタに支持され、前記半導体デバイスはスイッチングレギュレータ部(３６)を有し、前記スイッチングレギュレータ部は前記インダクタと一対一対応で接続される複数のスイッチング回路（３０Ａ、３０Ｂ）を有し、前記複数のスイッチング回路は相互に位相がずれたクロック（ＣＬＫ１、ＣＬＫ２）に同期したスイッチング動作を行う。相互に位相がずれたスイッチング動作によって内部電源を生成するから内部電源の平滑化が促進される。前記インダクタの支持には外部端子との接続に利用可能な有効リードを使用しなくても済む。[3] << Internal power stabilization_Phase difference drive >>
Another representative semiconductor device of the present invention includes a lead frame portion and a semiconductor device mounted on the lead frame portion, and the lead frame portion is formed in a predetermined pattern in the center portion. A plurality of inductors (31A, 31B) and a plurality of lead parts, wherein the inductor is supported by lead parts on a diagonal line of a semiconductor device, the semiconductor device is supported by the inductor, and the semiconductor device is a switching regulator; Section (36), the switching regulator section includes a plurality of switching circuits (30A, 30B) connected to the inductor in a one-to-one correspondence, and the plurality of switching circuits are clocks with mutually shifted phases ( A switching operation synchronized with CLK1, CLK2) is performed. Since the internal power supply is generated by the switching operations that are out of phase with each other, smoothing of the internal power supply is promoted. It is not necessary to use an effective lead that can be used for connection to an external terminal to support the inductor.

〔４〕《内部電源安定化＿給電用バスバー》
本発明の代表的な別の一つの半導体装置は、リードフレーム部と、前記リードフレーム部に搭載された半導体デバイスとを有し、前記リードフレーム部は、その中央部に所定パターンで形成されたインダクタ（６）と、複数のリード部品とを有し、前記半導体デバイスは前記インダクタの一端部に接続されたスイッチングレギュレータ部(３６)を有し、前記リードフレーム部は前記インダクタの他端部に接続されたバスバー(２５Ｇ)を有し、前記半導体デバイスは前記スイッチングレギュレータ部の動作に基づいて生成された内部電源を前記バスバーを介して入力する複数の電源端子（５１〜５４）を有する。前記インダクタをスイッチングレギュレータの平滑回路として利用するとき、バスバーにはスイッチングレギュレータ部の動作に基づいて生成された内部電源が供給され、バスバーを介して半導体デバイスの各部に内部電源を供給することが可能になる。これにより、半導体デバイス内での電力消費状態が偏っても部分的に内部電源が不所望に電圧ドロップする虞は少なくなる。周囲のバスバーから半導体デバイスの各部に対する内部電源の供給効率という点では前記バスバーを閉路に形成するのがよい。[4] << Internal power stabilization_Power supply bus bar >>
Another representative semiconductor device of the present invention includes a lead frame portion and a semiconductor device mounted on the lead frame portion, and the lead frame portion is formed in a predetermined pattern at the center portion thereof. An inductor (6) and a plurality of lead components; the semiconductor device has a switching regulator portion (36) connected to one end portion of the inductor; and the lead frame portion is connected to the other end portion of the inductor. The semiconductor device has a plurality of power supply terminals (51 to 54) for inputting an internal power supply generated based on the operation of the switching regulator unit via the busbar. When the inductor is used as a smoothing circuit for a switching regulator, the bus bar is supplied with the internal power generated based on the operation of the switching regulator, and the internal power can be supplied to each part of the semiconductor device via the bus bar. become. Thereby, even if the power consumption state in the semiconductor device is uneven, there is less possibility that the internal power supply partially drops voltage undesirably. In terms of the efficiency of supplying internal power from the surrounding bus bars to each part of the semiconductor device, the bus bars are preferably closed.

上記において、前記半導体装置の外部からグランド電位を受ける所定のリード部品と前記インダクタの他端部との間に接続された容量素子(３２)を有することにより、上記インダクタと容量素子により半導体装置内部でスイッチングレギュレータ用のＬＣフィルタを構成することができる。半導体装置の外付け容量素子を用いてＬＣフィルタを構成する場合には、外部端子との接続に利用されるリード部品から半導体デバイスのパッド電極に至る経路の寄生インダクタンス成分にスイッチングレギュレータ部の動作に伴う高周波電流が流れることになって、上記内部電源やグランド電位が不安定になり易くなる。容量素子が半導体装置内部に搭載されている場合には高周波電流の経路に寄生する負所望なインダクタンス成分が上記よりも小さくなるので、内部電源やグランド電位は変動し難くなる。   In the above, a capacitor element (32) connected between a predetermined lead component that receives a ground potential from the outside of the semiconductor device and the other end portion of the inductor, so that the inside of the semiconductor device is formed by the inductor and the capacitor element. Thus, an LC filter for a switching regulator can be configured. When an LC filter is configured using an external capacitor element of a semiconductor device, the switching regulator unit operates in the parasitic inductance component of the path from the lead component used for connection to the external terminal to the pad electrode of the semiconductor device. The accompanying high-frequency current flows, and the internal power supply and the ground potential tend to become unstable. When the capacitive element is mounted inside the semiconductor device, the negative desired inductance component parasitic on the high-frequency current path is smaller than the above, so that the internal power supply and the ground potential are less likely to fluctuate.

〔５〕《内部電源安定化＿給電用バスバー＿位相差駆動》
本発明の代表的な別の一つの半導体装置は、リードフレーム部と、前記リードフレーム部に搭載された半導体デバイス（４Ｈ）とを有し、前記リードフレーム部は、その中央部に所定パターンで形成された複数のインダクタ（３１Ａ〜３１Ｄ）と、複数のリード部品とを有し、前記半導体デバイスはスイッチングレギュレータ部を有し、前記スイッチングレギュレータ部は前記複数のインダクタに一対一対応される複数のスイッチング回路（３０Ａ〜３０Ｄ）を有し、各々のスイッチング回路は対応するインダクタの一端部に接続され、前記リードフレーム部は前記インダクタの他端部に共通接続されたバスバー(２５Ｇ)を有し、前記半導体デバイスは前記スイッチングレギュレータ部の動作に基づいて生成された内部電源(Ｖｄｄ)を前記バスバーを介して入力する複数の電源端子(７１)を有する。バスバーにはスイッチングレギュレータ部の動作に基づいて生成された内部電源が供給され、バスバーを介して半導体デバイスの各部に内部電源を供給することが可能になるから、半導体デバイス内での電力消費状態が偏っても部分的に内部電源が不所望に電圧ドロップする虞は少なくなる。[5] << Internal power supply stabilization_Power supply bus bar_Phase difference drive >>
Another representative semiconductor device of the present invention includes a lead frame portion and a semiconductor device (4H) mounted on the lead frame portion, and the lead frame portion has a predetermined pattern at the center thereof. A plurality of inductors (31A to 31D) formed; and a plurality of lead parts; the semiconductor device includes a switching regulator unit; and the switching regulator unit includes a plurality of one-to-one correspondences with the plurality of inductors. Each of the switching circuits is connected to one end portion of the corresponding inductor, and the lead frame portion has a bus bar (25G) commonly connected to the other end portion of the inductor, The semiconductor device uses an internal power supply (Vdd) generated based on the operation of the switching regulator unit as the bus. It has a plurality of power supply terminals (71) for inputting via a bar. The bus bar is supplied with the internal power generated based on the operation of the switching regulator unit, and the internal power can be supplied to each part of the semiconductor device via the bus bar. Even if it is biased, the possibility that the internal power supply partially drops voltage undesirably is reduced.

複数の前記スイッチング回路に対し相互に位相がずれたスイッチング動作によって内部電源を生成することにより内部電源の平滑化を促進することができる。   Smoothing of the internal power supply can be promoted by generating the internal power supply by a switching operation in which phases are shifted from each other for the plurality of switching circuits.

周囲のバスバーから半導体デバイスの各部に対する内部電源の供給効率という点では前記バスバーを閉路に形成するのがよい。   In terms of the efficiency of supplying internal power from the surrounding bus bars to each part of the semiconductor device, the bus bars are preferably closed.

前記半導体装置の外部からグランド電位を受ける所定のリード部品と前記インダクタの他端部との間に接続された容量素子（３２Ａ〜３２Ｄ）を有することにより、上記インダクタと容量素子により半導体装置内部でスイッチングレギュレータ用のＬＣフィルタを構成することができる。半導体装置の外付け容量素子を用いてＬＣフィルタを構成する場合には、外部端子との接続に利用されるリード部品から半導体デバイスのパッド電極に至る経路の寄生インダクタンス成分にスイッチングレギュレータ部の動作に伴う高周波電流が流れることになって、上記内部電源やグランド電位が不安定になり易くなる。容量素子が半導体装置内部に搭載されている場合には高周波電流の経路に寄生する負所望なインダクタンス成分が上記よりも小さくなるので、内部電源やグランド電位は変動し難くなる。   By having a capacitive element (32A to 32D) connected between a predetermined lead component receiving a ground potential from the outside of the semiconductor device and the other end of the inductor, the inductor and the capacitive element inside the semiconductor device. An LC filter for a switching regulator can be configured. When an LC filter is configured using an external capacitor element of a semiconductor device, the switching regulator unit operates in the parasitic inductance component of the path from the lead component used for connection to the external terminal to the pad electrode of the semiconductor device. The accompanying high-frequency current flows, and the internal power supply and the ground potential tend to become unstable. When the capacitive element is mounted inside the semiconductor device, the negative desired inductance component parasitic on the high-frequency current path is smaller than the above, so that the internal power supply and the ground potential are less likely to fluctuate.

〔６〕《渦電流による損失抑制》
本発明の代表的な一つの電子回路は、実装基板(８２)と、この実装基板に搭載された半導体装置(８０)とを有し、前記半導体装置は所定のパターンで形成されたインダクタ(８１)を有し、前記実装基板は電源プレーン(８５)及びグランドプレーン(８４)を有し、前記グランドプレーンは、前記インダクタに重なる領域に沿って形成された複数個のスリット(８７)を有する。インダクタに電流が流れると、グランドプレーンにはそれとは逆方向の渦電電流のような電流ループが誘起される。この誘起電流はインダクタのインダクタンスを小さくするように作用する。このとき前記スリットは前記インダクタに重なる領域を避けるように誘起電流の電流ループを大きくするから、これによってインダクタンスの低下が抑制される。[6] << Loss suppression by eddy current >>
One representative electronic circuit of the present invention has a mounting substrate (82) and a semiconductor device (80) mounted on the mounting substrate, and the semiconductor device has an inductor (81) formed in a predetermined pattern. The mounting board has a power plane (85) and a ground plane (84), and the ground plane has a plurality of slits (87) formed along a region overlapping the inductor. When current flows through the inductor, a current loop such as an eddy current in the opposite direction is induced in the ground plane. This induced current acts to reduce the inductance of the inductor. At this time, since the slit enlarges the current loop of the induced current so as to avoid the region overlapping with the inductor, this suppresses a decrease in inductance.

本発明の具体的な一つの形態として、前記電源プレーンにも、前記インダクタに重なる領域に沿って複数個のスリットを形成してよい。一般に電流引抜を優先させた方が動作上望ましいと考えられる場合が多いから、多くの場合、実装基板上において電源プレーンよりもグランドプレーンの方が半導体装置に近くされているが、電源プレーンに対してもスリットを形成しておくことにより同じような効果を期待することができる。   As a specific form of the present invention, a plurality of slits may be formed in the power supply plane along a region overlapping with the inductor. In general, priority is given to drawing current in many cases. In many cases, the ground plane is closer to the semiconductor device than the power plane on the mounting board. However, the same effect can be expected by forming the slit.

スリットの大きさ及び数は、グランドプレーンや電源プレーンとしての電流拡散機能や強度に対してトレードオフの関係にあるので、それを考慮して適当に決定されればよい。前記スリットはインダクタに流れる電流方向に沿った長さよりも前記電流方向に直角な向きが長い方が電流ループを大きく迂回させることができると考えられる。   The size and number of slits have a trade-off relationship with the current spreading function and strength as a ground plane and a power plane, and may be appropriately determined in consideration thereof. It is considered that the slit can largely bypass the current loop when the direction perpendicular to the current direction is longer than the length along the current direction flowing through the inductor.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

本発明の代表的な一つによれば、インダクタの開口部に半導体デバイスを配置する構造によってリードフレーム部に形成したインダクタと半導体デバイスとのボンディングの自由度に対する制限を緩和することができる。   According to one representative aspect of the present invention, the restriction on the degree of freedom of bonding between the inductor formed on the lead frame and the semiconductor device can be relaxed by the structure in which the semiconductor device is arranged in the opening of the inductor.

本発明の代表的な別の一つによれば、インダクタに複数のスパイラル状を有するパターンを採用することによって、リードフレーム部に形成したインダクタのインダクタンスを大きくすることができる。   According to another representative one of the present invention, the inductance of the inductor formed in the lead frame portion can be increased by employing a pattern having a plurality of spiral shapes for the inductor.

本発明の代表的な更に別の一つによれば、リードフレーム部に形成したインダクタを半導体デバイスにオンチップされたスイッチングレギュレータの平滑回路に利用するとき、給電用のバスバーなどを採用することにより、スイッチングレギュレータから平滑回路を介して形成された電源を半導体デバイスの各部に安定に給電することができる。   According to still another typical example of the present invention, when the inductor formed in the lead frame part is used in a smoothing circuit of a switching regulator on-chip in a semiconductor device, a power supply bus bar or the like is employed. The power source formed from the switching regulator through the smoothing circuit can be stably fed to each part of the semiconductor device.

本発明の代表的な更に別の一つによれば、半導体装置のインダクタによって実装基板のグランドプレーンに誘起される電流ループに対し当該電流ループを部分的に大きくするためのスリットをグランドプレーンに形成することにより、半導体装置のリードフレーム部に形成したインダクタのインダクタンス損失を抑制することができる。   According to still another typical example of the present invention, a slit is formed in the ground plane for partially enlarging the current loop induced in the ground plane of the mounting board by the inductor of the semiconductor device. By doing so, the inductance loss of the inductor formed in the lead frame portion of the semiconductor device can be suppressed.

半導体装置の平面的構成を例示する平面図である。It is a top view which illustrates the planar structure of a semiconductor device. 図1のII−II断面である。It is the II-II cross section of FIG. 別の半導体装置の平面的構成が例示する平面図である。It is a top view which the planar structure of another semiconductor device illustrates. 図３のIV−IV断面図である。It is IV-IV sectional drawing of FIG. 更に別の半導体装置の平面的構成を例示する平面図である。FIG. 10 is a plan view illustrating a planar configuration of still another semiconductor device. 図５のVI−VI断面である。FIG. 6 is a VI-VI cross section of FIG. 5. 更に別の半導体装置の平面的構成を例示する平面図である。FIG. 10 is a plan view illustrating a planar configuration of still another semiconductor device. 図３のVIII−VIII断面図である。It is VIII-VIII sectional drawing of FIG. 更に別の半導体装置の平面的構成を例示する平面図である。FIG. 10 is a plan view illustrating a planar configuration of still another semiconductor device. インダクタを半導体デバイスと非接続とした半導体装置の平面的構成を例示する平面図である。FIG. 3 is a plan view illustrating a planar configuration of a semiconductor device in which an inductor is not connected to a semiconductor device. インダクタの一端を外部接続用のリード部品に、他端を半導体デバイスに接続した半導体装置の平面的構成を例示する平面図である。FIG. 3 is a plan view illustrating a planar configuration of a semiconductor device in which one end of an inductor is connected to a lead component for external connection and the other end is connected to a semiconductor device. 図１１に対してインダクタの一端と外部接続用のリード部品との間に容量素子を接続した半導体装置の平面的構成を例示する平面図である。12 is a plan view illustrating a planar configuration of a semiconductor device in which a capacitive element is connected between one end of an inductor and a lead component for external connection with respect to FIG. 図９に対してバスバーを設けた半導体装置の平面的構成がを例示する平面図である。FIG. 10 is a plan view illustrating a planar configuration of a semiconductor device provided with a bus bar with respect to FIG. 9; 図１３に対して一部のバスバーを分割した半導体装置の平面的構成を例示する平面図である。FIG. 14 is a plan view illustrating a planar configuration of a semiconductor device in which some bus bars are divided with respect to FIG. 13. 隣接する２個のスパイラルを有するインダクタがリードフレーム部に形成された半導体装置を例示する平面図である。3 is a plan view illustrating a semiconductor device in which an inductor having two adjacent spirals is formed in a lead frame portion; FIG. 電流の向きをスパイラル相互間で逆向きとする場合を例示する平面図である。It is a top view which illustrates the case where the direction of an electric current is made into reverse direction between spirals. 外部との接続に利用される有効リードと同じタブ吊リードにインダクタを結合した半導体装置を例示する平面図である。It is a top view which illustrates the semiconductor device which couple | bonded the inductor with the same tab suspension lead as the effective lead utilized for the connection with the exterior. ２個のスパイラルを持つインダクタを採用した別の半導体装置の平面的構成を例示する平面図である。It is a top view which illustrates the planar structure of another semiconductor device which employ | adopted the inductor with two spirals. 空きスペースとの関係を考慮して途中で屈曲させたインダクタを採用した半導体装置の平面的構成を例示する平面図である。It is a top view which illustrates the planar structure of the semiconductor device which employ | adopted the inductor bent in the middle in consideration of the relationship with an empty space. 図１９においてＳＯＰ（small Outline package）構造を採用した半導体装置の平面的構成を例示する平面図である。FIG. 20 is a plan view illustrating a planar configuration of a semiconductor device adopting an SOP (small outline package) structure in FIG. 19. 図１５の半導体装置の製造過程における一つの縦断構造を例示する断面図である。FIG. 16 is a cross-sectional view illustrating one longitudinal structure in the manufacturing process of the semiconductor device of FIG. 15; 図２１に続く製造過程における一つの縦断構造を例示する断面図である。FIG. 22 is a cross-sectional view illustrating one longitudinal structure in the manufacturing process subsequent to FIG. 21. 図２２に続く製造過程における一つの縦断構造を例示する断面図である。FIG. 23 is a cross-sectional view illustrating one longitudinal structure in the manufacturing process subsequent to FIG. 22. 図２３に続く製造過程における一つの縦断構造を例示する断面図である。FIG. 24 is a cross-sectional view illustrating one longitudinal structure in the manufacturing process subsequent to FIG. 23. 図２４に続く製造過程における一つの縦断構造を例示する断面図である。FIG. 25 is a cross-sectional view illustrating one longitudinal structure in the manufacturing process subsequent to FIG. 24. 図２５に続く製造過程における一つの縦断構造を例示する断面図である。FIG. 26 is a cross-sectional view illustrating one longitudinal structure in the manufacturing process subsequent to FIG. 25. 図２６に続く製造過程における一つの縦断構造を例示する断面図である。FIG. 27 is a cross-sectional view illustrating one longitudinal structure in the manufacturing process subsequent to FIG. 26. 図２７に続く製造過程における一つの縦断構造を例示する断面図である。FIG. 28 is a cross-sectional view illustrating one longitudinal structure in the manufacturing process subsequent to FIG. 27. 図１５の半導体装置の製造過程における一つの平面構造を例示する平面図である。FIG. 16 is a plan view illustrating one planar structure in the manufacturing process of the semiconductor device of FIG. 15; 図２９に続く製造過程における一つの平面構造を例示する平面図である。FIG. 30 is a plan view illustrating one planar structure in the manufacturing process following FIG. 29. 図３０に続く製造過程における一つの平面構造を例示する平面図である。FIG. 31 is a plan view illustrating one planar structure in the manufacturing process following FIG. 30. 図３１に続く製造過程における一つの平面構造を例示する平面図である。FIG. 32 is a plan view illustrating one planar structure in the manufacturing process following FIG. 31. 図３２に続く製造過程における一つの平面構造を例示する平面図である。FIG. 33 is a plan view illustrating one planar structure in the manufacturing process following FIG. 32. スイッチングレギュレータを例示する回路図である。It is a circuit diagram which illustrates a switching regulator. 内部電源を生成するために図３４のスイッチングレギュレータを備えた半導体装置の平面的構成を示す平面図である。FIG. 35 is a plan view showing a planar configuration of a semiconductor device including the switching regulator of FIG. 34 for generating an internal power supply. 図３５のXXXVI−XXXVI断面図である。It is XXXVI-XXXVI sectional drawing of FIG. リードフレームで構成した内部電源の給電用バスバーと共にスイッチングレギュレータを示す回路図である。It is a circuit diagram which shows a switching regulator with the bus bar for electric power feeding of the internal power source comprised with the lead frame. 図３７のスイッチングレギュレータを備えた半導体装置の平面的構成を例示する平面図である。FIG. 38 is a plan view illustrating a planar configuration of a semiconductor device including the switching regulator of FIG. 37. 図３８の変形例に係る半導体装置の平面的構成を例示する平面図である。FIG. 39 is a plan view illustrating a planar configuration of a semiconductor device according to a variation of FIG. 38; 図３８の変形例に係る別の半導体装置の平面的構成を例示する平面図である。FIG. 39 is a plan view illustrating a planar configuration of another semiconductor device according to the modified example of FIG. 38; 半導体装置の外付け容量素子を用いてＬＣフィルタを構成する場合にパッケージの外部接続用リード部品に寄生する大きなインダクタンス成分にスイッチングレギュレータ部の動作に伴う高周波電流が流れる様子を示す説明図である。FIG. 6 is an explanatory diagram showing a state in which a high-frequency current accompanying the operation of a switching regulator section flows in a large inductance component parasitic on an external connection lead component of a package when an LC filter is configured using an external capacitor element of a semiconductor device. 容量素子を半導体装置内部に搭載したときスイッチング回路のｎチャンネル型パワーＭＯＳトランジスタがオン状態にされたときの高周波電流の経路を例示する説明図である。It is explanatory drawing which illustrates the path | route of the high frequency current when the n channel type power MOS transistor of a switching circuit is turned on when a capacitive element is mounted in a semiconductor device. 容量素子を半導体装置内部に搭載したときスイッチング回路のｐチャンネル型パワーＭＯＳトランジスタがオン状態にされたときの高周波電流の経路を例示する説明図である。It is explanatory drawing which illustrates the path | route of the high frequency current when the p channel type power MOS transistor of a switching circuit is turned on when a capacitive element is mounted in a semiconductor device. 容量素子のデバイス構造を例示する縦断面図である。It is a longitudinal cross-sectional view which illustrates the device structure of a capacitive element. ＳＯＮのパッケージ構造に給電用バスバーを適用した半導体装置の平面図である。It is a top view of the semiconductor device which applied the bus bar for electric power feeding to the package structure of SON. 図１９の構成に図４５と同様の変形を施した半導体装置の平面図である。FIG. 46 is a plan view of a semiconductor device obtained by modifying the configuration of FIG. 19 in the same manner as in FIG. リードフレーム部に形成した４個のインダクタをスイッチングレギュレータに用いると共に給電用バスバーを採用した半導体装置の平面的構成を例示する平面図である。4 is a plan view illustrating a planar configuration of a semiconductor device that uses four inductors formed in a lead frame portion as a switching regulator and employs a power supply bus bar. FIG. 図４７の半導体装置に適用されるスイッチングレギュレータの回路構成を例示する回路図である。48 is a circuit diagram illustrating a circuit configuration of a switching regulator applied to the semiconductor device of FIG. 47. FIG. ４個のインダクタをリードフレーム３部に形成すると共にＬＣフィルタ用の容量素子とバイパス用の容量素子を半導体デバイス内部に形成した半導体装置の平面的構成を例示する平面図である。FIG. 3 is a plan view illustrating a planar configuration of a semiconductor device in which four inductors are formed in a lead frame 3 and an LC filter capacitive element and a bypass capacitive element are formed inside a semiconductor device. 所定のパターンで形成されたインダクタを有する半導体装置が用いられた電子回路の縦断面構造を例示する断面図である。It is sectional drawing which illustrates the longitudinal cross-sectional structure of the electronic circuit using the semiconductor device which has the inductor formed with the predetermined pattern. 図５０の半導体装置の平面的構成を模式的に示す平面図である。FIG. 51 is a plan view schematically showing a planar configuration of the semiconductor device of FIG. 50. スリットを設けたグランドプレーンの平面的構成を例示する平面図である。It is a top view which illustrates the planar structure of the ground plane which provided the slit. インダクタに電流が流れたときグランドプレーンにはそれとは逆方向の渦電電流のような電流ループが誘起されると共にスリットの作用によりインダクタに重なる領域を避けるように誘起電流の電流ループが大きくされる様子を示す説明図である。When a current flows through the inductor, a current loop such as an eddy current in the opposite direction is induced in the ground plane, and the current loop of the induced current is enlarged so as to avoid a region overlapping the inductor by the action of the slit. It is explanatory drawing which shows a mode. スリットがないときの誘起電流の電流ループを示す説明図である。It is explanatory drawing which shows the current loop of the induced current when there is no slit. スリットを形成した場合と形成しない場合のインダクタンスを対比して示すシミュレーション結果の説明図である。It is explanatory drawing of the simulation result which compares and shows the inductance when not forming with the slit. ２重コイルで構成されたインダクタを採用する場合におけるスリットの配置を例示する説明図である。It is explanatory drawing which illustrates arrangement | positioning of the slit in the case of employ | adopting the inductor comprised by the double coil. 単一コイルと２重コイルの場合のインダクタンスを対比して示すシミュレーション結果の説明図である。It is explanatory drawing of the simulation result which compares and shows the inductance in the case of a single coil and a double coil. インダクタのパターンに採用可能な折り返しパターンの説明図である。It is explanatory drawing of the folding pattern employable as a pattern of an inductor. インダクタのパターンに採用可能なスパイラルと折り返しの組み合わせパターンの説明図である。It is explanatory drawing of the combination pattern of the spiral and the return | turnback which can be employ | adopted as a pattern of an inductor.

符号の説明Explanation of symbols

１〜１１X 半導体デバイス
２ 支持基板
３ リードフレーム部
４、４Ａ〜４Ｊ 半導体デバイス
５ バンプ電極
６ インダクタ
６Ａ、６Ｂ スパイラル
７ リード部品
８ 樹脂
９ 絶縁性フィルム
２０ 突片
２５A〜２５Ｊ バスバー
３０Ａ〜３０Ｄ スイッチング回路
３１Ａ〜３１Ｄ インダクタ
３２ 容量素子
３２Ａ〜３２Ｄ 容量素子
３３ レベルセンサ
３４ クロック発生回路
３５Ａ〜３５Ｄ スイッチ制御回路
３６、３６Ａ スイッチングレギュレータ部
４０〜４３ ボンディングパッド
４４ 内部電源の幹線
Ｖｄｄ 内部電源
Ｖｃｃ 外部電源
Ｖｓｓ グランド電位
５０〜５４ ボンディングパッド
５６ 容量素子
５６Ａ〜５６Ｄ 容量素子
７０〜７３ ボンディングパッド
８０ 半導体装置
８１ インダクタ
８２ 実装基板
８３ 信号配線層
８４ グランドプレーン
８５ 電源プレーン
８７ スリットDESCRIPTION OF SYMBOLS 1-11X Semiconductor device 2 Support substrate 3 Lead frame part 4, 4A-4J Semiconductor device 5 Bump electrode 6 Inductor 6A, 6B Spiral 7 Lead component 8 Resin 9 Insulating film 20 Protruding piece 25A-25J Busbar 30A-30D Switching circuit 31A ˜31D Inductor 32 Capacitance element 32A to 32D Capacitance element 33 Level sensor 34 Clock generation circuit 35A to 35D Switch control circuit 36, 36A Switching regulator unit 40 to 43 Bonding pad 44 Trunk line of internal power supply Vdd Internal power supply Vcc External power supply Vss Ground potential 50 ˜54 Bonding pad 56 Capacitance element 56A˜56D Capacitance element 70˜73 Bonding pad 80 Semiconductor device 81 Inductor 82 Mounting substrate 83 Signal wiring layer 84 Grain Dopuren 85 power plane 87 slit

《ボンディングの自由度拡大》
図１には半導体装置の平面的構成が例示される。図２には図1のII−II断面が示される。特に図1はリードフレーム部の平面的形状を主体として示してある。《Expand freedom of bonding》
FIG. 1 illustrates a planar configuration of a semiconductor device. FIG. 2 shows a II-II cross section of FIG. In particular, FIG. 1 mainly shows the planar shape of the lead frame portion.

同図に示される半導体装置１は、特に制限されないが、ＱＦＮ（Quad Flat Non-leaded package）のパッケージ構造を有し、支持基板２と、前記支持基板２に固定されたリードフレーム部３と、前記リードフレーム部３に接続された半導体デバイス４とを有し、バンプ電極５を露出させて全体が樹脂８で封止されている。バンプ電極５は半導体装置１の外部端子とされ、半導体装置１の各縁辺に２列で千鳥状に多数配置されている。前記リードフレーム部３と半導体デバイス４との接続は代表的に示されたボンディングワイヤ１０、１１、１２で行われる。半導体デバイス４には代表的に示されたボンディングパッド１３，１４，１５が配置されている。特に図示はしないが、実際には半導体デバイスの各辺に沿って多数のボンディングパッドが配置されている。   The semiconductor device 1 shown in the figure is not particularly limited, but has a QFN (Quad Flat Non-leaded package) package structure, a support substrate 2, a lead frame portion 3 fixed to the support substrate 2, The semiconductor device 4 is connected to the lead frame portion 3, and the entire bump electrode 5 is exposed and sealed with a resin 8. The bump electrodes 5 are external terminals of the semiconductor device 1, and a large number of the bump electrodes 5 are arranged in a staggered manner in two rows on each edge of the semiconductor device 1. The lead frame portion 3 and the semiconductor device 4 are connected to each other by bonding wires 10, 11, and 12 shown as representatives. The semiconductor device 4 is provided with representatively shown bonding pads 13, 14 and 15. Although not particularly illustrated, a large number of bonding pads are actually arranged along each side of the semiconductor device.

前記リードフレーム部３は、その中央部に所定のパターンで形成されたインダクタ６と、複数のリード部品７とを有する。リードフレーム部３はエッチングでパターンニングされ、バンプ電極５が設けられる部分に比べてその他の部分は薄くなるようにエッチング（所謂ハーフエッチ）されている。リード部品７は組み立て前の状態ではタブ（ＴＡＢ）で吊られたタブ吊リード部品とされており、組み立て時にタブの枠から切り離されたリード部品７とインダクタ６は支持基板２に固定されている。支持基板２は例えば銅箔の一面に絶縁性を有する接着性樹脂を被覆して構成された放熱性接着シートとされ、接着性樹脂面にリード部品７、インダクタ６及び半導体デバイス４が固定されている。半導体デバイスと接着性樹脂面との間には更に図に示される絶縁フィルム９が介在されている。   The lead frame portion 3 includes an inductor 6 formed in a predetermined pattern at a central portion thereof and a plurality of lead components 7. The lead frame portion 3 is patterned by etching, and is etched (so-called half-etching) so that other portions are thinner than the portion where the bump electrodes 5 are provided. The lead component 7 is a tab suspended lead component suspended by a tab (TAB) before assembly, and the lead component 7 and the inductor 6 separated from the frame of the tab at the time of assembly are fixed to the support substrate 2. . The support substrate 2 is, for example, a heat-dissipating adhesive sheet configured by coating one surface of a copper foil with an insulating adhesive resin, and the lead component 7, the inductor 6 and the semiconductor device 4 are fixed to the adhesive resin surface. Yes. An insulating film 9 shown in the figure is further interposed between the semiconductor device and the adhesive resin surface.

前記インダクタ６は中央部に開口を残してスパイラル状に形成され、前記半導体デバイス４は前記開口を介して前記支持基板２に固定される。上記よりインダクタ６は半導体デバイス４に遮られないから半導体デバイス４とインダクタ６とを接続する位置が全く制限されないという点でボンディングの自由度を得ることができる。例えば図1においてインダクタ６の一端はボンディングパッド１３にボンディングワイヤ１１で接続され、インダクタ６の他端はボンディングパッド１４にボンディングワイヤ１２で接続されるが、半導体デバイス４がインダクタ６の一部に重なってしまうと、インダクタ６の他端をボンディングパッド１４にボンディングワイヤ１２で直接接続することができなくなる。インダクタ６の他端が半導体デバイスで遮られないようにリードフレーム部３に対して変則的に位置をずらして半導体デバイス４を支持基板２に固定すると、今度は代表町に示されたその他のボンディングパッド１５とリード部品７との相対位置が不規則になってボンディングに支障を生ずることになる。   The inductor 6 is formed in a spiral shape leaving an opening in the center, and the semiconductor device 4 is fixed to the support substrate 2 through the opening. From the above, since the inductor 6 is not obstructed by the semiconductor device 4, the degree of freedom of bonding can be obtained in that the position where the semiconductor device 4 and the inductor 6 are connected is not limited at all. For example, in FIG. 1, one end of the inductor 6 is connected to the bonding pad 13 by the bonding wire 11, and the other end of the inductor 6 is connected to the bonding pad 14 by the bonding wire 12, but the semiconductor device 4 overlaps a part of the inductor 6. As a result, the other end of the inductor 6 cannot be directly connected to the bonding pad 14 by the bonding wire 12. If the semiconductor device 4 is fixed to the support substrate 2 by irregularly shifting the position relative to the lead frame portion 3 so that the other end of the inductor 6 is not obstructed by the semiconductor device, other bonding shown in the representative town this time. The relative position between the pad 15 and the lead component 7 becomes irregular, which causes a problem in bonding.

前記インダクタ６はアンテナとして又はＬＣフィルタのインダクタなどに利用される。   The inductor 6 is used as an antenna or an inductor of an LC filter.

図３には別の半導体装置１Ａの平面的構成が例示される。図４には図３のIV−IV断面が示される。特に図３はリードフレーム部の平面的形状を主体として示してある。図１及び図２との相違点は、半導体装置１AがＱＦP（Quad Flat Package）のパッケージ構造を有する点と、インダクタ６が半導体装置１Ａの対角線上のタブ吊リード部品７Aに支えられている点である。その他の構成は図１及び図２と同じであり、それらと同一機能を有するものには同一符号を付してその詳細な説明を省略する。   FIG. 3 illustrates a planar configuration of another semiconductor device 1A. 4 shows a IV-IV cross section of FIG. In particular, FIG. 3 mainly shows the planar shape of the lead frame portion. The difference from FIGS. 1 and 2 is that the semiconductor device 1A has a QFP (Quad Flat Package) package structure and that the inductor 6 is supported by a tab suspension lead component 7A on the diagonal line of the semiconductor device 1A. It is. Other configurations are the same as those in FIGS. 1 and 2, and components having the same functions are denoted by the same reference numerals, and detailed description thereof is omitted.

図５には更に別の半導体装置１Ｂの平面的構成が例示される。図６には図５のVI−VI断面が示される。特に図５はリードフレーム部の平面的形状を主体として示してある。図３及び図４との相違点は、前記インダクタ６が途中から前記開口に向けて分岐した複数個の突片２０を有し、前記半導体デバイス４は前記複数個の突片２０に支持されて固定されている点である。突片２０は所謂ダイパッドとして機能される。支持基板２は廃止されている。その他の構成は図３及び図４と同じであり、それらと同一機能を有するものには同一符号を付してその詳細な説明を省略する。   FIG. 5 illustrates a planar configuration of still another semiconductor device 1B. FIG. 6 shows a VI-VI cross section of FIG. In particular, FIG. 5 mainly shows the planar shape of the lead frame portion. 3 and 4 is that the inductor 6 has a plurality of projecting pieces 20 branched from the middle toward the opening, and the semiconductor device 4 is supported by the plurality of projecting pieces 20. It is a fixed point. The protruding piece 20 functions as a so-called die pad. The support substrate 2 is abolished. Other configurations are the same as those in FIGS. 3 and 4, and components having the same functions are denoted by the same reference numerals and detailed description thereof is omitted.

図７には更に別の半導体装置１Ｃの平面的構成が例示される。図８には図３のVIII−VIII断面が示される。特に図７はリードフレーム部の平面的形状を主体として示してある。図５及び図６との相違点は、外部接続用リード部品を各辺毎に一列に配置した一列リードのＱＦNのパッケージ構造を採用した点である。その他の構成は図５及び図６と同じであり、それらと同一機能を有するものには同一符号を付してその詳細な説明を省略する。   FIG. 7 illustrates a planar configuration of still another semiconductor device 1C. FIG. 8 shows a VIII-VIII cross section of FIG. In particular, FIG. 7 mainly shows the planar shape of the lead frame portion. The difference from FIGS. 5 and 6 is that a QFN package structure with a single row lead in which external connection lead parts are arranged in a row for each side is adopted. Other configurations are the same as those in FIGS. 5 and 6, and components having the same functions are denoted by the same reference numerals and detailed description thereof is omitted.

図９には更に別の半導体装置１Ｄの平面的構成が例示される。同図に示される半導体装置１Ｄは図１のＱＦＮパッケージ構造において支持基板２の代わりに突片２０を採用した構造を備える点が図１と相違され、その他の点は図１と同じである。尚、インダクタ６の巻き数は適宜決定されればよい。   FIG. 9 illustrates a planar configuration of still another semiconductor device 1D. The semiconductor device 1D shown in the figure is different from the semiconductor device 1D shown in FIG. 1 in that the QFN package structure shown in FIG. 1 employs a projecting piece 20 instead of the support substrate 2, and the other points are the same as those shown in FIG. The number of turns of the inductor 6 may be determined as appropriate.

図１０には前記インダクタ６を半導体デバイス４Ａと非接続とした半導体装置１Ｅの平面的構成が例示される。ここでは、図９の構成に対し、例えばインダクタ６の一端を外部接続用のリード部品７Ｂにボンディングワイヤ１１で接続し、インダクタ６の他端を外部接続用のリード部品７Ｃにボンディングワイヤ１２で接続している。この構成は、半導体デバイス４Ａがインダクタ６を利用せず、半導体装置１Ｅが実装される実装基板上の他の半導体装置がインダクタ６を利用するのに好適である。   FIG. 10 illustrates a planar configuration of a semiconductor device 1E in which the inductor 6 is not connected to the semiconductor device 4A. 9, for example, one end of the inductor 6 is connected to the lead component 7B for external connection by the bonding wire 11, and the other end of the inductor 6 is connected to the lead component 7C for external connection by the bonding wire 12. is doing. This configuration is suitable when the semiconductor device 4A does not use the inductor 6 and another semiconductor device on the mounting board on which the semiconductor device 1E is mounted uses the inductor 6.

図１１には前記インダクタ６の一端を外部接続用のリード部品に、他端を半導体デバイス４Ｂに接続した半導体装置１Ｆの平面的構成が例示される。ここでは、図１０の構成に対し、例えばインダクタ６の一端を外部接続用のリード部品７Ｂにボンディングワイヤ１１で接続し、インダクタ６の他端を半導体デバイス４のボンディングパッド１４にボンディングワイヤ１２で接続している。例えば半導体装置１Ｆの実装基板上において半導体装置１Ｆのリード部品７Ｂに外付けされた容量素子と共にインダクタ６を用いてＬＣフィルタを構成するような用途に対応できる。   FIG. 11 illustrates a planar configuration of a semiconductor device 1F in which one end of the inductor 6 is connected to a lead component for external connection and the other end is connected to a semiconductor device 4B. Here, for example, one end of the inductor 6 is connected to the lead component 7B for external connection by the bonding wire 11 and the other end of the inductor 6 is connected to the bonding pad 14 of the semiconductor device 4 by the bonding wire 12 in the configuration of FIG. is doing. For example, it is possible to cope with an application in which an LC filter is configured by using the inductor 6 together with a capacitive element externally attached to the lead component 7B of the semiconductor device 1F on the mounting substrate of the semiconductor device 1F.

図１２には図１１に対して前記インダクタ６の一端と外部接続用のリード部品との間に容量素子２１を接続した半導体装置１Ｇの平面的構成が例示される。即ち、インダクタ６の上に容量素子２１を固定し、前記容量素子２１の一方の蓄積電極にインダクタ６の一端をボンディングワイヤ２３で接続し、前記容量素子２１の他方の蓄積電極に外部接続用のリード部品７Ｂをボンディングワイヤ２２で接続し、半導体デバイス４Ｃのボンディングパッド１４にインダクタ６の他端をボンディングワイヤ１２で接続している。これにより、半導体装置１Ｇに組み込まれた上記容量素子２１とインダクタ６を用いてＬＣフィルタを構成することができる。   FIG. 12 illustrates a planar configuration of a semiconductor device 1G in which a capacitive element 21 is connected between one end of the inductor 6 and a lead component for external connection with respect to FIG. That is, the capacitive element 21 is fixed on the inductor 6, one end of the inductor 6 is connected to one storage electrode of the capacitive element 21 by the bonding wire 23, and the other storage electrode of the capacitive element 21 is connected to the external connection. Lead component 7B is connected by bonding wire 22, and the other end of inductor 6 is connected by bonding wire 12 to bonding pad 14 of semiconductor device 4C. Thus, an LC filter can be configured using the capacitive element 21 and the inductor 6 incorporated in the semiconductor device 1G.

図１３には図９に対してバスバーを設けた半導体装置１Ｈの平面的構成が例示される。即ち、前記リードフレーム部３は、前記半導体装置１Ｈの外部との接続に利用される一対の離間されたリード部品７Ｄ，７Ｅに結合していて前記半導体デバイスの辺に沿って延在するバスバー２５Ａ、同じくリード部品７Ｆ，７Ｇに結合していて前記半導体デバイスの辺に沿って延在するバスバー２５Ｂ、同じくリード部品７Ｈ，７Ｊに結合していて前記半導体デバイスの辺に沿って延在するバスバー２５Ｃ、同じくリード部品７Ｋ，７Ｌに結合していて前記半導体デバイスの辺に沿って延在するバスバー２５Ｄを有する。例えば半導体装置１Ｈの実装基板上の電源ラインに前記バスバー２５Ａ、２５Ｃのリード部品７Ｄ、７Ｅ、７Ｈ、７Ｊを接続し、また、同じく実装基板上のグランドラインに前記バスバー２５Ｂ、２５Ｄのリード部品７Ｆ、７Ｇ、７Ｋ、７Ｌを接続する。これにより、バスバー２５Ａ、２５Ｃの任意の位置で半導体デバイスの電源パッド(Ｖｃｃ)とのボンディングを行うことができ、バスバー２５Ｂ、２５Ｄの任意の位置で半導体デバイスのグランドパッド(Ｖｓｓ)とのボンディングを行うことができ、これによって、電源又はグランド用のボンディングに対して自由度が得られる。   FIG. 13 illustrates a planar configuration of a semiconductor device 1H provided with a bus bar with respect to FIG. That is, the lead frame portion 3 is coupled to a pair of spaced apart lead components 7D and 7E used for connection to the outside of the semiconductor device 1H, and extends along the side of the semiconductor device 25A. A bus bar 25B that is also coupled to the lead components 7F and 7G and extends along the side of the semiconductor device, and a bus bar 25C that is also coupled to the lead components 7H and 7J and extends along the side of the semiconductor device. The bus bar 25D is also coupled to the lead parts 7K and 7L and extends along the side of the semiconductor device. For example, the lead parts 7D, 7E, 7H, and 7J of the bus bars 25A and 25C are connected to the power supply line on the mounting board of the semiconductor device 1H, and the lead parts 7F of the bus bars 25B and 25D are also connected to the ground line on the mounting board. , 7G, 7K, 7L are connected. As a result, bonding to the power supply pad (Vcc) of the semiconductor device can be performed at any position of the bus bars 25A and 25C, and bonding to the ground pad (Vss) of the semiconductor device can be performed at any position of the bus bars 25B and 25D. This can provide flexibility in bonding for power or ground.

図１４には図１３に対して一部のバスバーを分割した半導体装置１Ｊの平面的構成が例示される。図１３に対してバスバー２５Ｂを２５Ｅと２５Ｆに２分割した点が相違される。例えば２５Ｅを電源用、２５Ｆをグランド用に分けて振り分けることが可能になる。   FIG. 14 illustrates a planar configuration of a semiconductor device 1J in which some bus bars are divided with respect to FIG. 13 is different from FIG. 13 in that the bus bar 25B is divided into 25E and 25F. For example, 25E can be divided for power supply and 25F can be divided for ground.

《インダクタの電流経路長増大》
次に、リードフレーム部に形成するインダクタの電流経路長を増大させる構成について説明する。《Inductor current path length increase》
Next, a configuration for increasing the current path length of the inductor formed in the lead frame portion will be described.

図１５には隣接する２個のスパイラルを有するインダクタがリードフレーム部に形成された半導体装置の例が示される。同図に示される半導体装置１Ｋは、図９に半導体装置１Ｄに対し、２個のスパイラルを有するインダクタがリードフレーム部に形成されている点が相違される。即ち、前記リードフレーム部３は、その中央部に所定パターンで形成されたインダクタ６を有し、前記インダクタ６は中心部を異にした２個の電気的に導通するスパイラル６Ａ、６Ｂを有する。インダクタ６を単一スパイラルで構成する場合に比べて連続する２個のスパイラルを形成した方がスパイラルの長さを長くするのが容易である。要するに双方のスパイラル６Ａ、６Ｂの隣接部分によってその長さが長くなる。これにより、インダクタンスを大きくし易い。   FIG. 15 shows an example of a semiconductor device in which an inductor having two adjacent spirals is formed in a lead frame portion. The semiconductor device 1K shown in the figure is different from the semiconductor device 1D shown in FIG. 9 in that an inductor having two spirals is formed in the lead frame portion. That is, the lead frame portion 3 has an inductor 6 formed in a predetermined pattern at the center thereof, and the inductor 6 has two electrically conductive spirals 6A and 6B having different central portions. It is easier to increase the length of the spiral by forming two continuous spirals than when the inductor 6 is formed of a single spiral. In short, the length is increased by the adjacent portions of both spirals 6A and 6B. Thereby, it is easy to increase the inductance.

このとき、前記２個のスパイラル６Ａ、６Ｂの相互隣接部分における電流の向きはスパイラル６Ａ、６Ｂ相互間で同じ向きとする。これによって隣接するスパイラル６Ａ，６Ｂ相互間の相互インダクタンスが大きくなる。矢印ＣＵＲは電流の向きを示す。図１６のように電流の向きをスパイラル相互間で逆向きとする場合には相互インダクタンスは小さい。インダクタ６の電流経路長を長くしてインダクタンスを大きくしようとするのであれば、当然図１５のように隣接部での電流の向きをスパイラル相互間で同じ向きにすることが必要である。   At this time, the direction of the current in the adjacent portions of the two spirals 6A and 6B is the same between the spirals 6A and 6B. This increases the mutual inductance between the adjacent spirals 6A and 6B. Arrow CUR indicates the direction of current. As shown in FIG. 16, when the direction of current is reversed between the spirals, the mutual inductance is small. If it is intended to increase the inductance by increasing the current path length of the inductor 6, it is necessary to make the direction of the current in the adjacent portion the same between the spirals as shown in FIG.

尚、図１５においてリードフレーム切断前にインダクタ６を支えていたタブ吊リードは外部との接続には用いられないリード部品７Ａであったが、図１７の半導体装置１Ｌのように外部との接続に利用される有効リードと同じタブ吊リード７Ｍにインダクタ６を結合してもよい。当然組み立て後においてリード部品７Ｍは電源入力や信号入出力には用いられることはない。   In FIG. 15, the tab suspension lead that supported the inductor 6 before cutting the lead frame was a lead component 7A that was not used for connection to the outside, but it was connected to the outside as in the semiconductor device 1L in FIG. The inductor 6 may be coupled to the same tab suspension lead 7M as the effective lead used in the above. Of course, after assembly, the lead component 7M is not used for power input or signal input / output.

図１８には２個のスパイラル６Ａ、６Ｂを持つインダクタ６を採用した別の半導体装置１Mの平面的構成が例示される。同図に示される半導体装置１Mは、ＳＯＮ（small Outline Non-leaded package）のパッケージ構造に適用されるリードフレーム部３を有し、このリードフレーム部３の中央部分に２個のスパイラル６Ａ、６Ｂを持つインダクタ６が形成され、その上に半導体デバイス４Ｄが搭載されている。リードフレーム切断前にインダクタ６を支えていたタブ吊リードは外部との接続には用いられないリード部品７Ａである。   FIG. 18 illustrates a planar configuration of another semiconductor device 1M that employs an inductor 6 having two spirals 6A and 6B. The semiconductor device 1M shown in the figure has a lead frame portion 3 applied to a SON (small outline non-leaded package) package structure, and two spirals 6A and 6B are provided at the central portion of the lead frame portion 3. Is formed, and a semiconductor device 4D is mounted thereon. The tab suspension lead that supported the inductor 6 before cutting the lead frame is a lead component 7A that is not used for connection to the outside.

図１８よりも大きな半導体デバイスを搭載するとき、それに合わせてインダクタを単に大きくするだけでなく、図１９の半導体装置１Ｎのように空きスペースとの関係を考慮して途中で屈曲させてもよい。また、パッケージは図２０の半導体装置１ＰのようなＳＯＰ（small Outline package）構造であってもよい。   When mounting a semiconductor device larger than that shown in FIG. 18, the inductor may be bent in the middle of the semiconductor device 1N in FIG. Further, the package may have an SOP (small outline package) structure like the semiconductor device 1P of FIG.

図２１乃至図２８には図１５の半導体装置の製造過程における縦断構造が例示される。図２９乃至図３３には図１５の半導体装置の製造過程における平面構造が例示される。   21 to 28 illustrate a longitudinal structure in the manufacturing process of the semiconductor device of FIG. 29 to 33 illustrate a planar structure in the manufacturing process of the semiconductor device of FIG.

エッチングによりリードフレームが形成される（図２０）。厚さ方向にもエッチングを行うハーフエッチにてパターンが形成され、バンプ電極が形成される部分はその他の部分に比べて肉厚にされる。リードフレームの平面構造は図２９に例示される。   A lead frame is formed by etching (FIG. 20). A pattern is formed by half etching in which etching is performed also in the thickness direction, and a portion where the bump electrode is formed is made thicker than other portions. The planar structure of the lead frame is illustrated in FIG.

インダクタ６５から分岐形成されたダイパッド２０の上に絶縁性フィルム９を介して半導体デバイス４を固定する（図２１）。その平面構造は図３０に示される。半導体デバイス４のボンディングパッドはリードフレーム部６の対応するリード部品７にボンディングワイヤ１０でボンディングされる（図２３）。ボンディングされた状態の平面構造は図３１に例示される。ボンディングされた半導体デバイス４はリードフレームと共にモールド金型２６、２７に挟まれ、内部空間に開口部２８から樹脂が充填される（図２４）。樹脂が凝固した後に金型２６、２７を取り外す（図２５）。金型２６、２７から取り出された樹脂８の底面にはリードフレームの肉厚部分が露出されており、その部分に半田めっき、スクリーン印刷、又はリフローによる半田付けで、バンプ電極５が形成される（図２６）。バンプ電極の形成面を上にした平面構造が図３２に例示される。次いで、ダイシングブレード２８により切断され（図２７）、半導体装置１Ｋの個片に分割される（図２８）。分割された半導体装置１ｋの平面構造は図３３に例示される。   The semiconductor device 4 is fixed on the die pad 20 branched from the inductor 65 via the insulating film 9 (FIG. 21). The planar structure is shown in FIG. Bonding pads of the semiconductor device 4 are bonded to corresponding lead components 7 of the lead frame portion 6 with bonding wires 10 (FIG. 23). The planar structure in the bonded state is illustrated in FIG. The bonded semiconductor device 4 is sandwiched between the mold dies 26 and 27 together with the lead frame, and the internal space is filled with resin from the opening 28 (FIG. 24). After the resin is solidified, the molds 26 and 27 are removed (FIG. 25). The thick portion of the lead frame is exposed on the bottom surface of the resin 8 taken out from the molds 26 and 27, and the bump electrode 5 is formed on the exposed portion by solder plating, screen printing, or reflow soldering. (FIG. 26). FIG. 32 illustrates a planar structure with the bump electrode formation surface facing up. Next, it is cut by a dicing blade 28 (FIG. 27) and divided into individual pieces of the semiconductor device 1K (FIG. 28). The planar structure of the divided semiconductor device 1k is illustrated in FIG.

《内部電源安定化＿位相差駆動》
前記リードフレーム部に形成したインダクタをスイッチングレギュレータのためのＬＣフィルタとして用いる場合について説明する。ここでは特にスイッチングレギュレータを位相差駆動して内部電源を安定化する構成について説明する。<Internal power supply stabilization_phase difference drive>
The case where the inductor formed in the lead frame part is used as an LC filter for a switching regulator will be described. Here, a configuration that stabilizes the internal power supply by driving the switching regulator in phase difference will be described.

図３４にはスイッチングレギュレータが例示される。同図に示されるスイッチングレギュレータは降圧回路を構成する。このスイッチングレギュレータは、ＣＭＯＳ出力回路で構成された２個のスイッチング回路３０Ａ、３０Ｂと、スイッチング回路３０Ａ、３０Ｂの各々の出力ノードに結合されたインダクタ３１Ａ，３１Ｂと、インダクタ３１Ａ，３１Ｂと回路のグランド電位Ｖｓｓとの間に配置された容量素子３２と、容量素子３２の蓄積ノードに得られる降圧電圧（内部電源）Ｖｄｄのレベルを検出するレベルセンサ(ＬＶＳ)３３と、レベルセンサ３３による検出電圧に応ずる周波数のクロックＣＬＫ１，ＣＬＫ２を生成するクロック発生回路(ＣＫＧＮ)３４と、クロックＣＬＫ１，ＣＬＫ２に同期してスイッチング回路３０Ａ、３０Ｂを相補スイッチ動作させるスイッチ制御回路(ＳＷＣＮＴ)３５Ａ、３５Ｂとから成る。インダクタ３１Ａ，３１Ｂと容量素子３２はスイッチングレギュレータのＬＣフィルタを構成する。ＬＣフィルタ以外の回路要素である前記スイッチング回路３０Ａ、３０Ｂ、レベルセンサ３３、クロック発生回路３４及びスイッチ制御回路３５Ａ、３５Ｂを総称してスイッチングレギュレータ部(ＳＷＲＰ)３６と称する。スイッチング回路３０Ａはｐチャンネル形のパワーＭＯＳトランジスタＭＰ１とｎチャンネル形のパワーＭＯＳトランジスタＭＮ１との直列回路によって構成される。スイッチング回路３０Ｂはｐチャンネル形のパワーＭＯＳトランジスタＭＰ２とｎチャンネル形のパワーＭＯＳトランジスタＭＮ２との直列回路によって構成される。   FIG. 34 illustrates a switching regulator. The switching regulator shown in the figure constitutes a step-down circuit. This switching regulator includes two switching circuits 30A and 30B formed of CMOS output circuits, inductors 31A and 31B coupled to output nodes of the switching circuits 30A and 30B, inductors 31A and 31B, and circuit ground. The capacitive element 32 arranged between the potential Vss, the level sensor (LVS) 33 for detecting the level of the step-down voltage (internal power supply) Vdd obtained at the storage node of the capacitive element 32, and the detection voltage by the level sensor 33 A clock generation circuit (CKGN) 34 that generates clocks CLK1 and CLK2 having frequencies corresponding to each other, and switch control circuits (SWCNT) 35A and 35B that operate the switching circuits 30A and 30B in a complementary switching manner in synchronization with the clocks CLK1 and CLK2. The inductors 31A and 31B and the capacitive element 32 constitute an LC filter of a switching regulator. The switching circuits 30A and 30B, the level sensor 33, the clock generation circuit 34, and the switch control circuits 35A and 35B, which are circuit elements other than the LC filter, are collectively referred to as a switching regulator unit (SWRP) 36. The switching circuit 30A is constituted by a series circuit of a p-channel power MOS transistor MP1 and an n-channel power MOS transistor MN1. The switching circuit 30B is configured by a series circuit of a p-channel power MOS transistor MP2 and an n-channel power MOS transistor MN2.

図３５には内部電源を生成するために図３４のスイッチングレギュレータを備えた半導体装置の平面的構成が示される。図３６には図３５のXXXVI−XXXVI断面が示される。同図に示される半導体装置１ＱはＱＦＮのパッケージ構造を有し、リードフレーム部３の中央部に前記インダクタ３１Ａ，３１Ｂが形成され、前記インダクタ３１Ａ、３１Ｂは半導体装置１Ｑの対角線上のリード部品７Ａに支えられ、半導体デバイス４Ｅが前記インダクタ３１Ａ，３１Ｂに支持されている。前記半導体デバイス４Ｅは、例えばマイクロコンピュータ、フラッシュメモリ、又は画像処理などに特化した専用コントローラなどの機能と共に、内部電源を生成するために前記スイッチングレギュレータ部３６及び容量素子３２を有する。インダクタ３１Ａの一端部が結合されるボンディングパッド４０はスイッチング回路３０Ａの出力ノードに結合され、インダクタ３１Ａの他端部が結合されるボンディングパッド４１はレベルセンサ３３の入力及び容量素子３２の蓄積電極に結合される。インダクタ３１Ｂの一端部が結合されるボンディングパッド４２はスイッチング回路３０Ｂの出力ノードに結合され、インダクタ３１Ｂの他端部が結合されるボンディングパッド４３はレベルセンサ３３の入力及び容量素子３２の蓄積電極に結合される。前記ボンディングパッド４１，４３は半導体デバイス内部において図３４に例示される内部電源の幹線４４に結合され、この幹線４４を介して半導体デバイス内のその他所定の回路部分（ＯＴＨ）４５に内部電源Ｖｄｄが供給される。   FIG. 35 shows a planar configuration of a semiconductor device including the switching regulator of FIG. 34 for generating an internal power supply. FIG. 36 shows a XXXVI-XXXVI cross section of FIG. The semiconductor device 1Q shown in the figure has a QFN package structure, and the inductors 31A and 31B are formed at the center of the lead frame portion 3. The inductors 31A and 31B are lead components 7A on a diagonal line of the semiconductor device 1Q. The semiconductor device 4E is supported by the inductors 31A and 31B. The semiconductor device 4E includes the switching regulator unit 36 and the capacitive element 32 in order to generate an internal power supply, together with functions such as a microcomputer, a flash memory, or a dedicated controller specialized in image processing, for example. The bonding pad 40 to which one end of the inductor 31A is coupled is coupled to the output node of the switching circuit 30A, and the bonding pad 41 to which the other end of the inductor 31A is coupled is the input of the level sensor 33 and the storage electrode of the capacitive element 32. Combined. The bonding pad 42 to which one end of the inductor 31B is coupled is coupled to the output node of the switching circuit 30B, and the bonding pad 43 to which the other end of the inductor 31B is coupled is the input to the level sensor 33 and the storage electrode of the capacitive element 32. Combined. The bonding pads 41 and 43 are coupled to the internal power supply main line 44 illustrated in FIG. 34 inside the semiconductor device, and the internal power supply Vdd is connected to the other predetermined circuit portion (OTH) 45 in the semiconductor device via the main line 44. Supplied.

前記スイッチングレギュレータ部において前記クロックＣＬＫ１、ＣＬＫ２の位相は１８０度ずらされ、これによってスイッチ回路３０Ａ、３０Ｂは相互に位相がずれたクロックに同期したスイッチング動作を行う。相互に位相がずれたスイッチング動作によって内部電源Ｖｄｄを生成するから内部電源の平滑化が促進される。半導体装置１Ｑの外部から供給される外部電源Ｖｃｃを例えば３．３Ｖとすると、内部電源Ｖｄｄは１．８Ｖのような電圧とされる。尚、前述と同様のその他の構成についてはそれと同一符号を付してその詳細な説明を省略する。   In the switching regulator unit, the phases of the clocks CLK1 and CLK2 are shifted by 180 degrees, whereby the switch circuits 30A and 30B perform a switching operation in synchronization with clocks whose phases are shifted from each other. Since the internal power supply Vdd is generated by switching operations that are out of phase with each other, smoothing of the internal power supply is promoted. When the external power supply Vcc supplied from the outside of the semiconductor device 1Q is 3.3V, for example, the internal power supply Vdd is set to a voltage such as 1.8V. In addition, about the other structure similar to the above-mentioned, the same code | symbol is attached | subjected and the detailed description is abbreviate | omitted.

《内部電源安定化＿給電用バスバー》
前記リードフレーム部に形成したインダクタをスイッチングレギュレータのためのＬＣフィルタとして用いるとき、特にリードフレームに内部電源の給電用バスバーを採用した構成について説明する。ここでは図３７に示されるように１個のスイッチング回路３０Ａを有するスイッチングレギュレータ部３６Ａを一例とする。<< Internal power stabilization_Bus bar for power supply >>
When the inductor formed in the lead frame part is used as an LC filter for a switching regulator, a configuration in which a power supply bus bar for an internal power supply is employed in the lead frame will be described. Here, as shown in FIG. 37, a switching regulator unit 36A having one switching circuit 30A is taken as an example.

図３８には内部電源を生成するために図３７のスイッチングレギュレータを備えた半導体装置の平面的構成が示される。同図に示される半導体装置１Ｒは、図９の半導体装置１Ｄに対し、インダクタ６の端部に接続してその外側を周回する給電用のバスバー２５Ｇを形成したリードフレーム部３を有する。バスバー２５Ｇは閉路を成す。前記リード部品７Ａはバスバー２５Ｇに結合されている。   FIG. 38 shows a planar configuration of a semiconductor device including the switching regulator of FIG. 37 for generating an internal power supply. The semiconductor device 1R shown in the figure has a lead frame portion 3 in which a power supply bus bar 25G is formed which is connected to the end portion of the inductor 6 and circulates outside the semiconductor device 1D shown in FIG. The bus bar 25G is closed. The lead component 7A is coupled to the bus bar 25G.

半導体デバイス４Ｆは、例えばマイクロコンピュータ、フラッシュメモリ、又は画像処理などに特化した専用コントローラなどの機能と共に、内部電源を生成するために図３７に示される前記スイッチングレギュレータ部３６Ａ及び容量素子３２を有する。半導体デバイス４Ｆには代表的に５個のボンディングパッド５０〜５４が示されている。インダクタ６の一端部が結合されるボンディングパッド５０はスイッチング回路３０Ａの出力ノードに結合される。インダクタ６の他端部と共に給電用バスバー２５Ｇに接続された４個のボンディングパッド５１〜５４は内部電源Ｖｄｄの電源パッドとされる。電源パッド５１〜５４は半導体デバイス４Ｆ内部において内部電源の幹線４４に結合されると共に、前記レベルセンサ３３の入力及び容量素子３２の蓄積電極に結合される。この幹線４４を介して半導体デバイス４Ｆ内のその他所定の回路部分（ＯＴＨ）４５に内部電源Ｖｄｄが供給される。   The semiconductor device 4F includes, for example, the switching regulator unit 36A and the capacitive element 32 shown in FIG. 37 for generating an internal power supply, together with functions such as a microcomputer, a flash memory, or a dedicated controller specialized for image processing. . Typically, five bonding pads 50 to 54 are shown in the semiconductor device 4F. Bonding pad 50 to which one end of inductor 6 is coupled is coupled to the output node of switching circuit 30A. The four bonding pads 51 to 54 connected to the power supply bus bar 25G together with the other end of the inductor 6 serve as power supply pads for the internal power supply Vdd. The power supply pads 51 to 54 are coupled to the internal power supply main line 44 inside the semiconductor device 4F and to the input of the level sensor 33 and the storage electrode of the capacitive element 32. An internal power supply Vdd is supplied to the other predetermined circuit portion (OTH) 45 in the semiconductor device 4F via the trunk line 44.

これにより、前記インダクタ６をスイッチングレギュレータ部３６Ａの平滑回路として利用するとき、バスバー２５Ｇにはスイッチングレギュレータ部３６の動作に基づいて生成された内部電源Ｖｄｄが供給され、バスバー２５Ｇを介して半導体デバイス１Ｆの所定の各回路部分４５に内部電源Ｖｄｄを供給することが可能になる。特に半導体デバイス４Ｆ内の電源幹線４４にはバスバー２５Ｇを介して４箇所から内部電源Ｖｄｄが供給される。従って、半導体デバイス４Ｆ内での電力消費状態が偏っても部分的に内部電源Ｖｄｄが不所望に電圧ドロップする虞は少なくなる。前記バスバー２５Ｇは閉路に形成されているから、周囲のバスバー２５Ｇから半導体デバイス４Ｆの各部に対する内部電源Ｖｄｄの供給は効率的である。尚、前述と同様のその他の構成についてはそれと同一符号を付してその詳細な説明を省略する。   Thereby, when the inductor 6 is used as a smoothing circuit of the switching regulator unit 36A, the bus bar 25G is supplied with the internal power supply Vdd generated based on the operation of the switching regulator unit 36, and the semiconductor device 1F is connected via the bus bar 25G. It is possible to supply the internal power supply Vdd to each predetermined circuit portion 45. In particular, the internal power supply Vdd is supplied from four locations to the power supply main line 44 in the semiconductor device 4F via the bus bar 25G. Therefore, even if the power consumption state in the semiconductor device 4F is uneven, the possibility that the internal power supply Vdd partially drops voltage undesirably is reduced. Since the bus bar 25G is formed in a closed circuit, the internal power supply Vdd is efficiently supplied from the surrounding bus bar 25G to each part of the semiconductor device 4F. In addition, about the other structure similar to the above-mentioned, the same code | symbol is attached | subjected and the detailed description is abbreviate | omitted.

図３９には図３８の変形例に係る半導体装置の平面的構成が示される。同図に示される半導体装置１Ｓは、図３８の給電用バスバー２５Ｇに対し、４個のバスバー２５Ａ〜２５Ｄをボンディングワイヤ２６で接続して、インダクタ６を周回する電源バスバーとして構成した。その他の構成は図３８と同じである。   FIG. 39 shows a planar configuration of a semiconductor device according to the modification of FIG. The semiconductor device 1S shown in the figure is configured as a power bus bar that goes around the inductor 6 by connecting four bus bars 25A to 25D with bonding wires 26 to the power supply bus bar 25G of FIG. Other configurations are the same as those in FIG.

図４０には図３８の変形例に係る別の半導体装置１Ｔの平面的構成が示される。半導体デバイス４Ｇは容量素子３２を内蔵していない。ここでは前記半導体装置１Ｔの外部からグランド電位Ｖｓｓを受ける所定のリード部品７Ｎと前記インダクタ６の他端部との間に容量素子３２を接続する。これにより、上記インダクタ６と容量素子３２により半導体装置１Ｔ内部でスイッチングレギュレータ用のＬＣフィルタを構成することができる。容量素子３２を半導体デバイス内部に形成する場合に許容されるチップサイズとの関係から必要な大きさの容量をオンチップできないときに有効である。また、半導体装置１Ｔの外付け容量素子を用いてＬＣフィルタを構成する場合に比べても以下の効果がある。すなわち、半導体装置１Ｔの外付け容量素子を用いてＬＣフィルタを構成する場合には、図４１に例示されるようにそのための外部端子との接続に利用されるリード部品から半導体デバイスのパッド電極に至る経路の寄生インダクタンス成分、特にパッケージの外部接続用リード部品に寄生する大きなインダクタンス成分（ＬＰＫＧ）にスイッチングレギュレータ部の動作に伴う高周波電流が流れる。これによって、上記電源ｖｃｃやグランド電位Ｖｓｓが不安定になって内部電源Ｖｄｄも不安定になり易くなる。一方、容量素子３２が半導体装置内部に搭載されている場合には高周波電流の経路に寄生する負所望なインダクタンス成分が上記よりも小さくなる、換言すれば、特にパッケージの外部接続用リード部品に寄生する大きなインダクタンス成分（ＬＰＫＧ）にスイッチングレギュレータ部の動作に伴う高周波電流が流れない。この様子は図４２および図４３に例示する。図４２には容量素子３２を半導体装置１Ｔ内部に搭載したときスイッチング回路のｎチャンネル型パワーＭＯＳトランジスタＭＮ１がオン状態にされたときの高周波電流の経路が示される。図４３は容量素子３２を半導体装置１Ｔ内部に搭載したときスイッチング回路のｐチャンネル型パワーＭＯＳトランジスタＭＰ１がオン状態にされたときの高周波電流の経路が示される。したがって、容量素子３２を半導体装置１Ｔに内蔵する方が電源ｖｃｃやグランド電位Ｖｓｓが変動し難く、内部電源Ｖｄｄは安定化する。   FIG. 40 shows a planar configuration of another semiconductor device 1T according to the modification of FIG. The semiconductor device 4G does not include the capacitive element 32. Here, a capacitive element 32 is connected between a predetermined lead component 7N receiving the ground potential Vss from the outside of the semiconductor device 1T and the other end of the inductor 6. Thereby, the inductor 6 and the capacitive element 32 can constitute an LC filter for a switching regulator inside the semiconductor device 1T. This is effective when a capacitor having a required size cannot be on-chip because of the allowable chip size when the capacitor 32 is formed inside the semiconductor device. In addition, the following effects can be obtained as compared with the case where the LC filter is configured using the external capacitive element of the semiconductor device 1T. That is, when an LC filter is configured using an external capacitor element of the semiconductor device 1T, as illustrated in FIG. 41, from a lead component used for connection to an external terminal for that purpose, to a pad electrode of a semiconductor device. A high-frequency current associated with the operation of the switching regulator unit flows through a parasitic inductance component of the route to reach, particularly a large inductance component (LPKG) parasitic to a lead component for external connection of the package. As a result, the power supply vcc and the ground potential Vss become unstable, and the internal power supply Vdd tends to become unstable. On the other hand, when the capacitive element 32 is mounted inside the semiconductor device, the negative desired inductance component parasitic on the high-frequency current path is smaller than the above, in other words, especially on the external connection lead component of the package. The high-frequency current accompanying the operation of the switching regulator unit does not flow through the large inductance component (LPKG). This is illustrated in FIGS. 42 and 43. FIG. FIG. 42 shows a high-frequency current path when the n-channel power MOS transistor MN1 of the switching circuit is turned on when the capacitive element 32 is mounted inside the semiconductor device 1T. FIG. 43 shows a high-frequency current path when the p-channel power MOS transistor MP1 of the switching circuit is turned on when the capacitive element 32 is mounted inside the semiconductor device 1T. Therefore, when the capacitive element 32 is built in the semiconductor device 1T, the power supply vcc and the ground potential Vss are less likely to fluctuate, and the internal power supply Vdd is stabilized.

図４３では外部電源Ｖｃｃと回路の設置電位Ｖｓｓとの間に容量素子５６が配置され、この容量５６を介して高周波電流の経路を確保している。図４３ではこの容量の作用によって外部接続用リード部品に寄生する大きなインダクタンス成分（ＬＰＫＧ）にスイッチングレギュレータ部の動作に伴う高周波電流が流れない。図４０には前記容量素子の図示は省略してあるが、後で説明する図４７の例では図示してある。   In FIG. 43, a capacitive element 56 is disposed between the external power supply Vcc and the circuit installation potential Vss, and a high-frequency current path is secured through the capacitance 56. In FIG. 43, the high-frequency current accompanying the operation of the switching regulator unit does not flow through the large inductance component (LPKG) parasitic on the external connection lead component due to the action of the capacitance. In FIG. 40, the capacitive element is not shown, but is shown in the example of FIG. 47 described later.

図４４には容量素子３２、５６の一例が示される。ここに示される容量素子は通常のセラミックコンデンサではなく、半導体プロセスで製造されている。これは、パッケージに組み立てた後の製品の信頼性を確保し、パッケージ組み立てプロセスとの整合性を確保するため、即ち、半導体装置に半導体デバイス４を組み込むのと同じ組み立て手法で容量素子３２，５６を半導体装置に組み込み可能にするためである。同図に示される容量素子は、通常シリコンチップ内で用いられる拡散層ドープタイプのコンデンサでなく、ＭＩＭ（metal insulator metal)タイプを用いる。これは、拡散層ドープタイプでは、層を重ねることができないため、面積あたりの容量値が十分ではないからである。例えば、発明者らの検討では、０．１μＦ程度の容量値を必要とするが、ＭＩＭタイプでは、Ｈｉｇｈ−Ｋ（高誘電率）材としてＫ＝１０程度の酸化ハフニウムを絶縁膜に用いることで、５層間メタルで約２×１mm程度の素子サイズで必要な容量値を実現することができる。図４４において６０は一方の端子、６１は他方の端子、６２はアルミニウムなどの金属層、６３は銅などの金属層、６４はＨｉｇｈｔ−Ｋ材料などの絶縁膜、６５は酸化膜、６６はシリコンなどの基板である。   FIG. 44 shows an example of the capacitive elements 32 and 56. The capacitive element shown here is not an ordinary ceramic capacitor but is manufactured by a semiconductor process. This is to ensure the reliability of the product after being assembled into a package and to ensure consistency with the package assembling process, that is, the capacitive elements 32 and 56 by the same assembling technique as the semiconductor device 4 is incorporated into the semiconductor device. Is to be incorporated into a semiconductor device. The capacitive element shown in the figure uses a MIM (metal insulator metal) type instead of a diffusion layer doped type capacitor which is usually used in a silicon chip. This is because the diffusion layer dope type does not allow the layers to be stacked, so that the capacitance value per area is not sufficient. For example, the inventors need a capacitance value of about 0.1 μF, but in the MIM type, hafnium oxide of about K = 10 is used for the insulating film as a High-K (high dielectric constant) material. The required capacitance value can be realized with an element size of about 2 × 1 mm with five metal layers. 44, 60 is one terminal, 61 is the other terminal, 62 is a metal layer such as aluminum, 63 is a metal layer such as copper, 64 is an insulating film such as High-K material, 65 is an oxide film, and 66 is silicon. And so on.

図４５にはＳＯＮのパッケージ構造に給電用バスバーを適用した半導体装置１Ｕが示される。同図に示される半導体装置１Ｕは図１８の半導体装置１Ｍに対し、半導体装置１Ｕの一長手辺の左右両端のリード部品７Ｐ、７Ｑに給電用バスバー２５Ｈを差し渡し、半導体装置１Ｕの他方の長手辺の左右両端のリード部品７Ｒ、７Ｓに給電用バスバー２５Ｊを差し渡し、インダクタ６の一端を前記ボンディングパッド５１と共に前記給電用バスバー２５Ｈ、２５Ｊにボンディングワイヤで接続し、インダクタ６の他端を前記ボンディングパッド５０にボンディングワイヤで接続し、前記内部電源Ｖｄｄ用の電源パッド５２，５３を一方の給電用バスバー２５Ｊに、前記内部電源Ｖｄｄ用の電源パッド５５４を他方の給電用バスバー２５Ｈに接続して構成される。その他の構成は図１８及び図３８と同様である。   FIG. 45 shows a semiconductor device 1U in which a power supply bus bar is applied to the SON package structure. The semiconductor device 1U shown in the figure passes the power supply bus bar 25H to the lead parts 7P, 7Q on both left and right sides of one longitudinal side of the semiconductor device 1U with respect to the semiconductor device 1M of FIG. 18, and the other longitudinal side of the semiconductor device 1U The power supply bus bar 25J is passed to the lead parts 7R and 7S at the left and right ends of the wire, one end of the inductor 6 is connected to the power supply bus bars 25H and 25J together with the bonding pad 51 with a bonding wire, and the other end of the inductor 6 is connected to the bonding pad. The power supply pads 52 and 53 for the internal power supply Vdd are connected to one power supply bus bar 25J, and the power supply pad 554 for the internal power supply Vdd is connected to the other power supply bus bar 25H. The Other configurations are the same as those in FIGS.

図４６には図１９の構成に図４５と同様の変形を施した半導体装置１Ｖが示される。   FIG. 46 shows a semiconductor device 1V obtained by modifying the configuration of FIG. 19 in the same manner as in FIG.

《内部電源安定化＿給電用バスバー＿位相差駆動》
図４７には前記リードフレーム部に形成した４個のインダクタをスイッチングレギュレータに用いるとともに給電用バスバーを採用した半導体装置１Ｗの例が示される。図４８には半導体装置１Ｗに適用される半導体装置４におけるスイッチングレギュレータの回路構成が例示される。<< Internal power stabilization_Bus bar for power supply_Phase difference drive >>
FIG. 47 shows an example of a semiconductor device 1W that uses four inductors formed in the lead frame portion as a switching regulator and adopts a power supply bus bar. FIG. 48 illustrates a circuit configuration of a switching regulator in the semiconductor device 4 applied to the semiconductor device 1W.

先ず図４８に基づいてスイッチングレギュレータの回路構成を概略的に説明する。リードフレーム３には４個のインダクタ３１Ａ〜３１Ｄが形成され、各インダクタ３１Ａ〜３１Ｄに対応してスイッチング回路３０Ａ〜３０Ｄ、スイッチ制御回路３５Ａ〜３５Ｄが設けられる。スイッチ制御回路３５Ａ〜３５ＤはクロックＣＬＫ１〜ＣＬＫ４により各々位相が９０度ずらされてスイッチ制御される。クロックＣＬＫ１〜ＣＬＫ４はクロック発生回路３４Ａが生成し、クロック周波数はレベルセンサ３３による内部電源Ｖｄｄの検出電圧に応じてフィードバック制御される。インダクタ３１Ａ〜３１Ｄは容量素子３２Ａ〜３２Ｄと共にＬＣフィルタを構成し、インダクタ３１Ａ〜３１Ｄと容量素子３２Ａ〜３２Ｄとの接続ノードはレベルセンサ３３に入力される。スイッチング回路３０Ａ〜３０Ｄの各々の外部電源（Ｖｃｃ）供給ノードとグランド電位（Ｖｓｓ）供給ノードとの間には高周波電流をバイパスさせる容量素子５６Ａ〜５６Ｄが配置される。図において７で示される部分は外部接続用のリード部品を総称し、リード部品などに寄生するインダクタンス成分はＬＰＫＧとして示されている。   First, the circuit configuration of the switching regulator will be schematically described with reference to FIG. Four inductors 31A to 31D are formed in the lead frame 3, and switching circuits 30A to 30D and switch control circuits 35A to 35D are provided corresponding to the inductors 31A to 31D. The switch control circuits 35A to 35D are switch-controlled with the phases shifted by 90 degrees by the clocks CLK1 to CLK4. The clocks CLK1 to CLK4 are generated by the clock generation circuit 34A, and the clock frequency is feedback controlled according to the detection voltage of the internal power supply Vdd by the level sensor 33. The inductors 31A to 31D constitute an LC filter together with the capacitive elements 32A to 32D, and a connection node between the inductors 31A to 31D and the capacitive elements 32A to 32D is input to the level sensor 33. Capacitance elements 56A to 56D for bypassing the high frequency current are arranged between the external power supply (Vcc) supply node and the ground potential (Vss) supply node of each of the switching circuits 30A to 30D. In the figure, a portion indicated by 7 is a generic name for lead components for external connection, and an inductance component parasitic on the lead components or the like is indicated as LPKG.

図４８に基づいて半導体装置１Ｗの構成を説明する。前記半導体デバイス４Ｈは、例えばマイクロコンピュータ、フラッシュメモリ、又は画像処理などに特化した専用コントローラなどの機能と共に、内部電源を生成するために図４８に示される前記スイッチングレギュレータ部を有する。前記スイッチングレギュレータ部は図４８においてインダクタ３１Ａ〜３１Ｄ、容量素子３２Ａ〜３２Ｄ、及び容量素子５６Ａ〜５６Ｄを除く回路部分である。半導体デバイス４Ｈには、インダクタ３１Ａ〜３１Ｄに対応するボンディングパッドとして各々４個のボンディングパッド７０〜７３を有する。インダクタ３１Ａ〜３１Ｄの一端部が結合されるボンディングパッド７０はスイッチング回路３０Ａ〜３０Ｄの出力ノードに結合される。インダクタ３１Ａ〜３１Ｄの他端部と共に給電用バスバー２５Ｇに接続されたボンディングパッド７１は内部電源Ｖｄｄの電源パッドとされる。電源パッド７１は半導体デバイス４Ｈ内部において内部電源の図示を省略する幹線に結合されると共に前記レベルセンサ３３の入力に結合される。前記幹線を介して半導体デバイス４Ｈ内の図示を省略するその他所定の回路部分に内部電源Ｖｄｄが供給される。電源パッド７１は容量素子３２Ａ〜３２Ｄの一方の端子にボンディングされ、容量素子３２Ａ〜３２Ｄの他方の端子は外部からグランド電位（Ｖｓｓ）が供給されるリード部品７Ｎにボンディングされる。ボンディングパッド７２は半導体デバイス４Ｈの代表的に示されたグランドパッドであり前記リード部品７Ｎに接続される。ボンディングパッド７３は半導体デバイス４Ｈの代表的に示された外部電源パッドであり、外部から外部電源（Ｖｃｃ）が供給されるリード部品７Ｔにボンディングされ、スイッチング回路３０Ａ〜３０Ｄに動作電源を供給する。前記バイパス用の容量素子５６Ａ〜５６Ｄは前記電源パッド７３とグランドパッド７２との間に接続されて搭載される。容量素子３２Ａ〜３２Ｄ、５６Ａ〜５６Ｄには図４４の容量素子を用いるのがよいが、通常のチップコンデンサを用いることも可能である。   The configuration of the semiconductor device 1W will be described based on FIG. The semiconductor device 4H includes the switching regulator unit shown in FIG. 48 in order to generate an internal power supply, together with functions such as a microcomputer, a flash memory, or a dedicated controller specialized for image processing. In FIG. 48, the switching regulator unit is a circuit part excluding the inductors 31A to 31D, the capacitive elements 32A to 32D, and the capacitive elements 56A to 56D. The semiconductor device 4H has four bonding pads 70 to 73 as bonding pads corresponding to the inductors 31A to 31D, respectively. Bonding pad 70 to which one end of inductors 31A to 31D is coupled is coupled to an output node of switching circuits 30A to 30D. The bonding pad 71 connected to the power supply bus bar 25G together with the other ends of the inductors 31A to 31D serves as a power supply pad for the internal power supply Vdd. The power supply pad 71 is coupled to the trunk line (not shown) of the internal power supply inside the semiconductor device 4H and to the input of the level sensor 33. The internal power supply Vdd is supplied to the other predetermined circuit portion (not shown) in the semiconductor device 4H via the trunk line. The power supply pad 71 is bonded to one terminal of the capacitive elements 32A to 32D, and the other terminal of the capacitive elements 32A to 32D is bonded to a lead component 7N to which a ground potential (Vss) is supplied from the outside. The bonding pad 72 is a ground pad typically shown in the semiconductor device 4H and is connected to the lead component 7N. The bonding pad 73 is a representative external power supply pad of the semiconductor device 4H, which is bonded to a lead component 7T to which an external power supply (Vcc) is supplied from the outside, and supplies operating power to the switching circuits 30A to 30D. The bypass capacitive elements 56 </ b> A to 56 </ b> D are connected and mounted between the power supply pad 73 and the ground pad 72. The capacitive elements shown in FIG. 44 are preferably used for the capacitive elements 32A to 32D and 56A to 56D, but ordinary chip capacitors can also be used.

上記半導体装置１Ｗによれば、バスバー２５Ｇにはスイッチングレギュレータ部の動作に基づいて生成された内部電源Ｖｄｄが供給され、バスバー２５Ｇを介して半導体デバイス４Ｈの各部に内部電源Ｖｄｄを供給することが可能になるから、半導体デバイス４Ｈ内での電力消費状態が偏っても部分的に内部電源が不所望に電圧ドロップする虞は少なくなる。   According to the semiconductor device 1W, the bus bar 25G is supplied with the internal power supply Vdd generated based on the operation of the switching regulator unit, and can supply the internal power supply Vdd to each part of the semiconductor device 4H via the bus bar 25G. Therefore, even if the power consumption state in the semiconductor device 4H is uneven, the possibility that the internal power supply partially drops voltage undesirably is reduced.

複数の前記スイッチング回路３０Ａ〜３０Ｄに対し相互に位相がずれたスイッチング動作によって内部電源Ｖｄｄを生成することにより内部電源の平滑化を促進することができる。前記バスバー２５Ｇは閉路を形成するからバスバー２５Ｇから半導体デバイス４Ｈの各部に対して効率的に内部電源Ｖｄｄを供給することができる。   Smoothing of the internal power supply can be promoted by generating the internal power supply Vdd through a switching operation in which the phases of the switching circuits 30A to 30D are shifted from each other. Since the bus bar 25G forms a closed circuit, the internal power supply Vdd can be efficiently supplied from the bus bar 25G to each part of the semiconductor device 4H.

容量素子３２Ａ〜３２Ｄとインダクタ３１Ａ〜３１Ｄ、更にバイパス用の容量素子５６Ａ〜５６Ｄを半導体装置１Ｗのパッケージ内に有するから、スイッチングレギュレータ用のＬＣフィルタを半導体装置１Ｗ内部で実現することができる。更に図４１乃至図４３に基づいて説明したように、半導体装置の外付け容量素子を用いてＬＣフィルタを構成する場合に比べて、スイッチングレギュレータ部の動作に伴う高周波電流が寄生インダクタンス成分(ＬＰＫＧ)に流れ難く、外部電源Ｖｃｃ、内部電源Ｖｄｄ、グランド電位Ｖｓｓの不所望な変動を抑えることができる。バイパス用の容量素子５６Ａ〜５６Ｄは図４３に示される容量素子５６と等価の機能を実現する。   Since the capacitive elements 32A to 32D, the inductors 31A to 31D, and the bypass capacitive elements 56A to 56D are included in the package of the semiconductor device 1W, an LC filter for a switching regulator can be realized inside the semiconductor device 1W. Further, as described with reference to FIGS. 41 to 43, compared with the case where the LC filter is configured using the external capacitor element of the semiconductor device, the high frequency current accompanying the operation of the switching regulator unit is a parasitic inductance component (LPKG). Therefore, undesired fluctuations in the external power supply Vcc, the internal power supply Vdd, and the ground potential Vss can be suppressed. The bypass capacitive elements 56A to 56D realize a function equivalent to that of the capacitive element 56 shown in FIG.

尚、図４９に例示されるようにインダクタ３１Ａ〜３１Ｄをリードフレーム３部に形成し、前記容量素子３２Ａ〜３２Ｄとバイパス用の容量素子５６Ａ〜５６Ｄを半導体デバイス４Ｊ内部に形成して半導体装置１Ｘを実現してもよい。   As illustrated in FIG. 49, inductors 31A to 31D are formed in the lead frame 3, and the capacitive elements 32A to 32D and bypass capacitive elements 56A to 56D are formed inside the semiconductor device 4J to form the semiconductor device 1X. May be realized.

《渦電流による損失抑制》
図５０には所定のパターンで形成されたインダクタを有する半導体装置が用いられた電子回路の縦断面構造が例示される。図５１には図５０の半導体装置の平面的構成が模式的に示される。<Loss suppression by eddy current>
FIG. 50 illustrates a vertical cross-sectional structure of an electronic circuit in which a semiconductor device having an inductor formed in a predetermined pattern is used. FIG. 51 schematically shows a planar configuration of the semiconductor device of FIG.

半導体装置(ＬＳＩ)８０は所定のパターンで形成されたインダクタ８１を有する。前記インダクタ８１は例えば前述のリードフレーム部３に形成されたインダクタ６とされる。半導体装置８０は実装基板８２に搭載される。前記実装基板８２は例えば金属配線層を３層持ち、最上層が信号配線層８３、第２層目がグランドプレーン（ＧＮＤ）８４、第３層目が電源プレーン(ＶＣＣ)８５とされる。半導体装置８０のグランド端子はグランドスルーホール８６を介してグランドプレーン８４に接続される。半導体装置８０の電源端子は電源スルーホール８７を介して電源プレーン８５に接続される。９２は半導体装置８０の外部端子である。   A semiconductor device (LSI) 80 has an inductor 81 formed in a predetermined pattern. The inductor 81 is, for example, the inductor 6 formed in the lead frame portion 3 described above. The semiconductor device 80 is mounted on the mounting substrate 82. The mounting substrate 82 has, for example, three metal wiring layers, the uppermost layer being a signal wiring layer 83, the second layer being a ground plane (GND) 84, and the third layer being a power plane (VCC) 85. The ground terminal of the semiconductor device 80 is connected to the ground plane 84 through the ground through hole 86. The power supply terminal of the semiconductor device 80 is connected to the power supply plane 85 through the power supply through hole 87. Reference numeral 92 denotes an external terminal of the semiconductor device 80.

図５２にはグランドプレーン８４の平面的構成が例示される。前記グランドプレーン８６は、前記インダクタ８１に重なる領域に沿って形成された複数個のスリット８７を有する。８８は電源スルーホール８７用のクリアランス孔、８９はグランドスルーホール８６のランドである。インダクタ８１に電流が流れると、図５３に例示されるよいうにグランドプレーン８６にはそれとは逆方向の渦電電流のような電流ループ９０が誘起される。この誘起電流はインダクタ８１のインダクタンスを小さくするように作用する。このとき前記スリット８７は前記インダクタ８１に重なる領域を避けるように誘起電流の電流ループを大きくするから、これによってインダクタンス８１の低下が抑制される。前記スリット８７がなければ誘起電流の電流ループは図５４のようにインダクタに完全に重なってします。図５５のシミュレーション結果に示されるように、結果Ａに示されるインダクタ８１だけでは単位長さ当たりのインダクタンスが３．２３（ｎＨ／ｍｍ）のとき、結果Ｂに示されるスリット８７を形成しない場合にはインダクタンスは２．２３（ｎＨ／ｍｍ）に低下（約３０％低下）し、結果Ｃに示される前記グランドプレーンにスリット８７を形成した場合にはインダクタンスは２．８４（ｎＨ／ｍｍ）に回復（役１８％回復）した。   FIG. 52 illustrates a planar configuration of the ground plane 84. The ground plane 86 has a plurality of slits 87 formed along a region overlapping the inductor 81. 88 is a clearance hole for the power supply through hole 87, and 89 is a land of the ground through hole 86. When a current flows through the inductor 81, a current loop 90 such as an eddy current in the opposite direction is induced in the ground plane 86 as illustrated in FIG. This induced current acts to reduce the inductance of the inductor 81. At this time, since the slit 87 enlarges the current loop of the induced current so as to avoid the region overlapping with the inductor 81, the decrease of the inductance 81 is suppressed thereby. Without the slit 87, the induced current loop completely overlaps the inductor as shown in Fig. 54. As shown in the simulation result of FIG. 55, when the inductance per unit length is 3.23 (nH / mm) with only the inductor 81 shown in the result A, the slit 87 shown in the result B is not formed. The inductance drops to 2.23 (nH / mm) (down about 30%), and when the slit 87 is formed in the ground plane shown in the result C, the inductance is restored to 2.84 (nH / mm). (Recovery 18%).

前記電源プレーン８５にも、前記インダクタ８１に重なる領域に沿って複数個のスリットを形成してよい。一般に電流引抜を優先させた方が動作上望ましいと考えられる場合が多いから、多くの場合、実装基板上において電源プレーンよりもグランドプレーンの方が半導体装置に近くされているが、電源プレーンに対してもスリットを形成しておくことにより同じような効果を期待することができる。スリットを形成する位置はグランドプレーン８４に形成した位置と同じ位置とするのがよい。グランドプレーンのスリットによって回復したインダクタンスが電源プレーン上で再び小さくならないようにするのに効果的と考えられるからである。   A plurality of slits may be formed in the power supply plane 85 along a region overlapping the inductor 81. In general, priority is given to drawing current in many cases. In many cases, the ground plane is closer to the semiconductor device than the power plane on the mounting board. However, the same effect can be expected by forming the slit. The position where the slit is formed is preferably the same position as the position formed on the ground plane 84. This is because it is considered effective to prevent the inductance recovered by the slit of the ground plane from decreasing again on the power plane.

スリットの大きさ及び数は、グランドプレーンや電源プレーンとしての電流拡散機能や強度に対してトレードオフの関係にあるので、それを考慮して適当に決定されればよい。前記スリットはインダクタに流れる電流方向に沿った長さよりも前記電流方向に直角な向きが長い方が電流ループを大きく迂回させることができると考えられる。   The size and number of slits have a trade-off relationship with the current spreading function and strength as a ground plane and a power plane, and may be appropriately determined in consideration thereof. It is considered that the slit can largely bypass the current loop when the direction perpendicular to the current direction is longer than the length along the current direction flowing through the inductor.

図５６のようにインダクタ８１が図１５のような２重コイルで構成されている場合にもコイルパターンに沿ってスリット８７を形成する。図５２の単一コイルのコイル長を１９６ｍｍとすると、図５６の２重コイルではコイル長を２７６ｍｍとすることができる。夫々のグランドプレーンにスリットを形成しとき図５７のシミュレーション結果に示されるように、結果Ｃに対応される前記単一コイルの場合にはインダクタンスは５５７（ｎＨ）で、単位長さ当たりのインダクタンスが２．８４（ｎＨ／ｍｍ）とされる。結果Ｄに示される２重コイルの場合にはインダクタンスは５８４（ｎＨ）で、単位長さ当たりのインダクタンスは２．１１（ｎＨ／ｍｍ）とされる。結果Ｃと結果Ｄを比較すると、コイル長が長くなればインダクタンスの絶対値は大きくなるが単位長さ当たりのインダクタンスは小さくなる。コイル長に比例して寄生抵抗が大きくなるので、必要なインダクタンスと、インダクタンス特性を劣化させる寄生抵抗とを考慮して最適コイル長を決定することが望ましい。   As shown in FIG. 56, when the inductor 81 is formed of a double coil as shown in FIG. 15, the slit 87 is formed along the coil pattern. If the coil length of the single coil of FIG. 52 is 196 mm, the coil length of the double coil of FIG. 56 can be 276 mm. When slits are formed in the respective ground planes, as shown in the simulation result of FIG. 57, in the case of the single coil corresponding to the result C, the inductance is 557 (nH), and the inductance per unit length is 2.84 (nH / mm). In the case of the double coil shown in the result D, the inductance is 584 (nH), and the inductance per unit length is 2.11 (nH / mm). Comparing the results C and D, the longer the coil length, the larger the absolute value of the inductance, but the smaller the inductance per unit length. Since the parasitic resistance increases in proportion to the coil length, it is desirable to determine the optimum coil length in consideration of the necessary inductance and the parasitic resistance that degrades the inductance characteristics.

以上の説明ではインダクタのパターンをスパイラルとしたが、図５８に例示されるような折り返しパターン、或いは図５９に例示されるようなスパイラルと折り返しの組み合わせパターンとすることも可能である。   In the above description, the inductor pattern is a spiral, but it may be a folded pattern as illustrated in FIG. 58 or a combination pattern of spiral and folded as illustrated in FIG.

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。   Although the invention made by the present inventor has been specifically described based on the embodiments, it is needless to say that the present invention is not limited thereto and can be variously modified without departing from the gist thereof.

例えば半導体装置のパッケージは上記に限定されずＳＯＪ（Small Outline J-leader Package）ＱＦＪ（Quad Flat J-leader Package）などであってもよい。半導体デバイスはマイクロコンピュータやフラッシュメモリチップに限定されず、その他適宜の半導体デバイスを採用することができる。また、スイッチングレギュレータの用途は降圧回路に限定されず昇圧回路であってもよい。   For example, the package of the semiconductor device is not limited to the above, but may be a SOJ (Small Outline J-leader Package) QFJ (Quad Flat J-leader Package) or the like. The semiconductor device is not limited to a microcomputer or a flash memory chip, and other appropriate semiconductor devices can be adopted. The application of the switching regulator is not limited to the step-down circuit, and may be a step-up circuit.

本発明はスイッチングレギュレータを有する半導体装置に広く適用することができる。   The present invention can be widely applied to semiconductor devices having a switching regulator.

Claims (23)

支持基板と、前記支持基板に固定されたリードフレーム部と、前記リードフレーム部に接続された半導体デバイスとを有する半導体装置であって、
前記リードフレーム部は、その中央部に所定のパターンで形成されたインダクタと、複数のリード部品とを有し、
前記インダクタは中央部に開口を残してスパイラル状に形成され、
前記半導体デバイスは前記開口を介して前記支持基板に固定された半導体装置。A semiconductor device having a support substrate, a lead frame portion fixed to the support substrate, and a semiconductor device connected to the lead frame portion,
The lead frame part has an inductor formed in a predetermined pattern at a central part thereof, and a plurality of lead parts,
The inductor is formed in a spiral shape leaving an opening in the center,
The semiconductor device is a semiconductor device fixed to the support substrate through the opening. リードフレーム部と、前記リードフレーム部に接続された半導体デバイスとを有する半導体装置であって、
前記リードフレーム部は、中央部に所定のパターンで形成されたインダクタと、複数のリード部品とを有し、
前記インダクタは中央部に開口を残してスパイラル状に形成され、
前記インダクタは途中から前記開口に向けて分岐した複数個の突片を有し、
前記半導体デバイスは前記複数個の突片に支持されて固定された半導体装置。A semiconductor device having a lead frame part and a semiconductor device connected to the lead frame part,
The lead frame part has an inductor formed in a predetermined pattern in the center part and a plurality of lead parts,
The inductor is formed in a spiral shape leaving an opening in the center,
The inductor has a plurality of projecting pieces branched from the middle toward the opening,
The semiconductor device is a semiconductor device supported and fixed by the plurality of projecting pieces. 前記インダクタは前記半導体装置の対角線上のリード部品に支えられた請求項１又は２記載の半導体装置。   The semiconductor device according to claim 1, wherein the inductor is supported by lead parts on a diagonal line of the semiconductor device. 前記インダクタは半導体デバイスと非接続である請求項１又は２記載の半導体装置。   The semiconductor device according to claim 1, wherein the inductor is not connected to a semiconductor device. 前記半導体デバイスに前記インダクタの一端が接続され、前記半導体装置の外部との接続に利用される所定のリード部品に前記インダクタの他端が接続された請求項１又は２記載の半導体装置。   The semiconductor device according to claim 1, wherein one end of the inductor is connected to the semiconductor device, and the other end of the inductor is connected to a predetermined lead component used for connection to the outside of the semiconductor device. 前記半導体デバイスに前記インダクタの一端が接続され、前記半導体装置の外部との接続に利用される所定のリード部品と前記インダクタの他端との間に容量素子が接続された請求項１又は２記載の半導体装置。   The one end of the inductor is connected to the semiconductor device, and a capacitive element is connected between a predetermined lead component used for connection to the outside of the semiconductor device and the other end of the inductor. Semiconductor device. 前記リードフレーム部は、前記半導体装置の外部との接続に利用される一対の離間されたリード部品に結合していて前記半導体デバイスの辺に沿って延在するバスバーを有する請求項１又は２記載の半導体装置。   3. The lead frame portion includes a bus bar that is coupled to a pair of spaced apart lead components used for connection to the outside of the semiconductor device and extends along a side of the semiconductor device. Semiconductor device. 前記半導体デバイスは前記インダクタに接続されたスイッチングレギュレータ部を有し、
前記リードフレーム部は前記インダクタに接続されていて前記半導体デバイスの辺に沿って延在するバスバーを有し、
前記半導体デバイスは前記スイッチングレギュレータ部の動作に基づいて生成された内部電源を前記バスバーを介して入力する複数の電源端子を有する請求項1又は２記載の半導体装置。The semiconductor device has a switching regulator connected to the inductor,
The lead frame portion has a bus bar connected to the inductor and extending along a side of the semiconductor device;
3. The semiconductor device according to claim 1, wherein the semiconductor device has a plurality of power supply terminals for inputting an internal power supply generated based on an operation of the switching regulator section via the bus bar. 前記バスバーは閉路を形成する請求項８記載の半導体装置。   The semiconductor device according to claim 8, wherein the bus bar forms a closed circuit. 前記半導体装置の外部からグランド電位を受ける所定のリード部品と前記インダクタとの間に接続された容量素子を有する請求項９記載の半導体装置。   The semiconductor device according to claim 9, further comprising a capacitive element connected between a predetermined lead component that receives a ground potential from the outside of the semiconductor device and the inductor. リードフレーム部と、前記リードフレーム部に搭載された半導体デバイスとを有する半導体装置であって、
前記リードフレーム部は、その中央部に所定パターンで形成されたインダクタを有し、
前記インダクタは中心部を異にした複数個の電気的に導通するスパイラルを有する半導体装置。A semiconductor device having a lead frame part and a semiconductor device mounted on the lead frame part,
The lead frame portion has an inductor formed in a predetermined pattern at the center thereof,
The inductor is a semiconductor device having a plurality of electrically conductive spirals having different central portions. 前記複数個のスパイラルの相互隣接部分における電流の向きはスパイラル相互間で同じ向きとされる請求項１１記載の半導体装置。   The semiconductor device according to claim 11, wherein directions of current in mutually adjacent portions of the plurality of spirals are the same in the spirals. リードフレーム部と、前記リードフレーム部に搭載された半導体デバイスとを有する半導体装置であって、
前記リードフレーム部は、中央部に所定のパターンで形成された複数のインダクタと、複数のリード部品とを有し、
前記インダクタは半導体デバイスの対角線上のリード部品に支えられ、
前記半導体デバイスは前記インダクタに支持され、
前記半導体デバイスはスイッチングレギュレータ部を有し、前記スイッチングレギュレータ部は前記インダクタと一対一対応で接続される複数のスイッチング回路を有し、
前記複数のスイッチング回路は相互に位相がずれたクロックに同期したスイッチング動作を行う半導体装置。A semiconductor device having a lead frame part and a semiconductor device mounted on the lead frame part,
The lead frame part has a plurality of inductors formed in a predetermined pattern in the center part, and a plurality of lead parts,
The inductor is supported by lead components on a diagonal line of the semiconductor device,
The semiconductor device is supported by the inductor;
The semiconductor device has a switching regulator section, and the switching regulator section has a plurality of switching circuits connected in one-to-one correspondence with the inductor,
The plurality of switching circuits are semiconductor devices that perform a switching operation in synchronization with clocks that are out of phase with each other. リードフレーム部と、前記リードフレーム部に搭載された半導体デバイスとを有する半導体装置であって、
前記リードフレーム部は、その中央部に所定パターンで形成されたインダクタと、複数のリード部品とを有し、
前記半導体デバイスは前記インダクタに接続されたスイッチングレギュレータ部を有し、
前記リードフレーム部は前記インダクタに接続されたバスバーを有し、
前記半導体デバイスは前記スイッチングレギュレータ部の動作に基づいて生成された内部電源を前記バスバーを介して入力する複数の電源端子を有する半導体装置。A semiconductor device having a lead frame part and a semiconductor device mounted on the lead frame part,
The lead frame portion has an inductor formed in a predetermined pattern at the center thereof, and a plurality of lead components,
The semiconductor device has a switching regulator connected to the inductor,
The lead frame portion has a bus bar connected to the inductor,
The semiconductor device includes a plurality of power supply terminals for inputting an internal power supply generated based on an operation of the switching regulator unit via the bus bar. 前記バスバーは閉路を形成する請求項１４記載の半導体装置。   The semiconductor device according to claim 14, wherein the bus bar forms a closed circuit. 前記半導体装置の外部からグランド電位を受ける所定のリード部品と前記インダクタとの間に接続された容量素子を有する請求項１５記載の半導体装置。   The semiconductor device according to claim 15, further comprising a capacitive element connected between a predetermined lead component that receives a ground potential from the outside of the semiconductor device and the inductor. リードフレーム部と、前記リードフレーム部に搭載された半導体デバイスとを有する半導体装置であって、
前記リードフレーム部は、その中央部に所定パターンで形成された複数のインダクタと、複数のリード部品とを有し、
前記半導体デバイスはスイッチングレギュレータ部を有し、前記スイッチングレギュレータ部は前記複数のインダクタに一対一対応される複数のスイッチング回路を有し、各々のスイッチング回路は対応するインダクタに接続され、
前記リードフレーム部は前記インダクタに共通接続されたバスバーを有し、
前記半導体デバイスは前記スイッチングレギュレータ部の動作に基づいて生成された内部電源を前記バスバーを介して入力する複数の電源端子を有する半導体装置。A semiconductor device having a lead frame part and a semiconductor device mounted on the lead frame part,
The lead frame portion has a plurality of inductors formed in a predetermined pattern at a central portion thereof, and a plurality of lead components.
The semiconductor device has a switching regulator unit, the switching regulator unit has a plurality of switching circuits corresponding to the plurality of inductors, each switching circuit is connected to a corresponding inductor,
The lead frame portion has a bus bar commonly connected to the inductor,
The semiconductor device includes a plurality of power supply terminals for inputting an internal power supply generated based on an operation of the switching regulator unit via the bus bar. 前記複数のスイッチング回路は相互に位相がずれたクロックに同期したスイッチング動作を行う請求項１７記載の半導体装置。   The semiconductor device according to claim 17, wherein the plurality of switching circuits perform a switching operation in synchronization with clocks whose phases are shifted from each other. 前記バスバーは閉路を形成する請求項１８記載の半導体装置。   The semiconductor device according to claim 18, wherein the bus bar forms a closed circuit. 前記半導体装置の外部からグランド電位を受ける所定のリード部品と前記インダクタとの間に接続された容量素子を有する請求項１９記載の半導体装置。   The semiconductor device according to claim 19, further comprising a capacitive element connected between a predetermined lead component receiving a ground potential from the outside of the semiconductor device and the inductor. 実装基板と、この実装基板に搭載された半導体装置とを有する電子回路であって、
前記半導体装置は所定のパターンで形成されたインダクタを有し、
前記実装基板は電源プレーン及びグランドプレーンを有し、
前記グランドプレーンは、前記インダクタに重なる領域に沿って形成された複数個のスリットを有する電子回路。An electronic circuit having a mounting substrate and a semiconductor device mounted on the mounting substrate,
The semiconductor device has an inductor formed in a predetermined pattern,
The mounting board has a power plane and a ground plane,
The ground plane is an electronic circuit having a plurality of slits formed along a region overlapping with the inductor. 前記電源プレーンは、前記インダクタに重なる領域に沿って形成された複数個のスリットを有する請求項２１記載の電子回路。   The electronic circuit according to claim 21, wherein the power plane has a plurality of slits formed along a region overlapping the inductor. 前記スリットはインダクタに流れる電流方向に沿った長さよりも、前記電流方向に直角な向きが長い請求項２１又は２２記載の電子回路。   23. The electronic circuit according to claim 21, wherein the slit is longer in a direction perpendicular to the current direction than in a direction along a current direction flowing through the inductor.
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