JP5298473B2 - Semiconductor device - Google Patents

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Description

本発明は、パワー素子とその制御ＩＣとを備えた半導体装置に関し、特にノイズによる制御部の誤動作を防止した半導体装置に関する。   The present invention relates to a semiconductor device including a power element and its control IC, and more particularly to a semiconductor device that prevents malfunction of a control unit due to noise.

ＭＯＳＦＥＴなどのパワー素子とそのドライブ回路を集積した制御ＩＣをリードフレームに搭載して１つのパッケージに格納した半導体装置が知られている（例えば、特許文献１参照。）。また、パワー素子のドライブ電流による保護回路への影響を抑えて、安定化を図ることも提案されている（例えば、特許文献２参照。）。図４はこのようなパワー素子とその制御ＩＣとを備えた従来の半導体装置の構成を示す回路図である。ＭＯＳＦＥＴチップＭ１１１を有するＭＯＳ部１０１と制御ＩＣ１０２はリードフレームに搭載され、ワイヤーにより内部の配線がなされ１つのパッケージに格納される。   2. Description of the Related Art A semiconductor device is known in which a control IC in which a power element such as a MOSFET and its drive circuit are integrated is mounted on a lead frame and stored in one package (see, for example, Patent Document 1). It has also been proposed to stabilize the power element by suppressing the influence of the drive current on the protection circuit (for example, see Patent Document 2). FIG. 4 is a circuit diagram showing a configuration of a conventional semiconductor device including such a power element and its control IC. The MOS unit 101 having the MOSFET chip M111 and the control IC 102 are mounted on a lead frame, and are internally wired by wires and stored in one package.

このような半導体装置は、上記リード端子をプリント基板１０３に接続して使用される。
ＭＯＳＦＥＴチップＭ１１１には、寄生ダイオードＤ１１１と寄生容量Ｃ１１１が存在する。制御ＩＣ１０２内の制御部には例えば過電流保護用のコンパレータＣＰ１２１が設けられており、分圧用の抵抗Ｒ１２１，Ｒ１２２からの検出信号と基準電圧Ｖｒｅｆが入力される。また、制御ＩＣ１０２の出力段にはトランジスタＴｒ１２１，Ｔｒ１２２の直列回路を有し、その接続点からＭＯＳＦＥＴチップＭ１１１へ駆動信号を出力する。制御ＩＣ１０２は、上記駆動信号を出力するＯＵＴ端子とその出力段の接地端子であるＰＧＮＤ端子が設けられ、これとは別に制御部の接地端子であるＳＧＮＤ端子と電流検出用のＯＣ端子が設けられている。プリント基板１０３は、メインの平滑コンデンサＣ１３１、制御電源の平滑コンデンサＣ１３２や抵抗Ｒ１３１、コンデンサＣ１３３と抵抗Ｒ１３２のフィルタ回路などを有している。また、リードフレームのリード端子として、ＭＯＳＦＥＴチップＭ１１１のソース（Ｓ）側と接続されたＧＮＤ端子、制御ＩＣ１０２のＯＣ端子と接続された外部端子が設けられている。なお、ＭＯＳＦＥＴチップＭ１１１のドレイン（Ｄ）側と接続される端子は図示を省略している。 Such a semiconductor device is used by connecting the lead terminal to the printed circuit board 103.
The MOSFET chip M111 includes a parasitic diode D111 and a parasitic capacitance C111. For example, a comparator CP121 for overcurrent protection is provided in the control unit in the control IC 102, and detection signals and reference voltage Vref from the resistors R121 and R122 for voltage division are input. Further, the output stage of the control IC 102 has a series circuit of transistors Tr121 and Tr122, and outputs a drive signal from the connection point to the MOSFET chip M111. The control IC 102 is provided with an OUT terminal that outputs the drive signal and a PGND terminal that is a ground terminal of an output stage thereof. In addition, an SGND terminal that is a ground terminal of the control unit and an OC terminal for current detection are provided. ing. The printed circuit board 103 includes a main smoothing capacitor C131, a control power supply smoothing capacitor C132, a resistor R131, a filter circuit of the capacitor C133 and the resistor R132, and the like. Further, as lead terminals of the lead frame, a GND terminal connected to the source (S) side of the MOSFET chip M111 and an external terminal connected to the OC terminal of the control IC 102 are provided. A terminal connected to the drain (D) side of the MOSFET chip M111 is not shown.

制御ＩＣ１０２のＯＵＴ端子とＭＯＳ部１０１のＧ端子との間はワイヤーによって電気的に接続されている。また、ＭＯＳ部１０１のＳ端子とリードフレームのリード端子（ＧＮＤ）との間、制御ＩＣ１０２の出力段の接地端子であるＰＧＮＤ端子とリードフレームのリード端子（ＧＮＤ）との間、制御ＩＣ１０２の制御部の接地端子であるＳＧＮＤ端子とリードフレームのリード端子（ＧＮＤ）との間がそれぞれワイヤーによって電気的に接続されている。また、制御ＩＣ１０２のＯＣ端子と外部端子との間もワイヤーによって電気的に接続されている。   The OUT terminal of the control IC 102 and the G terminal of the MOS unit 101 are electrically connected by a wire. Further, the control IC 102 controls between the S terminal of the MOS unit 101 and the lead terminal (GND) of the lead frame, between the PGND terminal which is the ground terminal of the output stage of the control IC 102 and the lead terminal (GND) of the lead frame. The SGND terminal, which is the ground terminal of the part, and the lead terminal (GND) of the lead frame are electrically connected by wires. Further, the OC terminal of the control IC 102 and the external terminal are also electrically connected by a wire.

また、同図のＬ１０１は制御ＩＣ１０２のＯＵＴ端子とＭＯＳ部１０１のゲート（Ｇ）端子とを接続するワイヤーの配線インダクタンス、Ｌ１０２，Ｌ１０５はＭＯＳ部１０１および制御ＩＣ１０２とリードフレームのリードとを接続するワイヤーの配線インダクタンス、Ｌ１０３，Ｌ１０４は、リード端子の配線インダクタンス、Ｌ１０７はプリント基板１０３内の配線インダクタンスをそれぞれ示している。図の破線で囲まれた部分はリード部分の配線を示している。   Also, L101 in the figure connects the wiring inductance of the wire connecting the OUT terminal of the control IC 102 and the gate (G) terminal of the MOS unit 101, and L102 and L105 connect the leads of the lead frame to the MOS unit 101 and the control IC 102. The wiring inductance of the wires, L103 and L104, the wiring inductance of the lead terminal, and L107, the wiring inductance in the printed circuit board 103, respectively. A portion surrounded by a broken line in FIG.

上記構成の回路において、制御ＩＣ１０２からの駆動信号によりＭＯＳＦＥＴチップＭ１１１がオン（ＯＮ）すると、図４の破線矢印で示すように、ＭＯＳＦＥＴチップＭ１１１に流れるメイン電流Ｉ１０１、オンドライブ電流Ｉ１０２が発生する。また、ＭＯＳＦＥＴチップＭ１１１がオフ（ＯＦＦ）すると、図４の１点鎖線矢印で示すようにオフドライブ電流Ｉ１０３が発生する。そして、これらの電流Ｉ１０１〜Ｉ１０３のｄｉ／ｄｔによって、上記のワイヤー、フレーム、パターンの配線インダクタンスＬ１０１〜Ｌ１０４およびＬ１０７にノイズが発生する。制御部の接地端子であるＳＧＮＤ端子と、上記のノイズが発生するＳ端子及びＰＧＮＤ端子とが同じリード端子（ＧＮＤ）に接続されているため、上記のノイズにより制御ＩＣ１０２のＳＧＮＤ端子の電位が制御電源の平滑コンデンサＣ１３２に対して変動する。このため、過電流保護用のコンパレータＣＰ１２１の基準電位（Ｖｒｅｆ）が変動し、制御ＩＣ１０２内の制御部が誤動作する恐れがある。   In the circuit having the above-described configuration, when the MOSFET chip M111 is turned on by a drive signal from the control IC 102, a main current I101 and an on-drive current I102 flowing through the MOSFET chip M111 are generated as indicated by broken line arrows in FIG. Further, when the MOSFET chip M111 is turned off (OFF), an off drive current I103 is generated as indicated by a one-dot chain line arrow in FIG. Then, due to di / dt of these currents I101 to I103, noise is generated in the wiring inductances L101 to L104 and L107 of the wires, frames and patterns. Since the SGND terminal, which is the ground terminal of the control unit, and the S terminal and the PGND terminal where the noise is generated are connected to the same lead terminal (GND), the potential of the SGND terminal of the control IC 102 is controlled by the noise. Fluctuates with respect to the smoothing capacitor C132 of the power supply. For this reason, the reference potential (Vref) of the overcurrent protection comparator CP121 may fluctuate and the control unit in the control IC 102 may malfunction.

図５は他の従来の半導体装置の構成を示す回路図である。この半導体装置は、リードフレームのリード端子を、ＭＯＳＦＥＴチップＭ１１１のソース（Ｓ）側と接続されたＳ端子と、制御ＩＣ１０２のＰＧＮＤ端子およびＳＧＮＤ端子と接続されたＧＮＤ端子とに独立させて設けている。これに対応して、プリント基板１０３も、Ｓ端子とＧＮＤ端子を独立させて設けている。Ｌ１０６はリードの配線インダクタンス、Ｌ１０８はプリント基板１０３内の配線インダクタンスをそれぞれ示している。その他は図４の回路と同様の構成である。   FIG. 5 is a circuit diagram showing the configuration of another conventional semiconductor device. In this semiconductor device, the lead terminal of the lead frame is provided independently of the S terminal connected to the source (S) side of the MOSFET chip M111, and the GND terminal connected to the PGND terminal and the SGND terminal of the control IC 102. Yes. Correspondingly, the printed circuit board 103 is also provided with an S terminal and a GND terminal independently. L106 indicates the wiring inductance of the lead, and L108 indicates the wiring inductance in the printed circuit board 103, respectively. The other configuration is the same as that of the circuit of FIG.

この回路においても、ＭＯＳＦＥＴチップＭ１１１がオン、オフすると、ＭＯＳＦＥＴチップＭ１１１に流れるメイン電流Ｉ１０１、オンドライブ電流Ｉ１０２、オフドライブ電流Ｉ１０３が発生し、これらの電流Ｉ１０１〜Ｉ１０３のｄｉ／ｄｔによって、インダクタンスＬ１０１〜Ｌ１０３およびＬ１０５〜Ｌ１０８にノイズが発生する。制御部の接地端子であるＳＧＮＤ端子と上記のノイズが発生するＰＧＮＤ端子とが同じリード端子（ＧＮＤ）に接続され、同じくノイズが発生するＳ端子とＧＮＤ端子がプリント基板１０３内で接続されている。このため、上記のノイズにより制御ＩＣ１０２のＳＧＮＤ端子の電位が制御電源の平滑コンデンサＣ１３２に対して変動する。そして、同様に、過電流保護用のコンパレータＣＰ１２１の基準電位（Ｖｒｅｆ）が変動し、制御ＩＣ１０２内の制御部が誤動作する恐れがある。   Also in this circuit, when the MOSFET chip M111 is turned on / off, a main current I101, an on-drive current I102, and an off-drive current I103 flowing through the MOSFET chip M111 are generated. ~ L103 and L105 to L108 generate noise. The GND terminal, which is the ground terminal of the control unit, and the above-described PGND terminal that generates noise are connected to the same lead terminal (GND), and the S terminal that similarly generates noise and the GND terminal are connected in the printed circuit board 103. . For this reason, the potential of the SGND terminal of the control IC 102 fluctuates with respect to the smoothing capacitor C132 of the control power supply due to the noise. Similarly, the reference potential (Vref) of the overcurrent protection comparator CP121 may fluctuate and the control unit in the control IC 102 may malfunction.

図６は他の従来の半導体装置の構成を示す回路図である。この半導体装置は、図５の回路におけるＧＮＤ端子を更にＰＧＮＤ端子とＳＧＮＤ端子に分けて設けている。この回路では、ＭＯＳＦＥＴチップＭ１１１に流れるメイン電流Ｉ１０１、オンドライブ電流Ｉ１０２、オフドライブ電流Ｉ１０３からの影響はなくなるが、端子数が増加し、外部端子数に制限がある場合には採用することができない。また、端子数の制限内で分けられた場合でも端子数が多くなり、プリント基板１０３のパターニングが難しくなる恐れがある。   FIG. 6 is a circuit diagram showing the configuration of another conventional semiconductor device. In this semiconductor device, the GND terminal in the circuit of FIG. 5 is further divided into a PGND terminal and a SGND terminal. In this circuit, there is no influence from the main current I101, the on-drive current I102, and the off-drive current I103 flowing through the MOSFET chip M111, but it cannot be adopted when the number of terminals increases and the number of external terminals is limited. . In addition, even if the number of terminals is divided within the limit, the number of terminals increases, which may make it difficult to pattern the printed circuit board 103.

図７〜図９は他の従来の半導体装置の構成を示す回路図である。これらの回路は、ＭＯＳ部１０１に電流検出用素子であるＭＯＳＦＥＴチップＭ１１２を内蔵した場合を示している。図７の回路は図４の回路に相当し、図８の回路は図５の回路に相当し、図９の回路は図６の回路に相当している。   7 to 9 are circuit diagrams showing configurations of other conventional semiconductor devices. These circuits show a case where a MOSFET chip M112, which is a current detection element, is built in the MOS unit 101. The circuit in FIG. 7 corresponds to the circuit in FIG. 4, the circuit in FIG. 8 corresponds to the circuit in FIG. 5, and the circuit in FIG. 9 corresponds to the circuit in FIG.

図７の回路においても、ＭＯＳＦＥＴチップＭ１１１のオン、オフによりメイン電流Ｉ１０１、オンドライブ電流Ｉ１０２、オフドライブ電流Ｉ１０３が発生し、これらの電流Ｉ１０１〜Ｉ１０３のｄｉ／ｄｔによって、インダクタンスＬ１０１〜Ｌ１０４およびＬ１０７にノイズが発生する。このため、制御ＩＣ１０２のＳＧＮＤ端子の電位が制御電源の平滑コンデンサＣ１３２に対して変動し、制御ＩＣ１０２内の制御部が誤動作する恐れがある。   Also in the circuit of FIG. 7, the main current I101, the on-drive current I102, and the off-drive current I103 are generated by turning on and off the MOSFET chip M111. Noise is generated. For this reason, the potential of the SGND terminal of the control IC 102 may fluctuate with respect to the smoothing capacitor C132 of the control power supply, and the control unit in the control IC 102 may malfunction.

また、図８の回路においても同様に、インダクタンスＬ１０１〜Ｌ１０３およびＬ１０５〜Ｌ１０８にノイズが発生する。したがって、制御ＩＣ１０２内の制御部が誤動作する恐れがある。図９の回路では、図６の回路と同様ＭＯＳＦＥＴチップＭ１１１に流れるメイン電流Ｉ１０１、オンドライブ電流Ｉ１０２、オフドライブ電流Ｉ１０３からの影響はなくなるが、端子数が増加し、外部端子数に制限がある場合には採用することができない。また、端子数の制限内で分けられた場合でも端子数が多くなり、プリント基板１０３のパターニングが難しくなる恐れがある。
特開２００５−３４７３２７号公報 特許第３００８９２４号公報 Similarly, noise is generated in the inductances L101 to L103 and L105 to L108 in the circuit of FIG. Therefore, the control unit in the control IC 102 may malfunction. In the circuit of FIG. 9, the influence from the main current I101, the on-drive current I102, and the off-drive current I103 flowing through the MOSFET chip M111 is eliminated as in the circuit of FIG. 6, but the number of terminals increases and the number of external terminals is limited. In some cases it cannot be adopted. In addition, even if the number of terminals is divided within the limit, the number of terminals increases, which may make it difficult to pattern the printed circuit board 103.
JP 2005-347327 A Japanese Patent No. 3008924

上記のように構成された従来の半導体装置においては、上述のようにパワー素子に流れるメイン電流、オンドライブ電流、オフドライブ電流が発生する。そして、これらの電流のｄｉ／ｄｔによって、パワー素子、制御ＩＣ、プリント基板間のワイヤー、フレーム、パターンの配線インダクタンスにノイズが発生する。このため、制御ＩＣのＧＮＤ端子の電位が変動して、制御ＩＣ内の制御部が誤動作するという問題点がある。また、ＧＮＤ端子を分けて配線する場合はノイズの影響はなくなるが、端子数が増えて、端子数に制限がある場合には採用できない。   In the conventional semiconductor device configured as described above, the main current, the on-drive current, and the off-drive current flowing through the power element are generated as described above. The di / dt of these currents causes noise in the wiring inductance of the power element, the control IC, the wire between the printed circuit board, the frame, and the pattern. For this reason, there is a problem that the potential of the GND terminal of the control IC fluctuates and the control unit in the control IC malfunctions. Further, when the GND terminals are separately wired, the influence of noise is eliminated, but this cannot be adopted when the number of terminals increases and the number of terminals is limited.

本発明は、このような点に鑑みてなされたものであり、端子数を増加させることなく、パワー素子の電流によってワイヤー、フレーム、パターンの配線インダクタンスに発生するノイズの影響をなくすことができ、制御部の誤動作を防止することができる半導体装置を提供することを目的とする。   The present invention has been made in view of such a point, and without increasing the number of terminals, it is possible to eliminate the influence of noise generated in the wiring inductance of the wire, frame, pattern by the current of the power element, An object of the present invention is to provide a semiconductor device capable of preventing malfunction of a control unit.

本発明では上記課題を解決するために、パワー素子と、前記パワー素子を制御する集積化された制御回路とを備えた半導体装置において、前記制御回路は、前記パワー素子の駆動信号を出力する出力端子および第１の接地端子を有する出力部と、第２の接地端子に接続されて前記パワー素子を制御する制御部とを備え、前記パワー素子は、制御端子と、主電流を出力する接地側の第１の端子と、当該第１の端子に接続された第２の端子とを備え、前記制御回路における前記出力部の前記出力端子が前記パワー素子の前記制御端子と接続され、前記制御回路における前記出力部の前記第１の接地端子が前記パワー素子の前記第２の端子と接続され、前記パワー素子の前記第１の端子が第１のリード端子と接続され、前記制御回路における前記第２の接地端子が第２のリード端子と接続されていることを特徴とする半導体装置が提供される。 In the present invention, in order to solve the above problems, a semiconductor device including a power device, and integrated control circuit for controlling said power element, said control circuit, you outputs a drive signal of the power device an output unit having output terminals and the first ground pin is connected to a second ground terminal and a control unit for controlling said power device, the power device, output and control terminals, the main current first terminal on the ground side of, and a second terminal connected to the first terminal, the output terminal of the output section in the control circuit is connected to the control terminal of the power device, In the control circuit, the first ground terminal of the output unit is connected to the second terminal of the power element, the first terminal of the power element is connected to a first lead terminal, and the control circuit In the above A ground terminal of the semiconductor device is provided, characterized in Tei Rukoto is connected to the second lead terminal.

このような半導体装置によれば、パワー素子の駆動信号を出力する制御回路の出力部の第１の接地端子がパワー素子の接地側の第２の端子と接続されているので、端子数を増加させることなく、パワー素子の電流によってワイヤー、フレーム、パターンの配線インダクタンスに発生するノイズの影響をなくすことができ、制御部の誤動作を防止することができる。 According to such a semiconductor device, a second terminal and connected Tei Runode the ground side of the first ground terminal power device of the output unit of the control circuit for outputting a drive signal of the power device, increasing the number of terminals Therefore, it is possible to eliminate the influence of noise generated in the wiring inductance of the wire, frame, and pattern by the current of the power element, and to prevent malfunction of the control unit.

本発明の半導体装置は、パワー素子の駆動信号を出力する制御回路の出力部の第１の接地端子がパワー素子の接地側の第２の端子と接続されているので、端子数を増加させることなく、パワー素子の電流によってワイヤー、フレーム、パターンの配線インダクタンスに発生するノイズの影響をなくすことができ、制御部の誤動作を防止することができるという利点がある。
The semiconductor device of the present invention, the control circuit of the first ground terminal of the output unit is connected to the second terminal on the ground side of the power device Tei as they may outputs a drive signal of the power device, to increase the number of terminals In addition, there is an advantage that the influence of noise generated on the wiring inductance of the wire, frame, and pattern due to the current of the power element can be eliminated, and malfunction of the control unit can be prevented.

以下、本発明の実施の形態を図面を参照して説明する。
図１は本発明の第１の実施の形態の半導体装置の構成を示す回路図である。パワー素子であるＭＯＳＦＥＴチップＭ１を有するＭＯＳ部１と、ＭＯＳＦＥＴチップＭ１を制御する集積化された制御回路である制御ＩＣ２は、リードフレームに搭載され、ワイヤーによって内部の配線がなされ、１つのパッケージに収納される。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention. The MOS unit 1 having the MOSFET chip M1 that is a power element and the control IC 2 that is an integrated control circuit that controls the MOSFET chip M1 are mounted on a lead frame, and internal wiring is made by wires, in one package. Stored.

このような半導体装置は、ＭＯＳ部１と制御ＩＣ２がリードフレームに搭載され、内部配線後に樹脂封止されて１パッケージとなる。そして、このパッケージがプリント基板３に実装されて、ＤＣ／ＤＣコンバータなどの回路を構成する。   In such a semiconductor device, the MOS portion 1 and the control IC 2 are mounted on a lead frame, and after internal wiring, resin-sealed to form one package. Then, this package is mounted on the printed circuit board 3 to constitute a circuit such as a DC / DC converter.

ＭＯＳＦＥＴチップＭ１は、寄生ダイオードＤ１と寄生容量Ｃ１が存在する。制御ＩＣ２内の制御部には例えば過電流保護用のコンパレータＣＰ２１が設けられており、分圧用の抵抗Ｒ２１，Ｒ２２からの検出信号と基準電圧Ｖｒｅｆが入力される。また、制御ＩＣ２の出力段（出力部）にはトランジスタＴｒ２１，Ｔｒ２２の直列回路を有し、その接続点からＭＯＳＦＥＴチップＭ１へ駆動信号を出力する。制御ＩＣ２は、上記駆動信号を出力するＯＵＴ端子（出力端子）とその出力段のＰＧＮＤ端子（接地端子）が設けられ、これとは別に制御部のＳＧＮＤ端子（接地端子）と電流検出用のＯＣ端子が設けられている。プリント基板３は、メインの平滑コンデンサＣ３１、制御電源の平滑コンデンサＣ３２や抵抗Ｒ３１、コンデンサＣ３３と抵抗Ｒ３２のフィルタ回路などを有している。また、リードフレームのリード端子として、ＭＯＳＦＥＴチップＭ１のソース（Ｓ）側と接続されたＧＮＤ端子および制御ＩＣ２のＯＣ端子と接続された外部端子が設けられている。なお、ＭＯＳＦＥＴチップＭ１のドレイン（Ｄ）側と接続される端子は図示を省略している。   The MOSFET chip M1 includes a parasitic diode D1 and a parasitic capacitance C1. For example, a comparator CP21 for overcurrent protection is provided in the control unit in the control IC 2, and detection signals and reference voltage Vref from voltage dividing resistors R21 and R22 are input. The output stage (output unit) of the control IC 2 has a series circuit of transistors Tr21 and Tr22, and outputs a drive signal from the connection point to the MOSFET chip M1. The control IC 2 is provided with an OUT terminal (output terminal) for outputting the drive signal and a PGND terminal (ground terminal) at the output stage thereof. Apart from this, the control terminal SGND terminal (ground terminal) and a current detection OC Terminals are provided. The printed circuit board 3 includes a main smoothing capacitor C31, a smoothing capacitor C32 of a control power source, a resistor R31, a filter circuit of a capacitor C33 and a resistor R32, and the like. Further, as lead terminals of the lead frame, a GND terminal connected to the source (S) side of the MOSFET chip M1 and an external terminal connected to the OC terminal of the control IC 2 are provided. A terminal connected to the drain (D) side of the MOSFET chip M1 is not shown.

制御ＩＣ２のＯＵＴ端子とＭＯＳ部１のＧ端子との間はワイヤーによって電気的に接続されている。また、ＭＯＳ部１のＳ１端子とリードフレームのリード端子（ＧＮＤ）との間、制御ＩＣ２の制御部の接地端子であるＳＧＮＤ端子とリードフレームのリード端子（ＧＮＤ）との間がそれぞれワイヤーによって電気的に接続されている。また、制御ＩＣ２のＯＣ端子と外部端子との間もワイヤーによって電気的に接続されている。   The OUT terminal of the control IC 2 and the G terminal of the MOS unit 1 are electrically connected by a wire. The wire between the S1 terminal of the MOS unit 1 and the lead terminal (GND) of the lead frame is electrically connected between the SGND terminal which is the ground terminal of the control unit of the control IC 2 and the lead terminal (GND) of the lead frame by wires. Connected. Further, the OC terminal of the control IC 2 and the external terminal are also electrically connected by a wire.

上記ＭＯＳＦＥＴチップＭ１の制御端子であるゲート（Ｇ）は制御ＩＣ２の出力部のＯＵＴ端子と接続され、接地側端子であるソース（Ｓ）は制御ＩＣ２の出力部のＰＧＮＤ端子と接続されている。実際には、ＭＯＳＦＥＴチップＭ１の主電流が流れる接地側パッドとその補助パッドとを有し、上記のＰＧＮＤ端子はその補助パッドに接続されている。   The gate (G) which is the control terminal of the MOSFET chip M1 is connected to the OUT terminal of the output part of the control IC2, and the source (S) which is the ground side terminal is connected to the PGND terminal of the output part of the control IC2. Actually, the MOSFET chip M1 has a ground side pad through which the main current flows and its auxiliary pad, and the PGND terminal is connected to the auxiliary pad.

また、同図のＬ１は制御ＩＣ２のＯＵＴ端子とＭＯＳ部１のゲート（Ｇ）端子とを接続するワイヤーの配線インダクタンス、Ｌ２は制御ＩＣ２のＰＧＮＤ端子とＭＯＳ部１のソース（Ｓ２）端子とを接続するワイヤーの配線インダクタンス、Ｌ３，Ｌ４はＭＯＳ部１とリードフレームのリードとを接続するアルミニウムなどのワイヤーの配線インダクタンス、Ｌ５はプリント基板３内の配線インダクタンスをそれぞれ示している。図の破線で囲まれた部分はリード部分の配線を示している。   Also, L1 in the figure is the wiring inductance of the wire connecting the OUT terminal of the control IC 2 and the gate (G) terminal of the MOS unit 1, and L2 is the PGND terminal of the control IC 2 and the source (S2) terminal of the MOS unit 1 The wiring inductance of the wires to be connected, L3 and L4 are the wiring inductances of wires such as aluminum connecting the MOS part 1 and the lead frame leads, and L5 is the wiring inductance in the printed circuit board 3, respectively. A portion surrounded by a broken line in FIG.

上記構成の回路において、制御ＩＣ２からの駆動信号によりＭＯＳＦＥＴチップＭ１がオンすると、図１の破線矢印で示すように、ＭＯＳＦＥＴチップＭ１に流れるメイン電流（主電流）Ｉ１、オンドライブ電流Ｉ２が発生する。また、ＭＯＳＦＥＴチップＭ１がオフすると、図１の１点鎖線矢印で示すようにオフドライブ電流Ｉ３が発生する。そして、これらの電流Ｉ１〜Ｉ３のｄｉ／ｄｔによって、上記のワイヤー、フレーム、パターンの配線インダクタンスＬ１〜Ｌ５にノイズが発生する。   In the circuit having the above configuration, when the MOSFET chip M1 is turned on by the drive signal from the control IC 2, a main current (main current) I1 and an on-drive current I2 that flow through the MOSFET chip M1 are generated as indicated by broken line arrows in FIG. . Further, when the MOSFET chip M1 is turned off, an off drive current I3 is generated as shown by a one-dot chain arrow in FIG. Then, due to the di / dt of these currents I1 to I3, noise is generated in the wiring inductances L1 to L5 of the wires, frames, and patterns.

しかし、図１の回路ではＭＯＳＦＥＴチップＭ１の駆動信号を出力する制御ＩＣ２の出力部のＰＧＮＤ端子がＭＯＳＦＥＴチップＭ１のソースと接続されて外部に導出されており、上記のインダクタンスＬ１〜Ｌ５に発生したノイズは制御ＩＣ２のＳＧＮＤ端子の電位に変動を与えることはなく、コンパレータＣＰ２１の基準電位（Ｖｒｅｆ）が変動することはなく、制御ＩＣ２内の制御部が誤動作する恐れはない。   However, in the circuit of FIG. 1, the PGND terminal of the output part of the control IC 2 that outputs the drive signal of the MOSFET chip M1 is connected to the source of the MOSFET chip M1 and is derived to the outside, and is generated in the inductances L1 to L5. The noise does not change the potential of the SGND terminal of the control IC2, the reference potential (Vref) of the comparator CP21 does not change, and there is no possibility that the control unit in the control IC2 malfunctions.

このように、第１の実施の形態ではＭＯＳＦＥＴチップＭ１の駆動信号を出力する制御ＩＣ２の出力部のＰＧＮＤ端子がＭＯＳＦＥＴチップＭ１のソースと接続されて外部に導出されているので、端子数を増加させることなく、ＭＯＳＦＥＴチップＭ１の電流によってワイヤー、フレーム、パターンの配線インダクタンスＬ１〜Ｌ５に発生するノイズの影響をなくすことができ、制御ＩＣ２の制御部の誤動作を防止することができる。   As described above, in the first embodiment, the PGND terminal of the output part of the control IC 2 that outputs the drive signal of the MOSFET chip M1 is connected to the source of the MOSFET chip M1 and is derived to the outside, so the number of terminals is increased. In this case, it is possible to eliminate the influence of noise generated in the wiring inductances L1 to L5 of the wire, frame, and pattern due to the current of the MOSFET chip M1, and to prevent malfunction of the control unit of the control IC2.

ここで、上記の半導体素子の製造に際しては、ＭＯＳ部１と制御ＩＣ２をリードフレームのダイパッドに搭載し、ＭＯＳＦＥＴチップＭ１および制御ＩＣ２のダイパッドへの接続をそれぞれワイヤボンディングで行うことができる。   Here, when manufacturing the semiconductor element, the MOS portion 1 and the control IC 2 can be mounted on the die pad of the lead frame, and the MOSFET chip M1 and the control IC 2 can be connected to the die pad by wire bonding.

図２は本発明の第２の実施の形態の半導体装置の構成を示す回路図である。この半導体装置は、図７〜図９に示す従来の半導体装置と同様、ＭＯＳ部１に電流検出用素子であるＭＯＳＦＥＴチップＭ２を内蔵させた場合を示している。実際には、ＭＯＳＦＥＴチップＭ１のメイン電流が流れる接地側パッドとその補助パッドとを有するとともに、ＭＯＳＦＥＴチップＭ２の接地側パッドを有し、制御ＩＣ２のＰＧＮＤ端子が上記補助パッドに接続され、ＭＯＳＦＥＴチップＭ２の接地側パッドが制御ＩＣ２の電流検出用端子であるＯＣ端子に接続されている。   FIG. 2 is a circuit diagram showing a configuration of a semiconductor device according to the second embodiment of the present invention. This semiconductor device shows a case where a MOSFET chip M2, which is a current detection element, is built in the MOS section 1, as in the conventional semiconductor device shown in FIGS. Actually, the MOSFET chip M1 has a ground-side pad through which a main current flows and its auxiliary pad, and also has a ground-side pad of the MOSFET chip M2, and the PGND terminal of the control IC 2 is connected to the auxiliary pad. The ground side pad of M2 is connected to the OC terminal which is a current detection terminal of the control IC2.

このように構成された半導体装置においても、ＭＯＳＦＥＴチップＭ１の駆動信号を出力する制御ＩＣ２の出力部のＰＧＮＤ端子がＭＯＳＦＥＴチップＭ１のソースと接続されて外部に導出されているので、端子数を増加させることなく、ＭＯＳＦＥＴチップＭ１の電流によってワイヤー、フレーム、パターンの配線インダクタンスＬ１〜Ｌ５に発生するノイズの影響により制御ＩＣ２の制御部のＧＮＤ端子の電位が変動することなく、制御ＩＣ２の制御部の誤動作を防止することができる。   Also in the semiconductor device configured as described above, the PGND terminal of the output part of the control IC 2 that outputs the drive signal of the MOSFET chip M1 is connected to the source of the MOSFET chip M1 and led to the outside, so the number of terminals is increased. Without causing fluctuations in the potential of the GND terminal of the control unit of the control IC 2 due to the influence of noise generated in the wiring inductances L1 to L5 of the wire, frame, and pattern due to the current of the MOSFET chip M1, the control unit of the control IC 2 Malfunctions can be prevented.

図３は上述の半導体装置の配線構造を示すブロック図である。同図の（ａ）は図４および図７に示す従来の半導体装置の配線構造、（ｂ）は図１に示す第１の実施の形態の半導体装置の配線構造、（ｃ）は図２に示す第２の実施の形態の半導体装置の配線構造をそれぞれ示している。   FIG. 3 is a block diagram showing a wiring structure of the semiconductor device described above. 4A is a wiring structure of the conventional semiconductor device shown in FIGS. 4 and 7, FIG. 4B is a wiring structure of the semiconductor device of the first embodiment shown in FIG. 1, and FIG. The wiring structure of the semiconductor device of the second embodiment shown is shown respectively.

第１および第２の実施の形態では、制御ＩＣ２のＰＧＮＤ配線を直接ＭＯＳＦＥＴチップＭ１のＳ２端子（ソース端子のＰＧＮＤ端子への配線用ソース端子）へ配線し、ＳＧＮＤ配線は単独で行ってＧＮＤ端子として出力する。このように配線することにより、ＭＯＳＦＥＴチップＭ１のメイン電流Ｉ１、オンドライブ電流Ｉ２のｄｉ／ｄｔによってワイヤー、フレーム、プリント基板３のパターンのインダクタンスＬ１，Ｌ３，Ｌ４にノイズが発生し、次にオフドライブ電流Ｉ３のｄｉ／ｄｔによってワイヤーのみのインダクタンスＬ２にノイズが発生するが、いずれのノイズもＳＧＮＤ＝ＧＮＤ端子には影響がなく、制御ＩＣ２の誤動作の発生はない。   In the first and second embodiments, the PGND wiring of the control IC 2 is directly wired to the S2 terminal (source terminal for wiring to the PGND terminal of the source terminal) of the MOSFET chip M1, and the SGND wiring is performed independently to the GND terminal. Output as. By wiring in this way, noise is generated in the inductances L1, L3, and L4 of the pattern of the wire, the frame, and the printed circuit board 3 due to the di / dt of the main current I1 and the on-drive current I2 of the MOSFET chip M1, and then off. Although noise occurs in the inductance L2 of only the wire due to the di / dt of the drive current I3, any noise does not affect the SGND = GND terminal, and no malfunction of the control IC 2 occurs.

本発明の第１の実施の形態の半導体装置の構成を示す回路図である。1 is a circuit diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention. 本発明の第２の実施の形態の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the semiconductor device of the 2nd Embodiment of this invention. 半導体装置の配線構造を示すブロック図である。It is a block diagram which shows the wiring structure of a semiconductor device. 従来の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional semiconductor device. 他の従来の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of another conventional semiconductor device. 他の従来の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of another conventional semiconductor device. 他の従来の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of another conventional semiconductor device. 他の従来の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of another conventional semiconductor device. 他の従来の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of another conventional semiconductor device.

符号の説明Explanation of symbols

１ ＭＯＳ部
２ 制御ＩＣ
３ プリント基板
Ｃ３１，Ｃ３２ 平滑コンデンサ
Ｌ１〜Ｌ５ 配線インダクタンス
Ｍ１，Ｍ２ ＭＯＳＦＥＴチップ 1 MOS part 2 Control IC
3 Printed circuit board C31, C32 Smoothing capacitor L1-L5 Wiring inductance M1, M2 MOSFET chip

Claims (3)

パワー素子と、前記パワー素子を制御する集積化された制御回路とを備えた半導体装置において、
前記制御回路は、前記パワー素子の駆動信号を出力する出力端子および第１の接地端子を有する出力部と、第２の接地端子に接続されて前記パワー素子を制御する制御部とを備え、
前記パワー素子は、制御端子と、主電流を出力する接地側の第１の端子と、当該第１の端子に接続された第２の端子とを備え、
前記制御回路における前記出力部の前記出力端子が前記パワー素子の前記制御端子と接続され、前記制御回路における前記出力部の前記第１の接地端子が前記パワー素子の前記第２の端子と接続され、前記パワー素子の前記第１の端子が第１のリード端子と接続され、前記制御回路における前記第２の接地端子が第２のリード端子と接続されていることを特徴とする半導体装置。 In a semiconductor device comprising a power element and an integrated control circuit for controlling the power element,
Wherein the control circuit includes an output portion having the power to that output terminal and the first ground pin outputs a drive signal of the element, and a second control unit which is connected to the ground terminal to control the power element Prepared ,
The power device includes a control terminal, a first terminal of the ground side for outputting a main current, and a second terminal connected to the first terminal,
The output terminal of the output section in the control circuit is connected to the control terminal of the power element, and the first ground terminal of the output section in the control circuit is connected to the second terminal of the power element. , wherein the power device first terminal connected to the first lead terminal, the semiconductor device wherein in the control circuit second ground terminals, characterized in Tei Rukoto is connected to the second lead terminal. 前記制御回路は、前記制御部に接続された電流検出端子を備え、当該電流検出端子が第３のリード端子と接続されていることを特徴とする請求項１記載の半導体装置。 The semiconductor device according to claim 1 , wherein the control circuit includes a current detection terminal connected to the control unit, and the current detection terminal is connected to a third lead terminal . 前記パワー素子は、当該パワー素子に流れる主電流を検出する電流検出用素子と、当該電流検出用素子の接地側における第３の端子とを備え、
前記制御回路は、前記制御部に接続された電流検出端子を備え、
前記パワー素子の前記第３の端子が前記制御回路の前記電流検出端子に接続されていることを特徴とする請求項１記載の半導体装置。 The power element includes a current detection element for detecting a main current flowing through the power element , and a third terminal on the ground side of the current detection element ,
Before SL control circuit includes a connected current detection terminal to the control unit,
The semiconductor device according to claim 1 , wherein the third terminal of the power element is connected to the current detection terminal of the control circuit .
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