JP4885635B2 - Semiconductor device - Google Patents
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Description
本発明は、内部リードに半導体素子およびチップ部品が搭載され、これらがモールド樹脂によって封止された形態の半導体装置に関する。 The present invention relates to a semiconductor device in which a semiconductor element and a chip component are mounted on an internal lead and these are sealed with a mold resin.
QFP(Quad Flat Package)構造などを有する半導体装置は、集積回路が形成された半導体チップと、リードフレームとよばれる導体を備える。半導体チップは、リードフレームのアイランドに実装され、半導体チップ上に設けられたパッドは、リードとボンディングワイヤを介して接続された後に、モールド樹脂によって封止される。その後、半導体パッケージは、リードフレームから切り離される。 A semiconductor device having a QFP (Quad Flat Package) structure or the like includes a semiconductor chip on which an integrated circuit is formed and a conductor called a lead frame. The semiconductor chip is mounted on the island of the lead frame, and the pads provided on the semiconductor chip are connected to the leads via bonding wires and then sealed with a mold resin. Thereafter, the semiconductor package is separated from the lead frame.
リニアレギュレータ(3端子レギュレータ)などの電源回路を、QFP構造の半導体装置として製造する場合について考察する。ここで、リニアレギュレータは、入力端子に入力された電源電圧を、安定化して出力端子から出力する。こうしたリニアレギュレータは電源端子と接地間、出力端子と接地間に、電圧を安定化するための安定化キャパシタが設けられるのが一般的である。さらに、車載用途などにおいては、EMC(Electro−Magnetic Compatibility)とよばれる規格を満たすために、安定化キャパシタと並列に、容量値が数nF〜数十nFのデカップリングキャパシタが設けられる場合がある。 Consider a case where a power supply circuit such as a linear regulator (3-terminal regulator) is manufactured as a semiconductor device having a QFP structure. Here, the linear regulator stabilizes the power supply voltage input to the input terminal and outputs it from the output terminal. Such a linear regulator is generally provided with a stabilizing capacitor for stabilizing the voltage between the power supply terminal and the ground and between the output terminal and the ground. Furthermore, in order to satisfy a standard called EMC (Electro-Magnetic Compatibility) in a vehicle-mounted application, a decoupling capacitor having a capacitance value of several nF to several tens of nF may be provided in parallel with the stabilization capacitor. .
QFP構造のレギュレータにおいて、デカップリングキャパシタはパッケージの外部のプリント基板上に設ける必要がある。このため、リードやプリント基板上の配線パターンにより発生する寄生インダクタンスや寄生抵抗によって、デカップリング特性が悪化したり、プリント基板の配線パターンによって、リニアレギュレータのEMC特性が変動するという問題がある。 In the regulator of the QFP structure, the decoupling capacitor needs to be provided on a printed circuit board outside the package. For this reason, there is a problem that the decoupling characteristic is deteriorated due to the parasitic inductance or the parasitic resistance generated by the lead or the wiring pattern on the printed circuit board, or the EMC characteristic of the linear regulator varies depending on the wiring pattern of the printed circuit board.
こうした問題、すなわち、半導体装置の特性が、それが実装されるプリント基板の配線パターンにより影響を受けるという問題は、EMC特性に限らず発生しうる。本発明はこうした課題に鑑みてなされたものであり、その目的は、プリント基板の配線パターンなどの影響を抑制し、安定した特性を得ることができる半導体装置の提供にある。 Such a problem, that is, the problem that the characteristics of the semiconductor device are affected by the wiring pattern of the printed circuit board on which the semiconductor device is mounted can occur not only with the EMC characteristics. The present invention has been made in view of such problems, and an object thereof is to provide a semiconductor device capable of suppressing the influence of a wiring pattern of a printed circuit board and obtaining stable characteristics.
本発明のある態様によれば、リードを具備した半導体装置が提供される。この半導体装置は、少なくとも表面が導電性材料で形成された基体と、基体の一面に実装され、接地電位が基体から供給される半導体基板と、平行に形成された電極対である第1、第2電極を具備したキャパシタであって、基体上に、第1電極が基体の一面と電気的に接続された状態で実装されたキャパシタと、外部接続用に設けられた半導体基板のパッドと、キャパシタの第2電極とを接続する第1のボンディングワイヤと、本半導体装置の外部接続端子であるリードと、リードとキャパシタの第2電極とを接続する第2のボンディングワイヤと、を備える。 According to an aspect of the present invention, a semiconductor device having a lead is provided. The semiconductor device includes a base having at least a surface formed of a conductive material, a semiconductor substrate mounted on one surface of the base and supplied with a ground potential from the base, and first and second electrode pairs formed in parallel. A capacitor having two electrodes, the capacitor mounted on the base body in a state where the first electrode is electrically connected to one surface of the base body, a pad of a semiconductor substrate provided for external connection, and the capacitor A first bonding wire that connects the second electrode, a lead that is an external connection terminal of the semiconductor device, and a second bonding wire that connects the lead and the second electrode of the capacitor.
この態様によると、キャパシタの第1電極には、基体の表面を介して、半導体装置と同一の電位が供給される。その結果、従来のように、キャパシタを半導体装置のパッケージの外部、すなわちプリント基板上に設けた場合に比べて、キャパシタと半導体チップの位置関係が固定されるため、半導体装置の特性を安定させることができる。 According to this aspect, the same potential as that of the semiconductor device is supplied to the first electrode of the capacitor via the surface of the base. As a result, the positional relationship between the capacitor and the semiconductor chip is fixed as compared with the conventional case where the capacitor is provided outside the package of the semiconductor device, that is, on the printed circuit board, thereby stabilizing the characteristics of the semiconductor device. Can do.
本発明の別の態様によっても、リードを具備した半導体装置が提供される。この半導体装置は、少なくとも表面が導電性材料で形成された基体と、基体の一面に実装され、接地電位が前記基体から供給される半導体基板と、平行に形成された電極対である第1、第2電極を具備したキャパシタであって、基体上に、第1電極が前記基体の一面と電気的に接続された状態で実装されたキャパシタと、本半導体装置の外部接続端子であって、その一端が、キャパシタの第2電極と密着して固定されるリードと、外部接続用に設けられた半導体基板のパッドと、リードの一端とを接続するボンディングワイヤと、を備える。 According to another aspect of the present invention, a semiconductor device including a lead is provided. The semiconductor device includes a base having at least a surface formed of a conductive material, a semiconductor substrate mounted on one surface of the base, and a ground potential supplied from the base, and first and second electrode pairs formed in parallel. A capacitor having a second electrode, the capacitor mounted on the substrate in a state where the first electrode is electrically connected to one surface of the substrate, and an external connection terminal of the semiconductor device, One end includes a lead fixed in close contact with the second electrode of the capacitor, a pad of a semiconductor substrate provided for external connection, and a bonding wire that connects one end of the lead.
この態様においても、キャパシタの第1電極には、基体の表面を介して、半導体装置と同一の電位が供給される。その結果、従来のように、キャパシタを半導体装置のパッケージの外部、すなわちプリント基板上に設けた場合に比べて、キャパシタと半導体チップの位置関係が固定されるため、半導体装置の特性を安定させることができる。 Also in this aspect, the same potential as that of the semiconductor device is supplied to the first electrode of the capacitor via the surface of the base. As a result, the positional relationship between the capacitor and the semiconductor chip is fixed as compared with the conventional case where the capacitor is provided outside the package of the semiconductor device, that is, on the printed circuit board, thereby stabilizing the characteristics of the semiconductor device. Can do.
ある態様において、半導体基板は、電源回路を含んでもよい。パッドは、電源回路に電源電圧を供給する入力端子であって、キャパシタは、電源回路の入力端子に設けられたデカップリングキャパシタであってもよい。
また、パッドは、電源回路により生成された電圧が出力される出力端子であって、キャパシタは、電源回路の出力端子に設けられたデカップリングキャパシタであってもよい。電源回路は、リニアレギュレータであってもよい。
In one embodiment, the semiconductor substrate may include a power supply circuit. The pad may be an input terminal that supplies a power supply voltage to the power supply circuit, and the capacitor may be a decoupling capacitor provided at the input terminal of the power supply circuit.
Further, the pad may be an output terminal that outputs a voltage generated by the power supply circuit, and the capacitor may be a decoupling capacitor provided at the output terminal of the power supply circuit. The power supply circuit may be a linear regulator.
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 Note that any combination of the above-described constituent elements and the constituent elements and expressions of the present invention replaced with each other among methods, apparatuses, systems, etc. are also effective as an aspect of the present invention.
本発明に係る半導体装置によれば、プリント基板の配線パターンなどの影響を抑制し、安定した特性を得ることができる。 According to the semiconductor device of the present invention, it is possible to suppress the influence of the wiring pattern of the printed circuit board and obtain stable characteristics.
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合せは、必ずしも発明の本質的なものであるとは限らない。 The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. Further, the embodiments are illustrative rather than limiting the invention, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.
(第1の実施の形態)
図1は、本発明の第1の実施の形態に係る半導体装置100の斜視図である。半導体装置100は、リードフレームパッケージで構成される。半導体装置100は、基体10、半導体基板12、シャントキャパシタC1、C2、内部ボンディングワイヤW1、W2、外部ボンディングワイヤW3、W4、ダイレクトボンディングワイヤW5、リード電極(以下、単にリードとよぶ)20〜22、を備える。実際には、半導体装置100はモールド樹脂によって封止されているが、内部の構造を明確とするため、モールド樹脂は図示していない。
(First embodiment)
FIG. 1 is a perspective view of a
基体10は、少なくとも表面が導電性材料で形成されている。ここでの「表面」とは、基体10の一面のみ、あるいは両面をいう。基体10は、リードフレームのアイランドに相当する部材である。本実施の形態では、基体10は、リードフレームのアイランドと同様に、全体が金属で形成されており、基体10そのものが導体である。
At least the surface of the
半導体基板12は、基体10の表面(上面)に実装され、固定電圧である接地電圧が基体10の表面から供給される。半導体基板12の上面には、トランジスタ素子や抵抗、キャパシタなどが集積化され、機能回路が形成される。本実施の形態において、半導体基板12には、電源回路が形成される。
The
シャントキャパシタC1、C2は、その下面と上面に平行に形成された電極対である第1電極14a、第2電極14bを具備する。このシャントキャパシタC1、C2の構造を、一般的な、あるいは公知のものと認識してはならない。従来のチップ部品として市販されるキャパシタは、実装される基材、基体、プリント基板等と接する実装面の両端に2つの電極が配置されているのに対して、本実施の形態のシャントキャパシタC1、C2は、実装面と、その反対側の面の両方に、電極が形成されている。なお、シャントキャパシタC1、C2の内部の構成は、一般的な積層セラミックキャパシタと同様である。
The shunt capacitors C1 and C2 include a
シャントキャパシタC1は、第1電極14aが、基体10の表面と電気的に接続されて実装される。接続には、一般的な接続手段であるハンダを用いることができる。シャントキャパシタC2についても同様である。
The shunt capacitor C1 is mounted with the
半導体基板12の集積回路が形成される表面には、外部接続用にパッドP1〜P3が設けられる。内部ボンディングワイヤW1は、パッドP1とシャントキャパシタC1の第2電極14bとを接続する。同様に、内部ボンディングワイヤW2は、パッドP3とシャントキャパシタC2の第2電極を接続する。ボンディングワイヤは、たとえば金線である。
Pads P1 to P3 are provided for external connection on the surface of the
リード20〜22は、半導体装置100の外部接続端子として機能する。リード20〜22は、基体10と同じ材料で形成するのが好ましく、アイランドである基体10とともに、リードフレームとして一体形成され、モールド樹脂によって封止された後、切断される。
The leads 20 to 22 function as external connection terminals of the
外部ボンディングワイヤW3は、リード20とシャントキャパシタC1の第2電極14bとを接続する。同様に、外部ボンディングワイヤW4は、リード22とシャントキャパシタC2の第2電極とを接続する。ダイレクトボンディングワイヤW5は、シャントキャパシタが接続されないパッドP2を、リード21と直接接続する。
The external bonding wire W3 connects the
図2は、図1の半導体装置100の断面図を、等価回路図として示した図である。図2は、図1のシャントキャパシタC1および内部ボンディングワイヤW1、外部ボンディングワイヤW3を含む平面の断面図である。図2のL1は、図1のシャントキャパシタC1の直列寄生インダクタンスを、L2は、図1の外部ボンディングワイヤW3およびリード20の寄生インダクタンスを、L3は、図1の内部ボンディングワイヤW1のインダクタンスをそれぞれ示している。また、図2の抵抗R1は、半導体基板12の下面(裏面)から、半導体集積回路が形成される上面(表面)の厚み方向の抵抗成分を示す。たとえばこの抵抗R1は、P型シリコン基板の抵抗成分である。
FIG. 2 is a diagram showing a cross-sectional view of the
基体10は、プリント基板とハンダで直接接続され、接地電位に固定される。したがって、ここでは、基体10において、理想的な接地状態が実現されているものと仮定する。図1の構造において、シャントキャパシタC1の第1電極14aは、ボンディングワイヤや配線を介すことなく、直接、理想的な接地状態にある基体10と接続される。その結果、シャントキャパシタC1と直列の経路に存在するインダクタンス成分L1は、シャントキャパシタC1自体の寄生インダクタンスのみとなり、ボンディングワイヤや一般的なプリント基板上の配線のインダクタンスに比べて非常に小さいものとなる。たとえば、ボンディングワイヤやプリント基板上の配線のインダクタンス成分が数nHであるのに対して、0603規格(600μm×300μm×300μm)のキャパシタの寄生インダクタンス成分は1nH以下であって小さい。
The
したがって、本実施の形態に係る半導体装置100によれば、電源ラインと接地間、あるいは信号ラインと接地間に設けられるシャントキャパシタC1の直列インダクタンス成分を、従来の技術に比べて低減することが可能となる。さらに、シャントキャパシタC1は、基体10上の所定の位置に実装されるため、プリント基板上に実装する場合と比べて、インダクタンス成分L1のばらつきや変動が抑制される。
Therefore, according to the
その結果、本実施の形態に係る半導体装置100によれば、シャントキャパシタC1の直列インダクタンス成分を小さくするとともに、その値の変動が抑制されるため、回路特性を安定なものとすることができる。シャントキャパシタは、電源ラインと接地間に設けられるデカップリングキャパシタとして利用され、あるいは、LCフィルタやRCフィルタに利用される。これらの用途において、シャントキャパシタの直列インダクタンス成分が低減されることにより、回路の特性を向上することができる。また、インダクタンス成分のばらつきが抑制されることにより、回路特性がばらつくのを抑えることができる。
言うまでもなく、以上の考察は、シャントキャパシタC2についても同様に成り立つ。
As a result, according to the
Needless to say, the above consideration holds true for the shunt capacitor C2.
図3は、図1の半導体装置100の構造を好適に利用可能な電源回路30の回路図である。電源回路30は、レギュレータIC32、デカップリングキャパシタCd1、Cd2、安定化(平滑化)キャパシタC3、C4を備える。レギュレータIC32は、図1の半導体基板12に集積化される。レギュレータICは、基準電圧源、演算増幅器、パワートランジスタ(不図示)を含む一般的な3端子レギュレータ回路であり、入力端子T1には、直流電源34から出力される入力電圧Vinが印加される。パワートランジスタは、レギュレータIC32の入力端子T1と、出力端子T2の間に設けられる。演算増幅器の非反転入力端子には、出力端子T2の出力電圧Voutが帰還され、反転入力端子には基準電圧が印加される。パワートランジスタの制御端子、すなわちベースもしくはゲートには、演算増幅器の出力電圧が印加される。パワートランジスタのオン抵抗が制御され、出力電圧Voutが安定化される。
FIG. 3 is a circuit diagram of a
レギュレータIC32の入力端子T1側には、平滑化キャパシタC3が設けられ、出力端子T2側には、平滑化キャパシタC4が設けられる。たとえば、入力側の平滑化キャパシタC3の容量値は、数百nF程度であり、出力側の平滑化キャパシタC4の容量値は、数十〜数百μFである。これらの平滑化キャパシタC3、C4によって、入力電圧Vin、出力電圧Voutの変動が抑制され、負荷RLに安定な電圧を供給することができる。さらに、レギュレータIC32の入力端子T1側には、デカップリングキャパシタCd1、出力端子T2側には、デカップリングキャパシタCd2が設けられる。デカップリングキャパシタCd1、Cd2の容量値は、数n〜数十nFであり、EMC特性を改善するために設けられる。本実施の形態では、図3のデカップリングキャパシタCd1、デカップリングキャパシタCd2が、図1のシャントキャパシタC1、C2として、半導体装置100の内部に設けられる。
A smoothing capacitor C3 is provided on the input terminal T1 side of the
図3のデカップリングキャパシタCd1、Cd2を、図1のシャントキャパシタC1、C2として半導体装置100の内部に実装することにより、良好なデカップリング特性が実現でき、車載用途のように、EMCとして非常に高いレベルが要求される場合であっても、その基準をクリアすることができる。
By mounting the decoupling capacitors Cd1 and Cd2 of FIG. 3 inside the
また、従来のように、デカップリングキャパシタCd1、Cd2を、プリント基板上に配置した場合、プリント基板の配線パターンによって、EMC特性が変動するという問題があったが、図1の構造とすれば、デカップリングキャパシタCd1、Cd2の実装位置が固定されるため、EMC特性を外部の要因によらずに、安定させることができる。 Further, when the decoupling capacitors Cd1 and Cd2 are arranged on the printed circuit board as in the prior art, there is a problem that the EMC characteristic varies depending on the wiring pattern of the printed circuit board. Since the mounting positions of the decoupling capacitors Cd1 and Cd2 are fixed, the EMC characteristics can be stabilized regardless of external factors.
さらに、従来では、半導体パッケージの外部、すなわちプリント基板上に設けられていたキャパシタを半導体パッケージの内部に設けることにより、システム上の部品点数および回路面積を削減することができる。 Furthermore, the number of parts on the system and the circuit area can be reduced by providing the capacitor provided outside the semiconductor package, that is, on the printed circuit board, inside the semiconductor package.
(第2の実施の形態)
図4は、第2の実施の形態に係る半導体装置100aの斜視図である。以下、第2の実施の形態に係る半導体装置100aの構造について、図1の半導体装置100との相違点を中心に説明する。図4の半導体装置100aでは、パッドP1、シャントキャパシタC1、リード20および内部ボンディングワイヤW1の接続形態が、図1の半導体装置100と異なっている。
(Second Embodiment)
FIG. 4 is a perspective view of the
図4の半導体装置100aでは、リード20が折り曲げて形成され、シャントキャパシタC1の第2電極14b上に覆い被さるように延伸しており、シャントキャパシタC1の第2電極14bと、ボンディングワイヤを介することなく、直接接続される。さらに、半導体基板12のパッドP1と、リード20とが、内部ボンディングワイヤW1によって接続される。なお、シャントキャパシタC2も、シャントキャパシタC1と同様に接続されている。
In the
第2の実施の形態に係る半導体装置100aにおいても、シャントキャパシタC1の第1電極14aは、理想的な接地状態にある基体10と、配線やボンディングワイヤを介さずに接続される。したがって、シャントキャパシタC1の直列インダクタンス成分が抑制されるとともに、実装位置によるインダクタンス成分の変動がなくなるため、安定した回路特性を得ることができる。したがって、図4の半導体装置100aもまた、図1の半導体装置100と同様に、図3の電源回路30のパッケージに適している。
Also in the
また、リード20とシャントキャパシタC1を、ボンディングワイヤを介さずに、直接接続することにより、図1の半導体装置100に比べて、ボンディングワイヤの本数を低減することができるという利点もある。ボンディングワイヤは切断のおそれがあるため、本数の削減は、歩留まり向上につながる。
Also, there is an advantage that the number of bonding wires can be reduced by directly connecting the
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。 Those skilled in the art will understand that the above-described embodiment is an exemplification, and that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are also within the scope of the present invention. is there.
実施の形態では、半導体基板12の下面、すなわち集積回路が形成されない裏面を基体10と接続し、半導体基板12を介して、上面(表面)の集積回路に接地電位を供給する場合について説明したが、これに換えて、あるいはこれに加えて、半導体基板12の上面に、接地用のパッドを設け、このパッドと基体10の間をボンディングワイヤによって接続してもよい。
In the embodiment, the case where the lower surface of the
実施の形態では、図1、図4に示すように2つのシャントキャパシタを基体10上に実装する場合について説明したが、本発明はこれに限定されず、回路の用途に応じて、さらに多くのシャントキャパシタを、基体10上に実装してもよい。
In the embodiment, the case where the two shunt capacitors are mounted on the
実施の形態では、半導体基板12に集積化される回路の例として、リニアレギュレータを挙げて説明したが、本発明はこれに限定されるものではなく、スイッチングレギュレータや、チャージポンプ回路などの他の電源回路にも、好適に用いることができる。これらの回路では、電源回路自身がスイッチングノイズを発生するため、直流電圧、すなわち入力電圧や出力電圧が現れる端子に、デカップリングキャパシタCd1、Cd2を設け、これを図1あるいは図4のシャントキャパシタC1、C2として実装してもよい。この場合、スイッチングノイズが、外部に漏れるのを好適に抑制することができる。
In the embodiment, a linear regulator has been described as an example of a circuit integrated on the
また、実施の形態では、ノイズを遮断するためのデカップリングキャパシタを、基体10上に実装する場合について説明したが、本発明はこれに限定されるものでもない。上述したように、RCフィルタやLCフィルタ等に使用されるシャントキャパシタを、基体10上に実装することにより、周波数特性やQ値を安定化することができる。
In the embodiment, the case where the decoupling capacitor for blocking noise is mounted on the
本発明は、アナログ回路、デジタル回路、アナログデジタル混載回路のいずれにも適用することができ、また半導体製造プロセスも、バイポーラプロセス、CMOSプロセス、BiCMOSプロセスのいずれにも適用することができる。 The present invention can be applied to any of an analog circuit, a digital circuit, and an analog / digital mixed circuit, and a semiconductor manufacturing process can be applied to any of a bipolar process, a CMOS process, and a BiCMOS process.
10・・・基体、12・・・半導体基板、14a・・・第1電極、14b・・・第2電極、C1・・・シャントキャパシタ、C2・・・シャントキャパシタ、Cd1・・・デカップリングキャパシタ、Cd2・・・デカップリングキャパシタ、20・・・リード、21・・・リード、22・・・リード、W1・・・内部ボンディングワイヤ、W3・・・外部ボンディングワイヤ、W5・・・ダイレクトボンディングワイヤ、30・・・電源回路、32・・・レギュレータIC、34・・・直流電源、100・・・半導体装置。
DESCRIPTION OF
Claims (4)
前記基体の一面に実装され、接地電位が前記基体から供給される半導体基板と、
平行に形成された電極対である第1、第2電極を具備したキャパシタであって、前記基体上に、前記第1電極が前記基体の一面と電気的に接続された状態で実装されたキャパシタと、
本半導体装置の外部接続端子であって、その一端が、前記キャパシタの前記第2電極と密着して固定されるリードと、
外部接続用に設けられた前記半導体基板のパッドと、前記リードの一端とを接続するボンディングワイヤと、
を備えることを特徴とする半導体装置。 A substrate having at least a surface formed of a conductive material;
A semiconductor substrate mounted on one surface of the substrate and supplied with a ground potential from the substrate;
A capacitor having first and second electrodes, which are electrode pairs formed in parallel, wherein the first electrode is mounted on the substrate in a state where the first electrode is electrically connected to one surface of the substrate. When,
An external connection terminal of the semiconductor device, one end of which is fixed in close contact with the second electrode of the capacitor;
A bonding wire for connecting a pad of the semiconductor substrate provided for external connection and one end of the lead;
A semiconductor device comprising:
前記パッドは、前記電源回路に電源電圧を供給する入力端子であって、
前記キャパシタは、前記電源回路の入力端子に設けられたデカップリングキャパシタであることを特徴とする請求項1に記載の半導体装置。 The semiconductor substrate includes a power circuit,
The pad is an input terminal for supplying a power supply voltage to the power supply circuit,
The semiconductor device according to claim 1 , wherein the capacitor is a decoupling capacitor provided at an input terminal of the power supply circuit.
前記パッドは、前記電源回路により生成された電圧が出力される出力端子であって、
前記キャパシタは、前記電源回路の出力端子に設けられたデカップリングキャパシタであることを特徴とする請求項1に記載の半導体装置。 The semiconductor substrate includes a power circuit,
The pad is an output terminal to which a voltage generated by the power supply circuit is output,
The semiconductor device according to claim 1 , wherein the capacitor is a decoupling capacitor provided at an output terminal of the power supply circuit.
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