JPWO2005096364A1 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

膜強度及び密着性が低い低誘電率層間絶縁膜を用いた半導体装置に対して、チップ面積や回路の配置に影響を与えずに構造的な強度を高めることによって、プロセス時やパッケージング時に発生する膜剥がれや膜破壊を抑制する。これまでは、補強配線パターン（配線ダミーパターン）は配線層中のみに形成されていたが、上下配線層中に形成された補強配線パターンが重なり合う領域に、回路とは電気的に接続されていない多数の補強ビアパターンを形成し、補強配線パターンを相互に接続する。For semiconductor devices using low dielectric constant interlayer insulation films with low film strength and adhesion, they are generated during processing and packaging by increasing the structural strength without affecting the chip area and circuit layout. Suppresses film peeling and film breakage. Until now, the reinforcing wiring pattern (wiring dummy pattern) was formed only in the wiring layer, but it is not electrically connected to the circuit in the region where the reinforcing wiring patterns formed in the upper and lower wiring layers overlap. A large number of reinforcing via patterns are formed, and the reinforcing wiring patterns are connected to each other.

Description

本発明は、半導体装置、特に、低誘電率膜を配線層間膜として有する半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a low dielectric constant film as a wiring interlayer film and a method for manufacturing the same.

近年、ロジックＬＳＩの高速化が求められている。半導体装置の動作速度を決定する要因はトランジスタにおけるスイッチング遅延と配線における伝搬遅延とに大きく分けられる。ロジックＬＳＩはメモリに比べて配線面積が全体に占める割合が大きいため、ロジックＬＳＩを高速化するためには、配線における伝搬遅延を低減する必要がある。   In recent years, there has been a demand for higher speed logic LSIs. Factors that determine the operating speed of a semiconductor device can be broadly divided into switching delays in transistors and propagation delays in wiring. Since a logic LSI occupies a larger proportion of the wiring area than a memory, it is necessary to reduce a propagation delay in the wiring in order to increase the speed of the logic LSI.

配線における伝搬遅延は配線抵抗と配線層間容量との積に比例するので、配線材料に抵抗率の低い材料を、配線層間膜材料に比誘電率の低い材料を用いることにより、配線における伝搬遅延を低減することが可能である。   Since the propagation delay in the wiring is proportional to the product of the wiring resistance and the wiring interlayer capacitance, the propagation delay in the wiring can be reduced by using a material having a low resistivity for the wiring material and a material having a low dielectric constant for the wiring interlayer film material. It is possible to reduce.

そこで、次世代配線材料として、従来のアルミニウム（Ａｌ）あるいはＡｌ合金よりも比抵抗の小さい銅（Ｃｕ）あるいはＣｕ合金が検討されている。   Therefore, copper (Cu) or Cu alloy having a specific resistance smaller than that of conventional aluminum (Al) or Al alloy has been studied as a next-generation wiring material.

ＣｕあるいはＣｕ合金を配線材料に用いたＣｕ配線は、一般的には、ダマシン（ｄａｍａｓｃｅｎｅ）法により、形成される。一般的に、ダマシン法は、配線層間膜を堆積後に、その表面側から反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）法などにより溝を形成する過程と、その溝を埋め込むようにＣｕあるいはＣｕ合金膜を堆積する過程と、溝に埋め込まれたＣｕあるいはＣｕ合金膜以外のＣｕあるいはＣｕ合金膜を化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法等により除去し、配線層間膜に埋め込まれたＣｕ配線を形成する過程と、を備えている。   A Cu wiring using Cu or a Cu alloy as a wiring material is generally formed by a damascene method. In general, the damascene method includes a process of forming a groove by reactive ion etching (RIE) from the surface side after depositing a wiring interlayer film, and Cu or a Cu alloy so as to fill the groove. The process of depositing the film and Cu or Cu alloy film other than Cu or Cu alloy film embedded in the trench is removed by a chemical mechanical polishing (CMP) method or the like, and the Cu wiring embedded in the wiring interlayer film And forming a process.

ダマシン法を用いてＣｕ配線を形成する場合、ＣＭＰ時の配線の厚さのバラツキを低減するために、配線層にＣＭＰ用ダミー配線パターンを形成する方法が用いられることが多い。   When forming a Cu wiring using the damascene method, a method of forming a CMP dummy wiring pattern in the wiring layer is often used in order to reduce variations in the wiring thickness during CMP.

図１は、ＣＭＰ用ダミー配線パターンを用いる方法の一例を示す。   FIG. 1 shows an example of a method using a CMP dummy wiring pattern.

図１に示す電気的な回路は、配線層（２００２）と絶縁層（２００３）とが交互に堆積して形成されており、各配線層（２００２）には金属回路配線（２０００）が形成され、絶縁層（２００３）には金属ビア（２００４）が形成されている。各配線層（２００２）に形成されている金属回路配線（２０００）は金属ビア（２００４）を介して電気的に相互に接続されている。   The electrical circuit shown in FIG. 1 is formed by alternately depositing wiring layers (2002) and insulating layers (2003), and metal circuit wiring (2000) is formed in each wiring layer (2002). A metal via (2004) is formed in the insulating layer (2003). The metal circuit wiring (2000) formed in each wiring layer (2002) is electrically connected to each other through a metal via (2004).

また、各配線層（２００２）には、金属回路配線（２０００）とは電気的に絶縁されているＣＭＰ用ダミー配線パターン（２００１）が形成されている。   Each wiring layer (2002) is formed with a CMP dummy wiring pattern (2001) that is electrically insulated from the metal circuit wiring (2000).

また、配線層間膜の材料としては、従来のＳｉＯ２よりも比誘電率が低い、有機物のみから構成される材料や、従来のＳｉＯ２膜に有機基を含有させた材料が検討されている。The material of the wiring interlayer film, a low dielectric constant than conventional SiO 2, only material and composed of an organic material, was contained organic group to the conventional SiO 2 film materials have been studied.

しかしながら、これらの一般に低誘電率膜と呼ばれる材料から配線層間膜を形成すると、誘電率の低減と同時に、膜の強度も低下することが確認されている。さらに、低誘電率膜からなる配線層間膜は、ＳｉＯ２膜と比べて、他の膜との密着性が低いため、配線層間膜に用いて多層配線を形成した場合、図２の写真に示すように、ワイヤボンディング時にボンディングパッド部の膜剥がれが発生するという問題があった。However, it has been confirmed that when a wiring interlayer film is formed from a material generally called a low dielectric constant film, the dielectric strength is reduced and the strength of the film is also reduced. Furthermore, since the wiring interlayer film made of a low dielectric constant film has lower adhesion to other films than the SiO 2 film, when a multilayer wiring is formed using the wiring interlayer film, it is shown in the photograph of FIG. As described above, there has been a problem that film peeling of the bonding pad portion occurs during wire bonding.

これらの課題を解決するために、特許文献１は、ボンディングパッド下の強度を高めるため、図３に示すように、ボンディングパッド（１０００１）下に存在するパッド下ダミー配線（１０００２）及びパッド下ダミービア（１０００３）により、ボンディングパッド（１０００１）を直接的に支持する構造を提案している。   In order to solve these problems, Patent Document 1 discloses a lower pad dummy wiring (10002) and a lower pad dummy via existing under the bonding pad (10001) as shown in FIG. 3 in order to increase the strength under the bonding pad. (10003) proposes a structure for directly supporting the bonding pad (10001).

また、非特許文献１においても、パッド下の構造において、ダミーパッドとパッド下ダミービアとを接続させることにより、ワイヤボンディングを可能としている。
特開２００１−２６７３２３ Ｙ． Ｌ． Ｙａｎｇ ｅｔ ａｌ．、ＩＩＴＣ '０３ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、 ２００３．６．２、２．４、Ｐ３、Ｆｉｇ．１２，１３ Also in Non-Patent Document 1, wire bonding is enabled by connecting a dummy pad and a pad under dummy via in the structure under the pad.
JP 2001-267323 A Y. L. Yang et al. IITC '03 Technical Digest, 2003.6.2, 2.4, P3, FIG. 12, 13

従来例のように、パッド下ダミーパッドまたはパッド下ダミー配線とパッド下ダミービアとが接続された構造を形成した場合、以下のような多数の問題が考えられる。   When a structure in which the under-pad dummy pad or the under-pad dummy wiring and the under-pad dummy via are connected as in the conventional example is formed, the following many problems can be considered.

まず、ＬＳＩの強度を向上させるために、パッド下にのみダミー配線とダミービアとを形成しても、必要なＬＳＩの強度を得られないことがある。   First, in order to improve the strength of the LSI, even if the dummy wiring and the dummy via are formed only under the pad, the required LSI strength may not be obtained.

すなわち、パッド下にのみダミー配線及びダミービアを形成した場合、プロセス中のＣｕ−ＣＭＰ等の際に、パッド下以外の領域に存在する強度の低い低誘電率膜や低誘電率膜界面において、膜剥がれが発生する可能性がある。たとえ、プロセス中に膜剥がれが発生しなかった場合においても、組立実装時の樹脂封入時における応力により、密着性の低い部分や強度の低い低誘電率膜内において、膜剥がれが発生する可能性がある。   That is, when the dummy wiring and the dummy via are formed only under the pad, the film is formed at the low dielectric constant film or the low dielectric constant film interface present in a region other than the pad under the process of Cu-CMP or the like during the process. Peeling may occur. Even if film peeling does not occur during the process, there is a possibility that film peeling may occur in parts with low adhesion or low dielectric constant films with low strength due to stress during resin encapsulation during assembly and mounting. There is.

次に、ＣＭＰ等のプロセス時にパッド下以外の領域で膜剥がれが発生しなかった場合、または、樹脂封入時の樹脂の応力によってもパッド下以外の領域で膜剥がれが発生しなかった場合であっても、パッドの強度と生産性の効率の関係として、問題が発生する可能性がある。   Next, there was a case where film peeling did not occur in a region other than under the pad during a process such as CMP, or a case where film peeling did not occur in a region other than under the pad due to resin stress during resin encapsulation. However, there may be a problem as a relationship between pad strength and productivity efficiency.

それは、パッド下にダミー配線及びダミービアを形成する場合、パッド下に配置することが可能な配線及びビアの個数はパッド面積に応じて制限される。そのため、層間絶縁膜である低誘電率膜の強度が非常に低い場合や、低誘電率膜とその上下の膜との間の密着性が非常に低い場合には、パッド下に入れるダミー配線及びダミービアは膨大な数にならざるを得ない。この場合、ボンディングパッド下の領域のほとんどがダミー配線及びダミービアに占有されてしまうため、ダミーではない回路を形成する配線及びビアを配置することが不可能となり、結果的に、パッド下には回路を形成することができなくなる。そのため、チップ面積が増大して、一枚あたりのウェハから採取できるチップの数が減少するため、生産コストの増大を招く。   That is, when the dummy wiring and the dummy via are formed under the pad, the number of wirings and vias that can be arranged under the pad is limited according to the pad area. Therefore, when the strength of the low dielectric constant film as the interlayer insulating film is very low, or when the adhesion between the low dielectric constant film and the upper and lower films is very low, There must be a huge number of dummy vias. In this case, since most of the area under the bonding pad is occupied by the dummy wiring and the dummy via, it becomes impossible to arrange the wiring and via forming a circuit that is not a dummy, and as a result, the circuit is formed under the pad. Cannot be formed. For this reason, the chip area is increased, and the number of chips that can be collected from one wafer is reduced, resulting in an increase in production cost.

本発明は、上記のような従来例における問題点に鑑みてなされたものであり、チップ全体としての強度が高く、プロセス中及びパッケージング時の衝撃や応力に対して構造的破壊を生じることがない半導体装置及びその製造方法を提供することを目的とする。   The present invention has been made in view of the problems in the conventional example as described above, and has high strength as a whole chip, and may cause structural breakdown due to impact and stress during the process and during packaging. An object of the present invention is to provide a semiconductor device and a method for manufacturing the same.

本発明は、さらに、生産コストを低減させるとともに、高い構造信頼性を有する半導体装置及びその製造方法を提供することを目的とする。   It is another object of the present invention to provide a semiconductor device having a high structural reliability and a method for manufacturing the same while reducing the production cost.

この目的を達成するため、本発明の第一の態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された少なくとも一つの層間絶縁膜と、前記層間絶縁膜を介して積層された複数の配線層と、を備え、前記複数の配線層の各々に形成された回路配線と、前記層間絶縁膜を貫通し、上下方向に隣接する前記回路配線を相互に接続する導電性金属ビアと、からなる多層回路構造が形成されている半導体装置であって、前記複数の配線層の各々に設けられた補強配線パターンと、前記層間絶縁膜に設けられ、上下方向に隣接する前記補強配線パターンを相互に接続する補強ビアパターンと、からなる多層支持構造を備え、前記多層支持構造は、前記多層回路構造が存在する前記半導体装置の回路領域において、前記多層回路構造と抵触しない領域に形成されていることを特徴とする。   In order to achieve this object, a semiconductor device according to a first aspect of the present invention includes a semiconductor substrate, at least one interlayer insulating film formed on the semiconductor substrate, and the interlayer insulating film interposed therebetween. A plurality of wiring layers, circuit wiring formed in each of the plurality of wiring layers, and conductive metal vias that penetrate the interlayer insulating film and connect the circuit wirings adjacent in the vertical direction to each other. And a reinforcing wiring pattern provided in each of the plurality of wiring layers, and the reinforcing wiring pattern provided in the interlayer insulating film and adjacent in the vertical direction. And a multi-layer support structure comprising interconnecting reinforcing via patterns, wherein the multi-layer support structure conflicts with the multi-layer circuit structure in a circuit region of the semiconductor device where the multi-layer circuit structure exists. Characterized in that it is formed in the stomach region.

従来、ＣＭＰ平坦用ダミーパターンは配線層のみに形成されていたのに対して、第１の態様に係る発明においては、ＣＭＰ平坦用ダミー配線パターンが相互に重なり合う領域を接続するように補強ビアパターンが形成される。このように、回路領域においても、ビア層（層間絶縁膜）に補強ビアパターンが存在するため、半導体装置全体の強度を向上させることが可能となる。また、本発明に係る半導体装置の構造は、従来より存在した上下層のダミー配線パターンが重なり合う領域を補強ビアパターンで接続するだけのものであるため、回路領域における配線の配置に対して特段影響を与えるものではない。   Conventionally, the CMP flat dummy pattern has been formed only in the wiring layer, whereas in the invention according to the first aspect, the reinforcing via pattern is connected so as to connect the areas where the CMP flat dummy wiring patterns overlap each other. Is formed. As described above, since the reinforcing via pattern exists in the via layer (interlayer insulating film) also in the circuit region, the strength of the entire semiconductor device can be improved. In addition, the structure of the semiconductor device according to the present invention has a special influence on the wiring arrangement in the circuit region because the region where the conventional upper and lower dummy wiring patterns overlap is merely connected by the reinforcing via pattern. Does not give.

第一の態様に係る半導体装置は、最上層上に形成され、外部と電気的に信号の送受信を行なうパッドをさらに有するものであることが好ましい。   The semiconductor device according to the first aspect preferably further includes a pad formed on the uppermost layer and electrically transmitting / receiving a signal to / from the outside.

また、前記多層支持構造は前記パッドの下方の領域にも存在していることが好ましい。   Moreover, it is preferable that the said multilayer support structure exists also in the area | region under the said pad.

なお、本明細書において、「配線層」とは、電気的絶縁性材料からなり、内部に部分的に回路配線が形成されている層を指す。   In the present specification, the “wiring layer” refers to a layer made of an electrically insulating material and having circuit wiring partially formed therein.

本発明の第二の態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された少なくとも一つの層間絶縁膜と、前記層間絶縁膜を介して積層された複数の配線層と、前記複数の配線層のうちの最上層上に形成されたパッドと、を備え、前記複数の配線層の各々に形成された回路配線と、前記層間絶縁膜を貫通し、上下方向に隣接する前記回路配線を相互に接続する導電性金属ビアと、からなる多層回路構造が形成されている半導体装置であって、前記複数の配線層の各々に設けられた補強配線パターンと、前記層間絶縁膜に設けられ、上下方向に隣接する前記補強配線パターンを相互に接続する補強ビアパターンと、からなる多層支持構造を備え、前記パッドの下方の領域には、前記多層回路構造の少なくとも一部が配置されており、前記パッドの下方には、前記多層支持構造が、前記多層回路構造と抵触しない領域に形成されていることを特徴とする。   A semiconductor device according to a second aspect of the present invention includes a semiconductor substrate, at least one interlayer insulating film formed on the semiconductor substrate, a plurality of wiring layers stacked via the interlayer insulating film, A pad formed on the uppermost layer of the plurality of wiring layers, the circuit wiring formed in each of the plurality of wiring layers, and the circuit adjacent to the upper and lower direction through the interlayer insulating film A semiconductor device having a multi-layer circuit structure formed of conductive metal vias for interconnecting wirings, the reinforcing wiring pattern provided in each of the plurality of wiring layers, and provided in the interlayer insulating film And a reinforcing via pattern interconnecting the reinforcing wiring patterns adjacent in the vertical direction, and at least a part of the multilayer circuit structure is disposed in a region below the pad. Oh Below the said pad, said multi-layered support structure, characterized in that it is formed in a region that does not conflict with the multilayer circuit structure.

第２の態様に係る発明においては、ボンディングパッドの下方の領域にも、他の回路領域と同じ形態で回路配線、導電性金属ビア、補強配線パターンを存在させた場合に、ボンディングパッドの下方の領域、あるいは、ボンディングパッドの外縁から外側の所定距離の範囲内の配線層に存在する補強配線パターンが重なり合う領域を接続するように、補強ビアパターンが形成される。このため、ボンディングパッドの下方の領域においては、ワイヤボンディングに対する強度を高めながら、かつ、ボンディングパッドの下方の領域に回路を形成することが可能であるため、生産コストを向上させながら、同時に、プロセス耐性、ワイヤボンディング耐性、樹脂封入耐性等を向上させることができる。   In the invention according to the second aspect, when the circuit wiring, the conductive metal via, and the reinforcing wiring pattern exist in the region below the bonding pad in the same form as the other circuit regions, the region below the bonding pad The reinforcing via pattern is formed so as to connect the region or the region where the reinforcing wiring patterns existing in the wiring layer within a predetermined distance outside from the outer edge of the bonding pad overlap. For this reason, in the region below the bonding pad, it is possible to increase the strength against wire bonding and to form a circuit in the region below the bonding pad. Resistance, wire bonding resistance, resin encapsulation resistance, etc. can be improved.

第二の態様に係る半導体装置は、前記半導体基板上に形成されたトランジスタをさらに備えており、前記トランジスタは、前記パッドの下方に配置されていることが好ましい。   The semiconductor device according to the second aspect further includes a transistor formed on the semiconductor substrate, and the transistor is preferably disposed below the pad.

前記多層支持構造は、前記パッドの下方の領域のみならず、前記パッドの外周よりも外側の所定距離の範囲の下方の領域にも形成されていることが好ましい。   It is preferable that the multilayer support structure is formed not only in a region below the pad but also in a region below a predetermined distance range outside the outer periphery of the pad.

所定距離とは、例えば、１０μｍである。   The predetermined distance is, for example, 10 μm.

本発明の第三の態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された少なくとも一つの層間絶縁膜と、前記層間絶縁膜を介して積層された複数の配線層と、を備え、前記複数の配線層の各々に形成された回路配線と、前記層間絶縁膜を貫通し、上下方向に隣接する前記回路配線を相互に接続する導電性金属ビアと、からなる多層回路構造が形成されている半導体装置であって、前記半導体装置は、前記複数の配線層の各々に設けられた補強配線パターンと、前記層間絶縁膜に設けられ、上下方向に隣接する前記補強配線パターンを相互に接続する補強ビアパターンと、からなる多層支持構造を備え、前記半導体装置は、前記多層回路構造が形成されている回路領域と、前記回路領域の周囲の領域であって、回路が形成されていないスクライブ領域と、を有しており、前記多層支持構造は前記スクライブ領域に形成されていることを特徴とする。   A semiconductor device according to a third aspect of the present invention includes a semiconductor substrate, at least one interlayer insulating film formed on the semiconductor substrate, and a plurality of wiring layers stacked via the interlayer insulating film. A multilayer circuit structure comprising: a circuit wiring formed in each of the plurality of wiring layers; and a conductive metal via that penetrates the interlayer insulating film and interconnects the circuit wirings adjacent in the vertical direction. The semiconductor device is formed by connecting a reinforcing wiring pattern provided in each of the plurality of wiring layers and a reinforcing wiring pattern provided in the interlayer insulating film and adjacent in the vertical direction to each other. The semiconductor device includes a circuit region in which the multilayer circuit structure is formed, and a region around the circuit region, in which a circuit is formed. Has a scribe region it not, said multilayer support structure is characterized in that it is formed in the scribe region.

本明細書において、半導体装置の「スクライブ領域」とは、半導体装置において回路配線が存在する回路領域よりも外側の領域、または、ボンディングパッドの下方の領域よりも外側（半導体チップ周縁端部近傍）の領域を指す。一般に、スクライブ領域には回路は存在しない。   In this specification, the “scribe region” of a semiconductor device refers to a region outside a circuit region where circuit wiring is present in the semiconductor device, or outside a region below a bonding pad (near the peripheral edge of the semiconductor chip). Refers to the area. Generally, there is no circuit in the scribe area.

例えば、ウェハをダイシングにより切断して、複数の半導体チップ（半導体装置）とする際に、切断する部位がこの「スクライブ領域」に相当する。ウェハ上においては、スクライブ領域の幅はある程度大きく取られているため（例えば、１００μｍ以上）、ウェハの切断後においても、このスクライブ領域は、半導体チップの周縁端部の近傍に残存することとなる。   For example, when a wafer is cut by dicing to form a plurality of semiconductor chips (semiconductor devices), a portion to be cut corresponds to this “scribe region”. On the wafer, the width of the scribe region is set to be large to some extent (for example, 100 μm or more). Therefore, even after the wafer is cut, the scribe region remains in the vicinity of the peripheral edge of the semiconductor chip. .

第３の態様に係る発明においては、半導体装置のスクライブ領域に、補強配線パターンと、複数の配線層に存在する補強配線パターン間を接続する補強ビアパターンとからなる多層支持構造が形成される。これにより、半導体チップの周縁端部における層間絶縁膜及び配線層からなる積層体の膜強度や密着性を高め、ダイシング時、ワイヤボンディング時、組立樹脂封入時の応力に起因する層間絶縁膜及び配線層の剥がれを防止することができる。   In the invention according to the third aspect, a multi-layer support structure including a reinforcing wiring pattern and a reinforcing via pattern connecting between the reinforcing wiring patterns existing in a plurality of wiring layers is formed in the scribe region of the semiconductor device. As a result, the film strength and adhesion of the laminate composed of the interlayer insulating film and the wiring layer at the peripheral edge of the semiconductor chip are improved, and the interlayer insulating film and wiring caused by stress during dicing, wire bonding, and assembly resin encapsulation Peeling of the layer can be prevented.

前記多層支持構造は、前記回路領域において、前記多層回路構造と抵触しない領域に形成される。   The multilayer support structure is formed in a region that does not conflict with the multilayer circuit structure in the circuit region.

第３の態様に係る半導体装置は、最上層上に形成され、外部と電気的に信号の送受信を行なうパッドをさらに有するものであることが好ましい。   The semiconductor device according to the third aspect preferably further includes a pad formed on the uppermost layer and electrically transmitting / receiving a signal to / from the outside.

前記パッドの下方の領域にも前記多層支持構造が形成されていることが好ましい。   It is preferable that the multilayer support structure is also formed in a region below the pad.

前記パッドの外側と前記スクライブ領域との間にも前記多層支持構造が形成されていることが好ましい。   It is preferable that the multilayer support structure is also formed between the outside of the pad and the scribe region.

前記補強ビアパターンの前記半導体装置の厚さ方向における長さは前記導電性金属ビアの前記半導体装置の厚さ方向における長さよりも大きいものであることが好ましい。   The length of the reinforcing via pattern in the thickness direction of the semiconductor device is preferably larger than the length of the conductive metal via in the thickness direction of the semiconductor device.

前記補強ビアパターンの前記半導体装置の横断面における形状がスリット状であることが好ましい。   It is preferable that the shape of the reinforcing via pattern in the cross section of the semiconductor device is a slit shape.

前記多層支持構造は前記回路配線及び前記導電性金属ビアから電気的に独立して形成されているものであることが好ましい。   It is preferable that the multilayer support structure is formed electrically independent from the circuit wiring and the conductive metal via.

前記多層支持構造は、前記回路配線、前記導電性金属ビア及び前記パッドから電気的に独立して形成されているものであることが好ましい。   It is preferable that the multilayer support structure is formed electrically independent from the circuit wiring, the conductive metal via, and the pad.

前記多層支持構造は前記半導体基板中に設けられた素子分離領域に接続されているものであることが好ましい。   The multilayer support structure is preferably connected to an element isolation region provided in the semiconductor substrate.

前記半導体装置は、その最上層において、グローバル配線をさらに備えており、前記回路領域に形成された前記多層支持構造は、その一端部において、前記グローバル配線部に接続され、他端部においては、前記回路配線及び前記導電性金属ビアとは隔離されていることが好ましい。   The semiconductor device further includes a global wiring in the uppermost layer, and the multilayer support structure formed in the circuit region is connected to the global wiring part at one end and at the other end, It is preferable that the circuit wiring and the conductive metal via are isolated from each other.

前記パッドの下方の領域に形成された多層支持構造は、前記パッド及び他の回路と接続されているものであることが好ましい。   The multilayer support structure formed in the region below the pad is preferably connected to the pad and other circuits.

前記補強配線パターン及び前記補強ビアパターンと、それらと同一層に存在する前記回路配線及び前記導電性金属ビアとはそれぞれ同一の材料で形成されているものであることが好ましい。   It is preferable that the reinforcing wiring pattern and the reinforcing via pattern and the circuit wiring and the conductive metal via existing in the same layer are formed of the same material.

前記層間絶縁膜の単位面積当たりに占める、前記導電性金属ビアと前記補強ビアパターンとの総面積の割合が５％以上とされているものであることが好ましい。   It is preferable that the ratio of the total area of the conductive metal via and the reinforcing via pattern to the unit area of the interlayer insulating film is 5% or more.

前記パッドの下方の領域において、前記層間絶縁膜の単位面積当たりに占める、前記導電性金属ビアと前記補強ビアパターンとの総面積の割合が５％以上とされているものであることが好ましい。   In the region below the pad, it is preferable that the ratio of the total area of the conductive metal via and the reinforcing via pattern occupying per unit area of the interlayer insulating film is 5% or more.

前記スクライブ領域において、前記層間絶縁膜の単位面積当たりに占める前記補強ビアパターンの総面積の割合が５％以上とされているものであることが好ましい。   In the scribe region, the ratio of the total area of the reinforcing via pattern to the unit area of the interlayer insulating film is preferably 5% or more.

前記補強ビアパターンは前記補強配線パターンが相互に重なり合う領域のみを接続するものであることが好ましい。   The reinforcing via pattern preferably connects only regions where the reinforcing wiring patterns overlap each other.

本発明は、さらに、上記の半導体装置の製造方法であって、前記多層支持構造を形成する前記補強配線パターンと前記補強ビアパターンと、それらと同一層に存在する前記回路配線及び前記導電性金属ビアとをそれぞれ同一の材料で形成する過程を備える、ことを特徴とする半導体装置の製造方法を提供する。   The present invention further relates to a method for manufacturing the semiconductor device, wherein the reinforcing wiring pattern and the reinforcing via pattern forming the multilayer support structure, the circuit wiring and the conductive metal existing in the same layer as the reinforcing wiring pattern are formed. Provided is a method for manufacturing a semiconductor device, comprising the step of forming vias with the same material.

本発明によれば、従来のＣＭＰ用ダミーパターン（補強配線パターン）が相互に重なり合う領域にのみ補強ビアパターンを形成するため、チップ面積の増大を引き起こさずに生産性を高めることができる。さらに、多層支持構造を形成することにより、製造工程中及びパッケージング時の衝撃や応力に起因して、低誘電率層間膜が破壊したり、剥がれたりする不良を抑制して、構造信頼性の高い半導体装置を提供することができる。   According to the present invention, since the reinforcing via pattern is formed only in the region where the conventional CMP dummy patterns (reinforcing wiring patterns) overlap each other, the productivity can be improved without increasing the chip area. In addition, by forming a multilayer support structure, it is possible to suppress defects in which the low dielectric constant interlayer film is broken or peeled off due to impact or stress during the manufacturing process and during packaging, and structural reliability is improved. A high semiconductor device can be provided.

以下、本発明を具体的な実施形態に基づき詳細に説明する。   Hereinafter, the present invention will be described in detail based on specific embodiments.

まず、本発明の第１の態様に係る半導体装置は、半導体基板と、半導体基板上に形成された少なくとも一つの層間絶縁膜と、層間絶縁膜を介して積層された複数の配線層と、を備え、複数の配線層の各々に形成された回路配線と、層間絶縁膜を貫通し、上下方向に隣接する回路配線を相互に接続する導電性金属ビアと、からなる多層回路構造が形成されている半導体装置であって、複数の配線層の各々に設けられた補強配線パターンと、層間絶縁膜に設けられ、上下方向に隣接する前記補強配線パターンを相互に接続する補強ビアパターンと、からなる多層支持構造を備え、多層支持構造は、多層回路構造が存在する前記半導体装置の回路領域において、多層回路構造と抵触しない領域に形成されていることを特徴とするものである。   First, a semiconductor device according to a first aspect of the present invention includes a semiconductor substrate, at least one interlayer insulating film formed on the semiconductor substrate, and a plurality of wiring layers stacked via the interlayer insulating film. A multilayer circuit structure is formed which includes circuit wiring formed in each of the plurality of wiring layers and conductive metal vias that penetrate through the interlayer insulating film and interconnect adjacent circuit wirings in the vertical direction. A reinforcing wiring pattern provided in each of a plurality of wiring layers, and a reinforcing via pattern provided in an interlayer insulating film and interconnecting the reinforcing wiring patterns adjacent in the vertical direction. A multilayer support structure is provided, and the multilayer support structure is formed in a region that does not conflict with the multilayer circuit structure in the circuit region of the semiconductor device in which the multilayer circuit structure exists.

図４は、本発明の第１の態様に係る半導体装置の一実施形態を示す模式的断面図である。   FIG. 4 is a schematic cross-sectional view showing an embodiment of a semiconductor device according to the first aspect of the present invention.

図４に示す本実施形態に係る半導体装置は、半導体基板（１００１）と、半導体基板（１００１）上に形成されたトランジスタ（１１０１）と、トランジスタ（１１０１）を覆って半導体基板（１００１）上に形成された絶縁膜（１００２）と、絶縁膜（１００２）上に形成された第一配線層（１００３）と、第一配線層（１００３）上に形成された層間絶縁膜（１００６）と、層間絶縁膜（１００６）上に形成された第二配線層（１００７）と、を備えている。   The semiconductor device according to this embodiment shown in FIG. 4 includes a semiconductor substrate (1001), a transistor (1101) formed on the semiconductor substrate (1001), and a transistor (1101) covering the semiconductor substrate (1001). The formed insulating film (1002), the first wiring layer (1003) formed on the insulating film (1002), the interlayer insulating film (1006) formed on the first wiring layer (1003), and the interlayer And a second wiring layer (1007) formed on the insulating film (1006).

第一配線層（１００３）は非導電性材料からなり、第一配線層（１００３）には、回路配線となる導電性金属配線（１００４）と、導電性金属配線（１００４）と同じ導電性物質からなる金属補強配線パターン（１００５）とが相互に離間して形成されている。   The first wiring layer (1003) is made of a non-conductive material. The first wiring layer (1003) includes a conductive metal wiring (1004) serving as a circuit wiring and the same conductive material as the conductive metal wiring (1004). The metal reinforcing wiring pattern (1005) made of is formed apart from each other.

第二配線層（１００７）は非導電性材料からなり、第二配線層（１００７）には、回路配線となる導電性金属配線（１００８）と、導電性金属配線（１００８）と同じ物質からなる金属補強配線パターン（１００９）とが相互に離間して形成されている。   The second wiring layer (1007) is made of a non-conductive material, and the second wiring layer (1007) is made of a conductive metal wiring (1008) serving as a circuit wiring and the same material as the conductive metal wiring (1008). Metal reinforcing wiring patterns (1009) are formed apart from each other.

第一配線層（１００３）と第二配線層（１００７）との間に挟まれた層間絶縁膜（１００６）には、第一及び第二配線層（１００３、１００７）中にそれぞれ設けられた導電性金属配線（１００４、１００８）を相互に電気的に接続する導電性金属ビア（１０１０）と、第一及び第二配線層（１００３、１００７）中にそれぞれ設けられた金属補強配線パターン（１００５、１００９）が重なり合う領域を相互に電気的に接続する金属補強ビアパターン（１０１１）と、が形成されている。金属補強ビアパターン（１０１１）は導電性金属ビア（１０１０）と同じ導電性物質で形成されている。   The interlayer insulating film (1006) sandwiched between the first wiring layer (1003) and the second wiring layer (1007) has a conductive layer provided in the first and second wiring layers (1003, 1007), respectively. Conductive metal vias (1010) electrically connecting the conductive metal wirings (1004, 1008) to each other, and metal reinforcing wiring patterns (1005, 1007) provided in the first and second wiring layers (1003, 1007), respectively. 1009) are formed with metal reinforcing via patterns (1011) that electrically connect the overlapping regions. The metal reinforcing via pattern (1011) is formed of the same conductive material as the conductive metal via (1010).

図４に示す実施形態に係る半導体装置においては、本半導体装置の厚さ方向に積み重ねられた導電性金属配線（１００４、１００８）と、導電性金属ビア（１０１０）と、から多層回路構造が形成されている。さらに、本半導体装置の厚さ方向に積み重ねられた金属補強配線パターン（１００５、１００９）と、これらを相互に連結する金属補強ビアパターン（１０１１）と、から多層支持構造が形成されている。多層支持構造は、多層回路構造が形成されている回路領域における間隙部に存在している。すなわち、多層支持構造は、多層回路構造が形成されている回路領域の内部において、多層回路構造と抵触しないように、多層回路構造が存在しない領域に形成されている。   In the semiconductor device according to the embodiment shown in FIG. 4, a multilayer circuit structure is formed from the conductive metal wiring (1004, 1008) and the conductive metal via (1010) stacked in the thickness direction of the semiconductor device. Has been. Further, a multilayer support structure is formed from the metal reinforcing wiring patterns (1005, 1009) stacked in the thickness direction of the semiconductor device and the metal reinforcing via patterns (1011) connecting them to each other. The multilayer support structure exists in a gap portion in a circuit region where the multilayer circuit structure is formed. That is, the multilayer support structure is formed in a region where the multilayer circuit structure does not exist so as not to conflict with the multilayer circuit structure inside the circuit region where the multilayer circuit structure is formed.

図４に示す実施形態に係る半導体装置においては、多層支持構造を形成する補強配線パターン（１００５、１００９）と、同一の配線層に存在する導電性金属配線（１００４、１００８）とは同一の導電性材料で形成され、さらに、多層支持構造を形成する金属補強ビアパターン（１０１１）と、同一の層間絶縁膜に存在する導電性金属ビア（１０１０）とは同一の導電性材料で形成されているが、必ずしもこれには限定されない。補強配線パターン（１００５、１００９）と導電性金属配線（１００４、１００８）は相互に異なる材料によって形成されていても良く、また、同一の層間絶縁膜に存在する金属補強ビアパターン（１０１１）と導電性金属ビア（１０１０）とは相互に異なる導電性材料によって形成されていても良い。しかしながら、同一の材料で形成することにより、製造プロセスにおける工程数を少なくすることができるというメリットがある。   In the semiconductor device according to the embodiment shown in FIG. 4, the reinforcing wiring pattern (1005, 1009) forming the multilayer support structure and the conductive metal wiring (1004, 1008) existing in the same wiring layer have the same conductivity. Further, the metal reinforced via pattern (1011) forming the multilayer support structure and the conductive metal via (1010) existing in the same interlayer insulating film are formed of the same conductive material. However, it is not necessarily limited to this. The reinforcing wiring pattern (1005, 1009) and the conductive metal wiring (1004, 1008) may be formed of different materials, and conductive with the metal reinforcing via pattern (1011) existing in the same interlayer insulating film. The conductive metal via (1010) may be formed of different conductive materials. However, there is an advantage that the number of steps in the manufacturing process can be reduced by forming the same material.

本発明の第１の態様に係る半導体装置において、上記のような多層支持構造は、半導体装置の厚さ方向において、半導体基板（１００１）上に積層される複数の配線層及び層間絶縁膜のうちの少なくとも２層以上にわたって形成されていれば良い。   In the semiconductor device according to the first aspect of the present invention, the multilayer support structure as described above has a plurality of wiring layers and interlayer insulating films stacked on the semiconductor substrate (1001) in the thickness direction of the semiconductor device. It is sufficient that it is formed over at least two layers.

また、この多層支持構造は、導電性金属配線（１００４、１００８）及び導電性金属ビア（１０１０）からなる多層回路構造から電気的に絶縁されたものであってもよく、あるいは、多層回路構造に電気的に接続されたものでもあっても良い。   The multilayer support structure may be electrically insulated from the multilayer circuit structure including the conductive metal wiring (1004, 1008) and the conductive metal via (1010). It may be electrically connected.

但し、多層回路構造に電気的に接続される場合であっても、多層支持構造は、その一端部のみにおいて多層回路構造に接続され、他端部においては多層回路構造とは電気的に隔離される、すなわち、電気的に開放される。   However, even when electrically connected to the multilayer circuit structure, the multilayer support structure is connected to the multilayer circuit structure only at one end thereof, and is electrically isolated from the multilayer circuit structure at the other end. That is, it is opened electrically.

また、多層支持構造は、本半導体装置の最上層である第二配線層（１００７）から半導体基板（１００１）まで延長されたものであってもよく、あるいは、複数の配線層及び層間絶縁膜からなる積層体の内部において終端しているものであってもよい。   The multilayer support structure may be extended from the second wiring layer (1007) which is the uppermost layer of the semiconductor device to the semiconductor substrate (1001), or from a plurality of wiring layers and interlayer insulating films. It may be terminated inside the laminated body.

図５乃至図８は本発明の第１の態様に係る半導体装置の他の実施形態の構造を模式的に示す断面図である。   5 to 8 are cross-sectional views schematically showing the structure of another embodiment of the semiconductor device according to the first aspect of the present invention.

図５乃至図８に示す実施形態に係る半導体装置は、いずれも、図４に示した実施形態に係る半導体装置と同様に、半導体基板（１００１）と、半導体基板（１００１）上に形成された複数個のトランジスタ（１１０１）と、隣接するトランジスタ（１１０１）間を電気的に分離させるための素子分離領域（絶縁層、１０１６）と、トランジスタ（１１０１）を覆って半導体基板（１００１）上に形成された絶縁膜（１００２）と、絶縁膜（１００２）上に形成された第一配線層（１００３）と、第一配線層（１００３）上に形成された第一層間絶縁膜（１００６）と、第一層間絶縁膜（１００６）上に形成された第二配線層（１００７）と、第二配線層（１００７）上に形成された第二層間絶縁膜（１０１２）と、第二層間絶縁膜（１０１２）上に形成された第三配線層（１０１３）と、を備えている。   Each of the semiconductor devices according to the embodiments shown in FIGS. 5 to 8 is formed on the semiconductor substrate (1001) and the semiconductor substrate (1001), similarly to the semiconductor device according to the embodiment shown in FIG. A plurality of transistors (1101), an element isolation region (insulating layer 1016) for electrically isolating adjacent transistors (1101), and a transistor (1101) are formed over a semiconductor substrate (1001). Insulating film (1002), first wiring layer (1003) formed on insulating film (1002), first interlayer insulating film (1006) formed on first wiring layer (1003), and A second wiring layer (1007) formed on the first interlayer insulating film (1006), a second interlayer insulating film (1012) formed on the second wiring layer (1007), and a second interlayer insulating film Membrane (1012 The third wiring layer formed on a (1013), and a.

第一配線層（１００３）は非導電性材料からなり、第一配線層（１００３）には、回路配線となる導電性金属配線（１００４）と、導電性金属配線（１００４）と同じ導電性物質からなる金属補強配線パターン（１００５）とが相互に離間して形成されている。   The first wiring layer (1003) is made of a non-conductive material. The first wiring layer (1003) includes a conductive metal wiring (1004) serving as a circuit wiring and the same conductive material as the conductive metal wiring (1004). The metal reinforcing wiring pattern (1005) made of is formed apart from each other.

第二配線層（１００７）は非導電性材料からなり、第二配線層（１００７）には、回路配線となる導電性金属配線（１００８）と、導電性金属配線（１００８）と同じ物質からなる金属補強配線パターン（１００９）とが相互に離間して形成されている。   The second wiring layer (1007) is made of a non-conductive material, and the second wiring layer (1007) is made of a conductive metal wiring (1008) serving as a circuit wiring and the same material as the conductive metal wiring (1008). Metal reinforcing wiring patterns (1009) are formed apart from each other.

第一配線層（１００３）と第二配線層（１００７）との間に挟まれた層間絶縁膜（１００６）には、第一及び第二配線層（１００３、１００７）中にそれぞれ設けられた導電性金属配線（１００４、１００８）を相互に電気的に接続する導電性金属ビア（１０１０）と、第一及び第二配線層（１００３、１００７）中にそれぞれ設けられた金属補強配線パターン（１００５、１００９）が重なり合う領域を相互に電気的に接続する金属補強ビアパターン（１０１１）と、が形成されている。金属補強ビアパターン（１０１１）は導電性金属ビア（１０１０）と同じ導電性物質で形成されている。   The interlayer insulating film (1006) sandwiched between the first wiring layer (1003) and the second wiring layer (1007) has a conductive layer provided in the first and second wiring layers (1003, 1007), respectively. Conductive metal vias (1010) electrically connecting the conductive metal wirings (1004, 1008) to each other, and metal reinforcing wiring patterns (1005, 1007) provided in the first and second wiring layers (1003, 1007), respectively. 1009) are formed with metal reinforcing via patterns (1011) that electrically connect the overlapping regions. The metal reinforcing via pattern (1011) is formed of the same conductive material as the conductive metal via (1010).

第三配線層（１０１３）は非導電性材料からなり、第三配線層（１０１３）にはグローバル配線（電源配線、１０１５）が形成されている。   The third wiring layer (1013) is made of a non-conductive material, and global wiring (power supply wiring, 1015) is formed in the third wiring layer (1013).

ここで、グローバル配線（１０１５）とは、グローバル配線（１０１５）より下層に形成されたローカル配線である導電性金属配線（１００４、１００８）よりも相対的に長い配線長を有した配線である。半導体チップ上に形成された論理回路のうち、近接する論理回路同士の配線は配線ピッチを細かくした下層のローカル配線（１００４、１００８）によって行なわれ、離れた論理回路同士の配線は、上層のグローバル配線（１０１５）によって行なわれる。   Here, the global wiring (1015) is a wiring having a wiring length relatively longer than the conductive metal wiring (1004, 1008), which is a local wiring formed below the global wiring (1015). Among the logic circuits formed on the semiconductor chip, wiring between adjacent logic circuits is performed by lower layer local wiring (1004, 1008) with a finer wiring pitch, and wiring between separated logic circuits is performed in the upper layer global circuit. This is done by wiring (1015).

一般に、グローバル配線（１０１５）は、ローカル配線（１００４、１００８）よりも配線膜厚及び配線幅が大きく、かつ、配線間隔が広い。   In general, the global wiring (1015) has a larger wiring film thickness and wiring width and wider wiring spacing than the local wiring (1004, 1008).

図５乃至図８に示す実施形態に係る半導体装置は上記のような共通の構造を有する一方、以下のような相違点を有している。   The semiconductor device according to the embodiment shown in FIGS. 5 to 8 has the common structure as described above, but has the following differences.

図５に示す実施形態に係る半導体装置においては、多層支持構造の金属補強配線パターン（１００９）には、第二層間絶縁膜（１０１２）中に設けられた金属補強ビアパターン（１０１４）が接続され、この補強ビアパターン（１０１４）を介して、多層支持構造は、その一端部において、グローバル配線（１０１５）に電気的に接続されている。一方、多層支持構造は、その他端部において、第一配線層（１００３）中に形成された金属補強配線パターン（１００５）を形成している。すなわち、多層支持構造は、半導体基板上（１００１）に形成された複数の配線層及び層間絶縁膜からなる積層体の内部において終端している。   In the semiconductor device according to the embodiment shown in FIG. 5, the metal reinforcing via pattern (1014) provided in the second interlayer insulating film (1012) is connected to the metal reinforcing wiring pattern (1009) of the multilayer support structure. The multilayer support structure is electrically connected to the global wiring (1015) at one end thereof through the reinforcing via pattern (1014). On the other hand, the multi-layer support structure forms a metal reinforcing wiring pattern (1005) formed in the first wiring layer (1003) at the other end. That is, the multilayer support structure terminates inside a stacked body formed of a plurality of wiring layers and interlayer insulating films formed on the semiconductor substrate (1001).

図６に示す実施形態に係る半導体装置においても、図５に示した実施形態係る半導体装置と同様に、多層支持構造は一端部においてグローバル配線（１０１５）に接続されている。ただし、図５に示した実施形態係る半導体装置と異なり、多層支持構造は、他端部において、第一配線層（１００３）中に形成された金属補強配線パターン（１００５）が、絶縁膜（１００２）中に設けられた補強ビアパターン（１０１７）に接続されており、多層支持構造は、この補強ビアパターン（１０１７）を介して、半導体基板（１００１）の素子分離領域（絶縁層、１０１６）に支持されている。   Also in the semiconductor device according to the embodiment shown in FIG. 6, the multilayer support structure is connected to the global wiring (1015) at one end, similarly to the semiconductor device according to the embodiment shown in FIG. However, unlike the semiconductor device according to the embodiment shown in FIG. 5, the multilayer support structure has a metal reinforcing wiring pattern (1005) formed in the first wiring layer (1003) at the other end portion. The multilayer support structure is connected to the element isolation region (insulating layer 1016) of the semiconductor substrate (1001) via the reinforcing via pattern (1017). It is supported.

図７に示す実施形態に係る半導体装置においては、多層支持構造は、グローバル配線（１０１５）に接続されておらず、グローバル配線（１０１５）からは電気的に切り離された構造体とされている。   In the semiconductor device according to the embodiment shown in FIG. 7, the multilayer support structure is a structure that is not connected to the global wiring (1015) and is electrically separated from the global wiring (1015).

また、図８に示す実施形態に係る半導体装置においても、多層支持構造は、グローバル配線（１０１５）に接続されておらず、グローバル配線（１０１５）からは電気的に切り離された構造体とされているが、図６に示す実施形態に係る半導体装置と同様に、多層支持構造は、その他端部において、絶縁膜（１００２）中に設けられた金属補強ビアパターン（１０１７）に接続されており、金属補強ビアパターン（１０１７）を介して、半導体基板（１００１）の素子分離領域（絶縁層、１０１６）に支持されている。   Also, in the semiconductor device according to the embodiment shown in FIG. 8, the multilayer support structure is not connected to the global wiring (1015) but is a structure that is electrically separated from the global wiring (1015). However, like the semiconductor device according to the embodiment shown in FIG. 6, the multilayer support structure is connected to the metal reinforcing via pattern (1017) provided in the insulating film (1002) at the other end, It is supported on the element isolation region (insulating layer 1016) of the semiconductor substrate (1001) through the metal reinforcing via pattern (1017).

図９は、図５及び図６に示した実施形態に係る半導体装置におけるように、多層支持構造が、一端部において、グローバル配線（１０１５）に接続された場合の等価回路を示す回路図である。   FIG. 9 is a circuit diagram showing an equivalent circuit when the multilayer support structure is connected to the global wiring (1015) at one end as in the semiconductor device according to the embodiment shown in FIGS. .

ここで、多層支持構造は半導体基板（１００１）または層間絶縁膜の間にキャパシタンスを形成するため、抵抗として示されるグローバル配線（１０１５）に対して、多層支持構造はデカップリング容量（１１１２）として機能する。   Here, since the multilayer support structure forms a capacitance between the semiconductor substrate (1001) or the interlayer insulating film, the multilayer support structure functions as a decoupling capacitor (1112) with respect to the global wiring (1015) shown as a resistor. To do.

第１の態様に係る半導体装置において、図５及び図６に示した実施形態に係る半導体装置におけるように、多層支持構造が、その一端部において、グローバル配線（１０１５）に接続された場合、半導体装置の最上層が多層支持構造で補強されるために、半導体装置の全体的な構造の強度がさらに高められることが期待できる。   In the semiconductor device according to the first aspect, when the multilayer support structure is connected to the global wiring (1015) at one end thereof as in the semiconductor device according to the embodiment shown in FIGS. Since the uppermost layer of the device is reinforced with a multilayer support structure, it can be expected that the strength of the overall structure of the semiconductor device is further increased.

また、図９に示した等価回路からわかるように、多層支持構造がデカップリング容量（１１１２）のような回路的役割を果たすため、電源ラインの安定を得ることができる。   Further, as can be seen from the equivalent circuit shown in FIG. 9, since the multilayer support structure plays a circuit role like the decoupling capacitor (1112), the stability of the power supply line can be obtained.

また、図６及び図８に示した実施形態に係る半導体装置におけるように、多層支持構造が半導体基板（１００１）に設けられた素子分離領域（１０１６）に接続されると、多層支持構造は、高強度の基板（１００１）に支持されることになるため、高い構造強度を有することとなり、半導体装置の全体的な構造の強度も高められることとなる。   When the multilayer support structure is connected to the element isolation region (1016) provided in the semiconductor substrate (1001) as in the semiconductor device according to the embodiment shown in FIGS. 6 and 8, the multilayer support structure is Since it is supported by the high-strength substrate (1001), it has high structural strength, and the strength of the overall structure of the semiconductor device is also increased.

なお、上記の実施形態においては、半導体装置の回路領域のみの構造を中心に説明したが、第１の態様に係る半導体装置は、電気的に外部と信号の送受信を行うパッドを半導体基板（１００１）上に有する構造もとり得る。このような構造においても、回路領域には多層支持構造を形成することが可能であり、また、それに加えて、パッド下の領域にも、同様な多層支持構造を形成することができる。   In the above embodiment, the structure of only the circuit region of the semiconductor device has been mainly described. However, in the semiconductor device according to the first aspect, a pad for electrically transmitting / receiving a signal to / from the outside is provided on the semiconductor substrate (1001 It is also possible to have the structure above. Even in such a structure, a multilayer support structure can be formed in the circuit region, and in addition, a similar multilayer support structure can be formed in the region under the pad.

また、多層支持構造の一部を形成する金属補強ビアパターン（１０１１）の半導体装置の厚さ方向における長さは、半導体装置の厚さ方向における導電性金属ビア（１０１０）の長さよりも大きくすることが可能である。これによって、多層支持構造における金属補強配線パターン（１００５、１００９）との密着性の向上や層間絶縁膜の強度を向上することが可能となり、化学機械研磨（ＣＭＰ）プロセスの際やチップパッケージング時に印加される衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。   Further, the length of the metal reinforcing via pattern (1011) forming part of the multilayer support structure in the thickness direction of the semiconductor device is made larger than the length of the conductive metal via (1010) in the thickness direction of the semiconductor device. It is possible. This makes it possible to improve adhesion to the metal reinforced wiring patterns (1005, 1009) in the multilayer support structure and to improve the strength of the interlayer insulating film, during the chemical mechanical polishing (CMP) process and during chip packaging. It is possible to prevent film peeling and film breakage due to applied impact and stress.

また、半導体装置の横断面（図５乃至図８の紙面と直交する面）における金属補強ビアパターン（１０１１）の形状は特に限定されるものではなく、矩形、孔状、スリット状等各種の形態をとり得る。例えば、金属補強ビアパターン（１０１１）の形状をスリット状とすることにより、断面積を増やすことなく、半導体装置の厚さ方向における導電性金属ビア（１０１０）の長さを大きいものとすることができる。   Further, the shape of the metal reinforcing via pattern (1011) in the cross section of the semiconductor device (the surface orthogonal to the paper surface of FIGS. 5 to 8) is not particularly limited, and various forms such as a rectangle, a hole, and a slit are possible. Can take. For example, the length of the conductive metal via (1010) in the thickness direction of the semiconductor device can be increased without increasing the cross-sectional area by making the shape of the metal reinforcing via pattern (1011) into a slit shape. it can.

また、第１の態様に係る半導体装置においては、層間絶縁膜の単位面積当たりに占める導電性金属ビア（１０１０）と金属補強ビアパターン（１０１１）との総面積の割合が５％以上であることが好ましく、１０％以上であることがより好ましい。このような条件を満たすように導電性金属ビア（１０１０）及び金属補強ビアパターン（１０１１）を形成することにより、化学機械研磨（ＣＭＰ）プロセスの際の欠陥の発生を低減することができる。   In the semiconductor device according to the first aspect, the ratio of the total area of the conductive metal via (1010) and the metal reinforcing via pattern (1011) per unit area of the interlayer insulating film is 5% or more. Is preferable, and it is more preferable that it is 10% or more. By forming the conductive metal via (1010) and the metal reinforced via pattern (1011) so as to satisfy such conditions, the occurrence of defects during the chemical mechanical polishing (CMP) process can be reduced.

なお、第１の態様に係る半導体装置において、層間絶縁膜（１００６、１０１２）の材料は特に限定されない。例えば、ＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等の無機材料及びこれらの組合せを用いることができる。特に、低誘電率膜と呼ばれる膜、すなわち、ＳｉＯ２より誘電率が低い材料からなる膜を用いることが好ましい。組合せの例としては、例えば、ローカル配線を低誘電率膜、グローバル配線を低誘電率膜よりも膜強度が高いＳｉＯ２等の膜で構成される。In the semiconductor device according to the first aspect, the material of the interlayer insulating films (1006, 1012) is not particularly limited. For example, inorganic materials such as SiN, SiOC, SiC, SiCN, and SiO 2 and combinations thereof can be used. In particular, a film called a low dielectric constant film, that is, a film made of a material having a dielectric constant lower than that of SiO 2 is preferably used. As an example of the combination, for example, the local wiring is composed of a low dielectric constant film, and the global wiring is composed of a film such as SiO 2 having a higher film strength than the low dielectric constant film.

低誘電率膜としては、具体的には、例えば、ＣＶＤ法や塗布法により形成される各種有機ポリマー、ＭＳＱ、ＨＳＱ、炭素含有シリコン酸化膜（ＳｉＯＣＨ）等を例示することができるが、これらに特に限定されるものではない。有機ポリマーとしては、例えば、ポリイミド、ポリテトラフルオロエチレン、ポリアリルエーテル、ポリベンゾオキサゾール、ポリオレフィン、ポリアミドを用いることができるが、これらに限定されるものではない。   Specific examples of the low dielectric constant film include various organic polymers, MSQ, HSQ, carbon-containing silicon oxide film (SiOCH), and the like formed by a CVD method or a coating method. It is not particularly limited. Examples of the organic polymer include polyimide, polytetrafluoroethylene, polyallyl ether, polybenzoxazole, polyolefin, and polyamide, but are not limited thereto.

また、導電性金属配線（１００４、１００８）、導電性金属ビア（１０１０）、金属補強配線パターン（１００５、１００９）及び金属補強ビアパターン（１０１１）を構成する導体としては、ＣｕまたはＣｕ合金を用いることが好ましいが、これらに限定されるわけではなく、ＡｌまたはＡｌ合金、その他、Ｗ、Ｎｉ、Ｃｒ、Ｔｉ、Ａｇ等の金属あるいはこれらの合金、例えば、Ｗ−Ｔｉ、Ａｌ−Ｗ、Ａｌ−Ｎｉ等の金属間化合物、シリサイド化合物などを用いることができる。   Further, Cu or Cu alloy is used as a conductor constituting the conductive metal wiring (1004, 1008), the conductive metal via (1010), the metal reinforcing wiring pattern (1005, 1009), and the metal reinforcing via pattern (1011). However, the present invention is not limited thereto, and is not limited thereto, but Al or Al alloy, other metals such as W, Ni, Cr, Ti, and Ag, or alloys thereof such as W-Ti, Al-W, Al- An intermetallic compound such as Ni, a silicide compound, or the like can be used.

半導体基板（１００１）としても、例えば、シリコン単結晶基板、各種化合物半導体基板等を用いることができる。   As the semiconductor substrate (1001), for example, a silicon single crystal substrate, various compound semiconductor substrates, or the like can be used.

また、第１の態様に係る半導体装置において、導電性金属配線（１００４、１００８）、導電性金属ビア（１０１０）、金属補強配線パターン（１００５、１００９）及び金属補強ビアパターン（１０１１）のそれぞれの配置位置や形状その他のファクターは、特に限定されるものではなく、種々の態様を含み得るものである。例えば、導電性金属配線（１００４、１００８）の各配線層における大きさ、形状、配線数その他のファクターは任意のものとすることができる。   In the semiconductor device according to the first aspect, each of the conductive metal wiring (1004, 1008), the conductive metal via (1010), the metal reinforced wiring pattern (1005, 1009), and the metal reinforced via pattern (1011). The arrangement position, shape, and other factors are not particularly limited, and can include various aspects. For example, the size, shape, number of wires, and other factors in each wiring layer of the conductive metal wires (1004, 1008) can be arbitrary.

第１の態様に係る半導体装置の製造方法は特に限定されない。例えば、ダマシン法を用いて形成することが可能である。図１０乃至図１９は、図６に示した半導体装置の製造方法としてのダマシン法における各工程を示す断面図である。以下、図６に示した半導体装置の製造方法の一例を図１０乃至図１９を参照して説明する。   The method for manufacturing the semiconductor device according to the first aspect is not particularly limited. For example, it can be formed using a damascene method. 10 to 19 are cross-sectional views showing respective steps in the damascene method as a method for manufacturing the semiconductor device shown in FIG. Hereinafter, an example of a method for manufacturing the semiconductor device shown in FIG. 6 will be described with reference to FIGS.

まず、図１０に示すように、半導体基板（１００１）の表面に素子分離領域（１０１６）を形成する。   First, as shown in FIG. 10, an element isolation region (1016) is formed on the surface of a semiconductor substrate (1001).

次いで、半導体基板（１００１）上にトランジスタ（１１０１）を搭載する。   Next, a transistor (1101) is mounted over the semiconductor substrate (1001).

この後、半導体基板（１００１）上に、例えば、ＣＶＤ法または塗布法により、絶縁膜（１００２）を形成する。絶縁膜（１００２）を形成した後、絶縁膜（１００２）の内部に補強ビアパターン（１０１７）及び導電性金属ビア（１１１３）を形成する。   Thereafter, an insulating film (1002) is formed on the semiconductor substrate (1001) by, for example, a CVD method or a coating method. After forming the insulating film (1002), a reinforcing via pattern (1017) and a conductive metal via (1113) are formed inside the insulating film (1002).

次いで、絶縁膜（１００２）上に、例えば、ＣＶＤ法または塗布法により、第一配線層（１００３）を形成する。   Next, a first wiring layer (1003) is formed on the insulating film (1002) by, for example, a CVD method or a coating method.

次いで、図１１に示すように、第一配線層（１００３）の所定部位を、例えば、ＲＩＥ法等の方法によりエッチングして、第一配線層（１００３）に配線溝（１０１８）を形成する。ここで、配線溝（１０１８）は、導電性金属配線（１００４）及び補強配線パターン（１００５）の形成位置に対応して形成されている。   Next, as shown in FIG. 11, a predetermined portion of the first wiring layer (1003) is etched by a method such as RIE, for example, to form a wiring groove (1018) in the first wiring layer (1003). Here, the wiring groove (1018) is formed corresponding to the formation position of the conductive metal wiring (1004) and the reinforcing wiring pattern (1005).

次いで、図１２に示すように、配線溝（１０１８）が埋め込まれるように、金属を、例えば、スパッタ法などにより堆積させる。その後、化学機械研磨（ＣＭＰ）法等により余剰の金属分を除去し、第一配線層（１００３）中に導電性金属配線（１００４）及び補強配線パターン（１００５）を形成する。   Next, as shown in FIG. 12, a metal is deposited by, for example, a sputtering method so that the wiring groove (1018) is filled. Thereafter, excess metal is removed by a chemical mechanical polishing (CMP) method or the like, and conductive metal wiring (1004) and a reinforcing wiring pattern (1005) are formed in the first wiring layer (1003).

次いで、図１３に示すように、導電性金属配線（１００４）及び補強配線パターン（１００５）を形成した第一配線層（１００３）上に、第一層間絶縁膜（１００６）を堆積させる。   Next, as shown in FIG. 13, a first interlayer insulating film (1006) is deposited on the first wiring layer (1003) on which the conductive metal wiring (1004) and the reinforcing wiring pattern (1005) are formed.

次いで、図１４に示すように、第一層間絶縁膜（１００６）を、上記と同様にエッチングし、第一層間絶縁膜（１００６）にビア孔（１０１９）を形成する。   Next, as shown in FIG. 14, the first interlayer insulating film (1006) is etched in the same manner as described above to form a via hole (1019) in the first interlayer insulating film (1006).

次いで、図１５に示すように、ビア孔（１０１９）に金属を堆積させ、ＣＭＰ法にて余剰の金属を除去して、導電性金属ビア（１０１０）及び補強ビアパターン（１０１１）を形成する。   Next, as shown in FIG. 15, a metal is deposited in the via hole (1019), and excess metal is removed by CMP to form a conductive metal via (1010) and a reinforcing via pattern (1011).

次いで、図１６に示すように、第一層間絶縁膜（１００６）上に第二配線層（１００７）を形成する。   Next, as shown in FIG. 16, a second wiring layer (1007) is formed on the first interlayer insulating film (1006).

次いで、図１７に示すように、第二配線層（１００７）の所定部位を、例えば、ＲＩＥ法等の方法によりエッチングして、第二配線層（１００７）に配線溝（１０２０）を形成する。ここで、配線溝（１０２０）は、導電性金属ビア（１０１０）及び補強ビアパターン（１０１１）の形成位置に対応して形成されている。   Next, as shown in FIG. 17, a predetermined portion of the second wiring layer (1007) is etched by, for example, a method such as RIE to form a wiring groove (1020) in the second wiring layer (1007). Here, the wiring groove (1020) is formed corresponding to the formation position of the conductive metal via (1010) and the reinforcing via pattern (1011).

次いで、図１８に示すように、配線溝（１０２０）が埋め込まれるように、金属を、例えば、スパッタ法などにより堆積させる。その後、化学機械研磨（ＣＭＰ）法等により余剰の金属分を除去し、第二配線層（１００７）中に導電性金属配線（１００８）及び補強配線パターン（１００９）を形成する。   Next, as shown in FIG. 18, a metal is deposited by, for example, a sputtering method so that the wiring groove (1020) is buried. Thereafter, excess metal is removed by a chemical mechanical polishing (CMP) method or the like, and conductive metal wiring (1008) and a reinforcing wiring pattern (1009) are formed in the second wiring layer (1007).

次いで、図１９に示すように、第二配線層（１００７）上に第二層間絶縁膜（１０１２）を形成する。   Next, as shown in FIG. 19, a second interlayer insulating film (1012) is formed on the second wiring layer (1007).

次いで、第二層間絶縁膜（１０１２）を、上記と同様にエッチングし、第二層間絶縁膜（１０１２）にビア孔を形成する。   Next, the second interlayer insulating film (1012) is etched in the same manner as described above to form a via hole in the second interlayer insulating film (1012).

次いで、このビア孔に金属を堆積させ、ＣＭＰ法にて余剰の金属を除去して、第二層間絶縁膜（１０１２）中に補強ビアパターン（１０１４）を形成する。   Next, metal is deposited in the via hole, and excess metal is removed by CMP to form a reinforcing via pattern (1014) in the second interlayer insulating film (1012).

次いで、第二層間絶縁膜（１０１２）上に第三配線層（１０１３）を形成する。   Next, a third wiring layer (1013) is formed on the second interlayer insulating film (1012).

次いで、第三配線層（１０１３）の所定部位を、例えば、ＲＩＥ法によりエッチングして、第三配線層（１０１３）に配線溝を形成する。   Next, a predetermined portion of the third wiring layer (1013) is etched by, for example, the RIE method to form a wiring groove in the third wiring layer (1013).

次いで、この配線溝に金属を堆積させ、化学機械研磨（ＣＭＰ）法により余剰の金属分を除去し、第三配線層（１０１３）中にグローバル配線（１０１５）を形成する。   Next, a metal is deposited in the wiring groove, and excess metal is removed by a chemical mechanical polishing (CMP) method to form a global wiring (1015) in the third wiring layer (1013).

このようにして、図６に示した半導体装置が形成される。   In this way, the semiconductor device shown in FIG. 6 is formed.

なお、図１０乃至図１９において示した製造方法においては、導電性金属ビア（１０１０）と導電性金属配線（１００６、１００８）を別々に形成するシングルダマシンプロセスを採用しているが、シングルダマシンプロセスに代えて、デュアルダマシンプロセスを採用することも可能である。デュアルダマシンプロセスにおいては、例えば、第一層間絶縁膜（１００６）と第二配線層（１００７）とを成膜した後、ビア孔（１０１９）及び配線溝（１０２０）を形成し、ビア孔（１０１９）及び配線溝（１０２０）に金属膜を堆積させ、ＣＭＰ法にて余剰の金属を除去し、導電性金属ビア（１０１０）と導電性金属配線（１００８）とが一括で形成される。
（パッド下領域における導電性金属配線）
次に、本発明の第２の態様に係る半導体装置は、半導体基板と、半導体基板上に形成された少なくとも一つの層間絶縁膜と、層間絶縁膜を介して積層された複数の配線層と、複数の配線層のうちの最上層上に形成されたパッドと、を備え、複数の配線層の各々に形成された回路配線と、層間絶縁膜を貫通し、上下方向に隣接する回路配線を相互に接続する導電性金属ビアと、からなる多層回路構造が形成されている半導体装置であって、複数の配線層の各々に設けられた補強配線パターンと、層間絶縁膜に設けられ、上下方向に隣接する補強配線パターンを相互に接続する補強ビアパターンと、からなる多層支持構造を備え、パッドの下方の領域には、多層回路構造の少なくとも一部が配置されており、パッドの下方には、多層支持構造が、多層回路構造と抵触しない領域に形成されていることを特徴とするものである。10 to 19 employs a single damascene process in which conductive metal vias (1010) and conductive metal wirings (1006, 1008) are separately formed. It is also possible to adopt a dual damascene process instead. In the dual damascene process, for example, after forming a first interlayer insulating film (1006) and a second wiring layer (1007), a via hole (1019) and a wiring groove (1020) are formed, and a via hole ( 1019) and a metal groove are deposited on the wiring trench (1020), and excess metal is removed by CMP, thereby forming conductive metal vias (1010) and conductive metal wiring (1008) in a lump.
(Conductive metal wiring in the area under the pad)
Next, a semiconductor device according to a second aspect of the present invention includes a semiconductor substrate, at least one interlayer insulating film formed on the semiconductor substrate, and a plurality of wiring layers stacked via the interlayer insulating film, A pad formed on the uppermost layer of the plurality of wiring layers, and the circuit wiring formed on each of the plurality of wiring layers and the circuit wiring adjacent in the vertical direction passing through the interlayer insulating film. A semiconductor device having a multilayer circuit structure formed of conductive metal vias connected to a reinforcing wiring pattern provided in each of a plurality of wiring layers and provided in an interlayer insulating film in a vertical direction A multi-layer support structure comprising a reinforcing via pattern that connects adjacent reinforcing wiring patterns to each other, and at least a part of the multi-layer circuit structure is disposed in a region below the pad, and below the pad, Multi-layer support structure And it is characterized in that it is formed in a region that does not conflict with layer circuit structure.

図２０は、本発明の第２の態様に係る半導体装置の一実施形態を示す模式的断面図である。   FIG. 20 is a schematic cross-sectional view showing an embodiment of a semiconductor device according to the second aspect of the present invention.

図２０に示す本実施形態に係る半導体装置は、半導体基板（１０２１）と、半導体基板（１０２１）上に形成されたトランジスタ（１１０１）と、トランジスタ（１１０１）を覆って半導体基板（１０２１）上に形成された絶縁膜（１０２２）と、絶縁膜（１０２２）上に形成された第一配線層（１０２３）と、第一配線層（１０２３）上に形成された層間絶縁膜（１０２６）と、層間絶縁膜（１０２６）上に形成された第二配線層（１０２７）と、第二配線層（１０２７）上に形成され、チップ外部と電気信号の送受信を行う金属ワイヤボンディングパッド（１０４０）と、を備えている。   A semiconductor device according to this embodiment shown in FIG. 20 includes a semiconductor substrate (1021), a transistor (1101) formed on the semiconductor substrate (1021), and a transistor (1101) that covers the semiconductor substrate (1021). The formed insulating film (1022), the first wiring layer (1023) formed on the insulating film (1022), the interlayer insulating film (1026) formed on the first wiring layer (1023), and the interlayer A second wiring layer (1027) formed on the insulating film (1026), and a metal wire bonding pad (1040) formed on the second wiring layer (1027) for transmitting and receiving electrical signals to and from the outside of the chip. I have.

第一配線層（１０２３）は非導電性材料からなり、第一配線層（１０２３）には、回路配線となる導電性金属配線（１０２４）と、導電性金属配線（１０２４）と同じ導電性物質からなる金属補強配線パターン（１０２５）とが相互に離間して形成されている。   The first wiring layer (1023) is made of a non-conductive material. The first wiring layer (1023) includes a conductive metal wiring (1024) serving as a circuit wiring and the same conductive material as the conductive metal wiring (1024). The metal reinforcing wiring pattern (1025) made of is formed so as to be separated from each other.

第二配線層（１０２７）は非導電性材料からなり、第二配線層（１０２７）には、回路配線となる導電性金属配線（１０２８）と、導電性金属配線（１０２８）と同じ物質からなる金属補強配線パターン（１０２９）とが相互に離間して形成されている。   The second wiring layer (1027) is made of a non-conductive material, and the second wiring layer (1027) is made of a conductive metal wiring (1028) serving as a circuit wiring and the same material as the conductive metal wiring (1028). Metal reinforcing wiring patterns (1029) are formed apart from each other.

第一配線層（１０２３）と第二配線層（１０２７）との間に挟まれた層間絶縁膜（１０２６）には、第一及び第二配線層（１０２３、１０２７）中にそれぞれ設けられた導電性金属配線（１０２４、１０２８）を相互に電気的に接続する導電性金属ビア（１０３０）と、第一及び第二配線層（１０２３、１０２７）中にそれぞれ設けられた金属補強配線パターン（１０２５、１０２９）が重なり合う領域を相互に電気的に接続する金属補強ビアパターン（１０３１）と、が形成されている。金属補強ビアパターン（１０３１）は導電性金属ビア（１０３０）と同じ導電性物質で形成されている。   The interlayer insulating film (1026) sandwiched between the first wiring layer (1023) and the second wiring layer (1027) has a conductive layer provided in the first and second wiring layers (1023, 1027), respectively. Conductive metal vias (1030) electrically connecting the conductive metal wirings (1024, 1028) to each other, and metal reinforcing wiring patterns (1025, 1027) provided in the first and second wiring layers (1023, 1027), respectively. 1029) is formed with a metal reinforcing via pattern (1031) that electrically connects the overlapping regions. The metal reinforced via pattern (1031) is formed of the same conductive material as the conductive metal via (1030).

図２０に示す実施形態に係る半導体装置においては、本半導体装置の厚さ方向に積み重ねられた導電性金属配線（１０２４、１０２８）と、導電性金属ビア（１０３０）と、から多層回路構造が形成されている。さらに、本半導体装置の厚さ方向に積み重ねられた金属補強配線パターン（１０２５、１０２９）と、これらを相互に連結する金属補強ビアパターン（１０３１）と、から多層支持構造が形成されている。多層支持構造は、多層回路構造が形成されている回路領域における間隙部に存在している。すなわち、多層支持構造は、多層回路構造が形成されている回路領域の内部において、多層回路構造と抵触しないように、多層回路構造が存在しない領域に形成されている。   In the semiconductor device according to the embodiment shown in FIG. 20, a multilayer circuit structure is formed from the conductive metal wiring (1024, 1028) and the conductive metal via (1030) stacked in the thickness direction of the semiconductor device. Has been. Further, a multilayer support structure is formed from metal reinforcing wiring patterns (1025, 1029) stacked in the thickness direction of the semiconductor device and metal reinforcing via patterns (1031) interconnecting these. The multilayer support structure exists in a gap portion in a circuit region where the multilayer circuit structure is formed. That is, the multilayer support structure is formed in a region where the multilayer circuit structure does not exist so as not to conflict with the multilayer circuit structure inside the circuit region where the multilayer circuit structure is formed.

さらに、図２０に示す実施形態に係る半導体装置においては、多層支持構造は、金属ワイヤボンディングパッド（１０４０）の下方の領域に形成されているとともに、多層回路構造の一部も金属ワイヤボンディングパッド（１０４０）の下方の領域に形成されている。また、複数個のトランジスタ（１１０１）のうちのいくつかは金属ワイヤボンディングパッド（１０４０）の下方の領域に配置されている。   Furthermore, in the semiconductor device according to the embodiment shown in FIG. 20, the multilayer support structure is formed in a region below the metal wire bonding pad (1040), and a part of the multilayer circuit structure is also formed of the metal wire bonding pad (1040). 1040). Some of the plurality of transistors (1101) are disposed in a region below the metal wire bonding pad (1040).

ボンディングワイヤ（１０４１）を金属ワイヤボンディングパッド（１０４０）に接続する際には、非常に大きな衝撃または応力が金属ワイヤボンディングパッド（１０４０）に作用する。その衝撃または応力は金属ワイヤボンディングパッド（１０４０）の下方に位置する多層回路構造にも伝播する。しかしながら、本実施形態に係る半導体装置においては、金属ワイヤボンディングパッド（１０４０）の下方の領域に多層支持構造が存在するため、層間絶縁膜（１０２６）における強度及び密着性が増大されており、ボンディングワイヤ（１０４１）のボンディング時の衝撃や応力による膜剥がれや膜破壊を防止することが可能である。   When connecting the bonding wire (1041) to the metal wire bonding pad (1040), a very large impact or stress acts on the metal wire bonding pad (1040). The impact or stress propagates to the multilayer circuit structure located below the metal wire bonding pad (1040). However, in the semiconductor device according to the present embodiment, since the multilayer support structure exists in the region below the metal wire bonding pad (1040), the strength and adhesion in the interlayer insulating film (1026) are increased, and bonding is performed. It is possible to prevent film peeling or film breakage due to impact or stress during bonding of the wire (1041).

また、多層支持構造は、第一及び第二配線層（１０２３、１０２７）の金属補強配線パターン（１０２５、１０２９）が相互に重なり合う領域を相互に金属補強ビアパターン（１０３１）を介して接続するものであるため、多層支持構造によって占有される領域の面積が少なくてすみ、金属ワイヤボンディングパッド（１０４０）の下方の領域にも、他の回路領域と同様に、導電性金属配線（１０２４、１０２８）及び導電性金属ビア（１０３０）、あるいは、さらに、トランジスタ（１１０１）を配置させることが可能である。このため、多層支持構造によるプロセス耐性、ワイヤボンディング耐性、樹脂封入耐性等を向上させることができるとともに、より小さな面積に所定の電気回路を配置することが可能になり、生産コストを向上させることができる。   In the multilayer support structure, the regions where the metal reinforcing wiring patterns (1025, 1029) of the first and second wiring layers (1023, 1027) overlap with each other are connected to each other through the metal reinforcing via pattern (1031). Therefore, the area occupied by the multilayer support structure can be reduced, and the conductive metal wiring (1024, 1028) can be formed in the area below the metal wire bonding pad (1040) as well as the other circuit areas. In addition, a conductive metal via (1030) or a transistor (1101) can be disposed. For this reason, it is possible to improve process resistance, wire bonding resistance, resin encapsulation resistance, and the like due to the multilayer support structure, and it is possible to arrange a predetermined electric circuit in a smaller area, thereby improving the production cost. it can.

図２０に示す実施形態に係る半導体装置においては、多層支持構造を形成する補強配線パターン（１０２５、１０２９）と、同一の配線層に存在する導電性金属配線（１０２４、１０２８）とは同一の導電性材料で形成され、さらに、多層支持構造を形成する金属補強ビアパターン（１０３１）と、同一の層間絶縁膜に存在する導電性金属ビア（１０３０）とは同一の導電性材料で形成されているが、必ずしもこれには限定されない。補強配線パターン（１０２５、１０２９）と導電性金属配線（１０２４、１０２８）は相互に異なる材料によって形成されていても良く、また、同一の層間絶縁膜に存在する金属補強ビアパターン（１０３１）と導電性金属ビア（１０３０）とは相互に異なる導電性材料によって形成されていても良い。しかしながら、同一の材料で形成することにより、製造プロセスにおける工程数を少なくすることができるというメリットがある。   In the semiconductor device according to the embodiment shown in FIG. 20, the reinforcing wiring pattern (1025, 1029) forming the multilayer support structure and the conductive metal wiring (1024, 1028) existing in the same wiring layer have the same conductivity. Further, the metal reinforced via pattern (1031) forming the multilayer support structure and the conductive metal via (1030) existing in the same interlayer insulating film are formed of the same conductive material. However, it is not necessarily limited to this. The reinforcing wiring pattern (1025, 1029) and the conductive metal wiring (1024, 1028) may be formed of mutually different materials, and the metal reinforcing via pattern (1031) existing in the same interlayer insulating film and the conductive wiring may be formed. The conductive metal via (1030) may be formed of different conductive materials. However, forming the same material has an advantage that the number of steps in the manufacturing process can be reduced.

本発明の第２の態様に係る半導体装置においても、本発明の第１の態様に係る半導体装置と同様に、上記のような多層支持構造は、半導体装置の厚さ方向において、半導体基板（１００１）上に積層される複数の配線層及び層間絶縁膜のうちの少なくとも２層以上にわたって形成されていれば良い。   Also in the semiconductor device according to the second aspect of the present invention, as in the semiconductor device according to the first aspect of the present invention, the multilayer support structure as described above has a semiconductor substrate (1001) in the thickness direction of the semiconductor device. It suffices if it is formed over at least two of a plurality of wiring layers and interlayer insulating films stacked on top.

また、この多層支持構造は、導電性金属配線（１０２４、１０２８）及び導電性金属ビア（１０３０）からなる多層回路構造または金属ワイヤボンディングパッド（１０４０）から電気的に絶縁されたものであってもよく、あるいは、多層回路構造または金属ワイヤボンディングパッド（１０４０）に電気的に接続されたものでもあっても良い。   The multilayer support structure may be a multilayer circuit structure composed of conductive metal wirings (1024, 1028) and conductive metal vias (1030) or electrically insulated from a metal wire bonding pad (1040). Alternatively, it may be one that is electrically connected to a multilayer circuit structure or metal wire bonding pad (1040).

但し、多層回路構造に電気的に接続される場合であっても、多層支持構造は、その一端部のみにおいて多層回路構造に接続され、他端部においては多層回路構造とは電気的に隔離される、すなわち、電気的に接地される。   However, even when electrically connected to the multilayer circuit structure, the multilayer support structure is connected to the multilayer circuit structure only at one end thereof, and is electrically isolated from the multilayer circuit structure at the other end. That is, it is electrically grounded.

また、多層支持構造は、本半導体装置の最上層である第二配線層（１０２７）から半導体基板（１０２１）まで延長されたものであってもよく、あるいは、多層回路構造の内部において終端しているものであってもよい。   The multilayer support structure may be extended from the second wiring layer (1027) which is the uppermost layer of the semiconductor device to the semiconductor substrate (1021), or terminated inside the multilayer circuit structure. It may be.

また、金属ワイヤボンディングパッド（１０４０）の下方の領域においても、半導体基板（１０２１）に素子分離領域（１０１６）（図５参照）が設けられている場合には、図６に示した実施形態と同様に、多層支持構造は素子分離領域（１０１６）に接続させることも可能である。   Also, in the region below the metal wire bonding pad (1040), when the element isolation region (1016) (see FIG. 5) is provided in the semiconductor substrate (1021), the embodiment shown in FIG. Similarly, the multilayer support structure can be connected to the element isolation region (1016).

図２１及び図２２は、多層支持構造の存在領域の一例を模式的に示す平面図である。   21 and 22 are plan views schematically showing an example of the existence region of the multilayer support structure.

図２１及び図２２に示すように、多層支持構造は、ボンディングパッド（３５１、３５２）の下方の領域のみならず、ボンディングパッド（３５１、３５２）の外周よりも外側の所定距離の範囲（３５０）の下方の領域にも形成することができる。   As shown in FIGS. 21 and 22, the multilayer support structure has a predetermined distance range (350) outside the outer periphery of the bonding pads (351, 352) as well as the region below the bonding pads (351, 352). It can also be formed in the region below.

ボンディングパッド（３５１、３５２）の外周よりも外側の所定距離の範囲（３５０）は特に限定されない。後述するように、多層支持構造がボンディングパッドの外周よりも外側の領域にまで広がっている場合における、ボンディングパッドの外縁から多層支持構造の最外周までの距離と、ボンディングパッドとボンディングワイヤとの間の密着強度との関係を調べたところ、１０μｍ程度の距離範囲までに多層支持構造を配置することにより、ボンディングパッドの下方の領域のみに多層支持構造を形成した場合と比較して、良好な密着強度の向上が観察されている。このため、所定距離の範囲（３５０）として約１０μｍを設定することにより、ボンディングパッドとボンディングワイヤとの間の密着強度を向上させることができる。   The range (350) of the predetermined distance outside the outer periphery of the bonding pads (351, 352) is not particularly limited. As will be described later, the distance from the outer edge of the bonding pad to the outermost periphery of the multilayer support structure when the multilayer support structure extends to a region outside the outer periphery of the bonding pad, and between the bonding pad and the bonding wire. As a result of investigating the relationship with the adhesion strength, it is possible to arrange the multilayer support structure within a distance range of about 10 μm, and to achieve better adhesion than when the multilayer support structure is formed only in the region below the bonding pad. An increase in strength has been observed. For this reason, the adhesive strength between the bonding pad and the bonding wire can be improved by setting about 10 μm as the predetermined distance range (350).

なお、図２１は、隣接するボンディングパッド（３５１）間の間隔が２０μｍである場合に、ボンディングパッド（３５１）の外側１０μｍの距離までの範囲（３５０）内に多層回線構造を配置する例を示している。   FIG. 21 shows an example in which a multilayer circuit structure is arranged within a range (350) up to a distance of 10 μm outside the bonding pad (351) when the interval between adjacent bonding pads (351) is 20 μm. ing.

図２２は、隣接するボンディングパッド（３５２）間の間隔が１０μｍ未満である場合に、ボンディングパッド（３５２）の外側１０μｍの距離までの範囲（３５０）内に多層回線構造を配置する例を示している。   FIG. 22 shows an example in which a multilayer circuit structure is arranged in a range (350) up to a distance of 10 μm outside the bonding pad (352) when the distance between adjacent bonding pads (352) is less than 10 μm. Yes.

また、多層支持構造の一部を形成する金属補強ビアパターン（１０３１）の半導体装置の厚さ方向における長さは、半導体装置の厚さ方向における導電性金属ビア（１０３０）の長さよりも大きくすることが可能である。これによって、多層支持構造における金属補強配線パターン（１０２５、１０２９）との密着性の向上や層間絶縁膜の強度を向上することが可能となり、ワイヤボンディング時の衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。   In addition, the length of the metal reinforcing via pattern (1031) forming a part of the multilayer support structure in the thickness direction of the semiconductor device is larger than the length of the conductive metal via (1030) in the thickness direction of the semiconductor device. It is possible. As a result, it becomes possible to improve the adhesion to the metal reinforced wiring patterns (1025, 1029) and the strength of the interlayer insulating film in the multi-layer support structure, and film peeling or film caused by impact or stress during wire bonding. It becomes possible to prevent destruction.

また、半導体装置の横断面（図２０の紙面と直交する面）における金属補強ビアパターン（１０３１）の形状は特に限定されるものではなく、矩形、孔状、スリット状等各種の形態をとり得る。例えば、金属補強ビアパターン（１０３１）の形状をスリット状とすることにより、断面積を増やすことなく、半導体装置の厚さ方向における導電性金属ビア（１０３０）の長さを大きいものとすることができる。   In addition, the shape of the metal reinforcing via pattern (1031) in the cross section of the semiconductor device (the surface orthogonal to the paper surface of FIG. 20) is not particularly limited, and may take various forms such as a rectangle, a hole, and a slit. . For example, the length of the conductive metal via (1030) in the thickness direction of the semiconductor device can be increased without increasing the cross-sectional area by forming the metal reinforcing via pattern (1031) into a slit shape. it can.

また、第２の態様に係る半導体装置においては、層間絶縁膜の単位面積当たりに占める導電性金属ビア（１０３０）と金属補強ビアパターン（１０３１）との総面積の割合が５％以上であることが好ましく、１０％以上であることがより好ましい。このような条件を満たすように導電性金属ビア（１０３０）及び金属補強ビアパターン（１０３１）を形成することにより、ボンディングワイヤとボンディングパッドとの間の密着強度を高めることができる。   In the semiconductor device according to the second aspect, the ratio of the total area of the conductive metal via (1030) and the metal reinforced via pattern (1031) per unit area of the interlayer insulating film is 5% or more. Is preferable, and it is more preferable that it is 10% or more. By forming the conductive metal via (1030) and the metal reinforcing via pattern (1031) so as to satisfy such a condition, the adhesion strength between the bonding wire and the bonding pad can be increased.

なお、第２の態様に係る半導体装置においても、層間絶縁膜材料、導電性金属配線（回路配線）、導電性金属ビア、補強配線パターン及び補強ビアを構成する導電性材料、並びに、半導体基板の材料は何ら限定されるものではなく、第１の態様に係る半導体装置において挙げたものと同様のものを用いることができる。   Also in the semiconductor device according to the second aspect, the interlayer insulating film material, the conductive metal wiring (circuit wiring), the conductive metal via, the conductive material constituting the reinforcing wiring pattern and the reinforcing via, and the semiconductor substrate The material is not limited at all, and the same materials as those mentioned in the semiconductor device according to the first aspect can be used.

また、第２の態様に係る半導体装置において、導電性金属配線（１０２４、１０２８）、導電性金属ビア（１０１０）、金属補強配線パターン（１００５、１００９）及び金属補強ビアパターン（１０３１）のそれぞれの配置位置や形状その他のファクターは、特に限定されるものではなく、種々の態様を含み得るものである。例えば、導電性金属配線（１０２４、１０２８）の各配線層における大きさ、形状、配線数その他のファクターは任意のものとすることができる。   In the semiconductor device according to the second aspect, each of the conductive metal wiring (1024, 1028), the conductive metal via (1010), the metal reinforcing wiring pattern (1005, 1009), and the metal reinforcing via pattern (1031) is provided. The arrangement position, shape, and other factors are not particularly limited, and can include various aspects. For example, the size, shape, number of wires, and other factors in each wiring layer of the conductive metal wires (1024, 1028) can be arbitrarily set.

例えば、図２０に示した実施形態に係る半導体装置においては、半導体装置の最上層である第二配線層（１０２７）には、ワイヤボンディングパッド（１０４０）の下方においては大面積の配線は存在しないが、ワイヤボンディングパッド（１０４０）の下方の領域において、半導体装置の最上層、あるいは、上層のうちの複数層に、導電性金属配線と同一材料で形成された大面積の配線層パッドを形成し、ボンディングパッド（１０４０）を支持するように構成することもできる。   For example, in the semiconductor device according to the embodiment shown in FIG. 20, the second wiring layer (1027), which is the uppermost layer of the semiconductor device, has no large-area wiring below the wire bonding pad (1040). However, in a region below the wire bonding pad (1040), a large-area wiring layer pad made of the same material as the conductive metal wiring is formed on the uppermost layer of the semiconductor device or a plurality of upper layers. The bonding pad (1040) may be supported.

第２の態様に係る半導体装置の製造方法は、第１の態様に係る半導体装置の場合と同様に、特に限定されない。例えば、ダマシン法を用いて形成することが可能である。
（スクライブ領域における多層支持構造）
次に、本発明の第３の態様に係る半導体装置は、半導体基板と、半導体基板上に形成された少なくとも一つの層間絶縁膜と、層間絶縁膜を介して積層された複数の配線層と、を備え、複数の配線層の各々に形成された回路配線と、層間絶縁膜を貫通し、上下方向に隣接する回路配線を相互に接続する導電性金属ビアと、からなる多層回路構造が形成されている半導体装置であって、半導体装置は、複数の配線層の各々に設けられた補強配線パターンと、層間絶縁膜に設けられ、上下方向に隣接する前記補強配線パターンを相互に接続する補強ビアパターンと、からなる多層支持構造を備え、半導体装置は、多層回路構造が形成されている回路領域と、回路領域の周囲の領域であって、回路が形成されていないスクライブ領域と、を有しており、多層支持構造は前記スクライブ領域に形成されていることを特徴とする。The method for manufacturing the semiconductor device according to the second aspect is not particularly limited, as in the case of the semiconductor device according to the first aspect. For example, it can be formed using a damascene method.
(Multilayer support structure in scribe area)
Next, a semiconductor device according to a third aspect of the present invention includes a semiconductor substrate, at least one interlayer insulating film formed on the semiconductor substrate, a plurality of wiring layers stacked via the interlayer insulating film, A multi-layer circuit structure is formed which includes circuit wiring formed in each of the plurality of wiring layers, and conductive metal vias that penetrate through the interlayer insulating film and interconnect adjacent circuit wirings in the vertical direction. The semiconductor device includes a reinforcing wiring pattern provided in each of the plurality of wiring layers and a reinforcing via provided in the interlayer insulating film and interconnecting the reinforcing wiring patterns adjacent in the vertical direction. The semiconductor device includes a circuit region in which the multilayer circuit structure is formed, and a scribe region that is a region around the circuit region and in which no circuit is formed. And Multilayer support structure is characterized in that it is formed in the scribe region.

図２３は、本発明の第３の態様に係る半導体装置の一実施形態を示す模式的断面図である。   FIG. 23 is a schematic cross-sectional view showing an embodiment of a semiconductor device according to the third aspect of the present invention.

図２３に示す本実施形態に係る半導体装置は、半導体基板（１０６１）と、半導体基板（１０６１）上に形成されたトランジスタ（１１０１）と、トランジスタ（１１０１）を覆って半導体基板（１０６１）上に形成された絶縁膜（１０６２）と、絶縁膜（１０６２）上に形成された第一配線層（１０６３）と、第一配線層（１０６３）上に形成された第一層間絶縁膜（１０６４）と、第一層間絶縁膜（１０６４）上に形成された第二配線層（１０６５）と、第二配線層（１０６５）上に形成された第二層間絶縁膜（１０６６）と、第二層間絶縁膜（１０６６）上に形成された第三配線層（１０６７）と、第三配線層（１０６７）上に形成され、チップ外部と電気信号の送受信を行う金属ワイヤボンディングパッド（１０４０）と、を備えている。   The semiconductor device according to this embodiment shown in FIG. 23 includes a semiconductor substrate (1061), a transistor (1101) formed on the semiconductor substrate (1061), and a transistor (1101) covering the semiconductor substrate (1061). The formed insulating film (1062), the first wiring layer (1063) formed on the insulating film (1062), and the first interlayer insulating film (1064) formed on the first wiring layer (1063) A second wiring layer (1065) formed on the first interlayer insulating film (1064), a second interlayer insulating film (1066) formed on the second wiring layer (1065), and a second interlayer A third wiring layer (1067) formed on the insulating film (1066), and a metal wire bonding pad (1040) formed on the third wiring layer (1067), which transmits and receives electrical signals to and from the outside of the chip. prepare for That.

第一配線層（１０６３）は非導電性材料からなり、第一配線層（１０６３）には、回路領域（１２００）内において、回路配線となる導電性金属配線（１０９１）と、導電性金属配線（１０９１）と同じ導電性物質からなる金属補強配線パターン（１０８１、１０８６）とが相互に離間して形成されている。   The first wiring layer (1063) is made of a non-conductive material. The first wiring layer (1063) includes a conductive metal wiring (1091) serving as a circuit wiring and a conductive metal wiring in the circuit region (1200). Metal reinforcing wiring patterns (1081, 1086) made of the same conductive material as (1091) are formed apart from each other.

また、第一配線層（１０６３）には、スクライブ領域（１３００）内において、導電性金属配線（１０９１）と同じ導電性物質からなる金属補強配線パターン（１０７１）が形成されている。   In the first wiring layer (1063), a metal reinforcing wiring pattern (1071) made of the same conductive material as the conductive metal wiring (1091) is formed in the scribe region (1300).

第二配線層（１０６５）は非導電性材料からなり、第二配線層（１０６５）には、回路領域（１２００）内において、回路配線となる導電性金属配線（１０９３）と、導電性金属配線（１０９３）と同じ物質からなる金属補強配線パターン（１０８３、１０８８）とが相互に離間して形成されている。   The second wiring layer (1065) is made of a non-conductive material. The second wiring layer (1065) includes a conductive metal wiring (1093) serving as a circuit wiring and a conductive metal wiring in the circuit region (1200). Metal reinforcing wiring patterns (1083, 1088) made of the same material as (1093) are formed apart from each other.

また、第二配線層（１０６５）には、スクライブ領域（１３００）内において、導電性金属配線（１０９３）と同じ導電性物質からなる金属補強配線パターン（１０７３）が形成されている。   In the second wiring layer (1065), a metal reinforcing wiring pattern (1073) made of the same conductive material as the conductive metal wiring (1093) is formed in the scribe region (1300).

第三配線層（１０６７）は非導電性材料からなり、第三配線層（１０６７）には、回路領域（１２００）内において、回路配線となる導電性金属配線（１０９５）と、導電性金属配線（１０９５）と同じ物質からなる金属補強配線パターン（１０８５）とが相互に離間して形成されている。   The third wiring layer (1067) is made of a non-conductive material. The third wiring layer (1067) includes a conductive metal wiring (1095) serving as a circuit wiring and a conductive metal wiring in the circuit region (1200). Metal reinforcing wiring patterns (1085) made of the same material as (1095) are formed apart from each other.

また、第三配線層（１０６７）には、スクライブ領域（１３００）内において、導電性金属配線（１０９５）と同じ導電性物質からなる金属補強配線パターン（１０７５）が形成されている。   In the third wiring layer (1067), a metal reinforcing wiring pattern (1075) made of the same conductive material as the conductive metal wiring (1095) is formed in the scribe region (1300).

また、本実施形態に係る半導体装置においては、最上層の第三配線層（１０６７）に形成された導電性金属配線（１０９５）の一部が大面積のものとされ、大面積配線層パッド（１０９５Ｂ）を形成している。ワイヤボンディングパッド（１０４０）は大面積配線層パッド（１０９５Ｂ）の上部に形成されている。   In the semiconductor device according to this embodiment, a part of the conductive metal wiring (1095) formed in the uppermost third wiring layer (1067) has a large area, and a large area wiring layer pad ( 1095B). The wire bonding pad (1040) is formed on the large area wiring layer pad (1095B).

第一配線層（１０６３）と第二配線層（１０６５）との間に挟まれた第一層間絶縁膜（１０６４）には、回路領域（１２００）内において、第一及び第二配線層（１０６３、１０６５）中にそれぞれ設けられた導電性金属配線（１０９１、１０９３）を相互に電気的に接続する導電性金属ビア（１０９２）と、第一及び第二配線層（１０６３、１０６５）中にそれぞれ設けられた金属補強配線パターン（１０８１、１０８３）が重なり合う領域を相互に電気的に接続する金属補強ビアパターン（１０８２、１０８７）と、が形成されている。金属補強ビアパターン（１０８２、１０８７）は導電性金属ビア（１０９２）と同じ導電性物質で形成されている。   The first interlayer insulating film (1064) sandwiched between the first wiring layer (1063) and the second wiring layer (1065) has first and second wiring layers (in the circuit region (1200)). 1063, 1065) in the conductive metal vias (1092) electrically connecting the conductive metal wirings (1091, 1093) provided in the first and second wiring layers (1063, 1065), respectively. Metal reinforcing via patterns (1082, 1087) are formed to electrically connect regions where the metal reinforcing wiring patterns (1081, 1083) provided respectively overlap. The metal reinforcing via pattern (1082, 1087) is formed of the same conductive material as the conductive metal via (1092).

また、第一層間絶縁膜（１０６４）には、スクライブ領域（１３００）内において、第一及び第二配線層（１０６３、１０６５）中にそれぞれ設けられた金属補強配線パターン（１０７１、１０７３）が重なり合う領域を相互に電気的に接続する金属補強ビアパターン（１０７２）が形成されている。   The first interlayer insulating film (1064) has metal reinforcing wiring patterns (1071, 1073) provided in the first and second wiring layers (1063, 1065) in the scribe region (1300), respectively. Metal reinforcing via patterns (1072) are formed to electrically connect the overlapping regions to each other.

第二配線層（１０６５）と第三配線層（１０６７）との間に挟まれた第二層間絶縁膜（１０６６）には、回路領域（１２００）内において、第二及び第三配線層（１０６５、１０６７）中にそれぞれ設けられた導電性金属配線（１０９３、１０９５）を相互に電気的に接続する導電性金属ビア（１０９４）と、第二及び第三配線層（１０６５、１０６７）中にそれぞれ設けられた金属補強配線パターン（１０８３、１０８５）が重なり合う領域を相互に電気的に接続する金属補強ビアパターン（１０８４、１０８９）と、が形成されている。金属補強ビアパターン（１０８４、１０８９）は導電性金属ビア（１０９４）と同じ導電性物質で形成されている。   The second interlayer insulating film (1066) sandwiched between the second wiring layer (1065) and the third wiring layer (1067) has the second and third wiring layers (1065) in the circuit region (1200). , 1067) in the conductive metal vias (1094) electrically connecting the conductive metal wirings (1093, 1095) provided respectively in the second and third wiring layers (1065, 1067), respectively. Metal reinforcing via patterns (1084, 1089) are formed to electrically connect regions where the provided metal reinforcing wiring patterns (1083, 1085) overlap each other. The metal reinforcing via pattern (1084, 1089) is formed of the same conductive material as the conductive metal via (1094).

また、第二層間絶縁膜（１０６６）には、スクライブ領域（１３００）内において、第二及び第三配線層（１０６５、１０６７）中にそれぞれ設けられた金属補強配線パターン（１０７３、１０７５）が重なり合う領域を相互に電気的に接続する金属補強ビアパターン（１０７４）が形成されている。   In addition, metal reinforcing wiring patterns (1073, 1075) respectively provided in the second and third wiring layers (1065, 1067) overlap the second interlayer insulating film (1066) in the scribe region (1300). Metal reinforced via patterns (1074) are formed to electrically connect the regions to each other.

図２３に示す実施形態に係る半導体装置においては、回路領域（１２００）内のワイヤボンディングパッド（１０４０）の下方において、本半導体装置の厚さ方向に積み重ねられた導電性金属配線（１０９１、１０９３、１０９５）と、導電性金属ビア（１０９２、１０９４）と、から多層回路構造が形成されている。   In the semiconductor device according to the embodiment shown in FIG. 23, conductive metal wiring (1091, 1093,...) Stacked in the thickness direction of the semiconductor device below the wire bonding pad (1040) in the circuit region (1200). 1095) and conductive metal vias (1092, 1094) form a multilayer circuit structure.

さらに、回路領域（１２００）内において、本半導体装置の厚さ方向に積み重ねられた金属補強配線パターン（１０８１、１０８３、１０８５）と、これらを相互に連結する金属補強ビアパターン（１０８２、１０８４）と、から多層支持構造が形成されている。多層支持構造は、多層回路構造が形成されている回路領域における間隙部に存在している。すなわち、多層支持構造は、多層回路構造が形成されている回路領域（１２００）の内部において、多層回路構造と抵触しないように、多層回路構造が存在しない領域に形成されている。   Further, in the circuit region (1200), metal reinforced wiring patterns (1081, 1083, 1085) stacked in the thickness direction of the semiconductor device, and metal reinforced via patterns (1082, 1084) for connecting them to each other. A multi-layer support structure is formed. The multilayer support structure exists in a gap portion in a circuit region where the multilayer circuit structure is formed. That is, the multilayer support structure is formed in a region where the multilayer circuit structure does not exist so as not to conflict with the multilayer circuit structure inside the circuit region (1200) where the multilayer circuit structure is formed.

また、スクライブ領域（１３００）内においても、本半導体装置の厚さ方向に積み重ねられた金属補強配線パターン（１０７１、１０７３、１０７５）と、これらを相互に連結する金属補強ビアパターン（１０７２、１０７４）と、によっても多層支持構造が形成されている。   Also in the scribe region (1300), metal reinforcing wiring patterns (1071, 1073, 1075) stacked in the thickness direction of the semiconductor device and metal reinforcing via patterns (1072, 1074) for interconnecting them are also provided. As a result, a multi-layer support structure is formed.

さらに、回路領域（１２００）内におけるワイヤボンディングパッド（１０４０）の下方の領域においても、第一及び第二配線層（１０６３、１０６５）にそれぞれ設けられた金属補強配線パターン（１０８６、１０８８）と、第一層間絶縁膜（１０６４）に設けられ、金属補強配線パターン（１０８６、１０８８）が相互に重なり合った領域を電気的に接続する金属補強ビアパターン（１０８７）と、第二層間絶縁膜（１０６６）に設けられ、金属補強配線パターン（１０８８）を上部の大面積配線層パッド（１０９５Ｂ）に支持する金属補強ビアパターン（１０８９）と、からなる多層支持構造が設けられている。   Furthermore, in the region below the wire bonding pad (1040) in the circuit region (1200), metal reinforcing wiring patterns (1086, 1088) provided on the first and second wiring layers (1063, 1065), respectively, A metal reinforced via pattern (1087) provided on the first interlayer insulating film (1064) and electrically connecting regions where the metal reinforced wiring patterns (1086, 1088) overlap each other, and a second interlayer insulating film (1066). ) And a metal reinforcing via pattern (1089) supporting the metal reinforcing wiring pattern (1088) on the upper large area wiring layer pad (1095B) is provided.

ここで、図２４は、図２３に示す実施形態に係る半導体装置における回路領域（１２００）とスクライブ領域（１３００）との位置関係を模式的に示す平面図であり、図２５は、図２４に示した領域Ｂの拡大平面図である。   Here, FIG. 24 is a plan view schematically showing the positional relationship between the circuit region (1200) and the scribe region (1300) in the semiconductor device according to the embodiment shown in FIG. 23, and FIG. It is an enlarged plan view of the area B shown.

図２３、図２４及び図２５に示すように、半導体装置におけるスクライブ領域（１３００）とは、導電性金属配線（１０９１、１０９３、１０９５）、及び導電性金属ビア（１０９２、１０９４）によって形成される多層回路構造が存在する回路領域（１２００）（ワイヤボンディングパッド（１０４０）の下方の領域を含む）よりも外側に位置し、回路領域（１２００）の外周縁と半導体チップの周縁端部Ｅとの間の領域を指す。一般に、スクライブ領域（１３００）には回路は存在しない。   As shown in FIGS. 23, 24 and 25, the scribe region (1300) in the semiconductor device is formed by conductive metal wiring (1091, 1093, 1095) and conductive metal vias (1092, 1094). Located outside the circuit region (1200) where the multilayer circuit structure exists (including the region below the wire bonding pad (1040)), the outer periphery of the circuit region (1200) and the peripheral edge E of the semiconductor chip Refers to the area between. Generally, there are no circuits in the scribe area (1300).

なお、図２５において、半導体チップの一角に存在する符合Ｘで示される部位は「十字マーク」を表すものである。この十字マークＸは、図２６に模式的に示すように、チップ切断前のウェハ上においては、文字通り、十字形をなすものであって、ウェハをダイシングする際のアライメント（目合わせ）に用いられるマークである。ダイシング後の各半導体チップ（半導体装置）においては、図２５に示すようなほぼＬ形の形状として、半導体チップの四隅に残存する。   In FIG. 25, a portion indicated by a symbol X existing at one corner of the semiconductor chip represents a “cross mark”. As schematically shown in FIG. 26, the cross mark X literally forms a cross shape on the wafer before chip cutting, and is used for alignment (matching) when dicing the wafer. Mark. Each semiconductor chip (semiconductor device) after dicing remains in the four corners of the semiconductor chip as a substantially L shape as shown in FIG.

図２３、図２４及び図２５に示す本実施形態に係る半導体装置においては、このような回路領域（１２００）よりも外側の領域であるスクライブ領域（１３００）において、第一乃至第三配線層（１０６３、１０６５、１０６７）にそれぞれ形成された金属補強配線パターン（１０７１、１０７３、１０７５）と、第一及び第二層間絶縁膜（１０６４、１０６６）中にそれぞれ形成され、金属補強配線パターン（１０７１、１０７３、１０７５）を相互に電気的に接続する金属補強ビアパターン（１０７２、１０７４）と、からなる多層支持構造が形成されている。   In the semiconductor device according to the present embodiment shown in FIGS. 23, 24 and 25, the first to third wiring layers (1300) in the scribe region (1300) which is the region outside the circuit region (1200). 1063, 1065, 1067) formed on the metal reinforcing wiring patterns (1071, 1073, 1075) and the first and second interlayer insulating films (1064, 1066), respectively. 1073 and 1075) are formed, and a multi-layered support structure is formed which includes metal reinforcing via patterns (1072, 1074) that electrically connect each other.

本実施形態に係る半導体装置においては、多層支持構造を形成する補強配線パターン（１０７１、１０７３、１０７５）と、同一の配線層に存在する導電性金属配線（１０９１、１０９３、１０９５）とは同一の導電性材料で形成され、さらに、多層支持構造を形成する金属補強ビアパターン（１０７２、１０７４）と、同一の層間絶縁膜に存在する導電性金属ビア（１０９２、１０９４）とは同一の導電性材料で形成されているが、必ずしもこれには限定されない。補強配線パターン（１０７１、１０７３、１０７５）と導電性金属配線（１０９１、１０９３、１０９５）は相互に異なる材料によって形成されていても良く、また、同一の層間絶縁膜に存在する金属補強ビアパターン（１０７２、１０７４）と導電性金属ビア（１０９２、１０９４）とは相互に異なる導電性材料によって形成されていても良い。しかしながら、同一の材料で形成することにより、製造プロセスにおける工程数を少なくすることができるというメリットがある。   In the semiconductor device according to the present embodiment, the reinforcing wiring pattern (1071, 1073, 1075) forming the multilayer support structure and the conductive metal wiring (1091, 1093, 1095) existing in the same wiring layer are the same. The metal reinforcing via pattern (1072, 1074) which is formed of a conductive material and forms a multilayer support structure, and the conductive metal via (1092, 1094) existing in the same interlayer insulating film are the same conductive material. However, it is not necessarily limited to this. The reinforcing wiring patterns (1071, 1073, 1075) and the conductive metal wirings (1091, 1093, 1095) may be formed of different materials, and metal reinforcing via patterns (existing in the same interlayer insulating film) 1072 and 1074) and the conductive metal vias (1092 and 1094) may be formed of different conductive materials. However, there is an advantage that the number of steps in the manufacturing process can be reduced by forming the same material.

また、本実施形態に係る半導体製造装置において、スクライブ領域（１３００）における多層支持構造の配置位置は特に限定されるわけではなく、スクライブ領域（１３００）内の任意の位置に配置することができるが、半導体チップの各角部、すなわち、図２５に示すように、十字マークＸの下方の領域に多層支持構造を配置することが望ましい。   In the semiconductor manufacturing apparatus according to the present embodiment, the arrangement position of the multilayer support structure in the scribe region (1300) is not particularly limited, and can be arranged at an arbitrary position in the scribe region (1300). It is desirable to arrange a multilayer support structure in each corner of the semiconductor chip, that is, in a region below the cross mark X as shown in FIG.

このような十字マークＸの下方の領域は半導体チップの角部になるため、応力が最も集中しやすく、例えば、樹脂封入時等に膜剥がれが発生しやすい。このため、十字マークＸの下方の領域に多層支持構造を形成することによって、半導体チップの角部における強度及び密着性を高めることが可能となり、信頼性の高い半導体装置を提供することが可能となる。   Since the region below the cross mark X is a corner of the semiconductor chip, the stress is most likely to be concentrated. For example, the film is likely to be peeled off when the resin is sealed. For this reason, by forming a multilayer support structure in the region below the cross mark X, it is possible to increase the strength and adhesion at the corners of the semiconductor chip, and to provide a highly reliable semiconductor device. Become.

図２７は、本発明の第３の態様に係る半導体装置の別の実施形態を示す模式的断面図であり、図２８は、図２７に示す半導体装置における回路領域とスクライブ領域との位置関係を模式的に示す平面図であり、図２９は、図２８に示した領域Ｅの拡大平面図である。   27 is a schematic cross-sectional view showing another embodiment of the semiconductor device according to the third aspect of the present invention, and FIG. 28 shows the positional relationship between the circuit region and the scribe region in the semiconductor device shown in FIG. FIG. 29 is a plan view schematically showing, and FIG. 29 is an enlarged plan view of a region E shown in FIG.

図２７に示す実施形態に係る半導体装置は、図２３、図２４及び図２５に示す実施形態に係る半導体装置と比較して、ワイヤボンディングパッド（１０４０）が形成されている位置よりもチップ外周縁側の回路領域、すなわち、ワイヤボンディングパッド（１０４０）の外側とスクライブ領域（１３００）との間にシールド（１１００）が形成されている点が異なる。   The semiconductor device according to the embodiment shown in FIG. 27 is compared with the semiconductor device according to the embodiment shown in FIG. 23, FIG. 24 and FIG. 25 with respect to the chip outer peripheral side from the position where the wire bonding pad (1040) is formed. In other words, a shield (1100) is formed between the circuit region, that is, the outside of the wire bonding pad (1040) and the scribe region (1300).

シールド（１１００）は、金属補強配線パターンと金属補強ビアパターンとが積層された積層体からなる。   The shield (1100) is composed of a laminate in which a metal reinforcing wiring pattern and a metal reinforcing via pattern are stacked.

シールド（１１００）は、図２９に示すように、半導体チップの外周縁に沿って全周にわたって連続的に配置されている。このため、半導体装置の外部から回路領域（１２００）への水分の侵入を有効に阻止することができる。さらに、シールド（１１００）は金属補強配線パターンと金属補強ビアパターンとからなる多層支持構造でもあるため、半導体チップの外周縁部における強度及び密着性を高める作用も併せて発揮する。   As shown in FIG. 29, the shield (1100) is continuously arranged over the entire periphery along the outer peripheral edge of the semiconductor chip. For this reason, it is possible to effectively prevent moisture from entering the circuit region (1200) from the outside of the semiconductor device. Furthermore, since the shield (1100) is also a multi-layered support structure composed of a metal reinforced wiring pattern and a metal reinforced via pattern, the effect of increasing the strength and adhesion at the outer peripheral edge of the semiconductor chip is also exhibited.

本発明の第３の態様に係る半導体装置においては、多層支持構造は少なくともスクライブ領域（１３００）に設けられていればよく、この条件を満足する限りにおいて、多層支持構造の形成領域に関しては、次のような実施形態をとり得る。
（１）スクライブ領域（１３００）、回路領域（１２００）及びワイヤボンディングパッド（１０４０）の下方の領域のすべてに多層支持構造を形成する実施形態
（２）スクライブ領域（１３００）のみに多層支持構造が形成され、回路領域（１２００）及びワイヤボンディングパッド（１０４０）の下方の領域には多層支持構造が形成されていない実施形態
（３）スクライブ領域（１３００）及びワイヤボンディングパッド（１０４０）の下方の領域に多層支持構造が形成され、回路領域（１２００）には多層支持構造が形成されていない実施形態
（４）スクライブ領域（１３００）及び回路領域（１２００）に多層支持構造が形成され、ワイヤボンディングパッド（１０４０）の下方の領域には多層支持構造が形成されていない実施形態。In the semiconductor device according to the third aspect of the present invention, the multilayer support structure only needs to be provided at least in the scribe region (1300). As long as this condition is satisfied, the formation region of the multilayer support structure is as follows. An embodiment like this can be taken.
(1) Embodiment in which a multilayer support structure is formed in all the regions below the scribe region (1300), the circuit region (1200), and the wire bonding pad (1040). (2) The multilayer support structure is provided only in the scribe region (1300). Embodiment in which the multilayer support structure is not formed in the region below the circuit region (1200) and the wire bonding pad (1040). (3) The region below the scribe region (1300) and the wire bonding pad (1040). A multi-layer support structure is formed in the circuit region (1200), and a multi-layer support structure is not formed in the circuit region (1200). (4) The multi-layer support structure is formed in the scribe region (1300) and the circuit region (1200), and the wire bonding pad. Embodiment in which the multilayer support structure is not formed in the region below (1040)

本発明の第１の態様に係る半導体装置において、前述の本発明の第１及び第２の態様に係る半導体装置と同様に、多層支持構造は、半導体装置の厚さ方向において、半導体基板（１０６１）上に積層される複数の配線層及び層間絶縁膜のうちの少なくとも２層以上にわたって形成されていれば良い。   In the semiconductor device according to the first aspect of the present invention, in the same manner as the semiconductor devices according to the first and second aspects of the present invention described above, the multilayer support structure has a semiconductor substrate (1061) in the thickness direction of the semiconductor device. It suffices if it is formed over at least two of the plurality of wiring layers and interlayer insulating films stacked on top.

また、この多層支持構造は、導電性金属配線（１０９１、１０９３、１０９５）及び導電性金属ビア（１０９２、１０９４）からなる多層回路構造またはワイヤボンディングパッド（１０４０）から電気的に絶縁されたものであってもよく、あるいは、多層回路構造またはワイヤボンディングパッド（１０４０）に電気的に接続されたものでもあっても良い。   The multilayer support structure is electrically insulated from a multilayer circuit structure or a wire bonding pad (1040) composed of conductive metal wiring (1091, 1093, 1095) and conductive metal vias (1092, 1094). It may also be one that is electrically connected to a multilayer circuit structure or wire bonding pad (1040).

但し、多層回路構造に電気的に接続される場合であっても、多層支持構造は、その一端部のみにおいて多層回路構造に接続され、他端部においては多層回路構造とは電気的に隔離される、すなわち、電気的に接地される。また、スクライブ領域（１３００）においても、半導体基板（１０６１）に素子分離領域（１０１６）が設けられている場合には、本発明の第１の態様に係る半導体装置と同様に、多層支持構造は素子分離領域（１０１６）に接続させることができる。   However, even when electrically connected to the multilayer circuit structure, the multilayer support structure is connected to the multilayer circuit structure only at one end thereof, and is electrically isolated from the multilayer circuit structure at the other end. That is, it is electrically grounded. Also in the scribe region (1300), when the element isolation region (1016) is provided in the semiconductor substrate (1061), the multilayer support structure is similar to the semiconductor device according to the first aspect of the present invention. It can be connected to the element isolation region (1016).

また、多層支持構造は、本半導体装置の最上層である第三配線層（１０６７）から半導体基板（１０６１）まで延長されたものであってもよく、あるいは、複数の配線層及び層間絶縁膜からなる積層体の内部において終端しているものであってもよい。   The multilayer support structure may be extended from the third wiring layer (1067) which is the uppermost layer of the semiconductor device to the semiconductor substrate (1061), or from a plurality of wiring layers and interlayer insulating films. It may be terminated inside the laminated body.

また、本発明の第１及び第２の態様に係る半導体装置と同様に、多層支持構造の一部を形成する金属補強ビアパターン（１０８２、１０８４）の半導体装置の厚さ方向における長さは、半導体装置の厚さ方向における導電性金属ビア（１０９２、１０９４）の長さよりも大きくすることが可能である。これによって、多層支持構造における金属補強配線パターン（１０８１、１０８３、１０８５）との密着性の向上や層間絶縁膜の強度を向上することが可能となり、ダイシング時やワイヤボンディング時の衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。   Similarly to the semiconductor device according to the first and second aspects of the present invention, the length in the thickness direction of the semiconductor device of the metal reinforced via pattern (1082, 1084) that forms a part of the multilayer support structure is: The length of the conductive metal vias (1092, 1094) in the thickness direction of the semiconductor device can be made larger. As a result, it becomes possible to improve the adhesion to the metal reinforced wiring pattern (1081, 1083, 1085) and the strength of the interlayer insulating film in the multilayer support structure, which is caused by the impact and stress at the time of dicing or wire bonding. It is possible to prevent film peeling and film destruction.

また、半導体装置の横断面（図２３、図２７の紙面と直交する面）における金属補強ビアパターン（１０８２、１０８４）の形状は特に限定されるものではなく、矩形、孔状、スリット状等各種の形態をとり得る。例えば、金属補強ビアパターン（１０８２、１０８４）の形状をスリット状とすることにより、断面積を増やすことなく、半導体装置の厚さ方向における導電性金属ビア（１０９２、１０９４）の長さを大きいものとすることができる。   Further, the shape of the metal reinforcing via pattern (1082, 1084) in the cross section of the semiconductor device (the surface orthogonal to the paper surface of FIGS. 23 and 27) is not particularly limited, and various shapes such as a rectangle, a hole, and a slit It can take the form of For example, by forming the metal reinforcing via pattern (1082, 1084) into a slit shape, the length of the conductive metal via (1092, 1094) in the thickness direction of the semiconductor device is increased without increasing the cross-sectional area. It can be.

また、第３の態様に係る半導体装置においては、スクライブ領域（１３００）における層間絶縁膜の単位面積当たりに占める金属補強ビアパターン（１０７２、１０７４）の総面積の割合が５％以上であることが好ましく、１０％以上であることがより好ましい。このような条件を満たすように金属補強ビアパターン（１０７２、１０７４）を形成することにより、ボンディングワイヤとボンディングパッドとの間の密着強度を高めることができる。   In the semiconductor device according to the third aspect, the ratio of the total area of the metal reinforcing via patterns (1072, 1074) per unit area of the interlayer insulating film in the scribe region (1300) may be 5% or more. Preferably, it is 10% or more. By forming the metal reinforcing via pattern (1072, 1074) so as to satisfy such a condition, the adhesion strength between the bonding wire and the bonding pad can be increased.

なお、第３の態様に係る半導体装置においても、層間絶縁膜材料、導電性金属配線（回路配線）、導電性金属ビア、補強配線パターン及び補強ビアを構成する導電性材料、並びに、半導体基板の材料は何ら限定されるものではなく、第１の態様に係る半導体装置において挙げたものと同様のものを用いることができる。   In the semiconductor device according to the third aspect, the interlayer insulating film material, the conductive metal wiring (circuit wiring), the conductive metal via, the conductive material constituting the reinforcing wiring pattern and the reinforcing via, and the semiconductor substrate The material is not limited at all, and the same materials as those mentioned in the semiconductor device according to the first aspect can be used.

第３の態様に係る半導体装置の製造方法は、第１の態様に係る半導体装置の場合と同様に、特に限定されない。例えば、ダマシン法を用いて形成することが可能である。   The method for manufacturing the semiconductor device according to the third aspect is not particularly limited, as in the case of the semiconductor device according to the first aspect. For example, it can be formed using a damascene method.

以下、本発明の具体的構成を実施例に基づいて、より詳細に説明するが、本発明はこれらの実施例に何ら限定されるものではない。
（実施例１）
図３０は上述の本発明の第１の態様に係る半導体装置の一実施例の断面図である。Hereinafter, although the concrete structure of this invention is demonstrated in detail based on an Example, this invention is not limited to these Examples at all.
(Example 1)
FIG. 30 is a cross-sectional view of an embodiment of the semiconductor device according to the first aspect of the present invention described above.

以下、図３０を参照して、本発明の第１の態様に係る半導体装置の一実施例を説明する。   Hereinafter, an example of the semiconductor device according to the first aspect of the present invention will be described with reference to FIG.

図３０に示すように、本実施例に係る半導体装置は、半導体基板（１１１）と、半導体基板（１１１）上に形成された絶縁膜（１１２）とを備えている。   As shown in FIG. 30, the semiconductor device according to this example includes a semiconductor substrate (111) and an insulating film (112) formed on the semiconductor substrate (111).

本実施例においては、半導体基板（１１１）は単結晶シリコン基板である。   In this embodiment, the semiconductor substrate (111) is a single crystal silicon substrate.

また、絶縁膜（１１２）はボロフォスフォシリケート・ガラス（ＢＰＳＧ：ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、フォスフォシリケート・ガラス（ＰＳＧ：ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、酸弗化シリコン（ＳｉＯＦ）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）等の絶縁材料またはそれらの組み合わせから構成されている。The insulating film 112 is formed of borophosphosilicate glass (BPSG), phosphosilicate glass (PSG), silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (PSN). It is made of an insulating material such as SiON), silicon oxyfluoride (SiOF), silicon carbide (SiC), silicon carbonitride (SiCN), or a combination thereof.

絶縁膜（１１２）上には、第一配線層（１１３）が形成されている。   A first wiring layer (113) is formed on the insulating film (112).

本実施例においては、第一配線層（１１３）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first wiring layer (113) is an organic polymer of low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

第一配線層（１１３）には、回路を電気的に接続する金属回路配線（または、導電性金属配線）（１１５）と、回路とは電気的な接続を持たない金属補強配線パターン（１１６）と、が形成されている。   The first wiring layer (113) includes a metal circuit wiring (or conductive metal wiring) (115) for electrically connecting the circuit and a metal reinforced wiring pattern (116) having no electrical connection with the circuit. And are formed.

第一配線層（１１３）上には、第一層間絶縁膜（１１７）が形成されている。   A first interlayer insulating film (117) is formed on the first wiring layer (113).

第一層間絶縁膜（１１７）中には、上下の金属回路配線（１１５、１２１）を相互に電気的に接続する導電性金属ビア（１１８）と、上下の金属補強配線パターンを接続する金属補強ビアパターン（１１９）と、が形成されている。   In the first interlayer insulating film (117), conductive metal vias (118) for electrically connecting the upper and lower metal circuit wirings (115, 121) and the metal for connecting the upper and lower metal reinforcing wiring patterns. A reinforcing via pattern (119) is formed.

本実施例においては、第一層間絶縁膜（１１７）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first interlayer insulating film (117) is an organic polymer, MSQ, HSQ or carbon-containing silicon oxide film of a low dielectric constant material, but SiC, SiCN, SiO 2 forming an etching stopper and a hard mask. It is also possible to form a laminated film with the like.

第一層間絶縁膜（１１７）上には、第二配線層（１２０）が形成されている。   A second wiring layer (120) is formed on the first interlayer insulating film (117).

第二配線層（１２０）中には、金属回路配線（１２１）と、金属補強配線パターン（１２２）と、が形成されている。   In the second wiring layer (120), a metal circuit wiring (121) and a metal reinforcing wiring pattern (122) are formed.

本実施例においては、第二配線層（１２０）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the second wiring layer (120) is a low dielectric constant material organic polymer, MSQ, HSQ, or a carbon-containing silicon oxide film. However, SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

このように、配線層と層間絶縁膜とが交互に積層されることにより、多層回路構造が形成されている。   Thus, the multilayer circuit structure is formed by alternately laminating the wiring layers and the interlayer insulating films.

金属補強ビアパターン（１１９）は第一及び第二配線層（１１３、１２０）の金属補強配線パターン（１１６、１２２）を相互に接続することにより、多層支持構造を形成している。   The metal reinforced via pattern (119) forms a multilayer support structure by connecting the metal reinforced wiring patterns (116, 122) of the first and second wiring layers (113, 120) to each other.

図３１は、本実施例に係る半導体装置の平面図である。   FIG. 31 is a plan view of the semiconductor device according to the present example.

図３１に示すように、第一及び第二配線層（１１３、１２０）において金属補強配線パターン（１１６、１２２）の形状や位置が異なる場合には、金属補強ビアパターン（１１９）は金属補強配線パターン（１１６、１２２）が重なり合う領域（１２３）のみを接続するように配置される。このため、従来から形成されているＣＭＰ用ダミーパターンの寸法、形状を変化させることなく、すなわち、チップの面積を増大させることなく、金属補強ビアパターン（１１９）を導入することができる。   As shown in FIG. 31, when the shapes and positions of the metal reinforcing wiring patterns (116, 122) in the first and second wiring layers (113, 120) are different, the metal reinforcing via pattern (119) is used as the metal reinforcing wiring. It arrange | positions so that only the area | region (123) where a pattern (116,122) overlaps may be connected. Therefore, the metal reinforcing via pattern (119) can be introduced without changing the size and shape of the CMP dummy pattern formed conventionally, that is, without increasing the area of the chip.

図３０に示すような構造を用いることにより、模擬的に、ＬＳＩの強度、密着性を増大させることが可能となり、化学機械研磨（ＣＭＰ）プロセスの際やチップパッケージング時に印加される衝撃や応力に起因して生じる膜剥がれや膜破壊を防止することが可能となる。   By using the structure as shown in FIG. 30, it becomes possible to increase the strength and adhesion of LSI in a simulated manner, and the impact and stress applied during the chemical mechanical polishing (CMP) process and chip packaging. It is possible to prevent film peeling and film breakage caused by this.

図３２は、低誘電率膜を層間絶縁膜に用いた場合の金属補強ビアパターンの面積占有率（半導体装置の単位面積に対する金属補強ビアパターンの面積が占める割合）とＣＭＰ時の膜剥がれの割合との関係を示すグラフである。   FIG. 32 shows the area occupancy ratio of the metal reinforced via pattern when the low dielectric constant film is used for the interlayer insulating film (ratio of the area of the metal reinforced via pattern to the unit area of the semiconductor device) and the ratio of film peeling during CMP. It is a graph which shows the relationship.

金属補強ビアパターンが存在しない場合（ビア占有率＝０％）には膜剥がれが１００％の割合で発生しているのに対して、金属補強ビアパターンがチップ内に５％以上存在することにより、膜剥がれの割合を大幅に減少させることが可能となる。   When the metal reinforced via pattern does not exist (via occupancy = 0%), film peeling occurs at a rate of 100%, whereas the metal reinforced via pattern exists in the chip by 5% or more. It is possible to greatly reduce the rate of film peeling.

なお、図３０に示した半導体装置においては、導電性金属ビア（１１８）と導電性金属配線（１１５、１２１）を別々に形成するシングルダマシンプロセスを用いているが、導電性金属ビア（１１８）と導電性金属配線（１２１）とを同時に形成するデュアルダマシンプロセスを用いることも可能である。
（実施例２）
図３３は上述の本発明の第２の態様に係る半導体装置の一実施例の断面図である。In the semiconductor device shown in FIG. 30, a single damascene process in which the conductive metal via (118) and the conductive metal wiring (115, 121) are separately formed is used. However, the conductive metal via (118) is used. It is also possible to use a dual damascene process in which a conductive metal wiring (121) is formed simultaneously.
(Example 2)
FIG. 33 is a cross-sectional view of an embodiment of the semiconductor device according to the second aspect of the present invention.

以下、図３３を参照して、本発明の第２の態様に係る半導体装置の一実施例を説明する。   An example of the semiconductor device according to the second aspect of the present invention will be described below with reference to FIG.

図３３に示すように、本実施例に係る半導体装置は、半導体基板（２１１）と、半導体基板（２１１）上に形成された絶縁膜（２１２）とを備えている。   As shown in FIG. 33, the semiconductor device according to this example includes a semiconductor substrate (211) and an insulating film (212) formed on the semiconductor substrate (211).

本実施例においては、半導体基板（２１１）は単結晶シリコン基板である。   In this embodiment, the semiconductor substrate (211) is a single crystal silicon substrate.

絶縁膜（２１２）は、ボロフォスフォシリケート・ガラス（ＢＰＳＧ：ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、フォスフォシリケート・ガラス（ＰＳＧ：ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、酸弗化シリコン（ＳｉＯＦ）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）等の絶縁膜またはそれらの組み合わせから構成されている。The insulating film (212) includes borophosphosilicate glass (BPSG), phosphosilicate glass (PSG), silicon oxide (SiO 2 ), silicon nitride (SiN), and silicon oxynitride (SiON). ), Silicon oxyfluoride (SiOF), silicon carbide (SiC), silicon carbonitride (SiCN), etc., or a combination thereof.

絶縁膜（２１２）上に第一配線層（２１３）が形成されている。   A first wiring layer (213) is formed on the insulating film (212).

本実施例においては、第一配線層（２１３）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first wiring layer (213) is a low dielectric constant material organic polymer, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

第一配線層（２１３）には、回路を電気的に接続する金属回路配線（または、導電性金属配線）（２１５）と、回路とは電気的な接続を持たない金属ダミー配線（２１６）と、が形成されている。   The first wiring layer (213) includes a metal circuit wiring (or conductive metal wiring) (215) that electrically connects the circuit, and a metal dummy wiring (216) that is not electrically connected to the circuit. , Is formed.

第一配線層（２１３）上には、第一層間絶縁膜（２１７）が形成されている。   A first interlayer insulating film (217) is formed on the first wiring layer (213).

第一層間絶縁膜（２１７）中には、上下の金属回路配線（２１５、２１９）を相互に電気的に接続する導電性金属ビア（２２４）と、上下の金属補強配線パターンを接続する金属補強ビアパターン（２２５）と、が形成されている。   In the first interlayer insulating film (217), a conductive metal via (224) that electrically connects the upper and lower metal circuit wirings (215, 219) and a metal that connects the upper and lower metal reinforcing wiring patterns. A reinforcing via pattern (225) is formed.

本実施例においては、第一層間絶縁膜（２１７）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first interlayer insulating film (217) is an organic polymer, MSQ, HSQ, or carbon-containing silicon oxide film of a low dielectric constant material, but SiC, SiCN, SiO 2 forming an etching stopper and a hard mask. It is also possible to form a laminated film with the like.

第一層間絶縁膜（２１７）上には、第二配線層（２１８）が形成されている。   A second wiring layer (218) is formed on the first interlayer insulating film (217).

第二配線層（２１８）中には、金属回路配線（２１９）と、金属補強配線パターン（２２０）と、が形成されている。   In the second wiring layer (218), a metal circuit wiring (219) and a metal reinforcing wiring pattern (220) are formed.

本実施例においては、第二配線層（２１８）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the second wiring layer (218) is an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

このように、配線層と層間絶縁膜とが交互に積層されることにより、多層回路構造が形成されている。   Thus, the multilayer circuit structure is formed by alternately laminating the wiring layers and the interlayer insulating films.

多層回路構造上には、チップ外部と電気信号の送受信を行う金属ボンディングパッド（２２１）が形成されている。この金属ボンディングパッド（２２１）は最上層の第二配線層（２１８）に形成された金属回路配線（２１９）と電気的に接続されている。   On the multilayer circuit structure, a metal bonding pad (221) for transmitting and receiving electrical signals to and from the outside of the chip is formed. The metal bonding pad (221) is electrically connected to the metal circuit wiring (219) formed in the uppermost second wiring layer (218).

また、金属ボンディングパッド（２２１）の下方の領域においても、金属ボンディングパッド（２２１）が無い領域（回路領域）と同様に、トランジスタ（２２１１）、金属回路配線（２１５）、金属導電性金属ビア（２２４）が存在する。   Also in the region below the metal bonding pad (221), the transistor (2211), the metal circuit wiring (215), the metal conductive metal via (like the region without the metal bonding pad (221) (circuit region). 224) exists.

また、本実施例においては、金属ボンディングパッド（２２１）の下方の領域にのみ、上下層の金属補強配線パターン（２１６、２２０）が相互に重なり合う領域を接続する金属補強ビアパターン（２２５）が存在する。   In the present embodiment, the metal reinforcing via pattern (225) for connecting the regions where the upper and lower metal reinforcing wiring patterns (216, 220) overlap each other exists only in the region below the metal bonding pad (221). To do.

ボンディングワイヤ（２２７）を金属ボンディングパッド（２２１）に接続する際には、非常に大きな衝撃または応力が金属ボンディングパッド（２２１）に加えられ、その衝撃は金属ボンディングパッド（２２１）の下方の金属回路配線や金属導電性金属ビアにも伝播する。本実施例においては、金属補強ビアパターン（２２５）が存在することにより、層間絶縁膜における強度や密着性を増大させることが可能となり、ボンディング時の衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。   When connecting the bonding wire (227) to the metal bonding pad (221), a very large impact or stress is applied to the metal bonding pad (221), and the impact is applied to the metal circuit below the metal bonding pad (221). It also propagates to wiring and metal conductive metal vias. In this embodiment, the presence of the metal reinforced via pattern (225) makes it possible to increase the strength and adhesion of the interlayer insulating film, thereby preventing film peeling and film destruction due to impact and stress during bonding. It becomes possible to prevent.

図３４は、図３３に示した実施例に係る半導体装置の平面図である。   FIG. 34 is a plan view of the semiconductor device according to the embodiment shown in FIG.

金属ボンディングパッド（２２１）の下方に存在する金属補強配線パターン（２１６、２２０）が相互に重なり合う領域を接続する金属補強ビアパターン（２２５）が存在するため、金属回路配線または導電性金属ビアへの電気的な影響やチップ面積の増大を発生することなく、ワイヤボンディングに対する強度を増大させることが可能になる。   Since there is a metal reinforcing via pattern (225) connecting regions where the metal reinforcing wiring patterns (216, 220) existing below the metal bonding pad (221) overlap each other, the metal circuit wiring or the conductive metal via It is possible to increase the strength against wire bonding without causing an electrical influence or an increase in chip area.

図３５は、図３３に示した実施例に係る半導体装置において、低誘電率膜を層間絶縁膜に用いた場合の金属ボンディングパッドの下方の領域における金属補強ビアパターンの面積割合（ビア占有率（％））とワイヤボンディング時の膜剥がれの割合（ボンディング不良割合（％））との関係を示すグラフである。   FIG. 35 shows the area ratio (via occupancy ratio) of the metal reinforced via pattern in the region below the metal bonding pad when the low dielectric constant film is used as the interlayer insulating film in the semiconductor device according to the embodiment shown in FIG. %)) And the film peeling rate (bonding failure rate (%)) during wire bonding.

図３５から明らかであるように、金属補強ビアパターン（２２５）が金属ボンディングパッド（２２１）の下方に存在しない場合（ビア占有率＝０％）には、膜剥がれが発生しているのに対して（ボンディング不良割合＝１００％）、金属補強ビアパターン（２２５）が金属ボンディングパッド（２２１）の下方に１０％以上存在することにより膜剥がれの割合を大幅に減少させることが可能となる（ボンディング不良割合＜６％）。   As is clear from FIG. 35, when the metal reinforcing via pattern (225) does not exist below the metal bonding pad (221) (via occupancy = 0%), film peeling occurs. (Bonding failure rate = 100%), and the presence of 10% or more of the metal reinforcing via pattern (225) below the metal bonding pad (221) makes it possible to greatly reduce the film peeling rate (bonding). % Defective <6%).

本実施例においては、金属ボンディングパッド（２２１）の下方の領域に回路領域をなすトランジスタ（２２１１）と、金属回路配線（２１５、２１９）及び導電性金属ビア（２２４）からなる多層回路構造が存在する場合について述べたが、金属ボンディングパッド（２２１）の下方の領域には、トランジスタ（２２１１）並びに多層回路構造を形成する金属回路配線及び導電性金属ビアの何れか一つのみが配置されていてもよい。あるいは、トランジスタ（２２１１）及び多層回路構造の何れもが金属ボンディングパッド（２２１）の下方の領域には配置されておらず、金属ボンディングパッド（２２１）の下方の領域には、金属補強配線パターン（２１６、２２０）と金属補強ビアパターン（２２５）とからなる多層支持構造のみが配置されていてもよい。   In this embodiment, there is a multi-layer circuit structure comprising a transistor (2211) forming a circuit region below the metal bonding pad (221), metal circuit wiring (215, 219), and conductive metal via (224). As described above, in the region below the metal bonding pad (221), only one of the transistor (2211), the metal circuit wiring forming the multilayer circuit structure, and the conductive metal via is disposed. Also good. Alternatively, neither the transistor (2211) nor the multilayer circuit structure is arranged in the region below the metal bonding pad (221), and the region below the metal bonding pad (221) has a metal reinforcing wiring pattern ( 216, 220) and a metal support via pattern (225) may be disposed only.

図３６は、上記の実施例を応用したハイスペックＬＳＩの断面図である。   FIG. 36 is a cross-sectional view of a high spec LSI to which the above embodiment is applied.

図３６に示すように、ハイスペックＬＳＩの場合には、低誘電率材料からなる多層ローカル配線層（２２８）と、多層ローカル配線層（２２８）の上方にグローバル配線層（２３１）と、が形成される。   As shown in FIG. 36, in the case of a high-spec LSI, a multilayer local wiring layer (228) made of a low dielectric constant material and a global wiring layer (231) are formed above the multilayer local wiring layer (228). Is done.

グローバル配線層（２３１）は、多層ローカル配線層（２２８）を構成する低誘電率材料よりも誘電率と膜強度が高い絶縁膜であるビア層間絶縁膜（２３０）と、ビア層間絶縁膜（２３０）の上方に形成され、多層ローカル配線層（２２８）を構成する低誘電率材料よりも誘電率と膜強度が高い絶縁膜からなる配線層（２２９）と、からなる。   The global wiring layer (231) includes a via interlayer insulating film (230) that is an insulating film having a higher dielectric constant and film strength than the low dielectric constant material constituting the multilayer local wiring layer (228), and a via interlayer insulating film (230). ) And a wiring layer (229) made of an insulating film having a higher dielectric constant and higher film strength than the low dielectric constant material constituting the multilayer local wiring layer (228).

また、ローカル配線（２３６）とグローバル配線（２３７）からなる多層配線の上方には、チップ外部と電気信号の送受信を行う金属ボンディングパッド（２３２）が配置されている。   Further, a metal bonding pad (232) for transmitting and receiving electric signals to and from the outside of the chip is disposed above the multilayer wiring composed of the local wiring (236) and the global wiring (237).

本実施例においては、配線層（２２９）及びビア層間絶縁膜（２３０）はそれぞれＳｉＯ２、ＳｉＯＦからなる。In this embodiment, the wiring layer (229) and the via interlayer insulating film (230) are made of SiO 2 and SiOF, respectively.

強度及び密着性が高いグローバル配線層（２３１）中のビア層間絶縁膜（２３０）内には金属補強ビアパターンは存在せず、配線層（２２９）内にのみＣＭＰ平坦用ダミー配線パターン（２３５）が存在する。   There is no metal reinforced via pattern in the via interlayer insulating film (230) in the global wiring layer (231) having high strength and adhesion, and the CMP flat dummy wiring pattern (235) only in the wiring layer (229). Exists.

そして、低誘電率層間絶縁膜からなるローカル配線層（２２８）中の金属ボンディングパッド（２３２）の下方の領域にのみ、上下層の金属補強配線パターン（２３８）を相互に接続する金属補強ビアパターン（２３３）が形成されている。   A metal reinforcing via pattern for interconnecting the upper and lower metal reinforcing wiring patterns (238) only in the region below the metal bonding pad (232) in the local wiring layer (228) made of the low dielectric constant interlayer insulating film. (233) is formed.

ここで、ボンディング時の衝撃に対して、グローバル配線層（２３１）は、配線層（２２９）及びビア層間絶縁膜（２３０）の膜強度及び密着性が高いため、ボンディング時の衝撃または応力に対して耐えることが可能となる。また、ローカル配線層（２２８）には金属補強ビアパターン（２３３）が存在することにより、層間絶縁膜における強度及び密着性を増大させることが可能となり、ボンディング時の衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。   Here, the global wiring layer (231) has a high film strength and adhesion of the wiring layer (229) and the via interlayer insulating film (230) with respect to the impact during bonding. It is possible to endure. In addition, the presence of the metal reinforcing via pattern (233) in the local wiring layer (228) makes it possible to increase the strength and adhesion in the interlayer insulating film, and film peeling due to impact and stress during bonding. And film breakage can be prevented.

なお、図３６に示した半導体装置においては、導電性金属ビアと導電性金属配線とを別々に形成するシングルダマシンプロセスが用いられているが、導電性金属ビアと導電性金属配線とを同時に形成するデュアルダマシンプロセスを用いることも可能である。   In the semiconductor device shown in FIG. 36, a single damascene process in which conductive metal vias and conductive metal wirings are separately formed is used. However, conductive metal vias and conductive metal wirings are simultaneously formed. It is also possible to use a dual damascene process.

図３７は、図３６に示した実施例に対する第一の変形例の断面図である。   FIG. 37 is a sectional view of a first modification of the embodiment shown in FIG.

図３７に示す半導体装置においては、図３３に示した半導体装置と同様に、トランジスタ（２２１１）が形成された半導体基板（２１１）上に、絶縁膜（２１２）、第一配線層（２１３）、第一層間絶縁膜（２１７）、第二配線層（２１８）、第二層間絶縁膜（２４０）、第三配線層（２４１）がこの順番に積層されている。   In the semiconductor device shown in FIG. 37, as in the semiconductor device shown in FIG. 33, an insulating film (212), a first wiring layer (213), a semiconductor substrate (211) on which a transistor (2211) is formed, The first interlayer insulating film (217), the second wiring layer (218), the second interlayer insulating film (240), and the third wiring layer (241) are laminated in this order.

第三配線層（２４１）上には、金属ボンディングパッド（２２１）が配置されている。   Metal bonding pads (221) are disposed on the third wiring layer (241).

最上層の第三配線層（２４１）には、金属ボンディングパッド（２２１）の直下の位置において、大面積配線層パッド（２４２）が形成されており、この大面積配線層パッド（２４２）がその上方に積載される金属ボンディングパッド（２２１）を支持する構造となっている。   In the uppermost third wiring layer (241), a large area wiring layer pad (242) is formed at a position immediately below the metal bonding pad (221), and this large area wiring layer pad (242) The metal bonding pad (221) loaded on the upper side is supported.

なお、大面積配線層パッド（２４２）は、第三配線層（２４１）の回路領域に設けられた金属回路配線（２４３）と同一材質によって形成されている。   The large area wiring layer pad (242) is formed of the same material as the metal circuit wiring (243) provided in the circuit region of the third wiring layer (241).

このような大面積配線層パッド（２４２）を有する本半導体装置においても、大面積配線層パッド（２４２）の下方の領域には、金属ボンディングパッド（２２１）が無い領域（回路領域）と同様に、トランジスタ（２２１１）と、金属回路配線（２１５）、金属導電性金属ビア（２２４）及び金属回路配線（２１９）からなる多層回路構造と、が存在し、さらに、金属補強配線パターン（２１６、２２０）及びこれらが相互に重なり合う領域を接続する金属補強ビアパターン（２２５）からなる多層支持構造が存在する。   Also in this semiconductor device having such a large area wiring layer pad (242), the area below the large area wiring layer pad (242) is the same as the area (circuit area) where there is no metal bonding pad (221). , A transistor (2211), a multi-layer circuit structure including a metal circuit wiring (215), a metal conductive metal via (224), and a metal circuit wiring (219), and further metal reinforcing wiring patterns (216, 220). ) And metal reinforced via patterns (225) connecting the areas where they overlap each other.

図３８は、図３６に示した実施例に対する第二の変形例の断面図である。   FIG. 38 is a cross-sectional view of a second modification of the embodiment shown in FIG.

図３８に示す半導体装置は、図３７に示した半導体装置における最上層の第三配線層（２４１）が単層構造であるのに対して、最上層の第三配線層（２４５）が複数層の積層構造から構成されている点が図３７に示した半導体装置と異なっている。   In the semiconductor device shown in FIG. 38, the uppermost third wiring layer (241) in the semiconductor device shown in FIG. 37 has a single layer structure, whereas the uppermost third wiring layer (245) has a plurality of layers. The semiconductor device shown in FIG. 37 is different from the semiconductor device shown in FIG.

すなわち、図３８に示す半導体装置においては、第二層間絶縁膜（２４０）の上には、複数個の配線層が積層された積層体（２４５）が第三配線層として形成されており、この積層体（２４５）には、金属ボンディングパッド（２２１）の直下の位置において、大面積配線層パッド（２４６）が形成されている。この大面積配線層パッド（２４６）も複数層の積層体から構成されており、大面積配線層パッド（２４６）がその上部に積載される金属ボンディングパッド（２２１）を支持する構造となっている。   That is, in the semiconductor device shown in FIG. 38, a stacked body (245) in which a plurality of wiring layers are stacked is formed as a third wiring layer on the second interlayer insulating film (240). A large-area wiring layer pad (246) is formed in the laminate (245) at a position immediately below the metal bonding pad (221). The large area wiring layer pad (246) is also composed of a laminate of a plurality of layers, and the large area wiring layer pad (246) supports the metal bonding pad (221) mounted thereon. .

なお、大面積配線層パッド（２４６）は、積層体（２４５）の回路領域に設けられた金属回路配線（２４７）と同一材質によって形成されている。   The large area wiring layer pad (246) is formed of the same material as the metal circuit wiring (247) provided in the circuit region of the stacked body (245).

このような大面積配線層パッド（２４６）を有する本半導体装置においても、大面積配線層パッド（２４６）の下方の領域には、金属ボンディングパッド（２２１）が無い領域（回路領域）と同様に、トランジスタ（２２１１）と、金属回路配線（２１５）、金属導電性金属ビア（２２４）及び金属回路配線（２４０）からなる多層回路構造と、が存在し、さらに、金属補強配線パターン（２１６、２２０）及びこれらが相互に重なり合う領域を接続する金属補強ビアパターン（２２５）からなる多層支持構造が存在する。   Also in this semiconductor device having such a large area wiring layer pad (246), the area below the large area wiring layer pad (246) is the same as the area (circuit area) without the metal bonding pad (221). , A transistor (2211), a multi-layer circuit structure including a metal circuit wiring (215), a metal conductive metal via (224), and a metal circuit wiring (240), and further metal reinforcing wiring patterns (216, 220). ) And metal reinforced via patterns (225) connecting the areas where they overlap each other.

図３８に示す半導体装置においては、図３７に示す半導体装置と同様に、金属ボンディングパッド（２２１）を強度の高い大面積配線層パッド（２４６）によって支持しており、かつ、大面積配線層パッド（２４６）の下部に位置する第二層間絶縁膜（２４０）は、図３６に示したグローバル配線層（２３１）中のビア層間絶縁膜（２３０）と同様に、強度及び密着性の高いものとできるため、第二層間絶縁膜（２４０）内には金属補強ビアパターンを形成する必要はなく、第二層間絶縁膜（２４０）より下方の配線層及び層間絶縁膜においてのみ、ＣＭＰ平坦用ダミー配線パターン及び金属補強ビアパターンからなる多層支持構造が存在している。   In the semiconductor device shown in FIG. 38, like the semiconductor device shown in FIG. 37, the metal bonding pad (221) is supported by the large-area wiring layer pad (246) having high strength, and the large-area wiring layer pad. The second interlayer insulating film (240) located below (246) has high strength and adhesiveness, like the via interlayer insulating film (230) in the global wiring layer (231) shown in FIG. Therefore, it is not necessary to form a metal reinforcing via pattern in the second interlayer insulating film (240), and the CMP flat dummy wiring only in the wiring layer and the interlayer insulating film below the second interlayer insulating film (240). There is a multi-layer support structure consisting of a pattern and a metal reinforced via pattern.

ここで、ボンディング時の衝撃に対して、大面積配線層パッド（２４６）を有する第三配線層（２４５）は膜強度及び密着性が高いため、ボンディング時の衝撃または応力に対して耐性を有することが可能となり、一方、第三配線層（２４５）よりも下方の層には多層支持構造が存在することにより、層間絶縁膜における強度、密着性を増大させることが可能となり、ボンディング時の衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。   Here, since the third wiring layer (245) having the large area wiring layer pad (246) has high film strength and adhesion to the impact during bonding, it has resistance to the impact or stress during bonding. On the other hand, the presence of the multilayer support structure in the layer below the third wiring layer (245) makes it possible to increase the strength and adhesion in the interlayer insulating film, and the impact during bonding It is possible to prevent film peeling and film breakage caused by stress.

なお、図３７及び図３８に示す半導体装置においては、金属ボンディングパッド（２２１）の下方の領域に回路領域をなすトランジスタ、金属回路配線及び金属導電性金属ビアが存在する場合について述べたが、金属ボンディングパッド（２２１）の下方の領域には、トランジスタ（２２１１）または多層回路構造の何れか一方のみが配置されていてもよい。あるいは、トランジスタ（２２１１）及び多層回路構造の何れもが金属ボンディングパッド（２２１）の下方の領域には配置されておらず、金属ボンディングパッド（２２１）の下方の領域には、金属補強配線パターンと金属補強ビアパターンとからなる多層支持構造のみが配置されていてもよい。   In the semiconductor device shown in FIGS. 37 and 38, the case where the transistor, the metal circuit wiring, and the metal conductive metal via forming the circuit region exist in the region below the metal bonding pad (221) has been described. In the region below the bonding pad (221), only either the transistor (2211) or the multilayer circuit structure may be arranged. Alternatively, neither the transistor (2211) nor the multilayer circuit structure is disposed in the region below the metal bonding pad (221), and the region below the metal bonding pad (221) has a metal reinforcing wiring pattern and Only a multi-layer support structure consisting of metal reinforced via patterns may be arranged.

図３９及び図４０は、図３７及び図３８に示した半導体装置における大面積配線層パッド（２４２、２４６）の形状の一例を示す平面図である。   39 and 40 are plan views showing an example of the shape of the large-area wiring layer pads (242 and 246) in the semiconductor device shown in FIGS.

大面積配線層パッド（２４２、２４６）は、例えば、図３９に示すように、全体が金属Ｒからなる矩形形状とすることができる。   The large area wiring layer pads (242, 246) can be formed in a rectangular shape made entirely of metal R as shown in FIG.

あるいは、図４０に示すように、外形を金属Ｒからなる矩形形状とし、その中に、絶縁膜からなる矩形状の島Ｉを形成することも可能である。この場合、島Ｉの数は１個または複数個とすることができる（図４０に示す例においては４個）。また、島Ｉを複数個設ける場合の島Ｉの配置も任意である。   Alternatively, as shown in FIG. 40, the outer shape may be a rectangular shape made of metal R, and a rectangular island I made of an insulating film may be formed therein. In this case, the number of islands I can be one or more (four in the example shown in FIG. 40). Further, the arrangement of the islands I when the plurality of islands I are provided is also arbitrary.

さらに、大面積配線層パッド（２４２、２４６）は、図３６に示したグローバル配線層（２３１）を有する半導体装置、あるいは、グローバル配線層２３１）を有しない半導体装置のいずれに対しても適用可能である。
（実施例３）
図４１は、本発明の第２の態様に係る半導体装置の他の実施例の断面図である。以下、図４１を参照して、本実施例に係る半導体装置を説明する。Further, the large-area wiring layer pads (242, 246) can be applied to either the semiconductor device having the global wiring layer (231) shown in FIG. 36 or the semiconductor device not having the global wiring layer 231). It is.
(Example 3)
FIG. 41 is a cross-sectional view of another example of a semiconductor device according to the second aspect of the present invention. Hereinafter, the semiconductor device according to this example will be described with reference to FIG.

図４１に示すように、本実施例に係る半導体装置は、半導体基板（３１１）と、半導体基板（３１１）上に形成された絶縁膜（３１２）とを備えている。   As shown in FIG. 41, the semiconductor device according to this example includes a semiconductor substrate (311) and an insulating film (312) formed on the semiconductor substrate (311).

本実施例においては、半導体基板（３１１）は単結晶シリコン基板である。   In this embodiment, the semiconductor substrate (311) is a single crystal silicon substrate.

また、絶縁膜（３１２）はボロフォスフォシリケート・ガラス（ＢＰＳＧ：ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、フォスフォシリケート・ガラス（ＰＳＧ：ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、酸弗化シリコン（ＳｉＯＦ）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）等の絶縁材料またはそれらの組み合わせから構成されている。The insulating film (312) includes borophosphosilicate glass (BPSG), phosphosilicate glass (PSG), silicon oxide (SiO 2 ), silicon nitride (SiN), and silicon oxynitride (PSN). It is made of an insulating material such as SiON), silicon oxyfluoride (SiOF), silicon carbide (SiC), silicon carbonitride (SiCN), or a combination thereof.

絶縁膜（３１２）上には、第一配線層（３１３）が形成されている。   A first wiring layer (313) is formed on the insulating film (312).

本実施例においては、第一配線層（３１３）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first wiring layer (313) is an organic polymer of low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

第一配線層（３１３）には、回路を電気的に接続する金属回路配線（または、導電性金属配線）（３１５）と、回路とは電気的な接続を持たない金属補強配線パターン（３１６）と、が形成されている。   The first wiring layer (313) includes a metal circuit wiring (or conductive metal wiring) (315) for electrically connecting the circuit and a metal reinforcing wiring pattern (316) having no electrical connection with the circuit. And are formed.

第一配線層（３１３）上には、第一層間絶縁膜（３１７）が形成されている。   A first interlayer insulating film (317) is formed on the first wiring layer (313).

第一層間絶縁膜（３１７）中には、上下の金属回路配線（３１９、３１５）を相互に電気的に接続する導電性金属ビア（３２４）と、上下の金属補強配線パターンを接続する金属補強ビアパターン（３２５）と、が形成されている。   In the first interlayer insulating film (317), conductive metal vias (324) that electrically connect the upper and lower metal circuit wirings (319, 315) to each other and metal that connects the upper and lower metal reinforcing wiring patterns. A reinforcing via pattern (325) is formed.

本実施例においては、第一層間絶縁膜（３１７）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first interlayer insulating film (317) is an organic polymer of low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiC, SiCN, SiO 2 forming an etching stopper and a hard mask. It is also possible to form a laminated film with the like.

第一層間絶縁膜（３１７）上には、第二配線層（３１８）が形成されている。   A second wiring layer (318) is formed on the first interlayer insulating film (317).

第二配線層（３１８）中には、金属回路配線（３１９）と、金属補強配線パターン（３２０）と、が形成されている。   In the second wiring layer (318), a metal circuit wiring (319) and a metal reinforcing wiring pattern (320) are formed.

本実施例においては、第二配線層（３１８）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the second wiring layer (318) is a low dielectric constant material organic polymer, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

このように、配線層と層間絶縁膜とが交互に積層されることにより、多層回路構造が形成されている。   Thus, the multilayer circuit structure is formed by alternately laminating the wiring layers and the interlayer insulating films.

金属補強ビアパターン（３２５）は第一及び第二配線層（３１３、３１８）の金属補強配線パターン（３１６、３２０）を相互に接続することにより、多層支持構造を形成している。   The metal reinforcing via pattern (325) forms a multilayer support structure by connecting the metal reinforcing wiring patterns (316, 320) of the first and second wiring layers (313, 318) to each other.

多層回路構造上には、チップ外部と電気信号の送受信を行う金属ボンディングパッド（３２１）が形成されている。この金属ボンディングパッド（３２１）は最上層の第二配線層（３１８）に形成された金属回路配線（３１９）と電気的に接続されている。   On the multilayer circuit structure, a metal bonding pad (321) for transmitting and receiving electrical signals to and from the outside of the chip is formed. The metal bonding pad (321) is electrically connected to the metal circuit wiring (319) formed in the uppermost second wiring layer (318).

また、金属ボンディングパッド（３２１）の下方の領域においても、金属ボンディングパッド（３２１）が無い領域（回路領域）と同様に、トランジスタ（３２１１）、金属回路配線（３１５）、金属導電性金属ビア（３２４）が存在する。   Also in the region below the metal bonding pad (321), the transistor (3211), the metal circuit wiring (315), the metal conductive metal via ( 324).

ワイヤボンディング時の衝撃または応力は金属ボンディングパッド（３２１）の下方のみでなく、金属ボンディングパッド（３２１）の外側の領域にも拡散する可能性がある。このため、本実施例においては、金属ボンディングパッド（３２１）の下方の領域のみでなく、図４１に示すように、金属ボンディングパッド（３２１）の外縁から一定の距離（３２５１）以内に存在する上下に隣接する金属補強配線パターン（３１６、３２０）が相互に重なり合う領域を接続する金属補強ビアパターン（３２５）が形成されている。   The impact or stress at the time of wire bonding may be diffused not only below the metal bonding pad (321) but also to a region outside the metal bonding pad (321). For this reason, in this embodiment, not only the region below the metal bonding pad (321) but also the upper and lower surfaces existing within a certain distance (3251) from the outer edge of the metal bonding pad (321) as shown in FIG. Metal reinforcing via patterns (325) are formed to connect regions where metal reinforcing wiring patterns (316, 320) adjacent to each other overlap each other.

ここで、金属ボンディングパッド（３２１）の外縁から一定の距離（３２５１）は低誘電率材料の強度や密着性に応じて変化する。チップ全面に金属補強ビアパターン（３２５）を形成することが必要となる場合もある。   Here, a certain distance (3251) from the outer edge of the metal bonding pad (321) varies depending on the strength and adhesion of the low dielectric constant material. It may be necessary to form a metal reinforced via pattern (325) on the entire surface of the chip.

ボンディングワイヤ（３２５０）を金属ボンディングパッド（３２１）に接続する際、非常に大きな衝撃または応力が金属ボンディングパッド（３２１）に作用する。その衝撃または応力は金属ボンディングパッド（３２１）の真下や、金属ボンディングパッド（３２１）よりも外側の領域の下層に存在する金属回路配線及び金属導電性金属ビアにも伝播する。   When connecting the bonding wire (3250) to the metal bonding pad (321), a very large impact or stress acts on the metal bonding pad (321). The impact or stress propagates to the metal circuit wiring and the metal conductive metal via existing directly under the metal bonding pad (321) or in the lower layer of the region outside the metal bonding pad (321).

本実施例においては、金属ボンディングパッド（３２１）の真下のみならず、金属ボンディングパッド（３２１）の外縁から所定の距離（３２５１）の範囲内にも、金属補強ビアパターン（３２５）が存在することにより、金属ボンディングパッド（３２１）及びその周囲にまで層間絶縁膜の強度及び密着性を増大させることが可能となり、ワイヤボンディング時の衝撃や応力による膜剥がれや膜破壊を防止することが可能となる。   In this embodiment, the metal reinforcing via pattern (325) exists not only directly below the metal bonding pad (321) but also within a predetermined distance (3251) from the outer edge of the metal bonding pad (321). As a result, the strength and adhesion of the interlayer insulating film can be increased up to and around the metal bonding pad (321), and film peeling or film breakage due to impact or stress during wire bonding can be prevented. .

図４２は、層間絶縁膜を低誘電率膜で構成した場合において、多層支持構造が金属ボンディングパッド（３２１）の下方から外側に広がっている場合の、多層支持構造が存在する領域の金属ボンディングパッド（３２１）の外縁からの距離と、ボールシェア法で測定したボンディング部の密着強度との関係を示すグラフである。   FIG. 42 shows a metal bonding pad in a region where the multilayer support structure exists when the interlayer insulating film is formed of a low dielectric constant film and the multilayer support structure spreads from the lower side to the outer side of the metal bonding pad (321). It is a graph which shows the relationship between the distance from the outer edge of (321), and the adhesion strength of the bonding part measured by the ball shear method.

図４２から明らかであるように、金属ボンディングパッド（３２１）の外縁から約１０μｍの範囲内にも多層支持構造を存在させることにより、金属ボンディングパッド（３２１）の下方の領域のみに多層支持構造を存在させた場合よりも、ワイヤボンディングに対する強度をかなり増大させることが可能である。   As is clear from FIG. 42, the multi-layer support structure is provided only in the region below the metal bonding pad (321) by allowing the multi-layer support structure to exist within a range of about 10 μm from the outer edge of the metal bonding pad (321). It is possible to significantly increase the strength against wire bonding than if it were present.

図４３は、図４１に示した半導体装置の平面図である。   43 is a plan view of the semiconductor device shown in FIG.

本実施例に係る半導体装置においては、金属ボンディングパッド（３２１）の下方及び金属ボンディングパッド（３２１）の外縁から一定の距離（３２５１）内に存在する下層の金属補強配線パターン間を接続するような金属補強ビアパターン（３２５）が存在する場合においても、上下に隣接する金属補強配線パターンが相互に重なり合う領域（３２６）にのみ金属補強ビアパターン（３２５）は存在するため、金属回路配線または導電性金属ビアへの電気的な影響やチップ面積の増大を発生することなく、ワイヤボンディングに対する強度を増大させることが可能になる。   In the semiconductor device according to this embodiment, the lower metal reinforcing wiring patterns existing below the metal bonding pad (321) and within a certain distance (3251) from the outer edge of the metal bonding pad (321) are connected. Even when the metal reinforced via pattern (325) exists, the metal reinforced via pattern (325) exists only in the region (326) where the metal reinforced wiring patterns adjacent to each other overlap each other. The strength against wire bonding can be increased without causing an electrical influence on the metal via and an increase in the chip area.

本実施例においては、金属ボンディングパッド（３２１）の下方の領域に回路領域をなすトランジスタ（３２１１）と、金属回路配線（３１５、３１９）及び導電性金属ビア（３２４）からなる多層回路構造が存在する場合について述べたが、金属ボンディングパッド（３２１）の下方の領域には、トランジスタ（３２１１）並びに多層回路構造を形成する金属回路配線及び導電性金属ビアの何れか一つのみが配置されていてもよい。あるいは、トランジスタ（３２１１）及び多層回路構造の何れもが金属ボンディングパッド（３２１）の下方の領域には配置されておらず、金属ボンディングパッド（３２１）の下方の領域には、金属補強配線パターン（３１６、３２０）と金属補強ビアパターン（３２５）とからなる多層支持構造のみが配置されていてもよい。   In this embodiment, there is a multilayer circuit structure including a transistor (3211) forming a circuit region in the region below the metal bonding pad (321), metal circuit wiring (315, 319), and conductive metal via (324). As described above, in the region below the metal bonding pad (321), only one of the transistor (3211), the metal circuit wiring forming the multilayer circuit structure, and the conductive metal via is disposed. Also good. Alternatively, neither the transistor (3211) nor the multilayer circuit structure is disposed in the region below the metal bonding pad (321), and the region below the metal bonding pad (321) has a metal reinforcing wiring pattern ( 316, 320) and the metal support via pattern (325) may be disposed only.

図４４は、上記の実施例を応用したハイスペックＬＳＩの断面図である。   FIG. 44 is a cross-sectional view of a high-spec LSI to which the above embodiment is applied.

図４４に示すように、ハイスペックＬＳＩの場合には、低誘電率材料からなる多層ローカル配線層（３２８）と、多層ローカル配線層（３２８）の上方にグローバル配線層（３３１）と、が形成される。   As shown in FIG. 44, in the case of a high-spec LSI, a multilayer local wiring layer (328) made of a low dielectric constant material and a global wiring layer (331) are formed above the multilayer local wiring layer (328). Is done.

グローバル配線層（３３１）は、多層ローカル配線層（３２８）を構成する低誘電率材料よりも誘電率と膜強度が高い絶縁膜であるビア層間絶縁膜（３３０）と、ビア層間絶縁膜（３３０）の上方に形成され、多層ローカル配線層（３２８）を構成する低誘電率材料よりも誘電率と膜強度が高い絶縁膜からなる配線層（３２９）と、からなる。   The global wiring layer (331) includes a via interlayer insulating film (330) which is an insulating film having a higher dielectric constant and film strength than a low dielectric constant material constituting the multilayer local wiring layer (328), and a via interlayer insulating film (330). ) And a wiring layer (329) made of an insulating film having a higher dielectric constant and higher film strength than the low dielectric constant material constituting the multilayer local wiring layer (328).

また、ローカル配線（３３６）とグローバル配線（３３７）からなる多層配線の上方には、チップ外部と電気信号の送受信を行う金属ボンディングパッド（３３２）が配置されている。   Further, a metal bonding pad (332) for transmitting and receiving electrical signals to and from the outside of the chip is disposed above the multilayer wiring composed of the local wiring (336) and the global wiring (337).

本実施例においては、配線層（３２９）及びビア層間絶縁膜（３３０）はそれぞれＳｉＯ２、ＳｉＯＦからなる。In this embodiment, the wiring layer (329) and the via interlayer insulating film (330) are made of SiO 2 and SiOF, respectively.

強度及び密着性が高いグローバル配線層（３３１）中のビア層間絶縁膜（３３０）内には金属補強ビアパターンは存在せず、配線層（３２９）内にのみＣＭＰ平坦用ダミー配線パターン（３３５）が存在する。   There is no metal reinforcing via pattern in the via interlayer insulating film (330) in the global wiring layer (331) having high strength and adhesion, and the CMP flat dummy wiring pattern (335) only in the wiring layer (329). Exists.

そして、低誘電率層間絶縁膜からなるローカル配線層（３２８）中の金属ボンディングパッド（３３２）の下方の領域と、金属ボンディングパッド（３３２）の外縁から一定の距離（３２５１）以内の領域とには、上下層の金属補強配線パターン（３３８）を相互に接続する金属補強ビアパターン（３３３）が形成されている。   Then, a region below the metal bonding pad (332) in the local wiring layer (328) made of the low dielectric constant interlayer insulating film and a region within a certain distance (3251) from the outer edge of the metal bonding pad (332). Are formed with metal reinforcing via patterns (333) for interconnecting the upper and lower metal reinforcing wiring patterns (338).

ここで、ボンディング時の衝撃に対して、グローバル配線層（３３１）は、配線層（３２９）及びビア層間絶縁膜（３３０）の膜強度及び密着性が高いため、ボンディング時の衝撃または応力に対して耐えることが可能となる。また、ローカル配線層（３２８）には金属補強ビアパターン（３３３）が存在することにより、層間絶縁膜における強度及び密着性を増大させることが可能となり、ボンディング時の衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。
（実施例４）
図４５は、本発明の第一の態様に係る半導体装置の他の実施例の断面図である。以下、図４５を参照して、本実施例に係る半導体装置を説明する。Here, the global wiring layer (331) has high film strength and adhesion of the wiring layer (329) and the via interlayer insulating film (330) with respect to the impact during bonding. It is possible to endure. Further, the presence of the metal reinforcing via pattern (333) in the local wiring layer (328) makes it possible to increase the strength and adhesion in the interlayer insulating film, and film peeling due to impact and stress during bonding is possible. And film breakage can be prevented.
Example 4
FIG. 45 is a cross-sectional view of another example of the semiconductor device according to the first aspect of the present invention. Hereinafter, the semiconductor device according to this example will be described with reference to FIG.

図４５に示すように、本実施例に係る半導体装置は、半導体基板（４１１）と、半導体基板（４１１）上に形成された絶縁膜（４１２）とを備えている。   As shown in FIG. 45, the semiconductor device according to this example includes a semiconductor substrate (411) and an insulating film (412) formed on the semiconductor substrate (411).

本実施例においては、半導体基板（４１１）は単結晶シリコン基板である。   In this embodiment, the semiconductor substrate (411) is a single crystal silicon substrate.

また、絶縁膜（４１２）はボロフォスフォシリケート・ガラス（ＢＰＳＧ：ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、フォスフォシリケート・ガラス（ＰＳＧ：ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、酸弗化シリコン（ＳｉＯＦ）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）等の絶縁材料またはそれらの組み合わせから構成されている。The insulating film (412) is formed of borophosphosilicate glass (BPSG), phosphosilicate glass (PSG), silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (PSN). It is made of an insulating material such as SiON), silicon oxyfluoride (SiOF), silicon carbide (SiC), silicon carbonitride (SiCN), or a combination thereof.

絶縁膜（４１２）上には、第一配線層（４１３）が形成されている。   A first wiring layer (413) is formed on the insulating film (412).

本実施例においては、第一配線層（４１３）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first wiring layer (413) is a low dielectric constant material organic polymer, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

第一配線層（４１３）には、回路を電気的に接続する金属回路配線（または、導電性金属配線）（４１５）と、回路とは電気的な接続を持たない金属補強配線パターン（４１６）と、が形成されている。   The first wiring layer (413) includes a metal circuit wiring (or conductive metal wiring) (415) for electrically connecting the circuit and a metal reinforcing wiring pattern (416) having no electrical connection with the circuit. And are formed.

第一配線層（４１３）上には、第一層間絶縁膜（４１７）が形成されている。   A first interlayer insulating film (417) is formed on the first wiring layer (413).

第一層間絶縁膜（４１７）中には、上下の金属回路配線（４１５、４２１）を相互に電気的に接続する導電性金属ビア（４１８）と、上下の金属補強配線パターン（４２２、４１６）を接続する金属補強ビアパターン（４１９）と、が形成されている。   In the first interlayer insulating film (417), conductive metal vias (418) for electrically connecting the upper and lower metal circuit wirings (415, 421) to each other, and upper and lower metal reinforcing wiring patterns (422, 416). And a metal reinforcing via pattern (419) for connecting the metal reinforcing via pattern.

さらに、本半導体装置の厚さ方向における金属補強ビアパターン（４１９）の長さは同層に形成されている導電性金属ビア（４１８）の同方向における長さよりも大きく設定されている。   Further, the length of the metal reinforcing via pattern (419) in the thickness direction of the semiconductor device is set larger than the length of the conductive metal via (418) formed in the same layer in the same direction.

本実施例においては、第一層間絶縁膜（４１７）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first interlayer insulating film (417) is an organic polymer, MSQ, HSQ, or carbon-containing silicon oxide film of a low dielectric constant material, but SiC, SiCN, SiO 2 forming an etching stopper and a hard mask. It is also possible to form a laminated film with the like.

第一層間絶縁膜（４１７）上には、第二配線層（４２０）が形成されている。   A second wiring layer (420) is formed on the first interlayer insulating film (417).

第二配線層（４２０）中には、金属回路配線（４２１）と、金属補強配線パターン（４２２）と、が形成されている。   In the second wiring layer (420), a metal circuit wiring (421) and a metal reinforcing wiring pattern (422) are formed.

本実施例においては、第二配線層（４２０）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the second wiring layer (420) is a low dielectric constant material organic polymer, MSQ, HSQ or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

このように、配線層と層間絶縁膜とが交互に積層されることにより、多層回路構造が形成されている。   Thus, the multilayer circuit structure is formed by alternately laminating the wiring layers and the interlayer insulating films.

金属補強ビアパターン（４１９）は第一及び第二配線層（４１３、４２０）の金属補強配線パターン（４１６、４２２）を相互に接続することにより、多層支持構造を形成している。   The metal reinforcing via pattern (419) forms a multilayer support structure by connecting the metal reinforcing wiring patterns (416, 422) of the first and second wiring layers (413, 420) to each other.

図４６は、図４５に示した実施例に係る半導体装置の平面図である。   46 is a plan view of the semiconductor device according to the embodiment shown in FIG.

図４６に示すように、第一及び第二配線層（４１３、４２０）において金属補強配線パターン（４１６、４２２）の形状や位置が異なる場合には、金属補強ビアパターン（４１９）は金属補強配線パターン（または、ダミー配線）（４１６、４２２）が重なり合う領域（４２３）のみを接続するように配置される。このため、従来から形成されているＣＭＰ用ダミーパターンの寸法、形状を変化させることなく、すなわち、チップの面積を増大させることなく、金属補強ビアパターン（または、ダミービア）（４１９）を導入することができる。   As shown in FIG. 46, when the shapes and positions of the metal reinforcing wiring patterns (416, 422) are different in the first and second wiring layers (413, 420), the metal reinforcing via pattern (419) is used as the metal reinforcing wiring. It arrange | positions so that only the area | region (423) where a pattern (or dummy wiring) (416, 422) overlaps may be connected. For this reason, a metal reinforcing via pattern (or dummy via) (419) is introduced without changing the size and shape of the CMP dummy pattern formed conventionally, that is, without increasing the area of the chip. Can do.

図４７、図４８及び図４９は、図４５に示した半導体装置における金属補強ビアパターン（４１９）の形状の例を示す平面図である。   47, 48 and 49 are plan views showing examples of the shape of the metal reinforcing via pattern (419) in the semiconductor device shown in FIG.

前述のように、半導体装置の厚さ方向における金属補強ビアパターン（４１９）の長さは、同層に形成された導電性金属ビア（４１８）の半導体装置の厚さ方向における長さよりも大きく設定されている。   As described above, the length of the metal reinforcing via pattern (419) in the thickness direction of the semiconductor device is set larger than the length of the conductive metal via (418) formed in the same layer in the thickness direction of the semiconductor device. Has been.

この金属補強ビアパターン（４１９）は、例えば、図４７に示すように、導電性金属ビア（４１８）よりも直径が大きい円筒状ビア（４２４）として形成することができる。この場合、円筒状ビア（４２４）は１個または複数個を形成することができる。   The metal reinforcing via pattern (419) can be formed as a cylindrical via (424) having a diameter larger than that of the conductive metal via (418), as shown in FIG. 47, for example. In this case, one or a plurality of cylindrical vias (424) can be formed.

また、金属補強ビアパターン（４１９）は、図４８に示すように、スリット状の、または、横断面が矩形状のビア（４２５）として形成することができる。この場合、矩形状ビア（４２５）は１個または複数個を形成することができる。   Further, as shown in FIG. 48, the metal reinforcing via pattern (419) can be formed as a via (425) having a slit shape or a rectangular cross section. In this case, one or a plurality of rectangular vias (425) can be formed.

あるいは、金属補強ビアパターン（４１９）は、図４９に示すように、第一及び第二配線層（４１３、４２０）における金属補強配線パターン（４１６、４２２）が相互に重なり合う領域の全てにおいて形成されているビア（４２６）として形成することも可能である。   Alternatively, as shown in FIG. 49, the metal reinforcing via pattern (419) is formed in all the regions where the metal reinforcing wiring patterns (416, 422) in the first and second wiring layers (413, 420) overlap each other. It can also be formed as a via (426).

このように、導電性金属ビア（４１８）よりも寸法が大きい金属補強ビアパターン（４１９）を用いることにより、金属補強ビアパターン（４１９）におけるビアエッチング時のエッチング速度が導電性金属ビア（４１８）のエッチング速度よりも速くなるため、図４５に示すように、下層の金属補強配線パターン（４１６）に対する金属補強ビアパターン（４１９）の食い込み量が金属回路配線（４１５）に対する導電性金属ビア（４１８）の食い込み量よりも大きくなる。   Thus, by using the metal reinforced via pattern (419) having a size larger than that of the conductive metal via (418), the etching rate at the time of via etching in the metal reinforced via pattern (419) is reduced to the conductive metal via (418). As shown in FIG. 45, the amount of biting of the metal reinforcing via pattern (419) with respect to the lower metal reinforcing wiring pattern (416) is smaller than that of the conductive metal via (418) with respect to the metal circuit wiring (415). ) Is greater than the amount of bite.

このように、金属補強ビアパターン（４１９）の食い込み量が大きくなる構造を用いることにより、導電性金属ビア（４１８）と金属補強ビアパターン（４１９）との寸法が等しい場合よりも、さらに、下層の金属強度配線パターン（４１６）との密着性や層間絶縁膜（４１７）の強度を向上することが可能となり、化学機械研磨（ＣＭＰ）プロセスの際やチップパッケージング時に印加される衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。   In this way, by using a structure in which the amount of biting of the metal reinforcing via pattern (419) is increased, the conductive metal via (418) and the metal reinforcing via pattern (419) have a lower layer than the case where the dimensions are equal. It is possible to improve the adhesion to the metal strength wiring pattern (416) and the strength of the interlayer insulating film (417), and to the impact and stress applied during the chemical mechanical polishing (CMP) process and chip packaging. It is possible to prevent film peeling and film breakage due to this.

なお、図４５に示した半導体装置においては、導電性金属ビア（４１８）と導電性金属配線（４２１）を別々に形成するシングルダマシンプロセスを用いているが、導電性金属ビア（４１８）と導電性金属配線（４２１）とを同時に形成するデュアルダマシンプロセスを用いることも可能である。
（実施例５）
図５０は、本発明の第２の態様に係る半導体装置の他の実施例の断面図である。以下、図５０を参照して、本実施例に係る半導体装置を説明する。Note that the semiconductor device shown in FIG. 45 uses a single damascene process in which the conductive metal via (418) and the conductive metal wiring (421) are separately formed. However, the conductive metal via (418) and the conductive metal via (418) are electrically conductive. It is also possible to use a dual damascene process that simultaneously forms the conductive metal wiring (421).
(Example 5)
FIG. 50 is a cross-sectional view of another example of a semiconductor device according to the second aspect of the present invention. The semiconductor device according to this example will be described below with reference to FIG.

図５０に示すように、本実施例に係る半導体装置は、半導体基板（５１１）と、半導体基板（５１１）上に形成されたトランジスタ（５２２１）と、トランジスタ（５２２１）を覆うように半導体基板（５１１）上に形成された絶縁膜（５１２）とを備えている。   As shown in FIG. 50, the semiconductor device according to this example includes a semiconductor substrate (511), a transistor (5221) formed on the semiconductor substrate (511), and a semiconductor substrate (5221) so as to cover the transistor (5221). 511) and an insulating film (512) formed thereon.

本実施例においては、半導体基板（５１１）は単結晶シリコン基板である。   In this embodiment, the semiconductor substrate (511) is a single crystal silicon substrate.

また、絶縁膜（５１２）はボロフォスフォシリケート・ガラス（ＢＰＳＧ：ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、フォスフォシリケート・ガラス（ＰＳＧ：ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、酸弗化シリコン（ＳｉＯＦ）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）等の絶縁材料またはそれらの組み合わせから構成されている。The insulating film 512 is formed of borophosphosilicate glass (BPSG), phosphosilicate glass (PSG), silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (PSN). It is made of an insulating material such as SiON), silicon oxyfluoride (SiOF), silicon carbide (SiC), silicon carbonitride (SiCN), or a combination thereof.

絶縁膜（５１２）上には、第一配線層（５１３）が形成されている。   A first wiring layer (513) is formed on the insulating film (512).

本実施例においては、第一配線層（５１３）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In the present embodiment, the first wiring layer (513) is a low dielectric constant material organic polymer, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

第一配線層（５１３）には、回路を電気的に接続する金属回路配線（または、導電性金属配線）（５１５）と、回路とは電気的な接続を持たない金属補強配線パターン（５１６）と、が形成されている。   The first wiring layer (513) includes a metal circuit wiring (or conductive metal wiring) (515) for electrically connecting the circuit and a metal reinforcing wiring pattern (516) having no electrical connection with the circuit. And are formed.

第一配線層（５１３）上には、第一層間絶縁膜（５１７）が形成されている。   A first interlayer insulating film (517) is formed on the first wiring layer (513).

第一層間絶縁膜（５１７）中には、上下の金属回路配線（５１５、５１９）を相互に電気的に接続する導電性金属ビア（５２４）と、上下の金属補強配線パターン（５１６、５２０）を接続する金属補強ビアパターン（５２５）と、が形成されている。   In the first interlayer insulating film (517), conductive metal vias (524) electrically connecting the upper and lower metal circuit wirings (515, 519) and upper and lower metal reinforcing wiring patterns (516, 520). And a metal reinforcing via pattern (525) for connecting the metal reinforcing via pattern.

本実施例においては、第一層間絶縁膜（５１７）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first interlayer insulating film (517) is an organic polymer, MSQ, HSQ, or carbon-containing silicon oxide film of a low dielectric constant material, but SiC, SiCN, SiO 2 forming an etching stopper and a hard mask. It is also possible to form a laminated film with the like.

第一層間絶縁膜（５１７）上には、第二配線層（５１８）が形成されている。   A second wiring layer (518) is formed on the first interlayer insulating film (517).

第二配線層（５１８）中には、金属回路配線（５１９）と、金属補強配線パターン（５２０）と、が形成されている。   In the second wiring layer (518), a metal circuit wiring (519) and a metal reinforcing wiring pattern (520) are formed.

本実施例においては、第二配線層（５１８）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the second wiring layer (518) is an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

このように、配線層と層間絶縁膜とが交互に積層されることにより、多層回路構造が形成されている。   Thus, the multilayer circuit structure is formed by alternately laminating the wiring layers and the interlayer insulating films.

多層回路構造上には、チップ外部と電気信号の送受信を行う金属ボンディングパッド（５２１）が形成されている。この金属ボンディングパッド（５２１）は最上層の第二配線層（５１８）に形成された金属回路配線（５１９）と電気的に接続されている。   On the multilayer circuit structure, a metal bonding pad (521) for transmitting and receiving electrical signals to and from the outside of the chip is formed. The metal bonding pad (521) is electrically connected to the metal circuit wiring (519) formed in the uppermost second wiring layer (518).

また、金属ボンディングパッド（５２１）の下方の領域においても、金属ボンディングパッド（５２１）が無い領域（回路領域）と同様に、トランジスタ（５２１１）、金属回路配線（５２３）、金属導電性金属ビア（５２４）が存在する。   Also, in the region below the metal bonding pad (521), the transistor (5211), the metal circuit wiring (523), the metal conductive metal via (the same as the region without the metal bonding pad (521) (circuit region). 524) exists.

本実施例においては、金属ボンディングパッド（５２１）の下方の領域にのみ、上下方向に隣接する金属補強配線パターン（５１６、５２０）が相互に重なり合う領域を接続する金属補強ビアパターン（５２５）が形成されている。   In this embodiment, only in the region below the metal bonding pad (521), the metal reinforcing via pattern (525) connecting the regions where the metal reinforcing wiring patterns (516, 520) adjacent in the vertical direction overlap each other is formed. Has been.

さらに、本半導体装置の厚さ方向における金属補強ビアパターン（５２５）の長さは同層に形成されている導電性金属ビア（５２４）の同方向における長さよりも大きく設定されている。   Further, the length of the metal reinforcing via pattern (525) in the thickness direction of the semiconductor device is set larger than the length of the conductive metal via (524) formed in the same layer in the same direction.

図５１は、図５０に示した実施例に係る半導体装置の平面図である。   51 is a plan view of the semiconductor device according to the embodiment shown in FIG.

図５１に示すように、金属補強ビアパターン（５２５）は、金属ボンディングパッド（５２１）の下方に存在する金属補強配線パターン（５１６、５２０）が相互に重なり合う領域を接続するものとして形成されている。このため、回路をなす配線、ビアへの電気的な影響やチップ面積の増大を発生することなく、ワイヤボンディングに対する強度を増大させることが可能になる。   As shown in FIG. 51, the metal reinforcing via pattern (525) is formed to connect the regions where the metal reinforcing wiring patterns (516, 520) existing below the metal bonding pad (521) overlap each other. . For this reason, it is possible to increase the strength against wire bonding without causing an electrical influence on wiring and vias forming a circuit and an increase in chip area.

図５２、図５３及び図５４は、図５０に示した半導体装置における金属補強ビアパターン（５２５）の形状の例を示す平面図である。   52, 53 and 54 are plan views showing examples of the shape of the metal reinforcing via pattern (525) in the semiconductor device shown in FIG.

前述のように、半導体装置の厚さ方向における金属補強ビアパターン（５２５）の長さは、同層に形成された導電性金属ビア（５２４）の半導体装置の厚さ方向における長さよりも大きく設定されている。   As described above, the length of the metal reinforcing via pattern (525) in the thickness direction of the semiconductor device is set larger than the length of the conductive metal via (524) formed in the same layer in the thickness direction of the semiconductor device. Has been.

この金属補強ビアパターン（５２５）は、例えば、図５２に示すように、導電性金属ビア（５２４）よりも直径が大きい円筒状ビア（５２８Ａ）として形成することができる。この場合、円筒状ビア（５２８Ａ）は１個または複数個を形成することができる。   The metal reinforcing via pattern (525) can be formed as a cylindrical via (528A) having a diameter larger than that of the conductive metal via (524), for example, as shown in FIG. In this case, one or a plurality of cylindrical vias (528A) can be formed.

また、金属補強ビアパターン（５２５）は、図５３に示すように、スリット状の、または、横断面が矩形状のビア（５２８Ｂ）として形成することができる。この場合、矩形状ビア（５２８Ｂ）は１個または複数個を形成することができる。   Further, as shown in FIG. 53, the metal reinforcing via pattern (525) can be formed as a via having a slit shape or a rectangular cross section (528B). In this case, one or a plurality of rectangular vias (528B) can be formed.

あるいは、金属補強ビアパターン（５２５）は、図５４に示すように、第一及び第二配線層（５１３、５１８）における金属補強配線パターン（５１６、５２０）が相互に重なり合う領域の全てにおいて形成されているビア（５２８Ｃ）として形成することも可能である。   Alternatively, as shown in FIG. 54, the metal reinforcing via pattern (525) is formed in all the regions where the metal reinforcing wiring patterns (516, 520) in the first and second wiring layers (513, 518) overlap each other. It can also be formed as a via (528C).

このように、導電性金属ビア（５２４）よりも寸法が大きい金属補強ビアパターン（５２５）を用いることにより、金属補強ビアパターン（５２５）におけるビアエッチング時のエッチング速度が導電性金属ビア（５２４）のエッチング速度よりも速くなるため、図５０に示すように、下層の金属補強配線パターン（５１６）に対する金属補強ビアパターン（５２５）の食い込み量が金属回路配線（５１５）に対する導電性金属ビア（５２４）の食い込み量よりも大きくなる。   As described above, by using the metal reinforced via pattern (525) having a size larger than that of the conductive metal via (524), the etching rate at the time of via etching in the metal reinforced via pattern (525) is reduced to the conductive metal via (524). As shown in FIG. 50, the amount of biting of the metal reinforcing via pattern (525) with respect to the lower metal reinforcing wiring pattern (516) is smaller than the etching rate of the conductive metal via (524) with respect to the metal circuit wiring (515). ) Is greater than the amount of bite.

このように、金属補強ビアパターン（５２５）の食い込み量が大きくなる構造を用いることにより、導電性金属ビア（５２４）と金属補強ビアパターン（５２５）との寸法が等しい場合よりも、さらに、下層の金属強度配線パターン（５１６）との密着性や層間絶縁膜（５１７）の強度を向上することが可能となり、ワイヤボンディング時に印加される衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。   In this way, by using a structure in which the amount of biting of the metal reinforcing via pattern (525) is increased, the conductive metal via (524) and the metal reinforcing via pattern (525) have a lower layer than the case where the dimensions are equal. It is possible to improve the adhesion to the metal strength wiring pattern (516) and the strength of the interlayer insulating film (517), and prevent film peeling and film breakage due to impact and stress applied during wire bonding. Is possible.

本実施例においては、金属ボンディングパッド（５２１）の下方の領域に回路領域をなすトランジスタ（５２１１）と、金属回路配線（５１５、５１９）及び導電性金属ビア（５２４）からなる多層回路構造が存在する場合について述べたが、金属ボンディングパッド（５２１）の下方の領域には、トランジスタ（５２１１）並びに多層回路構造を形成する金属回路配線及び導電性金属ビアの何れか一つのみが配置されていてもよい。あるいは、トランジスタ（５２１１）及び多層回路構造の何れもが金属ボンディングパッド（５２１）の下方の領域には配置されておらず、金属ボンディングパッド（５２１）の下方の領域には、金属補強配線パターン（５１６、５２０）と金属補強ビアパターン（５２５）とからなる多層支持構造のみが配置されていてもよい。   In the present embodiment, there is a multilayer circuit structure comprising a transistor (5211) forming a circuit region in a region below the metal bonding pad (521), metal circuit wiring (515, 519), and a conductive metal via (524). As described above, in the region below the metal bonding pad (521), only one of the transistor (5211), the metal circuit wiring forming the multilayer circuit structure, and the conductive metal via is disposed. Also good. Alternatively, neither the transistor (5211) nor the multilayer circuit structure is disposed in the region below the metal bonding pad (521), and the region below the metal bonding pad (521) has a metal reinforcing wiring pattern ( 516, 520) and a metal reinforced via pattern (525) alone may be arranged.

図５５は、上記の実施例を応用したハイスペックＬＳＩの断面図である。   FIG. 55 is a cross-sectional view of a high-spec LSI to which the above embodiment is applied.

図５５に示すように、ハイスペックＬＳＩの場合には、低誘電率材料からなる多層ローカル配線層（５２８）と、多層ローカル配線層（５２８）の上方にグローバル配線層（５３１）と、が形成される。   As shown in FIG. 55, in the case of a high-spec LSI, a multilayer local wiring layer (528) made of a low dielectric constant material and a global wiring layer (531) are formed above the multilayer local wiring layer (528). Is done.

グローバル配線層（５３１）は、多層ローカル配線層（５２８）を構成する低誘電率材料よりも誘電率と膜強度が高い絶縁膜であるビア層間絶縁膜（５３０）と、ビア層間絶縁膜（５３０）の上方に形成され、多層ローカル配線層（５２８）を構成する低誘電率材料よりも誘電率と膜強度が高い絶縁膜からなる配線層（５２９）と、からなる。   The global wiring layer (531) includes a via interlayer insulating film (530) that is an insulating film having a higher dielectric constant and film strength than a low dielectric constant material constituting the multilayer local wiring layer (528), and a via interlayer insulating film (530). ) And a wiring layer (529) made of an insulating film having a higher dielectric constant and higher film strength than the low dielectric constant material constituting the multilayer local wiring layer (528).

また、ローカル配線（５３６）とグローバル配線（５３７）からなる多層配線の上方には、チップ外部と電気信号の送受信を行う金属ボンディングパッド（５３２）が配置されている。   Further, a metal bonding pad (532) for transmitting and receiving electrical signals to and from the outside of the chip is disposed above the multilayer wiring composed of the local wiring (536) and the global wiring (537).

本実施例においては、配線層（５２９）及びビア層間絶縁膜（５３０）はそれぞれＳｉＯ２、ＳｉＯＦからなる。In this embodiment, the wiring layer (529) and the via interlayer insulating film (530) are made of SiO 2 and SiOF, respectively.

強度及び密着性が高いグローバル配線層（５３１）中のビア層間絶縁膜（５３０）内には金属補強ビアパターンは存在せず、配線層（５２９）内にのみＣＭＰ平坦用ダミー配線パターン（５３５）が存在する。   There is no metal reinforcing via pattern in the via interlayer insulating film (530) in the global wiring layer (531) having high strength and adhesion, and the CMP flat dummy wiring pattern (535) only in the wiring layer (529). Exists.

また、グローバル配線層（５３１）には金属補強ビアパターンは存在せず、金属ボンディングパッド（５３２）の下方の領域にのみ、低誘電率層間膜からなるローカル配線層（５２８）における上下方向に隣接する金属補強配線パターン相互間を接続する金属補強ビアパターン（５３３）が形成されている。   The global wiring layer (531) has no metal reinforcing via pattern, and is adjacent to the local wiring layer (528) made of the low dielectric constant interlayer only in the vertical direction only in the region below the metal bonding pad (532). Metal reinforcing via patterns (533) for connecting between the metal reinforcing wiring patterns to be formed are formed.

さらに、本半導体装置の厚さ方向における金属補強ビアパターン（５３３）の長さは同層の導電性金属ビア（５２４）の本半導体装置の厚さ方向における長さよりも大きく設定されている。   Further, the length of the metal reinforcing via pattern (533) in the thickness direction of the semiconductor device is set larger than the length of the conductive metal via (524) of the same layer in the thickness direction of the semiconductor device.

ここで、ボンディング時の衝撃に対して、グローバル配線層（５３１）は、配線層（５２９）及びビア層間絶縁膜（５３０）の膜強度及び密着性が高いため、ボンディング時の衝撃または応力に対して耐えることが可能となる。また、ローカル配線層（５２８）には金属補強ビアパターン（５３３）が存在することにより、層間絶縁膜における強度及び密着性を増大させることが可能となり、ボンディング時の衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。   Here, the global wiring layer (531) has high film strength and adhesion of the wiring layer (529) and the via interlayer insulating film (530) with respect to the impact during bonding. It is possible to endure. Further, the presence of the metal reinforcing via pattern (533) in the local wiring layer (528) makes it possible to increase the strength and adhesion in the interlayer insulating film, and film peeling due to impact and stress during bonding is possible. And film breakage can be prevented.

なお、図５５に示した半導体装置においては、導電性金属ビアと導電性金属配線とを別々に形成するシングルダマシンプロセスが用いられているが、導電性金属ビアと導電性金属配線とを同時に形成するデュアルダマシンプロセスを用いることも可能である。
（実施例６）
図５６は、本発明の第２の態様に係る半導体装置の他の実施例の断面図である。以下、図５６を参照して、本実施例に係る半導体装置を説明する。In the semiconductor device shown in FIG. 55, a single damascene process in which conductive metal vias and conductive metal wirings are separately formed is used. However, conductive metal vias and conductive metal wirings are formed simultaneously. It is also possible to use a dual damascene process.
(Example 6)
FIG. 56 is a cross-sectional view of another example of a semiconductor device according to the second aspect of the present invention. Hereinafter, the semiconductor device according to this example will be described with reference to FIG.

図５６に示すように、本実施例に係る半導体装置は、半導体基板（６１１）と、半導体基板（６１１）上に形成されたトランジスタ（６２２１）と、トランジスタ（６２２１）を覆うように半導体基板（６１１）上に形成された絶縁膜（６１２）とを備えている。   As shown in FIG. 56, the semiconductor device according to this example includes a semiconductor substrate (611), a transistor (6221) formed on the semiconductor substrate (611), and a semiconductor substrate (6221) so as to cover the transistor (6221). 611) and an insulating film (612) formed thereon.

本実施例においては、半導体基板（６１１）は単結晶シリコン基板である。   In this embodiment, the semiconductor substrate (611) is a single crystal silicon substrate.

また、絶縁膜（６１２）はボロフォスフォシリケート・ガラス（ＢＰＳＧ：ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、フォスフォシリケート・ガラス（ＰＳＧ：ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、酸弗化シリコン（ＳｉＯＦ）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）等の絶縁材料またはそれらの組み合わせから構成されている。The insulating film (612) includes borophosphosilicate glass (BPSG), phosphosilicate glass (PSG), silicon oxide (SiO 2 ), silicon nitride (SiN), and silicon oxynitride (PSN). It is made of an insulating material such as SiON), silicon oxyfluoride (SiOF), silicon carbide (SiC), silicon carbonitride (SiCN), or a combination thereof.

絶縁膜（６１２）上には、第一配線層（６１３）が形成されている。   A first wiring layer (613) is formed on the insulating film (612).

本実施例においては、第一配線層（６１３）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first wiring layer (613) is a low dielectric constant material organic polymer, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

第一配線層（６１３）には、回路を電気的に接続する金属回路配線（または、導電性金属配線）（６１５）と、回路とは電気的な接続を持たない金属補強配線パターン（６１６）と、が形成されている。   The first wiring layer (613) includes a metal circuit wiring (or conductive metal wiring) (615) for electrically connecting the circuit and a metal reinforcing wiring pattern (616) having no electrical connection to the circuit. And are formed.

第一配線層（６１３）上には、第一層間絶縁膜（６１７）が形成されている。   A first interlayer insulating film (617) is formed on the first wiring layer (613).

第一層間絶縁膜（６１７）中には、上下の金属回路配線（６１５、６１９）を相互に電気的に接続する導電性金属ビア（６２４）と、上下の金属補強配線パターン（６１６、６２０）を接続する金属補強ビアパターン（６２５）と、が形成されている。   In the first interlayer insulating film (617), conductive metal vias (624) that electrically connect the upper and lower metal circuit wirings (615, 619) and upper and lower metal reinforcing wiring patterns (616, 620). And a metal reinforcing via pattern (625) for connecting the same).

本実施例においては、第一層間絶縁膜（６１７）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first interlayer insulating film 617 is an organic polymer, MSQ, HSQ, or carbon-containing silicon oxide film of a low dielectric constant material, but SiC, SiCN, SiO 2 forming an etching stopper and a hard mask. It is also possible to form a laminated film with the like.

第一層間絶縁膜（６１７）上には、第二配線層（６１８）が形成されている。   A second wiring layer (618) is formed on the first interlayer insulating film (617).

第二配線層（６１８）中には、金属回路配線（６１９）と、金属補強配線パターン（６２０）と、が形成されている。   In the second wiring layer (618), a metal circuit wiring (619) and a metal reinforcing wiring pattern (620) are formed.

本実施例においては、第二配線層（６１８）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the second wiring layer (618) is an organic polymer of low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

このように、配線層と層間絶縁膜とが交互に積層されることにより、多層回路構造が形成されている。   Thus, the multilayer circuit structure is formed by alternately laminating the wiring layers and the interlayer insulating films.

多層回路構造上には、チップ外部と電気信号の送受信を行う金属ボンディングパッド（６２１）が形成されている。この金属ボンディングパッド（６２１）は最上層の第二配線層（６１８）に形成された金属回路配線（６１９）と電気的に接続されている。   On the multilayer circuit structure, a metal bonding pad (621) for transmitting and receiving electrical signals to and from the outside of the chip is formed. The metal bonding pad (621) is electrically connected to the metal circuit wiring (619) formed in the uppermost second wiring layer (618).

また、金属ボンディングパッド（６２１）の下方の領域においても、金属ボンディングパッド（６２１）が無い領域（回路領域）と同様に、トランジスタ（６２２１）、金属回路配線（６２３）、金属導電性金属ビア（６２４）が存在する。   Also in the region below the metal bonding pad (621), the transistor (6221), the metal circuit wiring (623), the metal conductive metal via ( 624) exists.

ワイヤボンディング時の衝撃または応力は金属ボンディングパッド（６２１）の下方のみでなく、金属ボンディングパッド（６２１）の外側の領域にも拡散する可能性がある。このため、本実施例においては、金属ボンディングパッド（６２１）の下方の領域のみでなく、図５７に示すように、金属ボンディングパッド（６２１）の外縁から一定の距離（６２３１）以内に存在する上下に隣接する金属補強配線パターン（６１６、６２０）が相互に重なり合う領域を接続する金属補強ビアパターン（６２５）が形成されている。   The impact or stress at the time of wire bonding may be diffused not only under the metal bonding pad (621) but also in a region outside the metal bonding pad (621). For this reason, in this embodiment, not only the region below the metal bonding pad (621) but also the upper and lower surfaces existing within a certain distance (6231) from the outer edge of the metal bonding pad (621) as shown in FIG. Metal reinforcing via patterns (625) are formed to connect regions where metal reinforcing wiring patterns (616, 620) adjacent to each other overlap each other.

さらに、本半導体装置の厚さ方向における金属補強ビアパターン（６２５）の長さは同層の導電性金属ビア（６２４）の本半導体装置の厚さ方向における長さよりも大きく設定されている。   Further, the length of the metal reinforcing via pattern (625) in the thickness direction of the semiconductor device is set larger than the length of the conductive metal via (624) of the same layer in the thickness direction of the semiconductor device.

ここで、金属ボンディングパッド（６２１）の外縁から一定の距離（６２３１）は低誘電率材料の強度や密着性に応じて変化する。チップ全面に金属補強ビアパターン（６２５）を形成することが必要となる場合もある。   Here, a certain distance (6231) from the outer edge of the metal bonding pad (621) varies depending on the strength and adhesion of the low dielectric constant material. It may be necessary to form a metal reinforced via pattern (625) over the entire chip surface.

図４２に示したように、低誘電率膜を層間絶縁膜に用いた半導体装置においては、金属ボンディングパッドの外縁から約１０μｍの範囲内にも多層支持構造を存在させることにより、金属ボンディングパッドの下方の領域のみに多層支持構造を存在させた場合よりも、ワイヤボンディングに対する強度をかなり増大させることが可能となったことが示された。   As shown in FIG. 42, in a semiconductor device using a low dielectric constant film as an interlayer insulating film, a multi-layer support structure is also present within a range of about 10 μm from the outer edge of the metal bonding pad. It has been shown that it is possible to significantly increase the strength against wire bonding compared to the presence of a multi-layer support structure only in the lower region.

図５７は、図５６に示した半導体装置の平面図である。   FIG. 57 is a plan view of the semiconductor device shown in FIG.

図５７に示すように、金属ボンディングパッド（６２１）の下方及び金属ボンディングパッド（６２１）の外縁から一定の距離（６２３１）内に存在する下層の金属補強配線パターン（６１６、６２０）間を接続する金属補強ビアパターン（６２５）が存在する場合においても、上下方向に隣接する金属補強配線パターン（６１６、６２０）が相互に重なり合う領域（６２６）にのみ金属補強ビアパターン（６２５）は存在するため、回路をなす配線や導電性金属ビアへの電気的な影響やチップ面積の増大を発生することなく、ワイヤボンディングに対する強度を増大させることが可能になる。   As shown in FIG. 57, the lower metal reinforcing wiring patterns (616, 620) existing below the metal bonding pad (621) and within a certain distance (6231) from the outer edge of the metal bonding pad (621) are connected. Even when the metal reinforcing via pattern (625) exists, the metal reinforcing via pattern (625) exists only in the region (626) where the metal reinforcing wiring patterns (616, 620) adjacent in the vertical direction overlap each other. It is possible to increase the strength against wire bonding without causing an electrical influence on wiring and conductive metal vias forming a circuit and an increase in chip area.

図５８、図５９及び図６０は、図５６に示した半導体装置における金属補強ビアパターン（６２５）の形状の例を示す平面図である。   58, 59 and 60 are plan views showing examples of the shape of the metal reinforcing via pattern (625) in the semiconductor device shown in FIG.

前述のように、半導体装置の厚さ方向における金属補強ビアパターン（６２５）の長さは、同層に形成された導電性金属ビア（６２４）の半導体装置の厚さ方向における長さよりも大きく設定されている。   As described above, the length of the metal reinforcing via pattern (625) in the thickness direction of the semiconductor device is set larger than the length of the conductive metal via (624) formed in the same layer in the thickness direction of the semiconductor device. Has been.

この金属補強ビアパターン（６２５）は、例えば、図５８に示すように、導電性金属ビア（６２４）よりも直径が大きい円筒状ビア（６２８）として形成することができる。この場合、円筒状ビア（６２８）は１個または複数個を形成することができる。   The metal reinforcing via pattern (625) can be formed as a cylindrical via (628) having a diameter larger than that of the conductive metal via (624) as shown in FIG. 58, for example. In this case, one or a plurality of cylindrical vias (628) can be formed.

また、金属補強ビアパターン（６２５）は、図５９に示すように、スリット状の、または、横断面が矩形状のビア（６２９）として形成することができる。この場合、矩形状ビア（６２９）は１個または複数個を形成することができる。   Further, as shown in FIG. 59, the metal reinforcing via pattern (625) can be formed as a via having a slit shape or a rectangular cross section (629). In this case, one or a plurality of rectangular vias (629) can be formed.

あるいは、金属補強ビアパターン（６２５）は、図６０に示すように、第一及び第二配線層（６１３、６１８）における金属補強配線パターン（６１６、６２０）が相互に重なり合う領域の全てにおいて形成されているビア（６３０）として形成することも可能である。   Alternatively, as shown in FIG. 60, the metal reinforcing via pattern (625) is formed in all the regions where the metal reinforcing wiring patterns (616, 620) in the first and second wiring layers (613, 618) overlap each other. It can also be formed as a via (630).

このように、導電性金属ビア（６２４）よりも寸法が大きい金属補強ビアパターン（６２５）を用いることにより、金属補強ビアパターン（６２５）におけるビアエッチング時のエッチング速度が導電性金属ビア（６２４）のエッチング速度よりも速くなるため、図５６に示すように、下層の金属補強配線パターン（６１６）に対する金属補強ビアパターン（６２５）の食い込み量が金属回路配線（６１５）に対する導電性金属ビア（６２４）の食い込み量よりも大きくなる。   As described above, by using the metal reinforced via pattern (625) having a size larger than that of the conductive metal via (624), the etching rate at the time of via etching in the metal reinforced via pattern (625) is reduced to the conductive metal via (624). As shown in FIG. 56, the amount of biting of the metal reinforcing via pattern (625) with respect to the lower metal reinforcing wiring pattern (616) is smaller than the etching rate of the conductive metal via (624) with respect to the metal circuit wiring (615). ) Is greater than the amount of bite.

このように、金属補強ビアパターン（６２５）の食い込み量が大きくなる構造を用いることにより、導電性金属ビア（６２４）と金属補強ビアパターン（６２５）との寸法が等しい場合よりも、さらに、下層の金属強度配線パターン（６１６）との密着性や層間絶縁膜（６１７）の強度を向上することが可能となり、ワイヤボンディング時の衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。   In this way, by using a structure in which the amount of biting of the metal reinforcing via pattern (625) is increased, the conductive metal via (624) and the metal reinforcing via pattern (625) have a lower dimension than the case where the dimensions are equal. It is possible to improve the adhesion to the metal strength wiring pattern (616) and the strength of the interlayer insulating film (617), and to prevent film peeling and film breakage due to impact and stress during wire bonding. It becomes.

以上のように、本実施例に係る半導体装置においては、金属ボンディングパッド（６２１）の外縁から一定の距離（６２３１）の範囲内に金属補強ビアパターン（６２５）が形成され、かつ、金属補強ビアパターン（６２５）の長さを導電性金属ビア（６２４）の長さよりも大きくすることにより、下層の金属補強配線パターン（６１６）との密着性や層間絶縁膜（６１７）の強度を向上することが可能となり、ワイヤボンディング時の衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。   As described above, in the semiconductor device according to the present embodiment, the metal reinforcing via pattern (625) is formed within a certain distance (6231) from the outer edge of the metal bonding pad (621), and the metal reinforcing via By making the length of the pattern (625) longer than the length of the conductive metal via (624), the adhesion with the lower metal reinforcing wiring pattern (616) and the strength of the interlayer insulating film (617) are improved. It becomes possible to prevent film peeling and film breakage due to impact and stress during wire bonding.

本実施例においては、金属ボンディングパッド（６２１）の下方の領域に回路領域をなすトランジスタ（６２２１）と、金属回路配線（６１５、６１９）及び導電性金属ビア（６２４）からなる多層回路構造が存在する場合について述べたが、金属ボンディングパッド（６２１）の下方の領域には、トランジスタ（６２２１）並びに多層回路構造を構成する金属回路配線及び導電性金属ビアの何れか一つのみが配置されていてもよい。あるいは、トランジスタ（６２２１）及び多層回路構造の何れもが金属ボンディングパッド（６２１）の下方の領域には配置されておらず、金属ボンディングパッド（６２１）の下方の領域には、金属補強配線パターン（６１６、６２０）と金属補強ビアパターン（６２５）とからなる多層支持構造のみが配置されていてもよい。   In this embodiment, there is a multilayer circuit structure comprising a transistor (6221) forming a circuit region in a region below the metal bonding pad (621), metal circuit wiring (615, 619), and conductive metal via (624). As described above, in the region below the metal bonding pad (621), only one of the transistor (6221) and the metal circuit wiring and the conductive metal via constituting the multilayer circuit structure is disposed. Also good. Alternatively, neither the transistor (6221) nor the multilayer circuit structure is disposed in the region below the metal bonding pad (621), and the region below the metal bonding pad (621) has a metal reinforcing wiring pattern ( 616, 620) and a metal reinforced via pattern (625) may be disposed only.

図６１は、上記の実施例を応用したハイスペックＬＳＩの断面図である。   FIG. 61 is a cross-sectional view of a high-spec LSI to which the above embodiment is applied.

図６１に示すように、ハイスペックＬＳＩの場合には、低誘電率材料からなる多層ローカル配線層（６３１）と、多層ローカル配線層（６３１）の上方にグローバル配線層（６３４）と、が形成される。   As shown in FIG. 61, in the case of a high-spec LSI, a multilayer local wiring layer (631) made of a low dielectric constant material and a global wiring layer (634) are formed above the multilayer local wiring layer (631). Is done.

グローバル配線層（６３４）は、多層ローカル配線層（６３１）を構成する低誘電率材料よりも誘電率と膜強度が高い絶縁膜であるビア層間絶縁膜（６３３）と、ビア層間絶縁膜（６３３）の上方に形成され、多層ローカル配線層（６３１）を構成する低誘電率材料よりも誘電率と膜強度が高い絶縁膜からなる配線層（６３２）と、からなる。   The global wiring layer (634) includes a via interlayer insulating film (633) which is an insulating film having a higher dielectric constant and film strength than a low dielectric constant material constituting the multilayer local wiring layer (631), and a via interlayer insulating film (633). ) And a wiring layer (632) made of an insulating film having a higher dielectric constant and higher film strength than the low dielectric constant material constituting the multilayer local wiring layer (631).

また、ローカル配線（６３８）とグローバル配線（６３９）からなる多層配線の上方には、チップ外部と電気信号の送受信を行う金属ボンディングパッド（６３５）が配置されている。   Further, a metal bonding pad (635) for transmitting / receiving electric signals to / from the outside of the chip is disposed above the multilayer wiring composed of the local wiring (638) and the global wiring (639).

本実施例においては、配線層（６３２）及びビア層間絶縁膜（６３３）はそれぞれＳｉＯ２、ＳｉＯＦからなる。In this embodiment, the wiring layer (632) and the via interlayer insulating film (633) are made of SiO 2 and SiOF, respectively.

強度及び密着性が高いグローバル配線層（６３４）中のビア層間絶縁膜（６３３）内には金属補強ビアパターンは存在せず、配線層（６３２）内にのみＣＭＰ平坦用ダミー配線パターン（６４０）が存在する。   There is no metal reinforcing via pattern in the via interlayer insulating film (633) in the global wiring layer (634) having high strength and adhesion, and the CMP flat dummy wiring pattern (640) only in the wiring layer (632). Exists.

また、グローバル配線層（６３４）には金属補強ビアパターンは存在せず、金属ボンディングパッド（６３５）の下方の領域と、金属ボンディングパッド（６３５）の外縁から一定の距離（６３３１）内の領域とに、低誘電率層間膜からなるローカル配線層（６３１）における上下方向に隣接する金属補強配線パターン相互間を接続する金属補強ビアパターン（６３６）が形成されている。   Further, the global wiring layer (634) has no metal reinforcing via pattern, and a region below the metal bonding pad (635) and a region within a certain distance (6331) from the outer edge of the metal bonding pad (635). In addition, a metal reinforcing via pattern (636) for connecting between metal reinforcing wiring patterns adjacent in the vertical direction in the local wiring layer (631) made of a low dielectric constant interlayer film is formed.

さらに、本半導体装置の厚さ方向における金属補強ビアパターン（６３６）の長さは同層の導電性金属ビア（６３７）の本半導体装置の厚さ方向における長さよりも大きく設定されている。   Further, the length of the metal reinforcing via pattern (636) in the thickness direction of the semiconductor device is set larger than the length of the conductive metal via (637) of the same layer in the thickness direction of the semiconductor device.

ここで、ボンディング時の衝撃に対して、グローバル配線層（６３４）は、配線層（６３２）及びビア層間絶縁膜（６３３）の膜強度及び密着性が高いため、ボンディング時の衝撃または応力に対して耐えることが可能となる。また、ローカル配線層（６３１）には金属補強ビアパターン（６３６）が存在することにより、層間絶縁膜における強度及び密着性を増大させることが可能となり、ボンディング時の衝撃や応力に起因する膜剥がれや膜破壊を防止することが可能となる。
（実施例７）
本発明の第１の態様に係る半導体装置の他の実施例を説明する。Here, the global wiring layer (634) has high film strength and adhesion of the wiring layer (632) and the via interlayer insulating film (633) with respect to the impact during bonding. It is possible to endure. In addition, the presence of the metal reinforcing via pattern (636) in the local wiring layer (631) makes it possible to increase the strength and adhesion in the interlayer insulating film, and film peeling due to impact and stress during bonding. And film breakage can be prevented.
(Example 7)
Another embodiment of the semiconductor device according to the first aspect of the present invention will be described.

本実施例に係る半導体装置は、実施例１に係る半導体装置と同様にして形成した。   The semiconductor device according to this example was formed in the same manner as the semiconductor device according to Example 1.

図３０に示した半導体装置と同様に、本実施例に係る半導体装置の形成においては、半導体基板（１１１）上に形成された絶縁膜（１１２）を形成し、さらに、絶縁膜（１１２）上に第一配線層（１１３）を形成する。   Similar to the semiconductor device shown in FIG. 30, in the formation of the semiconductor device according to the present embodiment, the insulating film (112) formed on the semiconductor substrate (111) is formed, and the insulating film (112) is further formed. A first wiring layer (113) is formed.

第一配線層（１１３）には、回路を電気的に接続する金属回路配線（または、導電性金属配線）（１１５）と、回路とは電気的な接続を持たない金属補強配線パターン（１１６）と、が形成される。   The first wiring layer (113) includes a metal circuit wiring (or conductive metal wiring) (115) for electrically connecting the circuit and a metal reinforced wiring pattern (116) having no electrical connection with the circuit. And are formed.

第一配線層（１１３）上には、第一層間絶縁膜（１１７）が形成される。   A first interlayer insulating film (117) is formed on the first wiring layer (113).

第一層間絶縁膜（１１７）中には、上下の金属回路配線（１１５、１２１）を相互に電気的に接続する導電性金属ビア（１１８）と、上下の金属補強配線パターンを接続する金属補強ビアパターン（１１９）と、を形成する。   In the first interlayer insulating film (117), conductive metal vias (118) for electrically connecting the upper and lower metal circuit wirings (115, 121) and the metal for connecting the upper and lower metal reinforcing wiring patterns. Reinforcing via pattern (119) is formed.

さらに、第一層間絶縁膜（１１７）上には、第二配線層（１２０）を形成する。   Further, a second wiring layer (120) is formed on the first interlayer insulating film (117).

第二配線層（１２０）中には、金属回路配線（１２１）と、金属補強配線パターン（１２２）と、を形成する。   A metal circuit wiring (121) and a metal reinforcing wiring pattern (122) are formed in the second wiring layer (120).

このように、配線層と層間絶縁膜とが交互に積層されることにより、多層回路構造が形成されている。   Thus, the multilayer circuit structure is formed by alternately laminating the wiring layers and the interlayer insulating films.

金属補強ビアパターン（１１９）は第一及び第二配線層（１１３、１２０）の金属補強配線パターン（１１６、１２２）を相互に接続することにより、多層支持構造を形成している。   The metal reinforced via pattern (119) forms a multilayer support structure by connecting the metal reinforced wiring patterns (116, 122) of the first and second wiring layers (113, 120) to each other.

以上のような構成を有する本実施例に係る半導体装置において、本半導体装置の単位面積当たりに存在するビアの総面積の割合、すなわち、導電性金属ビア（１１８）の面積と金属補強ビアパターン（１１９）の面積との和が本半導体装置の単位面積に占める割合を変動させた。   In the semiconductor device according to the present embodiment having the above-described configuration, the ratio of the total area of the vias existing per unit area of the semiconductor device, that is, the area of the conductive metal via (118) and the metal reinforced via pattern ( The ratio of the sum to the area of 119) to the unit area of the semiconductor device was changed.

図６２は、低誘電率膜を層間絶縁膜に用いた半導体装置の単位面積に対するビア（導電性金属ビア及び金属補強ビアパターン）の総面積の割合と、２ｐｓｉの荷重にてＣｕ−ＣＭＰを行った場合に、層間絶縁膜の剥がれに起因して発生する欠陥数を光学欠陥モニタ装置で測定した個数との関係を示すグラフである。   FIG. 62 shows the ratio of the total area of vias (conductive metal vias and metal reinforced via patterns) to the unit area of a semiconductor device using a low dielectric constant film as an interlayer insulating film, and Cu-CMP performed at a load of 2 psi. 5 is a graph showing the relationship between the number of defects generated due to peeling of the interlayer insulating film and the number of defects measured by an optical defect monitor device.

図６２に示すように、半導体装置の単位面積当たりのビア（導電性金属ビア及び金属補強ビアパターン）の総面積の割合が１０％以上になると、ＣＭＰ時における欠陥の個数が大きく低下し、膜剥がれの割合を減少させることが可能となることがわかる。
（実施例８）
本発明の第２の態様に係る半導体装置の他の実施例を説明する。As shown in FIG. 62, when the ratio of the total area of vias (conductive metal vias and metal reinforced via patterns) per unit area of the semiconductor device is 10% or more, the number of defects during CMP is greatly reduced. It can be seen that the rate of peeling can be reduced.
(Example 8)
Another embodiment of the semiconductor device according to the second aspect of the present invention will be described.

本実施例に係る半導体装置は、実施例２に係る半導体装置と同様にして形成した。   The semiconductor device according to this example was formed in the same manner as the semiconductor device according to Example 2.

図３３に示した半導体装置と同様に、本実施例に係る半導体装置の形成においては、まず、トランジスタ（２２１１）が形成された半導体基板（２１１）上に絶縁膜（２１２）を形成し、この絶縁膜（２１２）上に第一配線層（２１３）を形成した。   Similar to the semiconductor device shown in FIG. 33, in the formation of the semiconductor device according to this example, first, the insulating film (212) is formed on the semiconductor substrate (211) on which the transistor (2211) is formed. A first wiring layer (213) was formed on the insulating film (212).

第一配線層（２１３）には、回路を電気的に接続する金属回路配線（または、導電性金属配線）（２１５）と、回路とは電気的な接続を持たない金属ダミー配線（２１６）と、が形成されている。   The first wiring layer (213) includes a metal circuit wiring (or conductive metal wiring) (215) that electrically connects the circuit, and a metal dummy wiring (216) that is not electrically connected to the circuit. , Is formed.

第一配線層（２１３）上には、第一層間絶縁膜（２１７）が形成される。   A first interlayer insulating film (217) is formed on the first wiring layer (213).

第一層間絶縁膜（２１７）中には、上下の金属回路配線（２２３、２１９）を相互に電気的に接続する導電性金属ビア（２２４）と、上下の金属補強配線パターンを接続する金属補強ビアパターン（２２５）と、が形成されている。   In the first interlayer insulating film (217), conductive metal vias (224) that electrically connect the upper and lower metal circuit wirings (223, 219) and the metal that connects the upper and lower metal reinforcing wiring patterns. A reinforcing via pattern (225) is formed.

第一層間絶縁膜（２１７）上には、第二配線層（２１８）が形成されている。   A second wiring layer (218) is formed on the first interlayer insulating film (217).

第二配線層（２１８）中には、金属回路配線（２１９）と、金属補強配線パターン（２２０）と、が形成されている。   In the second wiring layer (218), a metal circuit wiring (219) and a metal reinforcing wiring pattern (220) are formed.

このように、配線層と層間絶縁膜とが交互に積層されることにより、多層回路構造が形成されている。   Thus, the multilayer circuit structure is formed by alternately laminating the wiring layers and the interlayer insulating films.

多層回路構造上には、チップ外部と電気信号の送受信を行う金属ボンディングパッド（２２１）が形成されている。この金属ボンディングパッド（２２１）は最上層の第二配線層（２１８）に形成された金属回路配線（２１９）と電気的に接続されている。   On the multilayer circuit structure, a metal bonding pad (221) for transmitting and receiving electrical signals to and from the outside of the chip is formed. The metal bonding pad (221) is electrically connected to the metal circuit wiring (219) formed in the uppermost second wiring layer (218).

また、金属ボンディングパッド（２２１）の下方の領域においても、金属ボンディングパッド（２２１）が無い領域（回路領域）と同様に、トランジスタ（２２１１）、金属回路配線（２１５）、金属導電性金属ビア（２２４）が存在する。   Also in the region below the metal bonding pad (221), the transistor (2211), the metal circuit wiring (215), the metal conductive metal via (like the region without the metal bonding pad (221) (circuit region). 224) exists.

また、本実施例においては、金属ボンディングパッド（２２１）の下方の領域にのみ、上下層の金属補強配線パターン（２１６、２２０）が相互に重なり合う領域を接続する金属補強ビアパターン（２２５）が存在する。   In the present embodiment, the metal reinforcing via pattern (225) for connecting the regions where the upper and lower metal reinforcing wiring patterns (216, 220) overlap each other exists only in the region below the metal bonding pad (221). To do.

以上のような構成を有する本実施例に係る半導体装置において、金属ボンディングパッド（２２１）の下方の領域の本半導体装置の単位面積当たりに存在するビアの総面積の割合、すなわち、導電性金属ビア（２２４）の面積と金属補強ビアパターン（２２５）の面積との和が本半導体装置の単位面積に占める割合を変動させた。   In the semiconductor device according to the present embodiment having the above-described configuration, the ratio of the total area of vias existing per unit area of the semiconductor device in the region below the metal bonding pad (221), that is, the conductive metal via The ratio of the sum of the area of (224) and the area of the metal reinforced via pattern (225) to the unit area of the semiconductor device was changed.

図６３は、低誘電率膜を層間絶縁膜に用いた半導体装置の金属ボンディングパッドの下方の領域の単位面積に対するビア（導電性金属ビア及び金属補強ビアパターン）の総面積の割合と、ボールシェア法により測定した金属ボンディングパッドとボンディングワイヤとの間の密着硬度との関係を示すグラフである。   FIG. 63 shows the ratio of the total area of vias (conductive metal vias and metal reinforced via patterns) to the unit area of the region below the metal bonding pad of the semiconductor device using the low dielectric constant film as the interlayer insulating film, and the ball share. It is a graph which shows the relationship between the adhesion hardness between the metal bonding pad and bonding wire which were measured by the method.

図６３に示すように、金属ボンディングパッドの下方の領域における半導体装置の単位面積当たりのビア（導電性金属ビア及び金属補強ビアパターン）の総面積の割合が１０％以上になると、金属ボンディングパッドとボンディングワイヤとの間の密着硬度を大きく高めることが可能であることが判明した。
（実施例９）
図６４及び図６５は、いずれも本発明の第３の態様に係る半導体装置の他の実施例の断面図である。As shown in FIG. 63, when the ratio of the total area of vias (conductive metal vias and metal reinforced via patterns) per unit area of the semiconductor device in the region below the metal bonding pads is 10% or more, the metal bonding pads It has been found that the adhesion hardness between the bonding wires can be greatly increased.
Example 9
64 and 65 are cross-sectional views of other examples of the semiconductor device according to the third aspect of the present invention.

以下、図６４及び図６５を参照して、本発明の第３の態様に係る半導体装置の他の実施例を説明する。まず、双方の実施例に係る半導体装置に共通する構造について説明する。   Hereinafter, another embodiment of the semiconductor device according to the third aspect of the present invention will be described with reference to FIGS. First, a structure common to the semiconductor devices according to both embodiments will be described.

図６４及び図６５に示すように、本実施例に係る半導体装置は、半導体基板（７１１）と、半導体基板（７１１）上に形成されたトランジスタ（７２２１）と、トランジスタ（７２２１）を覆って、半導体基板（７１１）上に形成された絶縁膜（７１２）と、を備えている。   As shown in FIGS. 64 and 65, the semiconductor device according to this example covers the semiconductor substrate (711), the transistor (7221) formed on the semiconductor substrate (711), and the transistor (7221). And an insulating film (712) formed on the semiconductor substrate (711).

本実施例における半導体基板（７１１）は単結晶シリコン基板からなる。   The semiconductor substrate (711) in this example is a single crystal silicon substrate.

また、絶縁膜（７１２）はボロフォスフォシリケート・ガラス（ＢＰＳＧ：ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、フォスフォシリケート・ガラス（ＰＳＧ：ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、酸弗化シリコン（ＳｉＯＦ）、炭化シリコン（ＳｉＣ）、炭窒化シリコン（ＳｉＣＮ）等の絶縁材料またはそれらの組み合わせから構成されている。Further, the insulating film (712) is formed of borophosphosilicate glass (BPSG), phosphosilicate glass (PSG), silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (PSN). It is made of an insulating material such as SiON), silicon oxyfluoride (SiOF), silicon carbide (SiC), silicon carbonitride (SiCN), or a combination thereof.

絶縁膜（７１２）上には、第一配線層（７１３）が形成されている。   A first wiring layer (713) is formed on the insulating film (712).

本実施例においては、第一配線層（７１３）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first wiring layer (713) is an organic polymer of low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

第一配線層（７１３）には、回路を電気的に接続する金属回路配線（７１５）と、回路とは電気的な接続を持たない金属補強配線パターン（７１６）と、が形成されている。   In the first wiring layer (713), a metal circuit wiring (715) for electrically connecting the circuit and a metal reinforcing wiring pattern (716) having no electrical connection with the circuit are formed.

第一配線層（７１３）上には、第一層間絶縁膜（７１７）が形成されている。   A first interlayer insulating film (717) is formed on the first wiring layer (713).

第一層間絶縁膜（７１７）には、第一及び第二配線層（７１３、７１８）中にそれぞれ設けられた導電性金属配線（７１５、７１９）を相互に電気的に接続する導電性金属ビア（７２５）と、第一及び第二配線層（７１３、７１８）中にそれぞれ設けられた金属補強配線パターン（７１６、７２０）を相互に接続する金属補強ビアパターン（７２６）と、が形成されている。   In the first interlayer insulating film (717), conductive metal that electrically connects the conductive metal wirings (715, 719) provided in the first and second wiring layers (713, 718), respectively. Vias (725) and metal reinforced via patterns (726) interconnecting metal reinforced wiring patterns (716, 720) respectively provided in the first and second wiring layers (713, 718) are formed. ing.

本実施例においては、第一層間絶縁膜（７１７）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the first interlayer insulating film (717) is a low dielectric constant material organic polymer, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiC, SiCN, SiO 2 forming an etching stopper and a hard mask. It is also possible to form a laminated film with the like.

第一層間絶縁膜（７１７）上には、第二配線層（７１８）が形成されている。   A second wiring layer (718) is formed on the first interlayer insulating film (717).

第二配線層（７１８）には、金属回路配線（７１９）と金属補強配線パターン（７２０）とが形成されている。   In the second wiring layer (718), a metal circuit wiring (719) and a metal reinforcing wiring pattern (720) are formed.

本実施例においては、第二配線層（７１８）は低誘電率材料の有機ポリマー、ＭＳＱ、ＨＳＱまたは炭素含有シリコン酸化膜であるが、エッチングストッパー及びハードマスクをなすＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯ２等との積層膜から構成することもできる。In this embodiment, the second wiring layer (718) is an organic polymer of a low dielectric constant material, MSQ, HSQ, or a carbon-containing silicon oxide film, but SiN, SiOC, SiC, SiCN, which forms an etching stopper and a hard mask, It can also be composed of a laminated film with SiO 2 or the like.

第二配線層（７１８）上には、第二層間絶縁膜（７２１）が形成されている。   A second interlayer insulating film (721) is formed on the second wiring layer (718).

第二層間絶縁膜（７２１）は第一層間絶縁膜（７１７）と同じ材質から形成されている。   The second interlayer insulating film (721) is made of the same material as the first interlayer insulating film (717).

第二層間絶縁膜（７２１）上には、第３配線層（７２２）が形成されている。   A third wiring layer (722) is formed on the second interlayer insulating film (721).

第３配線層（７２２）は第二配線層（７１８）と同じ材質から形成されている。   The third wiring layer (722) is made of the same material as the second wiring layer (718).

このように、配線層と層間絶縁膜とが交互に積層されることにより、多層回路構造が形成されている。   Thus, the multilayer circuit structure is formed by alternately laminating the wiring layers and the interlayer insulating films.

多層回路構造上には、チップ外部と電気信号の送受信を行う金属ボンディングパッド（７２３）が形成されている。この金属ボンディングパッド（７２３）は最上層の第３配線層（７２２）に形成された金属回路配線（７２４）と電気的に接続されている。   On the multilayer circuit structure, a metal bonding pad (723) for transmitting / receiving electric signals to / from the outside of the chip is formed. The metal bonding pad (723) is electrically connected to the metal circuit wiring (724) formed in the uppermost third wiring layer (722).

また、金属ボンディングパッド（７２３）の下方の領域においても、金属ボンディングパッド（７２３）が無い領域（回路領域）と同様に、トランジスタ（７２２１）、金属回路配線（７１５、７１９）、金属導電性金属ビア（７２５）が存在する。   Further, in the region below the metal bonding pad (723), the transistor (7221), the metal circuit wiring (715, 719), the metal conductive metal, as well as the region (circuit region) without the metal bonding pad (723). There are vias (725).

図６４及び図６５に示す実施例に係る半導体装置においては、回路領域（１２００）内の金属ボンディングパッド（７２３）の下方において、本半導体装置の厚さ方向に積み重ねられた金属回路配線（７２４、７１９、７１５）と、導電性金属ビア（７２７、７２５）と、から多層回路構造が形成されている。   In the semiconductor device according to the embodiment shown in FIGS. 64 and 65, the metal circuit wiring (724, stacked in the thickness direction of the semiconductor device) below the metal bonding pad (723) in the circuit region (1200). 719, 715) and conductive metal vias (727, 725) form a multilayer circuit structure.

さらに、回路領域（１２００）内において、本半導体装置の厚さ方向に積み重ねられた金属補強配線パターン（７２９、７２０、７１６）と、これらを相互に連結する金属補強ビアパターン（７２８、７２６）と、から多層支持構造が形成されている。多層支持構造は、多層回路構造が形成されている回路領域における間隙部に存在している。すなわち、多層支持構造は、多層回路構造が形成されている回路領域（１２００）の内部において、多層回路構造と抵触しないように、多層回路構造が存在しない領域に形成されている。   Further, in the circuit region (1200), metal reinforcing wiring patterns (729, 720, 716) stacked in the thickness direction of the semiconductor device, and metal reinforcing via patterns (728, 726) for interconnecting them. A multi-layer support structure is formed. The multilayer support structure exists in a gap portion in a circuit region where the multilayer circuit structure is formed. That is, the multilayer support structure is formed in a region where the multilayer circuit structure does not exist so as not to conflict with the multilayer circuit structure inside the circuit region (1200) where the multilayer circuit structure is formed.

また、回路領域（１２００）（金属ボンディングパッド（７２３）の下方の領域を含む）の外側の領域であるスクライブ領域（１３００）内においても、本半導体装置の厚さ方向に積み重ねられた金属補強配線パターン（７２９、７２０、７１６）と、これらを相互に連結する金属補強ビアパターン（７２８、７２６）と、によっても多層支持構造が形成されている。   Also, in the scribe region (1300) that is an outer region of the circuit region (1200) (including the region below the metal bonding pad (723)), the metal reinforcing wiring stacked in the thickness direction of the semiconductor device. Multi-layer support structures are also formed by the patterns (729, 720, 716) and the metal reinforced via patterns (728, 726) that interconnect them.

スクライブ領域（１３００）に形成された金属補強配線パターン（７１６、７２０、７２９）及び金属補強ビアパターン（７２６、７２８）からなる多層支持構造は、図２４及び図２５あるいは図２８及び図２８に示したように、スクライブ領域（１３００）の全体にわたって均一に配されており、半導体チップの四つの角部、すなわち、十字マークＸの下方の領域にも形成されている。   A multi-layered support structure comprising metal reinforcing wiring patterns (716, 720, 729) and metal reinforcing via patterns (726, 728) formed in the scribe region (1300) is shown in FIGS. 24 and 25 or FIGS. 28 and 28. As described above, the scribe region (1300) is uniformly arranged, and is also formed in the four corners of the semiconductor chip, that is, the region below the cross mark X.

このため、半導体チップの周縁の近傍及び角部における多層回路構造の強度及び密着性を高めることができ、信頼性の高い半導体装置を提供することができる。   For this reason, the strength and adhesiveness of the multilayer circuit structure in the vicinity and corners of the periphery of the semiconductor chip can be increased, and a highly reliable semiconductor device can be provided.

ただし、多層支持構造の平面的配置は上記の例に限定されるものではなく、例えば、十字マークＸの下方の領域のみに形成してもよく、あるいは、半導体チップの角部を除く周縁辺に沿った領域にのみ形成することもできる。   However, the planar arrangement of the multilayer support structure is not limited to the above example. For example, the multilayer support structure may be formed only in the region below the cross mark X, or on the peripheral edge excluding the corner of the semiconductor chip. It can also be formed only in the region along.

図６５に示す実施例に係る半導体装置は、図６４に示す実施例に係る半導体装置と比較して、金属ボンディングパッド（７２３）が形成されている位置よりもチップ外周縁側の回路領域、すなわち、金属ボンディングパッド（７２３）の外側とスクライブ領域（１３００）との間にシールド（７３０）が形成されている点が異なる。   The semiconductor device according to the embodiment shown in FIG. 65 is compared with the semiconductor device according to the embodiment shown in FIG. 64 in the circuit region on the outer periphery side of the chip from the position where the metal bonding pad (723) is formed, that is, The difference is that a shield (730) is formed between the outside of the metal bonding pad (723) and the scribe region (1300).

シールド（７３０）は、金属補強配線パターンと金属補強ビアパターンとが積層された積層体からなる。すなわち、シールド（７３０）は多層支持構造と同様の構造を有している。   The shield (730) is formed of a laminate in which a metal reinforcing wiring pattern and a metal reinforcing via pattern are stacked. That is, the shield (730) has the same structure as the multilayer support structure.

シールド（７３０）は、図２９に示したように、半導体チップの外周縁に沿って全周にわたって連続的に配置されている。このため、半導体装置の外部から回路領域（１２００）への水分の侵入を有効に阻止することができる。   As shown in FIG. 29, the shield (730) is continuously arranged over the entire periphery along the outer peripheral edge of the semiconductor chip. For this reason, it is possible to effectively prevent moisture from entering the circuit region (1200) from the outside of the semiconductor device.

さらに、シールド（７３０）は金属補強配線パターンと金属補強ビアパターンとからなる多層支持構造でもあるため、金属ボンディングパッド（７２３）の外側とスクライブ領域（１３００）との間において、積層体を構成する各層の間の密着性を高める作用も併せて発揮する。   Furthermore, since the shield (730) is also a multi-layer support structure including a metal reinforcing wiring pattern and a metal reinforcing via pattern, a laminate is formed between the outside of the metal bonding pad (723) and the scribe region (1300). The effect of increasing the adhesion between the layers is also exhibited.

また、図６４及び図６５に示す実施例に係る半導体装置においては、いずれも、回路領域（１２００）（金属ボンディングパッド（７２３）の下方の領域を含む）にも、スクライブ領域（１３００）と同様に、金属補強配線パターン（７１６、７２０、７２９）及び金属補強ビアパターン（７２６、７２８）からなる多層支持構造が形成されている。   In the semiconductor device according to the embodiment shown in FIGS. 64 and 65, the circuit region (1200) (including the region below the metal bonding pad (723)) is the same as the scribe region (1300). In addition, a multi-layer support structure composed of metal reinforcing wiring patterns (716, 720, 729) and metal reinforcing via patterns (726, 728) is formed.

このため、第１の態様の実施例に係る半導体装置において述べたような、ＬＳＩの強度や密着性を増大させることができ、化学機械研磨（ＣＭＰ）プロセスの際やチップパッケージング時に印加される衝撃や応力によって膜剥がれや膜破壊を防止することができる。その結果として、金属ボンディングパッド（７２３）の下方の領域におけるワイヤボンディング時の衝撃や応力に起因する膜剥がれや膜破壊を防止することができる。   For this reason, as described in the semiconductor device according to the first embodiment, it is possible to increase the strength and adhesion of the LSI, which is applied during a chemical mechanical polishing (CMP) process or chip packaging. Film peeling and film breakage can be prevented by impact and stress. As a result, it is possible to prevent film peeling or film breakage due to impact or stress during wire bonding in the region below the metal bonding pad (723).

なお、図６４及び図６５に示す実施例に係る半導体装置においては、回路領域（１２００）（金属ボンディングパッド（７２３）の下方の領域を含む）に多層支持構造が形成されていることは必ずしも必要ではない。   In the semiconductor device according to the embodiment shown in FIGS. 64 and 65, it is not always necessary that the multilayer support structure is formed in the circuit region (1200) (including the region below the metal bonding pad (723)). is not.

図６４及び図６５に示す実施例に係る半導体装置においては、金属ボンディングパッド（７２３）の下方の領域に回路領域をなすトランジスタ（７２２１）と、金属回路配線（７１５、７１９、７２４）及び導電性金属ビア（７２４、７２７）からなる多層回路構造が存在する場合について述べたが、金属ボンディングパッド（７２３）の下方の領域には、トランジスタ（７２２１）並びに多層回路構造を形成する金属回路配線及び導電性金属ビアの何れか一つのみが配置されていてもよい。あるいは、トランジスタ（７２２１）及び多層回路構造の何れもが金属ボンディングパッド（７２３）の下方の領域には配置されておらず、金属ボンディングパッド（７２３）の下方の領域には、金属補強配線パターン（７１６、７２０、７２９）と金属補強ビアパターン（７２６、７２８）とからなる多層支持構造のみが配置されていてもよい。   In the semiconductor device according to the embodiment shown in FIGS. 64 and 65, a transistor (7221) forming a circuit region in a region below the metal bonding pad (723), metal circuit wiring (715, 719, 724), and conductivity The case where a multilayer circuit structure composed of metal vias (724, 727) exists has been described. In the region below the metal bonding pad (723), the transistor (7221), the metal circuit wiring forming the multilayer circuit structure, and the conductive layer are formed. Only one of the conductive metal vias may be arranged. Alternatively, neither the transistor (7221) nor the multilayer circuit structure is disposed in the region below the metal bonding pad (723), and the region below the metal bonding pad (723) has a metal reinforcing wiring pattern ( 716, 720, 729) and a metal reinforcing via pattern (726, 728) may be disposed only.

なお、図６４及び図６５に示す実施例に係る半導体装置においては、導電性金属ビアと導電性金属配線とを別々に形成するシングルダマシンプロセスが用いられているが、導電性金属ビアと導電性金属配線とを同時に形成するデュアルダマシンプロセスを用いることも可能である。   In the semiconductor device according to the embodiment shown in FIGS. 64 and 65, a single damascene process in which conductive metal vias and conductive metal wirings are separately formed is used. It is also possible to use a dual damascene process in which metal wiring is formed simultaneously.

従来の半導体装置の断面図である。It is sectional drawing of the conventional semiconductor device. 従来の半導体装置におけるボンディング時のパッド剥がれを示す図である。It is a figure which shows the pad peeling at the time of bonding in the conventional semiconductor device. 従来のボンディングパッド構造の一例を示す断面図である。It is sectional drawing which shows an example of the conventional bonding pad structure. 本発明の第１の態様に係る半導体装置の一実施形態を示す模式的断面図である。It is a typical sectional view showing one embodiment of a semiconductor device concerning the 1st mode of the present invention. 本発明の第１の態様に係る半導体装置の他の実施形態を示す模式的断面図である。It is a typical sectional view showing other embodiments of a semiconductor device concerning the 1st mode of the present invention. 本発明の第１の態様に係る半導体装置の他の実施形態を示す模式的断面図である。It is a typical sectional view showing other embodiments of a semiconductor device concerning the 1st mode of the present invention. 本発明の第１の態様に係る半導体装置の他の実施形態を示す模式的断面図である。It is a typical sectional view showing other embodiments of a semiconductor device concerning the 1st mode of the present invention. 本発明の第１の態様に係る半導体装置の他の実施形態を示す模式的断面図である。It is a typical sectional view showing other embodiments of a semiconductor device concerning the 1st mode of the present invention. 本発明の第１の態様に係る半導体装置の等価回路を示す回路図である。1 is a circuit diagram showing an equivalent circuit of a semiconductor device according to a first aspect of the present invention. 本発明の第１の態様に係る半導体装置の製造方法における一製造工程を示す断面図である。It is sectional drawing which shows one manufacturing process in the manufacturing method of the semiconductor device which concerns on the 1st aspect of this invention. 本発明の第１の態様に係る半導体装置の製造方法における一製造工程を示す断面図である。It is sectional drawing which shows one manufacturing process in the manufacturing method of the semiconductor device which concerns on the 1st aspect of this invention. 本発明の第１の態様に係る半導体装置の製造方法における一製造工程を示す断面図である。It is sectional drawing which shows one manufacturing process in the manufacturing method of the semiconductor device which concerns on the 1st aspect of this invention. 本発明の第１の態様に係る半導体装置の製造方法における一製造工程を示す断面図である。It is sectional drawing which shows one manufacturing process in the manufacturing method of the semiconductor device which concerns on the 1st aspect of this invention. 本発明の第１の態様に係る半導体装置の製造方法における一製造工程を示す断面図である。It is sectional drawing which shows one manufacturing process in the manufacturing method of the semiconductor device which concerns on the 1st aspect of this invention. 本発明の第１の態様に係る半導体装置の製造方法における一製造工程を示す断面図である。It is sectional drawing which shows one manufacturing process in the manufacturing method of the semiconductor device which concerns on the 1st aspect of this invention. 本発明の第１の態様に係る半導体装置の製造方法における一製造工程を示す断面図である。It is sectional drawing which shows one manufacturing process in the manufacturing method of the semiconductor device which concerns on the 1st aspect of this invention. 本発明の第１の態様に係る半導体装置の製造方法における一製造工程を示す断面図である。It is sectional drawing which shows one manufacturing process in the manufacturing method of the semiconductor device which concerns on the 1st aspect of this invention. 本発明の第１の態様に係る半導体装置の製造方法における一製造工程を示す断面図である。It is sectional drawing which shows one manufacturing process in the manufacturing method of the semiconductor device which concerns on the 1st aspect of this invention. 本発明の第１の態様に係る半導体装置の製造方法における一製造工程を示す断面図である。It is sectional drawing which shows one manufacturing process in the manufacturing method of the semiconductor device which concerns on the 1st aspect of this invention. 本発明の第２の態様に係る半導体装置の一実施形態を示す模式的断面図である。It is a typical sectional view showing one embodiment of a semiconductor device concerning the 2nd mode of the present invention. 本発明の第２の態様に係る半導体装置における多層支持構造の存在領域の一例を模式的に示す平面図である。It is a top view which shows typically an example of the presence area | region of the multilayer support structure in the semiconductor device which concerns on the 2nd aspect of this invention. 本発明の第２の態様に係る半導体装置における多層支持構造の存在領域の一例を模式的に示す平面図である。It is a top view which shows typically an example of the presence area | region of the multilayer support structure in the semiconductor device which concerns on the 2nd aspect of this invention. 本発明の第３の態様に係る半導体装置の一実施形態を示す模式的断面図である。It is a typical sectional view showing one embodiment of a semiconductor device concerning the 3rd mode of the present invention. 本発明の第３の態様に係る半導体装置における回路領域とスクライブ領域との位置関係を模式的に示す平面図である。It is a top view which shows typically the positional relationship of the circuit area | region and scribe area | region in the semiconductor device which concerns on the 3rd aspect of this invention. 図２４に示した領域Ｂの拡大平面図である。FIG. 25 is an enlarged plan view of a region B shown in FIG. 24. 半導体チップのコーナーに設けられた十字マークの形状を示す平面図である。It is a top view which shows the shape of the cross mark provided in the corner of a semiconductor chip. 本発明の第３の態様に係る半導体装置の別の実施形態を示す模式的断面図である。It is a typical sectional view showing another embodiment of a semiconductor device concerning the 3rd mode of the present invention. 図２７に示す半導体装置における回路領域とスクライブ領域との位置関係を模式的に示す平面図である。FIG. 28 is a plan view schematically showing a positional relationship between a circuit region and a scribe region in the semiconductor device shown in FIG. 27. 図２８に示した領域Ｅの拡大平面図である。FIG. 29 is an enlarged plan view of a region E shown in FIG. 28. 本発明の第１の態様に係る半導体装置の一実施例の断面図である。It is sectional drawing of one Example of the semiconductor device which concerns on the 1st aspect of this invention. 図３０に示した実施例に係る半導体装置の平面図である。FIG. 31 is a plan view of the semiconductor device according to the example shown in FIG. 30; 低誘電率膜を層間絶縁膜に用いた場合の金属補強ビアパターンの面積占有率（半導体装置の単位面積に対する金属補強ビアパターンの面積が占める割合）とＣＭＰ時の膜剥がれの割合との関係を示すグラフである。The relationship between the area occupancy rate of the metal reinforced via pattern when the low dielectric constant film is used for the interlayer insulating film (ratio of the area of the metal reinforced via pattern to the unit area of the semiconductor device) and the rate of film peeling during CMP It is a graph to show. 本発明の第２の態様に係る半導体装置の一実施例の断面図である。It is sectional drawing of one Example of the semiconductor device which concerns on the 2nd aspect of this invention. 図３３に示した実施例に係る半導体装置の平面図である。FIG. 34 is a plan view of the semiconductor device according to the example shown in FIG. 33. 図３３に示した実施例に係る半導体装置において、低誘電率膜を層間絶縁膜に用いた場合の金属ボンディングパッドの下方の領域における金属補強ビアパターンの面積割合（ビア占有率（％））とワイヤボンディング時の膜剥がれの割合（ボンディング不良割合（％））との関係を示すグラフである。In the semiconductor device according to the embodiment shown in FIG. 33, the area ratio (via occupancy (%)) of the metal reinforced via pattern in the region below the metal bonding pad when the low dielectric constant film is used as the interlayer insulating film. It is a graph which shows the relationship with the ratio (bonding defect ratio (%)) of the film peeling at the time of wire bonding. 本発明の第２の態様に係る半導体装置の一実施例を応用したハイスペックＬＳＩの断面図である。It is sectional drawing of the high spec LSI to which one embodiment of the semiconductor device according to the second aspect of the present invention is applied. 図３６に示した実施例に対する第一の変形例の断面図である。It is sectional drawing of the 1st modification with respect to the Example shown in FIG. 図３６に示した実施例に対する第二の変形例の断面図である。It is sectional drawing of the 2nd modification with respect to the Example shown in FIG. 図３７及び図３８に示した半導体装置における大面積配線層パッドの形状の一例を示す平面図である。FIG. 39 is a plan view illustrating an example of a shape of a large-area wiring layer pad in the semiconductor device illustrated in FIGS. 37 and 38. 図３７及び図３８に示した半導体装置における大面積配線層パッドの形状の一例を示す平面図である。FIG. 39 is a plan view illustrating an example of a shape of a large-area wiring layer pad in the semiconductor device illustrated in FIGS. 37 and 38. 本発明の第２の態様に係る半導体装置の他の実施例の断面図である。It is sectional drawing of the other Example of the semiconductor device which concerns on the 2nd aspect of this invention. 多層支持構造が存在する領域の金属ボンディングパッドの外縁からの距離と、ボールシェア法で測定したボンディング部の密着強度との関係を示すグラフである。It is a graph which shows the relationship between the distance from the outer edge of the metal bonding pad of the area | region where a multilayer support structure exists, and the adhesion strength of the bonding part measured by the ball shear method. 図４１に示した半導体装置の平面図である。42 is a plan view of the semiconductor device shown in FIG. 41. FIG. 図４１に示した実施例を応用したハイスペックＬＳＩの断面図である。42 is a cross-sectional view of a high-spec LSI to which the embodiment shown in FIG. 41 is applied. FIG. 本発明の第一の態様に係る半導体装置の他の実施例の断面図である。It is sectional drawing of the other Example of the semiconductor device which concerns on the 1st aspect of this invention. 図４５に示した実施例に係る半導体装置の平面図である。FIG. 46 is a plan view of the semiconductor device according to the example shown in FIG. 45. 図４５に示した半導体装置における金属補強ビアパターンの形状の一例を示す平面図である。FIG. 46 is a plan view showing an example of a shape of a metal reinforcing via pattern in the semiconductor device shown in FIG. 45. 図４５に示した半導体装置における金属補強ビアパターンの形状の一例を示す平面図である。FIG. 46 is a plan view showing an example of a shape of a metal reinforcing via pattern in the semiconductor device shown in FIG. 45. 図４５に示した半導体装置における金属補強ビアパターンの形状の一例を示す平面図である。FIG. 46 is a plan view showing an example of a shape of a metal reinforcing via pattern in the semiconductor device shown in FIG. 45. 本発明の第２の態様に係る半導体装置の他の実施例の断面図である。It is sectional drawing of the other Example of the semiconductor device which concerns on the 2nd aspect of this invention. 図５０に示した実施例に係る半導体装置の平面図である。FIG. 52 is a plan view of the semiconductor device according to the embodiment shown in FIG. 50. 図５０に示した半導体装置における金属補強ビアパターンの形状の一例を示す平面図である。FIG. 52 is a plan view showing an example of a shape of a metal reinforcing via pattern in the semiconductor device shown in FIG. 50. 図５０に示した半導体装置における金属補強ビアパターンの形状の一例を示す平面図である。FIG. 52 is a plan view showing an example of a shape of a metal reinforcing via pattern in the semiconductor device shown in FIG. 50. 図５０に示した半導体装置における金属補強ビアパターンの形状の一例を示す平面図である。FIG. 52 is a plan view showing an example of a shape of a metal reinforcing via pattern in the semiconductor device shown in FIG. 50. 図５０に示した実施例を応用したハイスペックＬＳＩの断面図である。FIG. 51 is a cross-sectional view of a high-spec LSI to which the embodiment shown in FIG. 50 is applied. 本発明の第２の態様に係る半導体装置の他の実施例の断面図である。It is sectional drawing of the other Example of the semiconductor device which concerns on the 2nd aspect of this invention. 図５６に示した半導体装置の平面図である。FIG. 57 is a plan view of the semiconductor device shown in FIG. 56. 図５６に示した半導体装置における金属補強ビアパターンの形状の一例を示す平面図である。FIG. 57 is a plan view showing an example of a shape of a metal reinforcing via pattern in the semiconductor device shown in FIG. 56. 図５６に示した半導体装置における金属補強ビアパターンの形状の一例を示す平面図である。FIG. 57 is a plan view showing an example of a shape of a metal reinforcing via pattern in the semiconductor device shown in FIG. 56. 図５６に示した半導体装置における金属補強ビアパターンの形状の一例を示す平面図である。FIG. 57 is a plan view showing an example of a shape of a metal reinforcing via pattern in the semiconductor device shown in FIG. 56. 図５６に示した実施例を応用したハイスペックＬＳＩの断面図である。FIG. 57 is a cross-sectional view of a high-spec LSI to which the embodiment shown in FIG. 56 is applied. 低誘電率膜を層間絶縁膜に用いた半導体装置の単位面積に対するビア（導電性金属ビア及び金属補強ビアパターン）の総面積の割合と、２ｐｓｉの荷重にてＣｕ−ＣＭＰを行った場合に、層間絶縁膜の剥がれに起因して発生する欠陥数を光学欠陥モニタ装置で測定した個数との関係を示すグラフである。When Cu-CMP is performed with a ratio of the total area of vias (conductive metal vias and metal reinforced via patterns) to a unit area of a semiconductor device using a low dielectric constant film as an interlayer insulating film and a load of 2 psi, It is a graph which shows the relationship with the number which measured the number of the defects which generate | occur | produce due to peeling of an interlayer insulation film with the optical defect monitoring apparatus. 低誘電率膜を層間絶縁膜に用いた半導体装置の金属ボンディングパッドの下方の領域の単位面積に対するビア（導電性金属ビア及び金属補強ビアパターン）の総面積の割合と、ボールシェア法により測定した金属ボンディングパッドとボンディングワイヤとの間の密着硬度との関係を示すグラフである。The ratio of the total area of vias (conductive metal vias and metal reinforced via patterns) to the unit area of the area under the metal bonding pad of a semiconductor device using a low dielectric constant film as an interlayer insulating film, and measured by the ball shear method It is a graph which shows the relationship with the adhesion hardness between a metal bonding pad and a bonding wire. 本発明の第３の態様に係る半導体装置の他の実施例の断面図である。It is sectional drawing of the other Example of the semiconductor device which concerns on the 3rd aspect of this invention. 本発明の第３の態様に係る半導体装置の他の実施例の断面図である。It is sectional drawing of the other Example of the semiconductor device which concerns on the 3rd aspect of this invention.

符号の説明Explanation of symbols

１００１ 半導体基板
１００２ 絶縁膜
１００３ 第一配線層
１００４、１００８ 導電性金属配線
１００５、１００９ 金属補強配線パターン
１００６ 第一層間絶縁膜
１００７ 第二配線層
１０１０ 導電性金属ビア
１０１１、１０１４、１０１７ 金属補強ビアパターン
１０１２ 第二層間絶縁膜
１０１３ 第三配線層
１０１５ グローバル配線
１０１６ 素子分離領域
１０１８、１０２０ 配線溝
１０１９ ビア孔
１０２１ 半導体基板
１０２２ 絶縁膜
１０２３ 第一配線層
１０２４、１０２８ 導電性金属配線
１０２５、１０２９ 金属補強配線パターン
１０２６ 第一層間絶縁膜
１０２７ 第二配線層
１０３０ 導電性金属ビア
１０３１ 金属補強ビアパターン
１０４０ 金属ワイヤボンディングパッド
１０４２ ボンディングワイヤ
１０６１ 半導体基板
１０６２ 絶縁膜
１０６３ 第一配線層
１０６４ 第一層間絶縁膜
１０６５ 第二配線層
１０６６ 第二層間絶縁膜
１０６７ 第三配線層
１０９１、１０９３、１０９５ 導電性金属配線
１０９２、１０９４ 導電性金属ビア
１０９５Ｂ 大面積配線層パッド
１１００ シールド
６２２１ トランジスタ
６２３１、６３３１金属ボンディングパッドの外縁から一定の距離
７２２１ トランジスタ
１１１ 半導体基板
１１２ 絶縁膜
１１３ 第一配線層
１１５、１２１ 金属回路配線
１１６、１２２ 金属補強配線パターン
１１７ 層間絶縁膜
１１８ 導電性金属ビア
１１９ 金属補強ビアパターン
１２０ 第二配線層
１２３ 導電性金属ビアが重なり合う領域
２１１ 半導体基板
２１２ 絶縁膜
２１３ 第一配線層
２１５、２１９ 金属回路配線
２１６、２２０ 金属補強配線パターン
２１７ 層間絶縁膜
２１８ 第二配線層
２２１ 金属ボンディングパッド
２２１１ トランジスタ
２２３ 金属回路配線
２２４ 金属導電性金属ビア
２２５ 金属補強ビアパターン
２２８ 多層ローカル配線層
２２９ 配線層
２３０ ビア層間絶縁膜
２３１ グローバル配線層
２３２ 金属ボンディングパッド
２３３ 金属補強ビアパターン
２３５ ＣＭＰ平坦用ダミー配線パターン
２３６ ローカル配線
２３７ グローバル配線
６１１ 半導体基板
６１２ 絶縁膜
６１３ 第一配線層
６１５、６１９、６２３ 金属回路配線または導電性金属配線
６１６、６２０ 金属補強配線パターン
６１７ 第一層間絶縁膜
６１８ 第二配線層
６２１、６３５ 金属ボンディングパッド
６２４、６３７ 導電性金属ビア
６２５、６３６ 金属補強ビアパターン
６２６ 金属補強配線パターンが相互に重なり合う領域
６２８ 円筒状ビア
６２９ 矩形状のビア
６３０ ビア
６３１ 多層ローカル配線層
６３２ 配線層
６３３ ビア層間絶縁膜
６３４ グローバル配線層
６３８ ローカル配線
６３９ グローバル配線
６４０ ＣＭＰ平坦用ダミー配線パターン
７１１ 半導体基板
７１２ 絶縁膜
７１３ 第一配線層
７１５、７１９、７２４ 金属回路配線または導電性金属配線
７１６ 金属補強配線パターン
７１７ 第一層間絶縁膜
７１８ 第二配線層
７２０ 金属補強配線パターン
７２１ 第二層間絶縁膜
７２２ 第３配線層
７２３ 金属ボンディングパッド
７２５、７２７ 導電性金属ビア
７２６ 金属補強ビアパターン
７２８ 金属補強ビアパターン
７２９ 金属補強配線パターン
７３０ シールド
Ｅ 半導体チップ周縁端部
Ｘ 十字マーク1001 Semiconductor substrate 1002 Insulating film 1003 First wiring layer 1004, 1008 Conductive metal wiring 1005, 1009 Metal reinforced wiring pattern 1006 First interlayer insulating film 1007 Second wiring layer 1010 Conductive metal vias 1011, 1014, 1017 Metal reinforced via Pattern 1012 Second interlayer insulating film 1013 Third wiring layer 1015 Global wiring 1016 Element isolation region 1018, 1020 Wiring groove 1019 Via hole 1021 Semiconductor substrate 1022 Insulating film 1023 First wiring layer 1024, 1028 Conductive metal wiring 1025, 1029 Metal reinforcement Wiring pattern 1026 First interlayer insulating film 1027 Second wiring layer 1030 Conductive metal via 1031 Metal reinforcing via pattern 1040 Metal wire bonding pad 1042 Bonding wire 1061 Semiconductor substrate 1062 Insulating film 1063 First wiring layer 1064 First interlayer insulating film 1065 Second wiring layer 1066 Second interlayer insulating film 1067 Third wiring layers 1091, 1093, 1095 Conductive metal wiring 1092, 1094 Conductive metal via 1095 B Large area wiring Layer pad 1100 Shield 6221 Transistors 6231 and 6331 A certain distance from the outer edge of the metal bonding pad 7221 Transistor 111 Semiconductor substrate 112 Insulating film 113 First wiring layer 115 and 121 Metal circuit wiring 116 and 122 Metal reinforcing wiring pattern 117 Interlayer insulating film 118 Conductive Conductive metal via 119 metal reinforcing via pattern 120 second wiring layer 123 region 211 where conductive metal vias overlap semiconductor substrate 212 insulating film 213 first wiring layer 215, 219 metal circuit wiring 216, 220 metal reinforcing wiring pattern 21 Interlayer insulating film 218 Second wiring layer 221 Metal bonding pad 2211 Transistor 223 Metal circuit wiring 224 Metal conductive metal via 225 Metal reinforced via pattern 228 Multilayer local wiring layer 229 Wiring layer 230 Via interlayer insulating film 231 Global wiring layer 232 Metal bonding pad 233 Metal reinforcing via pattern 235 CMP flat dummy wiring pattern 236 Local wiring 237 Global wiring 611 Semiconductor substrate 612 Insulating film 613 First wiring layer 615, 619, 623 Metal circuit wiring or conductive metal wiring 616, 620 Metal reinforcing wiring pattern 617 First interlayer insulating film 618 Second wiring layers 621 and 635 Metal bonding pads 624 and 637 Conductive metal vias 625 and 636 Metal reinforcing via pattern 626 Metal reinforcing wiring patterns are mutually connected Overlapping region 628 Cylindrical via 629 Rectangular via 630 Via 631 Multilayer local wiring layer 632 Wiring layer 633 Via interlayer insulating film 634 Global wiring layer 638 Local wiring 639 Global wiring 640 CMP flat dummy wiring pattern 711 Semiconductor substrate 712 Insulating film 713 First wiring layer 715, 719, 724 Metal circuit wiring or conductive metal wiring 716 Metal reinforcing wiring pattern 717 First interlayer insulating film 718 Second wiring layer 720 Metal reinforcing wiring pattern 721 Second interlayer insulating film 722 Third wiring layer 723 Metal bonding pads 725 and 727 Conductive metal via 726 Metal reinforced via pattern 728 Metal reinforced via pattern 729 Metal reinforced wiring pattern 730 Shield E Semiconductor chip peripheral edge X Cross mark

Claims (25)

半導体基板と、
前記半導体基板上に形成された少なくとも一つの層間絶縁膜と、
前記層間絶縁膜を介して積層された複数の配線層と、を備え、
前記複数の配線層の各々に形成された回路配線と、前記層間絶縁膜を貫通し、上下方向に隣接する前記回路配線を相互に接続する導電性金属ビアと、からなる多層回路構造が形成されている半導体装置であって、
前記複数の配線層の各々に設けられた補強配線パターンと、前記層間絶縁膜に設けられ、上下方向に隣接する前記補強配線パターンを相互に接続する補強ビアパターンと、からなる多層支持構造を備え、
前記多層支持構造は、前記多層回路構造が存在する前記半導体装置の回路領域において、前記多層回路構造と抵触しない領域に形成されていることを特徴とする半導体装置。A semiconductor substrate;
At least one interlayer insulating film formed on the semiconductor substrate;
A plurality of wiring layers laminated via the interlayer insulating film,
A multilayer circuit structure is formed that includes circuit wiring formed in each of the plurality of wiring layers and conductive metal vias that penetrate the interlayer insulating film and interconnect the circuit wirings adjacent in the vertical direction. A semiconductor device comprising:
A multilayer support structure comprising a reinforcing wiring pattern provided in each of the plurality of wiring layers and a reinforcing via pattern provided in the interlayer insulating film and interconnecting the reinforcing wiring patterns adjacent in the vertical direction. ,
The semiconductor device according to claim 1, wherein the multilayer support structure is formed in a region that does not conflict with the multilayer circuit structure in a circuit region of the semiconductor device in which the multilayer circuit structure exists. 最上層上に形成され、外部と電気的に信号の送受信を行なうパッドをさらに有するものであることを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, further comprising a pad that is formed on the uppermost layer and that electrically transmits and receives signals to and from the outside. 前記多層支持構造は前記パッドの下方の領域にも存在していることを特徴とする請求項２に記載の半導体装置。   The semiconductor device according to claim 2, wherein the multilayer support structure is also present in a region below the pad. 半導体基板と、
前記半導体基板上に形成された少なくとも一つの層間絶縁膜と、
前記層間絶縁膜を介して積層された複数の配線層と、
前記複数の配線層のうちの最上層上に形成されたパッドと、を備え、
前記複数の配線層の各々に形成された回路配線と、前記層間絶縁膜を貫通し、上下方向に隣接する前記回路配線を相互に接続する導電性金属ビアと、からなる多層回路構造が形成されている半導体装置であって、
前記複数の配線層の各々に設けられた補強配線パターンと、前記層間絶縁膜に設けられ、上下方向に隣接する前記補強配線パターンを相互に接続する補強ビアパターンと、からなる多層支持構造を備え、
前記パッドの下方の領域には、前記多層回路構造の少なくとも一部が配置されており、
前記パッドの下方には、前記多層支持構造が、前記多層回路構造と抵触しない領域に形成されていることを特徴とする半導体装置。A semiconductor substrate;
At least one interlayer insulating film formed on the semiconductor substrate;
A plurality of wiring layers stacked via the interlayer insulating film;
A pad formed on the uppermost layer of the plurality of wiring layers,
A multilayer circuit structure is formed that includes circuit wiring formed in each of the plurality of wiring layers and conductive metal vias that penetrate the interlayer insulating film and interconnect the circuit wirings adjacent in the vertical direction. A semiconductor device comprising:
A multilayer support structure comprising a reinforcing wiring pattern provided in each of the plurality of wiring layers and a reinforcing via pattern provided in the interlayer insulating film and interconnecting the reinforcing wiring patterns adjacent in the vertical direction. ,
In a region below the pad, at least a part of the multilayer circuit structure is disposed,
A semiconductor device according to claim 1, wherein the multilayer support structure is formed in a region not in conflict with the multilayer circuit structure below the pad. 前記半導体基板上に形成されたトランジスタをさらに備えており、
前記トランジスタは、前記パッドの下方に配置されていることを特徴とする請求項４に記載の半導体装置。A transistor formed on the semiconductor substrate;
The semiconductor device according to claim 4, wherein the transistor is disposed below the pad. 前記多層支持構造は、前記パッドの下方の領域のみならず、前記パッドの外周よりも外側の所定距離の範囲の下方の領域にも形成されていることを特徴とする請求項４または５に記載の半導体装置。   6. The multilayer support structure is formed not only in a region below the pad, but also in a region below a predetermined distance outside the outer periphery of the pad. Semiconductor device. 前記所定距離は１０μｍであることを特徴とする請求項６に記載の半導体装置。   The semiconductor device according to claim 6, wherein the predetermined distance is 10 μm. 半導体基板と、
前記半導体基板上に形成された少なくとも一つの層間絶縁膜と、
前記層間絶縁膜を介して積層された複数の配線層と、を備え、
前記複数の配線層の各々に形成された回路配線と、前記層間絶縁膜を貫通し、上下方向に隣接する前記回路配線を相互に接続する導電性金属ビアと、からなる多層回路構造が形成されている半導体装置であって、
前記半導体装置は、前記複数の配線層の各々に設けられた補強配線パターンと、前記層間絶縁膜に設けられ、上下方向に隣接する前記補強配線パターンを相互に接続する補強ビアパターンと、からなる多層支持構造を備え、
前記半導体装置は、前記多層回路構造が形成されている回路領域と、前記回路領域の周囲の領域であって、回路が形成されていないスクライブ領域と、を有しており、
前記多層支持構造は前記スクライブ領域に形成されていることを特徴とする半導体装置。A semiconductor substrate;
At least one interlayer insulating film formed on the semiconductor substrate;
A plurality of wiring layers laminated via the interlayer insulating film,
A multilayer circuit structure is formed that includes circuit wiring formed in each of the plurality of wiring layers, and conductive metal vias that penetrate the interlayer insulating film and interconnect the circuit wirings adjacent in the vertical direction. A semiconductor device comprising:
The semiconductor device includes a reinforcing wiring pattern provided in each of the plurality of wiring layers, and a reinforcing via pattern provided in the interlayer insulating film and interconnecting the reinforcing wiring patterns adjacent in the vertical direction. With multi-layer support structure,
The semiconductor device has a circuit region in which the multilayer circuit structure is formed, and a scribe region around the circuit region and in which no circuit is formed,
The semiconductor device according to claim 1, wherein the multilayer support structure is formed in the scribe region. 前記多層支持構造は、前記回路領域において、前記多層回路構造と抵触しない領域に形成されていることを特徴とする請求項８に記載の半導体装置。   The semiconductor device according to claim 8, wherein the multilayer support structure is formed in a region that does not conflict with the multilayer circuit structure in the circuit region. 最上層上に形成され、外部と電気的に信号の送受信を行なうパッドをさらに有するものであることを特徴とする請求項８または９に記載の半導体装置。   10. The semiconductor device according to claim 8, further comprising a pad that is formed on the uppermost layer and that electrically transmits and receives signals to and from the outside. 前記パッドの下方の領域にも前記多層支持構造が形成されているものであることを特徴とする請求項８乃至１０のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 8, wherein the multilayer support structure is also formed in a region below the pad. 前記パッドの外側と前記スクライブ領域との間にも前記多層支持構造が形成されているものであることを特徴とする請求項８乃至１１のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 8, wherein the multilayer support structure is also formed between an outer side of the pad and the scribe region. 前記補強ビアパターンの前記半導体装置の厚さ方向における長さは前記導電性金属ビアの前記半導体装置の厚さ方向における長さよりも大きいものであることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。   The length of the reinforcing via pattern in the thickness direction of the semiconductor device is longer than the length of the conductive metal via in the thickness direction of the semiconductor device. 2. A semiconductor device according to item 1. 前記補強ビアパターンの前記半導体装置の横断面における形状がスリット状であることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a shape of the reinforcing via pattern in a cross section of the semiconductor device is a slit shape. 前記多層支持構造は前記回路配線及び前記導電性金属ビアから電気的に独立して形成されているものであることを特徴とする請求項１乃至１４のいずれか１項に記載の半導体装置。   15. The semiconductor device according to claim 1, wherein the multilayer support structure is formed electrically independent from the circuit wiring and the conductive metal via. 前記多層支持構造は、前記回路配線、前記導電性金属ビア及び前記パッドから電気的に独立して形成されているものであることを特徴とする請求項２乃至７及び１０のいずれか１項に記載の半導体装置。   11. The multilayer support structure according to claim 2, wherein the multilayer support structure is formed electrically independent from the circuit wiring, the conductive metal via, and the pad. 11. The semiconductor device described. 前記多層支持構造は前記半導体基板中に設けられた素子分離領域に接続されているものであることを特徴とする請求項１乃至１６のいずれか１項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the multilayer support structure is connected to an element isolation region provided in the semiconductor substrate. 前記半導体装置は、その最上層において、グローバル配線をさらに備えており、
前記回路領域に形成された前記多層支持構造は、その一端部において、前記グローバル配線部に接続され、他端部においては、前記回路配線及び前記導電性金属ビアとは隔離されているものであることを特徴とする請求項１乃至１７のいずれか１項に記載の半導体装置。The semiconductor device further includes a global wiring in the uppermost layer,
The multilayer support structure formed in the circuit region is connected to the global wiring part at one end thereof, and is isolated from the circuit wiring and the conductive metal via at the other end. The semiconductor device according to claim 1, wherein: 前記パッドの下方の領域に形成された多層支持構造は、前記パッド及び他の回路と接続されているものであることを特徴とする請求項２乃至７及び１０のいずれか１項に記載の半導体装置。   11. The semiconductor according to claim 2, wherein the multilayer support structure formed in a region below the pad is connected to the pad and another circuit. apparatus. 前記補強配線パターン及び前記補強ビアパターンと、それらと同一層に存在する前記回路配線及び前記導電性金属ビアとはそれぞれ同一の材料で形成されているものである請求項１乃至１９にいずれか１項に記載の半導体装置。   20. The reinforcing wiring pattern and the reinforcing via pattern, and the circuit wiring and the conductive metal via existing in the same layer as the reinforcing wiring pattern and the reinforcing via pattern, respectively, are formed of the same material. The semiconductor device according to item. 前記層間絶縁膜の単位面積当たりに占める、前記導電性金属ビアと前記補強ビアパターンとの総面積の割合が５％以上とされているものであることを特徴とする請求項１乃至２０のいずれか１項に記載の半導体装置。   21. The ratio of the total area of the conductive metal via and the reinforcing via pattern occupying per unit area of the interlayer insulating film is 5% or more. 2. The semiconductor device according to claim 1. 前記パッドの下方の領域において、前記層間絶縁膜の単位面積当たりに占める、前記導電性金属ビアと前記補強ビアパターンとの総面積の割合が５％以上とされているものであることを特徴とする請求項２乃至７及び１０のいずれか１項に記載の半導体装置。   The ratio of the total area of the conductive metal via and the reinforcing via pattern in the region below the pad per unit area of the interlayer insulating film is 5% or more. The semiconductor device according to any one of claims 2 to 7 and 10. 前記スクライブ領域において、前記層間絶縁膜の単位面積当たりに占める前記補強ビアパターンの総面積の割合が５％以上とされているものであることを特徴とする請求項８乃至２２のいずれか１項に記載の半導体装置。   The ratio of the total area of the reinforcing via pattern occupying per unit area of the interlayer insulating film in the scribe region is 5% or more. A semiconductor device according to 1. 前記補強ビアパターンは前記補強配線パターンが相互に重なり合う領域のみを接続するものであることを特徴とする請求項１乃至２３のいずれか１項に記載の半導体装置。   24. The semiconductor device according to claim 1, wherein the reinforcing via pattern connects only regions where the reinforcing wiring patterns overlap each other. 請求項１乃至２４のいずれか１項に記載の半導体装置の製造方法であって、
前記多層支持構造を形成する前記補強配線パターンと前記補強ビアパターンと、それらと同一層に存在する前記回路配線及び前記導電性金属ビアとをそれぞれ同一の材料で形成する過程を備える、
ことを特徴とする半導体装置の製造方法。
25. A method of manufacturing a semiconductor device according to claim 1, wherein:
Forming the reinforcing wiring pattern and the reinforcing via pattern forming the multilayer support structure, and forming the circuit wiring and the conductive metal via existing in the same layer with the same material, respectively.
A method for manufacturing a semiconductor device.
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