JP2008124271A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which the occurrence of dishing in metal wirings can be suppressed. <P>SOLUTION: The semiconductor device 1 is provided with a semiconductor substrate 3, wiring layers (4, 5, 6, 7) having metal wirings (11, 17, 23, 29) each formed by a damascene method, and a pad layer 8 having a bonding pad 2 formed thereon. In the semiconductor device 1, insulating film remaining portions (12, 18, 24, 30) exposed from the metal wirings (11, 17, 23, 29) are each provided in wiring grooves (10, 16, 22, 28) having the metal wirings (11, 17, 23, 29) formed thereon. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、半導体装置、詳しくは、ダマシン配線を有する半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having damascene wiring.

一般的に、半導体装置の表面には、外部との電気接続のための金属製のボンディングパッドが形成されている。ボンディングパッドの下側には、配線パターンを有する複数の配線層が積層されている。各配線層の配線パターンは、接続ビアにより相互に電気的に接続されている。最上層の配線層の配線パターンは、接続ビアを介してボンディングパッドと電気的に接続されている。また、最上層の配線パターンは、半導体装置の基体をなす半導体基板に作り込まれる素子と電気的に接続されている。そして、ボンディングパッドとリードフレームのリード電極（外部電極）とが、金細線からなるボンディングワイヤによって接続されることにより、半導体装置（半導体基板に作り込まれる素子）とリードフレームとの電気的な接続が達成される。   In general, a metal bonding pad for electrical connection with the outside is formed on the surface of a semiconductor device. A plurality of wiring layers having wiring patterns are stacked below the bonding pads. The wiring patterns of the respective wiring layers are electrically connected to each other by connection vias. The wiring pattern of the uppermost wiring layer is electrically connected to the bonding pad through the connection via. The uppermost wiring pattern is electrically connected to an element formed on a semiconductor substrate that forms the base of the semiconductor device. Then, the bonding pad and the lead electrode (external electrode) of the lead frame are connected by a bonding wire made of a thin gold wire, so that the electrical connection between the semiconductor device (element built in the semiconductor substrate) and the lead frame is achieved. Is achieved.

ところで、近年、ボンディングパッドや配線パターンの材料として銅が用いられてきている。銅からなる微細な配線を形成する方法としては、ダマシン法が知られている。
ダマシン法では、まず、半導体基板の上に形成された、酸化シリコン（ＳｉＯ2）からなる第１の絶縁層に、半導体基板に達する第１のビアホールが形成される。次いで、第１のビアホールが形成された第１の絶縁層に、第１の配線溝が形成される。その後、第１の絶縁層の上に、第１のビアホールおよび第１の配線溝を埋め尽くす銅膜が形成される。そして、化学的機械的研磨法（ＣＭＰ法）による銅膜の研磨処理により、第１の配線溝に埋め込まれていない余分な銅が除去され、第１の配線溝に埋設された第１の銅配線が形成される。 In recent years, copper has been used as a material for bonding pads and wiring patterns. A damascene method is known as a method of forming fine wiring made of copper.
In the damascene method, first, a first via hole reaching the semiconductor substrate is formed in a first insulating layer made of silicon oxide (SiO 2 ) formed on the semiconductor substrate. Next, a first wiring groove is formed in the first insulating layer in which the first via hole is formed. Thereafter, a copper film filling the first via hole and the first wiring trench is formed on the first insulating layer. Then, the excess copper not embedded in the first wiring trench is removed by polishing the copper film by a chemical mechanical polishing method (CMP method), and the first copper buried in the first wiring trench is removed. A wiring is formed.

次いで、第１の絶縁層の上に、第２の絶縁層が形成され、この第２の絶縁層に、第１の銅配線に達する第２のビアホールが形成される。その後、第２のビアホールが形成された第２の絶縁層に、ボンディングパッドのパターンに対応する第２の配線溝が形成され、第２のビアホールおよび第２の配線溝に銅が埋設されることによって、第１の銅配線と電気的に接続された第２の銅配線が形成される。   Next, a second insulating layer is formed on the first insulating layer, and a second via hole reaching the first copper wiring is formed in the second insulating layer. Thereafter, a second wiring groove corresponding to the pattern of the bonding pad is formed in the second insulating layer in which the second via hole is formed, and copper is embedded in the second via hole and the second wiring groove. Thus, a second copper wiring electrically connected to the first copper wiring is formed.

さらに、第２の絶縁層の上に、第３の絶縁層が形成され、この第３の絶縁層に、第２の銅配線に達する第３のビアホールが形成される。そして、第３の絶縁層に、ボンディングパッドを埋設するためのパッド溝が形成され、第１および第２の銅配線の場合と同様の方法により、第３のビアホールおよびパッド溝に銅が埋設されることによって、第２の銅配線と電気的に接続されたボンディングパッドが形成される。
特開２００５−８５９３９号公報 Further, a third insulating layer is formed on the second insulating layer, and a third via hole reaching the second copper wiring is formed in the third insulating layer. Then, a pad groove for burying the bonding pad is formed in the third insulating layer, and copper is embedded in the third via hole and the pad groove by the same method as in the first and second copper wirings. As a result, a bonding pad electrically connected to the second copper wiring is formed.
JP 2005-85939 A

ところが、ボンディングパッドは、一般的に比較的大きい面積の矩形状（たとえば、１００μｍ角）に形成されるため、各銅配線のパターンがボンディングパッドと対向する同一形状のパターンを含む場合、そのパターンも、ボンディングパッドと同様に比較的大きい面積を有する。そのため、各配線溝に埋め込まれていない銅膜をＣＭＰ法により研磨処理する際、銅配線の表面が平坦化されずに皿状にくぼむ、いわゆるディッシングが生じやすい。とりわけ、複数の配線層が積層される多層配線の形成に際しては、このようなディッシングが各配線層で生じる結果、上層において、ディッシングにより生じるくぼみが大きくなる。その結果、フォトリソグラフィの解像不良、各配線層間の短絡など、様々な不具合が生じる場合がある。   However, since the bonding pad is generally formed in a rectangular shape (for example, 100 μm square) having a relatively large area, when each copper wiring pattern includes the same shape pattern facing the bonding pad, the pattern is also Similar to the bonding pad, it has a relatively large area. For this reason, when a copper film that is not embedded in each wiring groove is polished by CMP, the surface of the copper wiring is not flattened, and so-called dishing is easily generated. In particular, when forming a multi-layer wiring in which a plurality of wiring layers are laminated, such dishing occurs in each wiring layer, and as a result, depressions caused by dishing increase in the upper layer. As a result, various problems such as poor photolithography resolution and short-circuits between the wiring layers may occur.

そこで、この発明の目的は、金属配線におけるディッシングの発生を抑制することができる半導体装置を提供することにある。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of suppressing the occurrence of dishing in metal wiring.

上記目的を達成するための請求項１記載の発明は、半導体基板と、前記半導体基板上に積層された配線層と、前記配線層上に積層された表面絶縁層と、前記表面絶縁層の表面に埋設され、外部との電気接続のためのボンディングワイヤが接続されるボンディングパッドとを備え、前記配線層は、絶縁層と、前記絶縁層を掘り下げて形成される配線溝内に、前記絶縁層を部分的に残すことにより形成される絶縁層残留部と、前記配線溝内に金属材料を埋設することにより形成され、前記ボンディングパッドと電気的に接続される金属配線パターンと、を備えていることを特徴とする、半導体装置である。   In order to achieve the above object, an invention according to claim 1 includes a semiconductor substrate, a wiring layer stacked on the semiconductor substrate, a surface insulating layer stacked on the wiring layer, and a surface of the surface insulating layer. And a bonding pad to which a bonding wire for electrical connection with the outside is connected. The wiring layer includes an insulating layer and a wiring groove formed by digging down the insulating layer. And a metal wiring pattern formed by embedding a metal material in the wiring groove and electrically connected to the bonding pad. This is a semiconductor device.

この構成によれば、ボンディングパッドが形成される表面絶縁層の下に形成される配線層は、絶縁層と、前記絶縁層を掘り下げて形成される配線溝内に、前記絶縁層を部分的に残すことにより形成される絶縁層残留部と、前記配線溝内に金属材料を埋設することにより形成され、前記ボンディングパッドと電気的に接続される金属配線パターンと、を備えている。   According to this configuration, the wiring layer formed under the surface insulating layer on which the bonding pad is formed includes the insulating layer and the insulating layer partially in the wiring groove formed by digging the insulating layer. An insulating layer remaining portion formed by leaving, and a metal wiring pattern formed by embedding a metal material in the wiring groove and electrically connected to the bonding pad.

このように、絶縁層の配線溝内に絶縁層残留部が形成されることによって、その配線溝内に金属材料を埋設して形成される金属配線のパターンの幅を比較的小さくすることができる。そのため、配線溝に絶縁層残留部を設けずに、配線溝を銅で埋め尽くすことによって金属配線パターンを形成する構成と比べて、金属配線パターンの表面積を小さくすることができる。よって、配線溝および絶縁層残留部が形成された絶縁層上に金属材料を埋設させ、その配線溝外の金属材料をＣＭＰ法により研磨処理する際に、金属配線にディッシングが生じることを抑制することができる。その結果、フォトリソグラフィの解像不良や各配線層間の短絡などの発生を抑制でき、品質信頼性の高い半導体装置を得ることができる。   Thus, by forming the insulating layer residual portion in the wiring groove of the insulating layer, the width of the metal wiring pattern formed by embedding the metal material in the wiring groove can be made relatively small. . Therefore, the surface area of the metal wiring pattern can be reduced as compared with the configuration in which the metal wiring pattern is formed by filling the wiring groove with copper without providing the insulating layer remaining portion in the wiring groove. Therefore, it is possible to suppress the occurrence of dishing in the metal wiring when a metal material is embedded on the insulating layer in which the wiring groove and the insulating layer residual portion are formed and the metal material outside the wiring groove is polished by the CMP method. be able to. As a result, it is possible to suppress the occurrence of defective photolithography resolution and short circuit between the wiring layers, and a semiconductor device with high quality reliability can be obtained.

また、配線層は、請求項２記載のように、少なくとも第１および第２の配線層を含んでいてもよい。この場合には、表面絶縁層を貫通して形成され、第１の配線層の金属配線とボンディングパッドとを接続するボンディングパッド接続ビアと、第１の配線層の絶縁層を貫通して形成され、第１の配線層の金属配線と第２の配線層の金属配線を接続する金属配線接続ビアとをさらに備えることが好ましい。ボンディングパッド接続ビアおよび金属配線接続ビアが形成されることによって、ボンディングパッド、第１の配線層および第２の配線層を電気的に接続することができる。   The wiring layer may include at least first and second wiring layers as described in claim 2. In this case, it is formed through the surface insulating layer, and is formed through the bonding pad connection via for connecting the metal wiring of the first wiring layer and the bonding pad, and the insulating layer of the first wiring layer. It is preferable to further include a metal wiring connection via for connecting the metal wiring of the first wiring layer and the metal wiring of the second wiring layer. By forming the bonding pad connection via and the metal wiring connection via, the bonding pad, the first wiring layer, and the second wiring layer can be electrically connected.

さらに、ボンディングパッド接続ビアと金属配線接続ビアとは、請求項３記載のように、半導体基板の表面と平行な方向における位置を互いにずらして形成されていてもよい。このように、連続する各層間をつなぐ、ボンディングパッド接続ビアおよび金属配線接続ビアが、上下方向において、同一直線上に配列されずに各位置を互いにずらして形成されることによって、たとえば、ボンディングワイヤの接続、バンプの形成およびデバイステストのためのプロービングなどの際に、ボンディングパッドに対して応力が加わったとしても、その応力を分散させて緩和することができる。その結果、絶縁層にクラックが生じることを抑制することができる。   Furthermore, the bonding pad connection via and the metal wiring connection via may be formed by shifting their positions in a direction parallel to the surface of the semiconductor substrate. In this way, bonding pad connection vias and metal wiring connection vias that connect successive layers are formed in the vertical direction so as to be shifted from each other without being arranged on the same straight line. Even if a stress is applied to the bonding pad during the connection, the formation of the bump, and the probing for the device test, the stress can be dispersed and relaxed. As a result, generation of cracks in the insulating layer can be suppressed.

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を示す図解的な平面図である。
図１を参照して、半導体装置１は、たとえば、平面視略矩形状に形成されている。
半導体装置１の上面（表面）１Ａには、複数のボンディングパッド２（たとえば、この実施形態においては、１２個）が、その周縁に沿って互いに間隔を隔てて配置されている。各ボンディングパッド２は、たとえば、銅、アルミニウム、アルミニウム−銅系合金などの金属材料からなり、平面視略矩形状に形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic plan view showing a configuration of a semiconductor device according to an embodiment of the present invention.
With reference to FIG. 1, the semiconductor device 1 is formed in, for example, a substantially rectangular shape in plan view.
On the upper surface (front surface) 1A of the semiconductor device 1, a plurality of bonding pads 2 (for example, twelve in this embodiment) are arranged at intervals along the periphery. Each bonding pad 2 is made of, for example, a metal material such as copper, aluminum, or an aluminum-copper alloy, and has a substantially rectangular shape in plan view.

図２は、ボンディングパッド２の周辺を示す平面図である。図３は、図２に示すＡ−Ａの切断面で切断したときの断面図である。
半導体装置１は、半導体基板３と、この半導体基板３の上に順次積層される、第１配線層４、第２配線層５、第３配線層６、第４配線層７およびパッド層８を備えている。
半導体基板３は、たとえば、シリコン（Ｓｉ）などの半導体材料からなり、その表層部には、半導体素子などの機能素子が形成されている。 FIG. 2 is a plan view showing the periphery of the bonding pad 2. 3 is a cross-sectional view taken along the line AA shown in FIG.
The semiconductor device 1 includes a semiconductor substrate 3, a first wiring layer 4, a second wiring layer 5, a third wiring layer 6, a fourth wiring layer 7 and a pad layer 8 that are sequentially stacked on the semiconductor substrate 3. I have.
The semiconductor substrate 3 is made of, for example, a semiconductor material such as silicon (Si), and a functional element such as a semiconductor element is formed on the surface layer portion thereof.

半導体基板３の上には、第１配線層４が形成されている。この第１配線層４は、半導体基板３の上に積層された、層間絶縁膜９を備えている。層間絶縁膜９は、たとえば、酸化シリコンからなる。
層間絶縁膜９には、層間絶縁膜９を掘り下げることにより、平面視略矩形状の配線溝１０が形成されている。 A first wiring layer 4 is formed on the semiconductor substrate 3. The first wiring layer 4 includes an interlayer insulating film 9 stacked on the semiconductor substrate 3. The interlayer insulating film 9 is made of, for example, silicon oxide.
In the interlayer insulating film 9, a wiring groove 10 having a substantially rectangular shape in plan view is formed by digging up the interlayer insulating film 9.

配線溝１０の内側には、層間絶縁膜９を部分的に残すことにより複数の絶縁膜残留部１２（この実施形態においては、１６個）が形成されている。各絶縁膜残留部１２は、配線溝１０の底部から突出した状態で、平面視略矩形状に形成されており、全体として、横４行×縦４列の行列状に配置されている（図２参照）。
各絶縁膜残留部１２が、全体として、横４行×縦４列の行列状に配置されることによって、配線溝１０は、互いに所定の間隔を隔てて直交する格子パターン（この実施形態においては、横５行×縦５列）に形成される。そして、この配線溝１０に、金属材料（たとえば、銅）が埋め込まれることによって、金属配線１１が形成されている。なお、絶縁膜残留部１２は、金属配線１１から露出している。 A plurality of insulating film remaining portions 12 (16 in this embodiment) are formed inside the wiring trench 10 by partially leaving the interlayer insulating film 9. Each insulating film remaining portion 12 is formed in a substantially rectangular shape in plan view in a state of protruding from the bottom of the wiring trench 10 and is arranged in a matrix of 4 rows × 4 columns as a whole (see FIG. 2).
The insulating film remaining portions 12 are arranged in a matrix of 4 rows x 4 columns as a whole, so that the wiring trenches 10 have a lattice pattern (in this embodiment, orthogonal to each other at a predetermined interval). , 5 rows x 5 columns). Then, a metal material (for example, copper) is embedded in the wiring groove 10 to form a metal wiring 11. The insulating film remaining portion 12 is exposed from the metal wiring 11.

このように、配線溝１０内に絶縁膜残留部１２が設けられることによって、配線溝１０の各行方向および各列方向において、層間絶縁膜９と絶縁膜残留部１２との間、または、絶縁膜残留部１２と絶縁膜残留部１２との間の金属配線１１の間隔を小さくすることができる。
また、層間絶縁膜９における、配線溝１０の格子パターン（横５行×縦５列）のうち、中央の横３行×縦３列には、配線溝１０の底面から層間絶縁膜９を貫通し、半導体基板３に達する複数の基板接続ビアホール１３が形成されている。基板接続ビアホール１３は、各行および各列において、それぞれ行方向および列方向に沿って、２列に整列して形成されている。また、配線溝１０と基板接続ビアホール１３とは、連通している。基板接続ビアホール１３には、金属材料（たとえば、銅）が埋め込まれることによって、基板接続ビア１４が形成されている（図２参照）。 As described above, by providing the insulating film residual portion 12 in the wiring groove 10, the interlayer insulating film 9 and the insulating film residual portion 12 or the insulating film in each row direction and each column direction of the wiring groove 10. The interval of the metal wiring 11 between the residual portion 12 and the insulating film residual portion 12 can be reduced.
Further, among the lattice pattern (5 rows × 5 columns) of the wiring trench 10 in the interlayer insulating film 9, the middle 3 rows × vertical 3 columns penetrate the interlayer insulating film 9 from the bottom surface of the wiring trench 10. A plurality of substrate connection via holes 13 reaching the semiconductor substrate 3 are formed. The substrate connection via holes 13 are formed in two rows in each row and each column along the row direction and the column direction, respectively. Further, the wiring groove 10 and the substrate connection via hole 13 communicate with each other. A substrate connection via 14 is formed in the substrate connection via hole 13 by embedding a metal material (for example, copper) (see FIG. 2).

そして、金属配線１１は、基板接続ビア１４を介して、半導体基板３と電気的に接続される。つまり、第１配線層４と半導体基板３とが、電気的に接続される。
第１配線層４の上には、第２配線層５が形成されている。この第２配線層５は、層間絶縁膜９の上に積層された、層間絶縁膜１５を備えている。層間絶縁膜１５は、たとえば、酸化シリコンからなる。 The metal wiring 11 is electrically connected to the semiconductor substrate 3 through the substrate connection via 14. That is, the first wiring layer 4 and the semiconductor substrate 3 are electrically connected.
A second wiring layer 5 is formed on the first wiring layer 4. The second wiring layer 5 includes an interlayer insulating film 15 stacked on the interlayer insulating film 9. The interlayer insulating film 15 is made of, for example, silicon oxide.

層間絶縁膜１５には、層間絶縁膜１５を掘り下げることにより、平面視略矩形状の配線溝１６が形成されている。
配線溝１６の内側には、層間絶縁膜１５を部分的に残すことにより複数の絶縁膜残留部１８（この実施形態においては、１６個）が形成されている。各絶縁膜残留部１８は、配線溝１６の底部から突出した状態で、平面視略矩形状に形成されており、全体として、横４行×縦４列の行列状に配置されている（図２参照）。 In the interlayer insulating film 15, a wiring groove 16 having a substantially rectangular shape in plan view is formed by digging up the interlayer insulating film 15.
A plurality of insulating film remaining portions 18 (16 in this embodiment) are formed inside the wiring trench 16 by partially leaving the interlayer insulating film 15. Each insulating film remaining portion 18 is formed in a substantially rectangular shape in plan view in a state of protruding from the bottom of the wiring groove 16 and is arranged in a matrix of 4 rows × 4 columns as a whole (see FIG. 2).

各絶縁膜残留部１８が、全体として、横４行×縦４列の行列状に配置されることによって、配線溝１６は、互いに所定の間隔を隔てて直交する格子パターン（この実施形態においては、横５行×縦５列）に形成される。そして、この配線溝１６に、金属材料（たとえば、銅）が埋め込まれることによって、金属配線１７が形成されている。なお、絶縁膜残留部１８は、金属配線１７から露出している。   The insulating film remaining portions 18 are arranged in a matrix of 4 rows × 4 columns as a whole, so that the wiring grooves 16 have a lattice pattern (in this embodiment, orthogonal to each other at a predetermined interval). , 5 rows x 5 columns). A metal material (for example, copper) is embedded in the wiring groove 16 to form a metal wiring 17. The insulating film remaining portion 18 is exposed from the metal wiring 17.

このように、配線溝１６内に絶縁膜残留部１８が設けられることによって、配線溝１６の各行方向および各列方向において、層間絶縁膜１５と絶縁膜残留部１８との間、または、絶縁膜残留部１８と絶縁膜残留部１８との間の金属配線１７の間隔を小さくすることができる。
また、層間絶縁膜１５における、配線溝１６の格子パターン（横５行×縦５列）のうち、中央の横３行×縦３列には、配線溝１６の底面から層間絶縁膜１５を貫通し、金属配線１１に達する複数の配線間接続ビアホール１９が形成されている。配線間接続ビアホール１９は、各行および各列において、それぞれ行方向および列方向に沿って、３列に整列して形成されている。これにより、各基板接続ビアホール１３の上下方向における中心軸と各配線間接続ビアホール１９の中心軸とは、半導体基板３の表面と平行な方向における位置が、互いにずれている。 As described above, the insulating film residual portion 18 is provided in the wiring groove 16, so that in each row direction and each column direction of the wiring groove 16, between the interlayer insulating film 15 and the insulating film residual portion 18, or the insulating film. The interval of the metal wiring 17 between the residual portion 18 and the insulating film residual portion 18 can be reduced.
Further, among the lattice pattern (5 rows × 5 columns) of the wiring trench 16 in the interlayer insulating film 15, the middle 3 rows × vertical 3 columns penetrate the interlayer insulating film 15 from the bottom surface of the wiring trench 16. A plurality of inter-wiring connection via holes 19 reaching the metal wiring 11 are formed. The inter-wiring connection via holes 19 are formed in three rows along each row and each column along the row direction and the column direction, respectively. Thereby, the central axis in the vertical direction of each substrate connection via hole 13 and the central axis of each inter-wiring connection via hole 19 are shifted from each other in the direction parallel to the surface of the semiconductor substrate 3.

また、配線溝１６と配線間接続ビアホール１９とは、連通している。配線間接続ビアホール１９には、金属材料（たとえば、銅）が埋め込まれることによって、配線間接続ビア２０が形成されている。
そして、金属配線１７は、配線間接続ビア２０を介して、金属配線１１と電気的に接続される。つまり、第２配線層５と第１配線層４とが電気的に接続される。 The wiring groove 16 and the inter-wiring connection via hole 19 communicate with each other. An interwiring connection via 20 is formed in the interwiring connection via hole 19 by embedding a metal material (for example, copper).
The metal wiring 17 is electrically connected to the metal wiring 11 through the inter-wiring connection via 20. That is, the second wiring layer 5 and the first wiring layer 4 are electrically connected.

第２配線層５の上には、第３配線層６が形成されている。この第３配線層６は、層間絶縁膜１５の上に積層された、層間絶縁膜２１を備えている。層間絶縁膜２１は、たとえば、酸化シリコンからなる。
層間絶縁膜２１には、層間絶縁膜２１を掘り下げることにより、平面視略矩形状の配線溝２２が形成されている。 A third wiring layer 6 is formed on the second wiring layer 5. The third wiring layer 6 includes an interlayer insulating film 21 stacked on the interlayer insulating film 15. The interlayer insulating film 21 is made of, for example, silicon oxide.
In the interlayer insulating film 21, a wiring groove 22 having a substantially rectangular shape in plan view is formed by digging up the interlayer insulating film 21.

配線溝２２の内側には、層間絶縁膜２１を部分的に残すことにより複数の絶縁膜残留部２４（この実施形態においては、１６個）が形成されている。各絶縁膜残留部２４は、配線溝２２の底部から突出した状態で、平面視略矩形状に形成されており、全体として、横４行×縦４列の行列状に配置されている（図２参照）。
各絶縁膜残留部２４が、全体として、横４行×縦４列の行列状に配置されることによって、配線溝２２は、互いに所定の間隔を隔てて直交する格子パターン（この実施形態においては、横５行×縦５列）に形成される。そして、この配線溝２２に、金属材料（たとえば、銅）が埋め込まれることによって、金属配線２３が形成されている。なお、絶縁膜残留部２４は、金属配線２３から露出している。 A plurality of insulating film remaining portions 24 (16 in this embodiment) are formed inside the wiring trench 22 by partially leaving the interlayer insulating film 21. Each insulating film residual portion 24 is formed in a substantially rectangular shape in plan view in a state of protruding from the bottom of the wiring groove 22 and is arranged in a matrix of 4 rows × 4 columns as a whole (see FIG. 2).
The insulating film residual portions 24 are arranged in a matrix of 4 rows × 4 columns as a whole, so that the wiring trenches 22 are orthogonal to each other at a predetermined interval (in this embodiment, a lattice pattern). , 5 rows x 5 columns). A metal wiring 23 is formed by embedding a metal material (for example, copper) in the wiring groove 22. The insulating film residual portion 24 is exposed from the metal wiring 23.

このように、配線溝２２内に絶縁膜残留部２４が設けられることによって、配線溝２２の各行方向および各列方向において、層間絶縁膜２１と絶縁膜残留部２４との間、または、絶縁膜残留部２４と絶縁膜残留部２４との間の金属配線２３の間隔を小さくすることができる。
また、層間絶縁膜２１における、配線溝２２の格子パターン（横５行×縦５列）のうち、中央の横３行×縦３列には、配線溝２２の底面から層間絶縁膜２１を貫通し、金属配線１７に達する複数の配線間接続ビアホール２５が形成されている。配線間接続ビアホール２５は、各行および各列において、それぞれ行方向および列方向に沿って、２列に整列して形成されている。これにより、各配線間接続ビアホール１９の上下方向における中心軸と各配線間接続ビアホール２５の中心軸とは、半導体基板３の表面と平行な方向における位置が、互いにずれている。 As described above, by providing the insulating film residual portion 24 in the wiring groove 22, the interlayer insulating film 21 and the insulating film residual portion 24, or the insulating film in each row direction and each column direction of the wiring groove 22. The interval of the metal wiring 23 between the residual portion 24 and the insulating film residual portion 24 can be reduced.
Further, among the lattice pattern (5 rows × 5 columns) of the wiring trench 22 in the interlayer insulating film 21, the middle 3 rows × vertical 3 columns penetrate the interlayer insulating film 21 from the bottom surface of the wiring trench 22. A plurality of inter-wiring connection via holes 25 reaching the metal wiring 17 are formed. The inter-wiring connection via holes 25 are formed in two rows in each row and each column along the row direction and the column direction, respectively. Thereby, the central axis in the vertical direction of each inter-wiring connection via hole 19 and the central axis of each inter-wiring connection via hole 25 are displaced from each other in the direction parallel to the surface of the semiconductor substrate 3.

また、配線溝２２と配線間接続ビアホール２５とは、連通している。配線間接続ビアホール２５には、金属材料（たとえば、銅）が埋め込まれることによって、配線間接続ビア２６が形成されている（図２参照）。
そして、金属配線２３は、配線間接続ビア２６を介して、金属配線１７と電気的に接続される。つまり、第３配線層６と第２配線層５とが電気的に接続される。 Further, the wiring groove 22 and the inter-wiring connection via hole 25 communicate with each other. An inter-wiring connection via 26 is formed in the inter-wiring connection via hole 25 by embedding a metal material (for example, copper) (see FIG. 2).
The metal wiring 23 is electrically connected to the metal wiring 17 through the inter-wiring connection via 26. That is, the third wiring layer 6 and the second wiring layer 5 are electrically connected.

第３配線層６の上には、第４配線層７が形成されている。この第４配線層７は、層間絶縁膜２１の上に積層された、層間絶縁膜２７を備えている。層間絶縁膜２７は、たとえば、酸化シリコンからなる。
層間絶縁膜２７には、層間絶縁膜２７を掘り下げることにより、平面視略矩形状の配線溝２８が形成されている。 A fourth wiring layer 7 is formed on the third wiring layer 6. The fourth wiring layer 7 includes an interlayer insulating film 27 stacked on the interlayer insulating film 21. The interlayer insulating film 27 is made of, for example, silicon oxide.
In the interlayer insulating film 27, a wiring groove 28 having a substantially rectangular shape in plan view is formed by digging up the interlayer insulating film 27.

配線溝２８の内側には、層間絶縁膜２７を部分的に残すことにより複数の絶縁膜残留部３０（この実施形態においては、１６個）が形成されている。各絶縁膜残留部３０は、配線溝２８の底部から突出した状態で、平面視略矩形状に形成されており、全体として、横４行×縦４列の行列状に配置されている（図２参照）。
各絶縁膜残留部３０が、全体として、横４行×縦４列の行列状に配置されることによって、配線溝２８は、互いに所定の間隔を隔てて直交する格子パターン（この実施形態においては、横５行×縦５列）に形成される。そして、この配線溝２８に、金属材料（たとえば、銅）が埋め込まれることによって、金属配線２９が形成されている。なお、絶縁膜残留部３０は、金属配線２９から露出している。 A plurality of insulating film remaining portions 30 (16 in this embodiment) are formed inside the wiring trench 28 by partially leaving the interlayer insulating film 27. Each insulating film remaining portion 30 is formed in a substantially rectangular shape in plan view in a state of protruding from the bottom of the wiring groove 28, and is arranged in a matrix of 4 rows × 4 columns as a whole (see FIG. 2).
The insulating film residual portions 30 are arranged in a matrix of 4 rows × 4 columns as a whole, so that the wiring grooves 28 have a lattice pattern (in this embodiment, orthogonal to each other at a predetermined interval). , 5 rows x 5 columns). A metal wiring 29 is formed by embedding a metal material (eg, copper) in the wiring groove 28. The insulating film residual portion 30 is exposed from the metal wiring 29.

このように、配線溝２８内に絶縁膜残留部３０が設けられることによって、配線溝２８の各行方向および各列方向において、層間絶縁膜２７と絶縁膜残留部３０との間、または、絶縁膜残留部３０と絶縁膜残留部３０との間の金属配線２９の間隔を小さくすることができる。
また、層間絶縁膜２７における、配線溝２８の格子パターン（横５行×縦５列）のうち、中央の横３行×縦３列には、配線溝２８の底面から層間絶縁膜２７を貫通し、金属配線２３に達する複数の配線間接続ビアホール３１が形成されている。配線間接続ビアホール３１は、各行および各列において、それぞれ行方向および列方向に沿って、３列に整列して形成されている。これにより、各配線間接続ビアホール２５の上下方向における中心軸と各配線間接続ビアホール３１の中心軸とは、半導体基板３の表面と平行な方向における位置が、互いにずれている。 As described above, by providing the insulating film residual portion 30 in the wiring groove 28, the interlayer insulating film 27 and the insulating film residual portion 30, or the insulating film in each row direction and each column direction of the wiring groove 28. The interval of the metal wiring 29 between the residual portion 30 and the insulating film residual portion 30 can be reduced.
Further, among the lattice pattern (5 rows × 5 columns) of the wiring trench 28 in the interlayer insulating film 27, the middle 3 rows × vertical 3 columns penetrate the interlayer insulating film 27 from the bottom surface of the wiring trench 28. A plurality of inter-wiring connection via holes 31 reaching the metal wiring 23 are formed. The inter-wiring connection via holes 31 are formed in three rows in each row and each column along the row direction and the column direction, respectively. Thereby, the central axis in the vertical direction of each inter-wiring connection via hole 25 and the central axis of each inter-wiring connection via hole 31 are displaced from each other in the direction parallel to the surface of the semiconductor substrate 3.

また、配線溝２８と配線間接続ビアホール３１とは、連通している。配線間接続ビアホール３１には、金属材料（たとえば、銅）が埋め込まれることによって、配線間接続ビア３２が形成されている。
そして、金属配線２９は、配線間接続ビア３２を介して、金属配線２３と電気的に接続される。つまり、第４配線層７と第３配線層６とが電気的に接続される。 Further, the wiring groove 28 and the inter-wiring connection via hole 31 communicate with each other. An interwiring connection via 32 is formed in the interwiring connection via hole 31 by embedding a metal material (for example, copper).
The metal wiring 29 is electrically connected to the metal wiring 23 through the inter-wiring connection via 32. That is, the fourth wiring layer 7 and the third wiring layer 6 are electrically connected.

第４配線層７の上には、パッド層８が形成されている。このパッド層８は、層間絶縁膜２７の上に積層された、表面絶縁膜３３を備えている。表面絶縁膜３３は、たとえば、酸化シリコンからなる。
表面絶縁膜３３には、表面絶縁膜３３を掘り下げることにより、平面視略矩形状のパッド溝３４が形成されている。そして、このパッド溝３４に、金属材料（たとえば、銅、アルミニウム、アルミニウム−銅系合金など）が埋め込まれることによって、ボンディングパッド２が形成されている。 A pad layer 8 is formed on the fourth wiring layer 7. The pad layer 8 includes a surface insulating film 33 laminated on the interlayer insulating film 27. The surface insulating film 33 is made of, for example, silicon oxide.
In the surface insulating film 33, a pad groove 34 having a substantially rectangular shape in plan view is formed by digging up the surface insulating film 33. The pad groove 34 is formed by embedding a metal material (for example, copper, aluminum, aluminum-copper alloy, etc.) in the pad groove 34.

また、表面絶縁膜３３には、パッド溝３４の底面から表面絶縁膜３３を貫通し、金属配線２９に達する複数のパッド接続ビアホール３５が形成されている。これらのパッド接続ビアホール３５は、層間絶縁膜２１に形成された配線間接続ビアホール２５と同一中心軸線上に配置されている。これにより、各配線間接続ビアホール３１の上下方向における中心軸と各パッド接続ビアホール３５の中心軸とは、半導体基板３の表面と平行な方向における位置が、互いにずれている。   The surface insulating film 33 is formed with a plurality of pad connection via holes 35 that penetrate the surface insulating film 33 from the bottom surface of the pad groove 34 and reach the metal wiring 29. These pad connection via holes 35 are arranged on the same central axis as the inter-wiring connection via holes 25 formed in the interlayer insulating film 21. As a result, the central axis in the vertical direction of each inter-wiring connection via hole 31 and the central axis of each pad connection via hole 35 are displaced from each other in the direction parallel to the surface of the semiconductor substrate 3.

また、パッド溝３４とパッド接続ビアホール３５とは、連通している。パッド接続ビアホール３５には、金属材料（たとえば、銅、アルミニウム、アルミニウム−銅系合金など）が埋め込まれることによって、パッド接続ビア３６が形成されている（図２参照）。
そして、ボンディングパッド２は、パッド接続ビア３６を介して、金属配線２９と電気的に接続される。つまり、パッド層８と第４配線層７とが、電気的に接続される。 The pad groove 34 and the pad connection via hole 35 communicate with each other. A pad connection via 36 is formed in the pad connection via hole 35 by embedding a metal material (for example, copper, aluminum, aluminum-copper alloy, etc.) (see FIG. 2).
The bonding pad 2 is electrically connected to the metal wiring 29 via the pad connection via 36. That is, the pad layer 8 and the fourth wiring layer 7 are electrically connected.

そして、半導体装置１が、たとえば、半導体パッケージ用のリードフレーム（図示せず）のアイランドにダイボンディングされ、ボンディングパッド２が、リードフレームのリード電極（図示せず）と、たとえば、金細線からなるボンディングワイヤ（図示せず）を介して接続されることにより、半導体装置１と外部のリードフレームとの電気的な接続が達成される。   Then, the semiconductor device 1 is die-bonded to an island of a lead frame (not shown) for a semiconductor package, for example, and the bonding pad 2 is composed of a lead electrode (not shown) of the lead frame and a gold wire, for example. By connecting via bonding wires (not shown), electrical connection between the semiconductor device 1 and an external lead frame is achieved.

次に、半導体装置１の製造方法について説明する。
半導体装置１の製造に際しては、まず、半導体基板３の上に、第１配線層４が形成される。
第１配線層の形成に際しては、まず、半導体装置３の上に、層間絶縁膜９が形成される。次いで、層間絶縁膜９に、基板接続ビアホール１３に対応するパターンにパターニングされたフォトレジスト（図示せず）が形成される。そして、このフォトレジストをマスクとして、層間絶縁膜９をエッチングすることにより、層間絶縁膜９を貫通する基板接続ビアホール１３が形成される。 Next, a method for manufacturing the semiconductor device 1 will be described.
In manufacturing the semiconductor device 1, first, the first wiring layer 4 is formed on the semiconductor substrate 3.
In forming the first wiring layer, first, the interlayer insulating film 9 is formed on the semiconductor device 3. Next, a photoresist (not shown) patterned in a pattern corresponding to the substrate connection via hole 13 is formed in the interlayer insulating film 9. Then, using this photoresist as a mask, the interlayer insulating film 9 is etched to form a substrate connection via hole 13 penetrating the interlayer insulating film 9.

次に、フォトレジストが、アッシング処理により除去された後、層間絶縁膜９の上に、配線溝１０に対応するパターンにパターニングされたフォトレジストが形成される。そして、このフォトレジストをマスクとして、層間絶縁膜９をエッチングすることにより、基板接続ビアホール１３の開口面を露出させ、かつ、絶縁膜残留部１２を残すように、配線溝１０が形成される。   Next, after the photoresist is removed by an ashing process, a photoresist patterned in a pattern corresponding to the wiring trench 10 is formed on the interlayer insulating film 9. Then, by using this photoresist as a mask, the interlayer insulating film 9 is etched, so that the opening surface of the substrate connection via hole 13 is exposed and the insulating film remaining portion 12 is left.

次に、フォトレジストが、アッシング処理により除去された後、半導体基板３の上面、基板接続ビアホール１３の側面、配線溝１０の内面に、バリア膜（図示せず）が、スパッタ法により被着される。このバリア膜の形成後は、たとえば、電解めっき法、スパッタ法、ＣＶＤ法などの方法によって、層間絶縁膜９の上に、基板接続ビアホール１３および配線溝１０を埋め尽くす金属膜（たとえば、銅膜）（図示せず）が形成される。   Next, after the photoresist is removed by ashing, a barrier film (not shown) is deposited on the upper surface of the semiconductor substrate 3, the side surface of the substrate connection via hole 13, and the inner surface of the wiring trench 10 by a sputtering method. The After the formation of the barrier film, a metal film (for example, a copper film) that fills the substrate connection via hole 13 and the wiring groove 10 on the interlayer insulating film 9 by, for example, an electrolytic plating method, a sputtering method, a CVD method, or the like. ) (Not shown).

そして、ＣＭＰ法による金属膜の研磨が行なわれる。この研磨は、金属膜の表面が、層間絶縁膜９の表面と面一になるまで続けられる。これにより、配線溝１０に埋め込まれていない、余分な金属膜が除去され、配線溝１０に埋設された金属配線１１が得られる。
次に、第１配線層４の上に、第２配線層５が形成される。
第２配線層５の形成に際しては、まず、層間絶縁膜９の上に、層間絶縁膜１５が形成される。次いで、層間絶縁膜１５に、配線間接続ビアホール１９に対応するパターンにパターニングされたフォトレジスト（図示せず）が形成される。そして、このフォトレジストをマスクとして、層間絶縁膜１５をエッチングすることにより、層間絶縁膜１５を貫通する配線間接続ビアホール１９が形成される。 Then, the metal film is polished by the CMP method. This polishing is continued until the surface of the metal film is flush with the surface of the interlayer insulating film 9. As a result, the excess metal film that is not embedded in the wiring groove 10 is removed, and the metal wiring 11 embedded in the wiring groove 10 is obtained.
Next, the second wiring layer 5 is formed on the first wiring layer 4.
In forming the second wiring layer 5, first, the interlayer insulating film 15 is formed on the interlayer insulating film 9. Next, a photoresist (not shown) patterned in a pattern corresponding to the interconnection connecting via hole 19 is formed on the interlayer insulating film 15. Then, by using the photoresist as a mask, the interlayer insulating film 15 is etched, thereby forming an interconnection connecting via hole 19 penetrating the interlayer insulating film 15.

次に、フォトレジストが、アッシング処理により除去された後、層間絶縁膜１５の上に、配線溝１６に対応するパターンにパターニングされたフォトレジストが形成される。そして、このフォトレジストをマスクとして、層間絶縁膜１５をエッチングすることにより、配線間接続ビアホール１９の開口面を露出させ、かつ、絶縁膜残留部１８を残すように、配線溝１６が形成される。   Next, after the photoresist is removed by ashing, a photoresist patterned in a pattern corresponding to the wiring groove 16 is formed on the interlayer insulating film 15. Then, by using this photoresist as a mask, the interlayer insulating film 15 is etched, so that the opening surface of the inter-wiring connection via hole 19 is exposed and the insulating film remaining portion 18 is left. .

次に、フォトレジストが、アッシング処理により除去された後、層間絶縁膜９の上面、配線間接続ビアホール１９の側面、配線溝１６の内面に、バリア膜（図示せず）が、スパッタ法により被着される。このバリア膜の形成後は、たとえば、電解めっき法、スパッタ法、ＣＶＤ法などの方法によって、層間絶縁膜１５の上に、配線間接続ビアホール１９および配線溝１６を埋め尽くす金属膜が形成される。   Next, after the photoresist is removed by an ashing process, a barrier film (not shown) is applied to the upper surface of the interlayer insulating film 9, the side surfaces of the interconnection connecting via holes 19, and the inner surfaces of the wiring grooves 16 by sputtering. Worn. After this barrier film is formed, a metal film that fills the inter-wiring connection via hole 19 and the wiring trench 16 is formed on the interlayer insulating film 15 by, for example, an electrolytic plating method, a sputtering method, a CVD method, or the like. .

そして、ＣＭＰ法による金属膜の研磨が行なわれる。この研磨は、金属膜の表面が、層間絶縁膜１５の表面と面一になるまで続けられる。これにより、配線溝１６に埋め込まれていない、余分な金属膜が除去され、配線溝１６に埋設された金属配線１７が得られる。
その後、第２配線層５の上に、第３配線層６が、第１配線層４の場合と同様の方法により形成される。次いで、第３配線層６の上に、第４配線層７が、第２配線層５の場合と同様の方法により形成されて、各配線層（４、５、６、７）が積層されてなる積層構造配線が完成する。 Then, the metal film is polished by the CMP method. This polishing is continued until the surface of the metal film is flush with the surface of the interlayer insulating film 15. As a result, the excess metal film not embedded in the wiring groove 16 is removed, and the metal wiring 17 embedded in the wiring groove 16 is obtained.
Thereafter, the third wiring layer 6 is formed on the second wiring layer 5 by the same method as that for the first wiring layer 4. Next, the fourth wiring layer 7 is formed on the third wiring layer 6 by the same method as that for the second wiring layer 5, and the respective wiring layers (4, 5, 6, 7) are laminated. The laminated structure wiring is completed.

第４配線層７が形成された後は、第４配線層７の上にパッド層８が形成される。
パッド層８を形成するに際しては、まず、層間絶縁膜２７の上に、表面絶縁膜３３が形成される。次いで、表面絶縁膜３３に、パッド接続ビアホール３５に対応するパターンにパターニングされたフォトレジスト（図示せず）が形成される。そして、このフォトレジストをマスクとして、表面絶縁膜３３をエッチングすることにより、表面絶縁膜３３を貫通するパッド接続ビアホール３５が形成される。 After the fourth wiring layer 7 is formed, the pad layer 8 is formed on the fourth wiring layer 7.
In forming the pad layer 8, first, the surface insulating film 33 is formed on the interlayer insulating film 27. Next, a photoresist (not shown) patterned in a pattern corresponding to the pad connection via hole 35 is formed on the surface insulating film 33. Then, by using the photoresist as a mask, the surface insulating film 33 is etched to form a pad connection via hole 35 that penetrates the surface insulating film 33.

次に、フォトレジストが、アッシング処理により除去された後、表面絶縁膜３３の上に、パッド溝３４に対応するパターンにパターニングされたフォトレジストが形成される。そして、このフォトレジストをマスクとして、表面絶縁膜３３をエッチングすることにより、パッド接続ビアホール３５の開口面を露出させる、パッド溝３４が形成される。
次に、フォトレジストが、アッシング処理により除去された後、層間絶縁膜２７の上面、パッド接続ビアホール３５の側面、パッド溝３４の内面に、バリア膜（図示せず）が、スパッタ法により被着される。このバリア膜の形成後は、たとえば、電解めっき法、スパッタ法、ＣＶＤ法などの方法によって、表面絶縁膜３３の上に、パッド接続ビアホール３５およびパッド溝３４を埋め尽くす金属膜（たとえば、銅膜、アルミニウム膜、アルミニウム−銅系合金膜など）が形成される。 Next, after the photoresist is removed by ashing, a photoresist patterned in a pattern corresponding to the pad groove 34 is formed on the surface insulating film 33. Then, by using this photoresist as a mask, the surface insulating film 33 is etched to form a pad groove 34 that exposes the opening surface of the pad connection via hole 35.
Next, after the photoresist is removed by an ashing process, a barrier film (not shown) is deposited on the upper surface of the interlayer insulating film 27, the side surface of the pad connection via hole 35, and the inner surface of the pad groove 34 by a sputtering method. Is done. After the formation of the barrier film, a metal film (for example, a copper film) that fills the pad connection via hole 35 and the pad groove 34 on the surface insulating film 33 by, for example, an electrolytic plating method, a sputtering method, a CVD method, or the like. , An aluminum film, an aluminum-copper alloy film, etc.).

そして、ＣＭＰ法による金属膜の研磨が行なわれる。この研磨は、金属膜の表面が、表面絶縁膜３３の表面と面一になるまで続けられる。これにより、パッド溝３４に埋め込まれていない、余分な金属膜が除去され、パッド溝３４に埋設されたボンディングパッド２が形成されることによって、半導体装置１が完成する。
以上のように、
半導体装置１において、第４配線層７には、配線溝２８内に層間絶縁膜２７を部分的に残すことにより、金属配線２９から露出する絶縁膜残留部３０が形成されている。また、第３配線層６には、配線溝２２内に層間絶縁膜２１を部分的に残すことにより、金属配線２３から露出する絶縁膜残留部３０が形成されている。また、第２配線層５には、配線溝１６内に層間絶縁膜１５を部分的に残すことにより、金属配線１７から露出する絶縁膜残留部１８が形成されている。さらに、第１配線層４には、配線溝１０内に層間絶縁膜９を部分的に残すことにより、金属配線１１から露出する絶縁膜残留部３０が形成されている。 Then, the metal film is polished by the CMP method. This polishing is continued until the surface of the metal film is flush with the surface of the surface insulating film 33. As a result, the excess metal film not embedded in the pad groove 34 is removed, and the bonding pad 2 embedded in the pad groove 34 is formed, whereby the semiconductor device 1 is completed.
As above
In the semiconductor device 1, an insulating film residual portion 30 exposed from the metal wiring 29 is formed in the fourth wiring layer 7 by partially leaving the interlayer insulating film 27 in the wiring groove 28. Further, in the third wiring layer 6, an insulating film residual portion 30 exposed from the metal wiring 23 is formed by partially leaving the interlayer insulating film 21 in the wiring groove 22. Further, in the second wiring layer 5, an insulating film residual portion 18 exposed from the metal wiring 17 is formed by partially leaving the interlayer insulating film 15 in the wiring groove 16. Furthermore, an insulating film residual portion 30 exposed from the metal wiring 11 is formed in the first wiring layer 4 by partially leaving the interlayer insulating film 9 in the wiring trench 10.

このように、各配線層（４、５、６、７）の各配線溝（１０、１６、２２、２８）内に、各金属配線（１１、１７、２３、２９）から露出する各絶縁膜残留部（１２、１８、２４、３０）が形成されることによって、各配線溝（１０、１６、２２、２８）の各行方向および各列方向において、各層間絶縁膜（９、１５、２１、２７）と各絶縁膜残留部（１２、１８、２４、３０）との間、または、各絶縁膜残留部（１２、１８、２４、３０）と各絶縁膜残留部（１２、１８、２４、３０）との間の各金属配線（１１、１７、２３、２９）の間隔を小さくすることができる。   Thus, each insulating film exposed from each metal wiring (11, 17, 23, 29) in each wiring groove (10, 16, 22, 28) of each wiring layer (4, 5, 6, 7). By forming the remaining portions (12, 18, 24, 30), in each row direction and each column direction of each wiring trench (10, 16, 22, 28), each interlayer insulating film (9, 15, 21, 27) and each insulating film residual portion (12, 18, 24, 30) or each insulating film residual portion (12, 18, 24, 30) and each insulating film residual portion (12, 18, 24, 30). 30), the distance between each metal wiring (11, 17, 23, 29) can be reduced.

そのため、各配線溝（１０、１６、２２、２８）に各絶縁膜残留部（１２、１８、２４、３０）を設けずに、各配線溝（１０、１６、２２、２８）を銅で埋め尽くすことによって金属配線を形成する構成と比べて、各金属配線（１１、１７、２３、２９）の表面積を小さくすることができる。
よって、各配線溝（１０、１６、２２、２８）および各絶縁膜残留部（１２、１８、２４、３０）が形成された各層間絶縁膜（９、１５、２１、２７）上に金属材料を埋設させ、各配線溝（１０、１６、２２、２８）外の金属材料をＣＭＰ法により研磨処理する際に、各金属配線（１１、１７、２３、２９）にディッシングが生じることを抑制することができる。その結果、フォトリソグラフィの解像不良や各配線層間の短絡などの発生を抑制でき、品質信頼性の高い半導体装置を得ることができる。 Therefore, each wiring groove (10, 16, 22, 28) is filled with copper without providing each insulating film remaining portion (12, 18, 24, 30) in each wiring groove (10, 16, 22, 28). The surface area of each metal wiring (11, 17, 23, 29) can be reduced as compared with the configuration in which the metal wiring is formed.
Therefore, a metal material is formed on each interlayer insulating film (9, 15, 21, 27) in which each wiring trench (10, 16, 22, 28) and each insulating film remaining portion (12, 18, 24, 30) are formed. When the metal material outside the wiring grooves (10, 16, 22, 28) is polished by the CMP method, the occurrence of dishing in each metal wiring (11, 17, 23, 29) is suppressed. be able to. As a result, it is possible to suppress the occurrence of defective photolithography resolution and short circuit between the wiring layers, and a semiconductor device with high quality reliability can be obtained.

また、半導体基板３と第１配線層４との間、第１配線層４と第２配線層５との間、第２配線層５と第３配線層６との間、第３配線層６と第４配線層７との間、および、第４配線層７とパッド層８との間に、それぞれ、基板接続ビア１４、配線間接続ビア２０、配線間接続ビア２６、配線間接続ビア３２、および、パッド接続ビア３６が形成されることよって、これらの各接続ビア（１４、２０、２６、３２、３６）を介して、半導体基板３からボンディングパッド２までを電気的に接続することができる。   Further, between the semiconductor substrate 3 and the first wiring layer 4, between the first wiring layer 4 and the second wiring layer 5, between the second wiring layer 5 and the third wiring layer 6, and third wiring layer 6. Between the first wiring layer 7 and the fourth wiring layer 7 and between the fourth wiring layer 7 and the pad layer 8, the substrate connection via 14, the wiring connection via 20, the wiring connection via 26, and the wiring connection via 32, respectively. By forming the pad connection via 36, the semiconductor substrate 3 to the bonding pad 2 can be electrically connected through these connection vias (14, 20, 26, 32, 36). it can.

さらに、基板接続ビア１４と配線間接続ビア２０とは、半導体基板３の表面と平行な方向における位置を互いにずらして形成されている。また、配線間接続ビア２０と配線間接続ビア２６、配線間接続ビア２６と配線間接続ビア３２、および、配線間接続ビア３２とパッド接続ビア３６についても、同様に、半導体基板３の表面と平行な方向における位置を互いにずらして形成されている。このように、連続する各層間をつなぐ各接続ビア（１４、２０、２６、３２、３６）が、上下方向において、同一直線上に配列されずに各位置を互いにずらして形成されることによって、たとえば、ボンディングワイヤの接続、バンプの形成およびデバイステストのためのプロービングなどの際に、ボンディングパッド２に対して応力が加わったとしても、その応力を分散させて緩和することができる。その結果、各絶縁膜（９、１５、２１、２７、３３）にクラックが生じることを抑制することができる。   Further, the substrate connection via 14 and the inter-wiring connection via 20 are formed with their positions in a direction parallel to the surface of the semiconductor substrate 3 being shifted from each other. Similarly, the inter-wiring connection via 20 and the inter-wiring connection via 26, the inter-wiring connection via 26 and the inter-wiring connection via 32, and the inter-wiring connection via 32 and the pad connection via 36 are similarly formed on the surface of the semiconductor substrate 3. The positions in the parallel direction are shifted from each other. In this way, each connection via (14, 20, 26, 32, 36) connecting each successive layer is formed by shifting each position from each other without being arranged on the same straight line in the vertical direction. For example, even if stress is applied to the bonding pad 2 during bonding wire connection, bump formation, and probing for device testing, the stress can be dispersed and relaxed. As a result, the occurrence of cracks in each insulating film (9, 15, 21, 27, 33) can be suppressed.

以上、この発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、上述の実施形態では、ボンディングパッド２が、たとえば、銅、アルミニウム、アルミニウム−銅系合金などの金属材料からなる場合の構造を例にとったが、図４に示すように、パッド溝３４を銅で埋めることにより形成される埋設部３７と、表面絶縁膜３３上に積層される絶縁膜３９に形成されたパッド開口部４０上に配置され、アルミニウムからなる表面部３８とによって、ボンディングパッド２が構成されてもよい。 Although one embodiment of the present invention has been described above, the present invention can be implemented in other forms.
For example, in the above-described embodiment, the structure in the case where the bonding pad 2 is made of a metal material such as copper, aluminum, or an aluminum-copper alloy is taken as an example. However, as shown in FIG. A bonding pad is formed by a buried portion 37 formed by filling copper with copper and a surface portion 38 made of aluminum disposed on a pad opening 40 formed in an insulating film 39 stacked on the surface insulating film 33. 2 may be configured.

このような構成を有する半導体装置１を製造するには、上述の実施形態に係る半導体装置１の製造工程において、パッド接続ビアホール３５およびパッド溝３４が金属材料（たとえば、銅、アルミニウム、アルミニウム−銅系合金など）で埋め尽くされる代わりに、銅で埋め尽くされる。銅で埋め尽くされた後、この銅がＣＭＰ法によって研磨される。この研磨は、銅の表面が、表面絶縁膜３３の表面と面一になるまで続けられる。これにより、パッド溝３４に埋め込まれていない、余分な銅が除去され、パッド溝３４に埋設された埋設部３７が形成される。   To manufacture the semiconductor device 1 having such a configuration, in the manufacturing process of the semiconductor device 1 according to the above-described embodiment, the pad connection via hole 35 and the pad groove 34 are made of a metal material (for example, copper, aluminum, aluminum-copper). Instead of being filled with a base alloy, etc., it is filled with copper. After being filled with copper, the copper is polished by a CMP method. This polishing is continued until the copper surface is flush with the surface of the surface insulating film 33. As a result, excess copper that is not embedded in the pad groove 34 is removed, and an embedded portion 37 embedded in the pad groove 34 is formed.

その後、表面絶縁膜３３の上に、絶縁膜３９が形成される。次いで、絶縁膜３９に、パッド開口部４０に対応するパターンにパターニングされたフォトレジスト（図示せず）が形成される。そして、このフォトレジストをマスクとして、絶縁膜３９をエッチングすることにより、絶縁膜３９を貫通するパッド開口部４０が形成される。
次に、フォトレジストが、アッシング処理により除去された後、絶縁膜３９に、表面部３８に対応するパターンにパターニングされたフォトレジスト（図示せず）が形成される。そして、このフォトレジストをマスクとして、フォトレジストを含む絶縁膜３９上の領域に、埋設部３７を覆うようにパッド開口部４０の内部を埋め尽くすアルミニウム膜が形成される。そして、フォトレジストが溶解除去させられることにより、アルミニウム膜の不要部分（表面部３８以外の部分）がフォトレジストとともにリフトオフされる。これにより、表面部３８が形成されて、埋設部３７と表面部３８とからなるボンディングパッド２が形成される。 Thereafter, an insulating film 39 is formed on the surface insulating film 33. Next, a photoresist (not shown) patterned in a pattern corresponding to the pad opening 40 is formed on the insulating film 39. Then, using this photoresist as a mask, the insulating film 39 is etched to form a pad opening 40 that penetrates the insulating film 39.
Next, after the photoresist is removed by ashing, a photoresist (not shown) patterned in a pattern corresponding to the surface portion 38 is formed on the insulating film 39. Then, using this photoresist as a mask, an aluminum film that fills the interior of the pad opening 40 so as to cover the buried portion 37 is formed in a region on the insulating film 39 containing the photoresist. Then, by dissolving and removing the photoresist, unnecessary portions (portions other than the surface portion 38) of the aluminum film are lifted off together with the photoresist. As a result, the surface portion 38 is formed, and the bonding pad 2 including the embedded portion 37 and the surface portion 38 is formed.

なお、上記変形例における、表面部３８の材料としては、アルミニウムの代わりに、アルミニウム−銅系合金を用いてもよい。
また、上述の実施形態では、各絶縁膜残留部（１２、１８、２４、３０）を、平面視略矩形状となるように形成したが、たとえば、平面視で円形、三角形などで形成してもよい。 In addition, as a material of the surface part 38 in the said modification, you may use an aluminum copper alloy instead of aluminum.
In the above-described embodiment, each insulating film remaining portion (12, 18, 24, 30) is formed to have a substantially rectangular shape in plan view. Also good.

また、上述の実施形態では、各金属配線（１１、１７、２３、２９）を、銅を用いて形成したが、その他の金属を用いて形成してもよい。
また、上述の実施形態では、各金属配線（１１、１７、２３、２９）を、いわゆるデュアルダマシン法により形成する手段を取り上げたが、これらは、いわゆるシングルダマシン法で形成してもよい。 Moreover, in the above-mentioned embodiment, although each metal wiring (11, 17, 23, 29) was formed using copper, you may form using another metal.
In the above-described embodiment, the means for forming each metal wiring (11, 17, 23, 29) by the so-called dual damascene method has been taken up, but these may be formed by the so-called single damascene method.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

この発明の一実施形態に係る半導体装置の構成を示す図解的な平面図である。1 is an illustrative plan view showing a configuration of a semiconductor device according to an embodiment of the present invention. 図１に示す枠Ａで囲まれたボンディングパッドの周辺を示す平面図である。It is a top view which shows the periphery of the bonding pad enclosed by the frame A shown in FIG. 図２に示すＢ−Ｂの切断面で切断したときの断面図である。It is sectional drawing when cut | disconnecting by the cut surface of BB shown in FIG. 図１に示す半導体装置の変形例を示す図解的な断面図であって、ボンディングパッドを他の構成としたものである。FIG. 9 is a schematic cross-sectional view showing a modification of the semiconductor device shown in FIG. 1 in which bonding pads have other configurations.

符号の説明Explanation of symbols

１ 半導体装置
２ ボンディングパッド
３ 半導体基板
４ 第１配線層
５ 第２配線層
６ 第３配線層
７ 第４配線層
９ 層間絶縁膜
１０ 配線溝
１１ 金属配線
１２ 絶縁膜残留部
１５ 層間絶縁膜
１６ 配線溝
１７ 金属配線
１８ 絶縁膜残留部
２０ 配線間接続ビア
２１ 層間絶縁膜
２２ 配線溝
２３ 金属配線
２４ 絶縁膜残留部
２６ 配線間接続ビア
２７ 層間絶縁膜
２８ 配線溝
２９ 金属配線
３０ 絶縁膜残留部
３２ 配線間接続ビア
３３ 表面絶縁膜
３６ パッド接続ビア
３７ 埋設部
３８ 表面部
３９ 絶縁膜 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Bonding pad 3 Semiconductor substrate 4 1st wiring layer 5 2nd wiring layer 6 3rd wiring layer 7 4th wiring layer 9 Interlayer insulating film 10 Wiring groove 11 Metal wiring 12 Insulating film residual part 15 Interlayer insulating film 16 Wiring Groove 17 Metal wiring 18 Insulating film residual part 20 Inter-connection via 21 Interlayer insulating film 22 Wiring groove 23 Metal wiring 24 Insulating film residual part 26 Inter-wiring connection via 27 Interlayer insulating film 28 Wiring groove 29 Metal wiring 30 Insulating film residual part 32 Wiring connection via 33 Surface insulating film 36 Pad connecting via 37 Embedded portion 38 Surface portion 39 Insulating film

Claims (3)

半導体基板と、
前記半導体基板上に積層された配線層と、
前記配線層上に積層された表面絶縁層と、
前記表面絶縁層の表面に埋設され、外部との電気接続のためのボンディングワイヤが接続されるボンディングパッドとを備え、
前記配線層は、
絶縁層と、
前記絶縁層を掘り下げて形成される配線溝内に、前記絶縁層を部分的に残すことにより形成される絶縁層残留部と、
前記配線溝内に金属材料を埋設することにより形成され、前記ボンディングパッドと電気的に接続される金属配線パターンと、を備えていることを特徴とする、半導体装置。 A semiconductor substrate;
A wiring layer laminated on the semiconductor substrate;
A surface insulating layer laminated on the wiring layer;
A bonding pad embedded in the surface of the surface insulating layer and connected to a bonding wire for electrical connection with the outside;
The wiring layer is
An insulating layer;
Insulating layer residual portion formed by partially leaving the insulating layer in a wiring trench formed by digging down the insulating layer,
A semiconductor device comprising: a metal wiring pattern formed by embedding a metal material in the wiring groove and electrically connected to the bonding pad. 前記配線層は、少なくとも第１および第２の前記配線層を含み、
前記表面絶縁層を貫通して形成され、第１の前記配線層の前記金属配線と前記ボンディングパッドとを接続するボンディングパッド接続ビアと、
第１の前記配線層の前記絶縁層を貫通して形成され、第１の前記配線層の前記金属配線と第２の前記配線層の前記金属配線とを接続する金属配線接続ビアと、をさらに備えていることを特徴とする、請求項１に記載の半導体装置。 The wiring layer includes at least the first and second wiring layers,
A bonding pad connecting via formed through the surface insulating layer and connecting the metal wiring of the first wiring layer and the bonding pad;
A metal wiring connection via formed through the insulating layer of the first wiring layer and connecting the metal wiring of the first wiring layer and the metal wiring of the second wiring layer; The semiconductor device according to claim 1, wherein the semiconductor device is provided. 前記ボンディングパッド接続ビアと前記金属配線接続ビアとは、前記半導体基板の表面と平行な方向における位置を互いにずらして形成されていることを特徴とする、請求項２に記載の半導体装置。   3. The semiconductor device according to claim 2, wherein the bonding pad connection via and the metal wiring connection via are formed by shifting positions in a direction parallel to the surface of the semiconductor substrate.
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