JP2008124070A - Semiconductor device - Google Patents
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Abstract
Description
この発明は、半導体装置、詳しくは、ダマシン配線を有する半導体装置に関する。 The present invention relates to a semiconductor device, and more particularly to a semiconductor device having damascene wiring.
近年、半導体装置の高集積化に伴い、配線の微細化が要求されている。このような要求に応えるべく、半導体装置用の配線として、従来のアルミニウム(Al)配線などに代えて、電気抵抗の小さい銅(Cu)配線などを用いることが検討されている。
微細な銅配線を形成する方法としては、ダマシン法が知られている。
たとえば、ダマシン法では、まず、半導体基板の上に第1の絶縁層が積層される。次に、第1の絶縁層の所定の配線形成領域に、第1の配線溝が形成される。次いで、第1の絶縁層の上に、第1の配線溝を埋め尽くす銅膜が形成される。そして、化学的機械的研磨法(CMP法)による銅膜の研磨処理により、第1の配線溝に埋め込まれていない余分な銅が除去され、第1の配線溝に埋設された第1の銅配線が形成される。その後、第1の絶縁層の上に、第2の絶縁層が積層され、この第2の絶縁層に、第1の銅配線に達するビアホールが形成される。さらに、このビアホールが形成された第2の絶縁層の上に、第3の絶縁層が積層される。次いで、第3の絶縁層の所定の配線形成領域に、ビアホールと連通する第2の配線溝が形成される。そして、第2の配線溝に埋設され、第3の絶縁層上への銅膜の形成およびCMP法による銅膜の研磨処理により、第1の銅配線と、ビアホールを介して電気的に接続された第2の銅配線が形成される。
In recent years, with the high integration of semiconductor devices, miniaturization of wiring is required. In order to meet such demands, it has been studied to use copper (Cu) wiring having a low electrical resistance instead of conventional aluminum (Al) wiring or the like as wiring for a semiconductor device.
A damascene method is known as a method for forming fine copper wiring.
For example, in the damascene method, first, a first insulating layer is stacked on a semiconductor substrate. Next, a first wiring groove is formed in a predetermined wiring formation region of the first insulating layer. Next, a copper film that fills the first wiring trench is formed on the first insulating layer. Then, the excess copper not embedded in the first wiring trench is removed by polishing the copper film by a chemical mechanical polishing method (CMP method), and the first copper buried in the first wiring trench is removed. A wiring is formed. Thereafter, a second insulating layer is laminated on the first insulating layer, and a via hole reaching the first copper wiring is formed in the second insulating layer. Further, a third insulating layer is laminated on the second insulating layer in which the via hole is formed. Next, a second wiring groove that communicates with the via hole is formed in a predetermined wiring formation region of the third insulating layer. Then, it is buried in the second wiring trench, and is electrically connected to the first copper wiring through the via hole by forming the copper film on the third insulating layer and polishing the copper film by the CMP method. A second copper wiring is formed.
ところが、CMP法による研磨処理(以下、単に「CMP研磨処理」という。)において、銅膜の研磨レートと絶縁層の研磨レートとの間に差がある。そのため、各絶縁層の配線密度にばらつきがあると、銅配線や絶縁層の表面の一部が平坦化されずに窪む、いわゆるディッシングが生じやすい。とりわけ、複数の絶縁層が積層される多層配線の形成に際しては、ディッシングが各絶縁層で生じる結果、上層において、銅配線や絶縁層の表面に生じる窪みが大きくなる。その結果、配線抵抗のばらつき、フォトリソグラフィの解像不良、各配線間の短絡など、様々な不具合が生じる場合がある。このような不具合は、製造工程における歩留まりの低下や半導体装置の品質信頼性の低下の原因となる。 However, there is a difference between the polishing rate of the copper film and the polishing rate of the insulating layer in the polishing process by the CMP method (hereinafter simply referred to as “CMP polishing process”). For this reason, if the wiring density of each insulating layer varies, so-called dishing in which a part of the surface of the copper wiring or the insulating layer is recessed without being flattened is likely to occur. In particular, when forming a multi-layer wiring in which a plurality of insulating layers are laminated, dishing occurs in each insulating layer, and as a result, a depression generated on the surface of the copper wiring or the insulating layer becomes large in the upper layer. As a result, various problems such as variations in wiring resistance, poor photolithography resolution, and short circuits between the wirings may occur. Such a defect causes a decrease in yield in the manufacturing process and a decrease in quality reliability of the semiconductor device.
そこで、各絶縁層において、銅配線が形成される配線形成領域外の非配線形成領域に、銅配線と電気的に接続されないダミー配線を埋設することが提案されている(たとえば、特許文献1参照)。これにより、各絶縁層における見かけ上の配線密度の均一化を図ることができ、CMP研磨処理に際して、ディッシングの発生を抑制することができる。
従来の提案にかかる構造では、各層の非配線形成領域は、平面視で完全に一致するように設定されており、配線形成領域に配線の形成されていない部分が存在していても、その部分にダミー配線は形成されない。そのため、配線密度のばらつきが依然として残る層が存在し、その層において、CMP研磨処理によるディッシングが発生する場合がある。
そこで、この発明の目的は、CMP研磨処理によるディッシングの発生を防止することができる半導体装置を提供することにある。
In the structure according to the conventional proposal, the non-wiring formation region of each layer is set so as to be completely coincident with each other in a plan view, and even if there is a portion where no wiring is formed in the wiring formation region, that portion No dummy wiring is formed. Therefore, there is a layer in which the variation in wiring density still remains, and dishing due to the CMP polishing process may occur in the layer.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of preventing dishing due to CMP polishing.
上記目的を達成するための請求項1記載の発明は、半導体基板と、前記半導体基板上に積層された第1絶縁層と、前記第1絶縁層の配線形成領域に埋設された第1金属配線パターンと、前記第1絶縁層上に積層された第2絶縁層と、前記第2絶縁層の配線形成領域に埋設された第2金属配線パターンと、前記第1絶縁層における前記配線形成領域外の非配線形成領域であって、前記第2絶縁層の前記配線形成領域と対向する配線対向領域および前記第2絶縁層の前記配線形成領域外の非配線形成領域と対向する非配線対向領域に、それぞれ埋設された第1ダミー金属パターンとを備えていることを特徴とする、半導体装置である。 According to a first aspect of the present invention, there is provided a semiconductor substrate, a first insulating layer stacked on the semiconductor substrate, and a first metal wiring embedded in a wiring formation region of the first insulating layer. A pattern, a second insulating layer laminated on the first insulating layer, a second metal wiring pattern embedded in a wiring forming region of the second insulating layer, and the outside of the wiring forming region in the first insulating layer A non-wiring forming region of the second insulating layer facing the wiring forming region and a non-wiring facing region of the second insulating layer facing the non-wiring forming region outside the wiring forming region. And a first dummy metal pattern embedded therein, respectively.
この構成によれば、半導体基板上に積層された第1絶縁層の配線形成領域には、第1金属配線パターンが埋設されている。また、第1絶縁層上に積層された第2絶縁層の配線形成領域には、第2金属配線パターンが埋設されている。そして、第1絶縁層の非配線形成領域であって、第2絶縁層の配線形成領域と対向する配線対向領域および第2絶縁層の非配線形成領域と対向する非配線対向領域には、第1ダミー金属パターンがそれぞれ埋設されている。 According to this configuration, the first metal wiring pattern is embedded in the wiring formation region of the first insulating layer stacked on the semiconductor substrate. A second metal wiring pattern is embedded in the wiring formation region of the second insulating layer laminated on the first insulating layer. The first insulating layer non-wiring formation region includes a wiring facing region facing the wiring forming region of the second insulating layer and a non-wiring facing region facing the non-wiring forming region of the second insulating layer. One dummy metal pattern is embedded.
つまり、第1絶縁層において、第2絶縁層の非配線形成領域と対向する非配線対向領域のみならず、第2絶縁層の配線形成領域と対向する配線対向領域にも、第1ダミー金属パターンが形成されている。これにより、第1絶縁層には、第1金属配線パターンおよび第1ダミー金属パターンで構成されるパターンが、その全体に満遍なく配置されるので、第1絶縁層におけるパターン密度(配線密度)のばらつきを低減することができる。 That is, in the first insulating layer, the first dummy metal pattern is formed not only in the non-wiring facing region facing the non-wiring forming region of the second insulating layer but also in the wiring facing region facing the wiring forming region of the second insulating layer. Is formed. As a result, the first insulating layer is uniformly arranged with the pattern composed of the first metal wiring pattern and the first dummy metal pattern, so that the pattern density (wiring density) in the first insulating layer varies. Can be reduced.
そのため、第1絶縁層に第1金属配線パターンおよび第1ダミー金属パターンを埋設するためのCMP研磨処理に際して、ディッシングの発生を抑制することができる。その結果、配線抵抗のばらつき、フォトリソグラフィの解像不良、各配線層間の短絡などの不具合の発生を低減することができる。
また、請求項2記載の発明は、前記第2絶縁層の前記非配線領域に埋設された第2ダミー金属パターンと、前記第1絶縁層の前記非配線対向領域に埋設された前記第1ダミー金属パターンと前記第2ダミー金属パターンとを接続するビアとをさらに備えていることを特徴とする、請求項1に記載の半導体装置である。
Therefore, the occurrence of dishing can be suppressed during the CMP polishing process for embedding the first metal wiring pattern and the first dummy metal pattern in the first insulating layer. As a result, it is possible to reduce the occurrence of problems such as variations in wiring resistance, poor photolithography resolution, and short circuits between the wiring layers.
According to a second aspect of the present invention, the second dummy metal pattern embedded in the non-wiring region of the second insulating layer and the first dummy embedded in the non-wiring facing region of the first insulating layer. 2. The semiconductor device according to
この構成によれば、第2絶縁層の非配線形成領域に埋設された第2ダミー金属パターンと、第1絶縁層の非配線対向領域に埋設された第1ダミー金属パターンとが、ビアによって接続されている。
半導体装置にダマシン配線を適用することに伴い、各層の配線間でコンデンサ容量(寄生容量)が形成されるおそれがある。そのため、第1絶縁層および第2絶縁層を、従来から用いられている酸化シリコン(SiO2)に代えて、低誘電率材料(たとえば、比誘電率k=3.5以下)を用いて形成することが検討されている。ところが、低誘電率膜は、酸化シリコン膜と比較して機械的強度が弱いため、CMP研磨処理の際に、第1絶縁層と第2絶縁層との界面や各絶縁層の内部に応力が加わり、第1絶縁層と第2絶縁層とが剥離したり、各絶縁層にクラックが発生したりする場合がある。
According to this configuration, the second dummy metal pattern embedded in the non-wiring formation region of the second insulating layer and the first dummy metal pattern embedded in the non-wiring facing region of the first insulating layer are connected by the via. Has been.
With the application of damascene wiring to a semiconductor device, there is a risk that capacitor capacitance (parasitic capacitance) is formed between the wirings of each layer. Therefore, the first insulating layer and the second insulating layer are formed using a low dielectric constant material (for example, a relative dielectric constant k = 3.5 or less) instead of the conventionally used silicon oxide (SiO 2 ). To be considered. However, since the low dielectric constant film has a lower mechanical strength than the silicon oxide film, stress is applied to the interface between the first insulating layer and the second insulating layer and the inside of each insulating layer during the CMP polishing process. In addition, the first insulating layer and the second insulating layer may be peeled off or a crack may be generated in each insulating layer.
第1ダミー金属パターンと第2ダミー金属パターンとが、ビアによって接続される構成では、ビアが第2絶縁層を貫通する金属柱として機能するので、第2絶縁層に大きなクラックが生じることを防止することができ、また、第1絶縁層と第2絶縁層との密着性を向上させることができる。その結果、絶縁層に低誘電率膜を使用しても、絶縁層の剥離やクラックの発生を抑制することができる。 In the configuration in which the first dummy metal pattern and the second dummy metal pattern are connected by a via, the via functions as a metal column penetrating the second insulating layer, thereby preventing a large crack from occurring in the second insulating layer. In addition, the adhesion between the first insulating layer and the second insulating layer can be improved. As a result, even when a low dielectric constant film is used for the insulating layer, peeling of the insulating layer and generation of cracks can be suppressed.
さらに、請求項3記載の発明は、前記第2絶縁層の前記非配線領域に埋設された第2ダミー金属パターンと、前記第1ダミー金属パターンおよび前記第2ダミー金属パターンは、それぞれ千鳥状に配列されていることを特徴とする、請求項1または2に記載の半導体装置である。
この構成によれば、第1ダミー金属パターンおよび第2ダミー金属パターンは、それぞれ千鳥状に配列されている。つまり、各絶縁層の非配線形成領域の表面において、ダミー金属パターンと絶縁層とが交互に隣接して配置されている。その結果、絶縁層表面にクラックが発生しても、そのクラックを隣接するダミー金属パターンによって留めることができるので、絶縁層に大きな(長い)クラックが入ることを抑制することができる。
Furthermore, the invention according to claim 3 is that the second dummy metal pattern embedded in the non-wiring region of the second insulating layer, the first dummy metal pattern, and the second dummy metal pattern are respectively staggered. The semiconductor device according to
According to this configuration, the first dummy metal pattern and the second dummy metal pattern are each arranged in a staggered pattern. That is, dummy metal patterns and insulating layers are alternately arranged adjacent to each other on the surface of the non-wiring forming region of each insulating layer. As a result, even if a crack occurs on the surface of the insulating layer, the crack can be retained by the adjacent dummy metal pattern, so that a large (long) crack can be prevented from entering the insulating layer.
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。
半導体装置1は、半導体基板2を備え、この半導体基板2の上に配線層である第1層、第2層および第3層がこの順に積層される多層配線構造を有している。
半導体基板2は、たとえば、シリコン(Si)などの半導体材料からなり、その表層部に半導体素子などが形成されている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention.
The
The semiconductor substrate 2 is made of, for example, a semiconductor material such as silicon (Si), and a semiconductor element or the like is formed on the surface layer portion thereof.
半導体基板2の上には、第1層が形成されている。より具体的には、半導体基板2の上に、拡散防止膜3および層間膜4が、この順に積層されることにより第1層が形成されている。
拡散防止膜3は、たとえば、炭化シリコン(SiC)から形成されている。
層間膜4は、比誘電率の低い絶縁材料を用いて形成されている。このような絶縁材料としては、たとえば、SiOC(比誘電率 k=2.3〜3.3)、SiOF(比誘電率 k=3.3〜3.8)などが用いられる。
A first layer is formed on the semiconductor substrate 2. More specifically, the diffusion barrier film 3 and the interlayer film 4 are laminated in this order on the semiconductor substrate 2 to form the first layer.
Diffusion prevention film 3 is formed of, for example, silicon carbide (SiC).
The interlayer film 4 is formed using an insulating material having a low relative dielectric constant. As such an insulating material, for example, SiOC (relative permittivity k = 2.3 to 3.3), SiOF (relative permittivity k = 3.3 to 3.8) or the like is used.
層間膜4および拡散防止膜3には、これら2つの膜を貫通して、半導体基板2の半導体素子領域(図示せず)に達する配線プラグ溝5が形成されている。
配線プラグ溝5には、金属材料(たとえば、銅)が埋め込まれることによって、配線プラグ6が形成されている。なお、第1層において、配線プラグ6が形成される領域を、配線プラグ形成領域40とする。
In the interlayer film 4 and the diffusion preventing film 3, a
A wiring material 6 (for example, copper) is embedded in the
また、層間膜4および拡散防止膜3の、配線プラグ形成領域40外の非配線プラグ形成領域41には、これら2つの膜を貫通し、半導体基板2に達する複数の第1ダミー配線溝7(図1においては2つ)が、所定の間隔を隔てて形成されている。
第1ダミー配線溝7には、金属材料(たとえば、銅)が埋め込まれることによって、第1ダミー配線8が形成されている。
Further, in the non-wiring plug formation region 41 outside the wiring plug formation region 40 of the interlayer film 4 and the diffusion preventing film 3, a plurality of first dummy wiring grooves 7 (through the two films and reaching the semiconductor substrate 2 ( In FIG. 1, two are formed at a predetermined interval.
A
そして、層間膜4の上には、第2層(第1絶縁層)が形成されている。より具体的には、層間膜4の上に、拡散防止膜9、層間膜10、拡散防止膜11および層間膜12が、この順に積層されることにより第2層が形成されている。
拡散防止膜9および拡散防止膜11は、拡散防止膜3と同様の材料を用いて形成されている。また、層間膜10および層間膜12は、層間膜4と同様の材料を用いて形成されている。
A second layer (first insulating layer) is formed on the interlayer film 4. More specifically, the second layer is formed by laminating the
The
層間膜12および拡散防止膜11には、これら2つの膜を貫通して、所定の配線パターンを有する複数の第1配線溝14(図1においては2つ)が、所定の間隔を隔てて形成されている。
層間膜10および拡散防止膜9には、これら2つの膜を貫通して、第1配線溝14と配線プラグ6とを連通させる複数の第1配線間ビアホール13が形成されている。なお、図1においては、複数の第1配線間ビアホール13のうち、1つだけ示されている。
In the
A plurality of first inter-wiring via
そして、第1配線間ビアホール13には、金属材料(たとえば、銅)が埋め込まれることによって第1配線間ビア15が形成されている。また、第1配線溝14には、金属材料(たとえば、銅)が埋め込まれることによって、第1配線16が形成されている。これにより、第1配線16は、第1配線間ビア15を介して、配線プラグ6と電気的に接続されている。
A first inter-wiring via 15 is formed in the first inter-wiring via
なお、第2層において、第1配線16および第1配線間ビア15が形成される領域を、第1配線形成領域17(第1絶縁層の配線形成領域)とする。
また、層間膜12および拡散防止膜11の第1配線形成領域17外の非第1配線形成領域18において、層間膜10および拡散防止膜9を挟んで第1ダミー配線8と対向する位置には、これら2つの膜を貫通して、複数の第2ダミー配線溝20(図1においては2つ)が、所定の間隔を隔てて形成されている。なお、図1においては、一方の第2ダミー配線溝20(第1配線形成領域17に近い方)を第2ダミー配線溝20Aとし、他方の第2ダミー配線溝20を第2ダミー配線溝20Bとする。
In the second layer, a region where the
Further, in the non-first
層間膜10および拡散防止膜9には、第2ダミー配線溝20と第1ダミー配線8とを連通させる複数の第1ダミービアホール19が、所定の間隔を隔てて形成されている。なお、図1においては、第2ダミー配線溝20Aにつながる第1ダミービアホール19を第1ダミービアホール19Aとし、第2ダミー配線溝20Bにつながる第1ダミービアホール19を第1ダミービアホール19Bとする。
In the
第1ダミービアホール19には、金属材料(たとえば、銅)が埋め込まれることによって第1ダミービア21が形成されている。また、第2ダミー配線溝20には、金属材料(たとえば、銅)が埋め込まれることによって、第2ダミー配線22(第1ダミー金属パターン)が形成されている。第1ダミービア21が形成されることによって、第1ダミー配線8と第2ダミー配線22とは接続されている。
A first dummy via 21 is formed in the first dummy via hole 19 by embedding a metal material (for example, copper). Further, a second dummy wiring 22 (first dummy metal pattern) is formed in the second dummy wiring groove 20 by embedding a metal material (for example, copper). By forming the first dummy via 21, the
そして、層間膜12の上には、第3層(第2絶縁層)が形成されている。より具体的には、層間膜12の上に、拡散防止膜23、層間膜24、拡散防止膜25および層間膜26が、この順に積層されることにより第3層が形成されている。
拡散防止膜23および拡散防止膜25は、拡散防止膜3と同様の材料を用いて形成されている。また、層間膜24および層間膜26は、層間膜4と同様の材料を用いて形成されている。
A third layer (second insulating layer) is formed on the
The
層間膜26および拡散防止膜25には、これら2つの膜を貫通して、所定の配線パターンを有する複数の第2配線溝28(図1においては3つ)が、所定の間隔を隔てて形成されている。
層間膜24および拡散防止膜23には、これら2つの膜を貫通して、第2配線溝28と第1配線16とを連通させる複数の第2配線間ビアホール27が、所定の間隔を隔てて形成されている。なお、図1においては、複数の第2配線間ビアホール27のうち、2つだけ示されている。
In the
In the
そして、第2配線間ビアホール27には、金属材料(たとえば、銅)が埋め込まれることによって第2配線間ビア29が形成されている。また、第2配線溝28には、金属材料(たとえば、銅)が埋め込まれることによって、第2配線30(第2金属配線パターン)が形成されている。これにより、第2配線30は、第2配線間ビア29を介して、第1配線16と電気的に接続されている。
A second inter-wiring via 29 is formed in the second inter-wiring via
なお、第3層において、第2配線30および第2配線間ビア29が形成される領域を、第2配線形成領域31(第2絶縁層の配線形成領域)とする。また、第2層において、第2ダミー配線22Aが形成される領域は、第2配線形成領域31に対向する領域であるため、この領域を第1配線対向領域32とする。一方、第2ダミー配線22Bが形成される領域は、第2配線形成領域31外の非第2配線形成領域33に対向する領域であるため、この領域を第1非配線対向領域38とする。
In the third layer, a region where the
また、層間膜26および拡散防止膜25の非第2配線形成領域33において、層間膜24および拡散防止膜23を挟んで第2ダミー配線22Bと対向する位置には、これら2つの膜を貫通して、第3ダミー配線溝35が形成されている。
層間膜24および拡散防止膜23には、第3ダミー配線溝35と第2ダミー配線22Bとを連通させる複数の第2ダミービアホール34が、所定の間隔を隔てて形成されている。
Further, in the non-second
In the
そして、第2ダミービアホール34には、金属材料(たとえば、銅)が埋め込まれることによって第2ダミービア36が形成されている。また、第3ダミー配線溝35には、金属材料(たとえば、銅)が埋め込まれることによって、第3ダミー配線37(第2ダミー金属パターン)が形成されている。第2ダミービア36が形成されることによって、第2ダミー配線22と第3ダミー配線37とは接続されている。
A second dummy via 36 is formed in the second dummy via hole 34 by embedding a metal material (for example, copper). In addition, a third dummy wiring 37 (second dummy metal pattern) is formed in the third
そして、層間膜26の上には、第2配線30および第3ダミー配線37の酸化を防止するための絶縁膜39が、これらの配線を覆うように形成されている。
図2は、図1に示す半導体装置1の第2層を平面視した場合の図解的な平面図である。なお、図2において、A−Aで示される切断面で切断したときの断面図が図1となる。
図2に示すように、第1配線16が形成されている第1配線形成領域17外の非第1配線形成領域18には、略矩形状の複数の第2ダミー配線22(図2においては11個)が、半導体装置1の各辺に沿って列を成すように、互いに所定の間隔を隔てて配置されている。また、複数の第2ダミー配線22は、各列における各第2ダミー配線22が、隣接する列の第2ダミー配線22と隣り合わないように、全体として千鳥状に配列されている。このような第2ダミー配線22の配置により、非第1配線形成領域18においては、半導体装置1の各辺に沿って、第2ダミー配線22と層間膜12の表面とが交互に隣接して表われる。
An insulating
FIG. 2 is a schematic plan view when the second layer of the
As shown in FIG. 2, the non-first
また、第2ダミー配線22は、第2ダミー配線22の表面積が、第2層の表面積に対して30%以上となるように形成されることが好ましい。第2層の表面積に対する第2ダミー配線22の表面積が、このような範囲であれば、半導体装置1の製造工程におけるディッシングの発生を効果的に抑制することができる。
また、図2の破線で示すように、第2ダミー配線22の上面には、複数の第2ダミービア36(図2においては4本1組)が接続される(図1参照)。各第2ダミービア36は、各第2ダミー配線22の各隅に配置され、全体として、平面視2×2の行列状に配置される。
The
2, a plurality of second dummy vias 36 (a set of four in FIG. 2) are connected to the upper surface of the second dummy wiring 22 (see FIG. 1). Each second dummy via 36 is arranged at each corner of each
なお、図2には表われていないが、半導体装置1の第1層の非配線プラグ形成領域41においても、第1ダミー配線8は、第2ダミー配線22の場合と同様に、全体として千鳥状に配置されている。また、第3層の非第2配線形成領域33においても、第3ダミー配線37は、第2ダミー配線22の場合と同様に、全体として千鳥状に配置されている。
次に、半導体装置1の製造方法について説明する。
Although not shown in FIG. 2, in the first layer non-wiring plug formation region 41 of the
Next, a method for manufacturing the
半導体装置1の製造に際しては、まず、半導体基板2の上に、拡散防止膜3および層間膜4が、この順に積層される。次いで、層間膜4の上に、配線プラグ溝5および第1ダミー配線溝7に対応するパターンにパターニングされたフォトレジスト(図示せず)が形成される。そして、このフォトレジストをマスクとして、層間膜4および拡散防止膜3をエッチングすることにより、層間膜4および拡散防止膜3を貫通する配線プラグ溝5および第1ダミー配線溝7が形成される。
In manufacturing the
次いで、フォトレジストが除去された後、半導体基板2の上面、配線プラグ溝5の内面および第1ダミー配線溝7の内面に、バリア膜(図示せず)が、スパッタ法により被着される。このバリア膜の形成後は、たとえば、電解めっき法、スパッタ法、CVD法などの方法によって、配線プラグ溝5および第1ダミー配線溝7を埋め尽くす金属膜(たとえば、銅膜)(図示せず)が形成される。
Next, after the photoresist is removed, a barrier film (not shown) is deposited on the upper surface of the semiconductor substrate 2, the inner surface of the
そして、CMP法による金属膜の研磨が行なわれる。この研磨は、金属膜の表面が、層間膜4の表面と面一になるまで続けられて、配線プラグ溝5および第1ダミー配線溝7に埋め込まれていない、余分な金属膜が除去される。この際、層間膜4に第1ダミー配線溝7が形成されているため、層間膜4や配線プラグ6の一部が窪むディッシングを抑制することができる。この研磨により、配線プラグ溝5に埋設され、半導体基板2の半導体素子領域(図示せず)に接続された配線プラグ6、および、第1ダミー配線溝7に埋設された第1ダミー配線8が形成されて、第1層の形成が完了する。
Then, the metal film is polished by the CMP method. This polishing is continued until the surface of the metal film is flush with the surface of the interlayer film 4, and the excess metal film not embedded in the
その後、層間膜4の上に、拡散防止膜9、層間膜10、拡散防止膜11および層間膜12が、この順に積層される。次いで、第1配線間ビアホール13および第1ダミービアホール19に対応するパターンにパターニングされたフォトレジスト(図示せず)が形成される。そして、このフォトレジストをマスクとして、層間膜12、拡散防止膜11、層間膜10および拡散防止膜9をエッチングすることにより、第1配線間ビアホール13および第1ダミービアホール19が形成される。
Thereafter, the
次に、層間膜12の上に、第1配線溝14および第2ダミー配線溝20に対応するパターンにパターニングされたフォトレジスト(図示せず)が形成される。そして、このフォトレジストをマスクとして、層間膜12および拡散防止膜11をエッチングすることにより、第1配線溝14および第2ダミー配線溝20が形成される。
次に、フォトレジストが除去された後、配線プラグ6の上面、第1ダミー配線8の上面、第1配線間ビアホール13の内面、第1配線溝14の内面、第1ダミービアホール19の内面および第2ダミー配線溝20の内面に、バリア膜(図示せず)が、スパッタ法により被着される。このバリア膜の形成後は、たとえば、電解めっき法、スパッタ法、CVD法などの方法によって、第1配線間ビアホール13、第1配線溝14、第1ダミービアホール19および第2ダミー配線溝20を埋め尽くす金属膜が形成される。
Next, a photoresist (not shown) patterned in a pattern corresponding to the
Next, after the photoresist is removed, the upper surface of the
そして、CMP法による金属膜の研磨が行なわれる。この研磨は、金属膜の表面が、層間膜12の表面と面一になるまで続けられて、第1配線溝14および第2ダミー配線溝20に埋め込まれていない、余分な金属膜が除去される。この際、層間膜12に第2ダミー配線溝20が形成されているため、層間膜12や第1配線16の一部が窪むディッシングを抑制することができる。この研磨により、第1配線溝14に埋設され、第1配線間ビア15を介して第1配線16と接続された第1配線16、および、第2ダミー配線溝20に埋設され、第1ダミービア21を介して第1ダミー配線8と接続された第2ダミー配線22が形成されて、第2層の形成が完了する。
Then, the metal film is polished by the CMP method. This polishing is continued until the surface of the metal film is flush with the surface of the
その後、層間膜12の上に、拡散防止膜23、層間膜24、拡散防止膜25および層間膜26が、この順に積層される。次いで、第2配線間ビアホール27および第2ダミービアホール34に対応するパターンにパターニングされたフォトレジスト(図示せず)が形成される。そして、このフォトレジストをマスクとして、層間膜26、拡散防止膜25、層間膜24および拡散防止膜23をエッチングすることにより、第2配線間ビアホール27および第2ダミービアホール34が形成される。
Thereafter, the
次に、層間膜26の上に、第2配線溝28および第3ダミー配線溝35に対応するパターンにパターニングされたフォトレジスト(図示せず)が形成される。そして、このフォトレジストをマスクとして、層間膜26および拡散防止膜25をエッチングすることにより、第2配線溝28および第3ダミー配線溝35が形成される。
次に、フォトレジストが除去された後、第1配線16の上面、第2ダミー配線22の上面、第2配線間ビアホール27の内面、第2配線溝28の内面、第2ダミービアホール34の内面および第3ダミー配線溝35の内面に、バリア膜(図示せず)が、スパッタ法により被着される。このバリア膜の形成後は、たとえば、電解めっき法、スパッタ法、CVD法などの方法によって、第2配線間ビアホール27、第2配線溝28、第2ダミービアホール34および第3ダミー配線溝35を埋め尽くす金属膜が形成される。
Next, a photoresist (not shown) patterned in a pattern corresponding to the
Next, after the photoresist is removed, the upper surface of the
そして、CMP法による金属膜の研磨が行なわれる。この研磨は、金属膜の表面が、層間膜26の表面と面一になるまで続けられて、第2配線溝28および第3ダミー配線溝35に埋め込まれていない、余分な金属膜が除去される。この際、層間膜26に第3ダミー配線溝35が形成されているため、層間膜26や第2配線30の一部が窪むディッシングを抑制することができる。この研磨により、第2配線溝28に埋設され、第2配線間ビア29を介して第1配線16と接続された第2配線30、および、第3ダミー配線溝35に埋設され、第2ダミービア36を介して第2ダミー配線22と接続された第3ダミー配線37が形成されて、第3層の形成が完了する。
Then, the metal film is polished by the CMP method. This polishing is continued until the surface of the metal film is flush with the surface of the
そして、第3層の上、より具体的には、層間膜26の上に絶縁膜39が形成されることにより、半導体装置1が完成する。
以上のように、半導体装置1においては、第2層の非第1配線形成領域18であって、第3層の第2配線形成領域31と対向する第1配線対向領域32および第3層の非第2配線形成領域33と対向する第1非配線対向領域38のいずれにも、第2ダミー配線22が埋設されている。
Then, the insulating
As described above, in the
つまり、第2層において、第3層の非第2配線形成領域33と対向する第1非配線対向領域38のみならず、第3層の第2配線形成領域31と対向する第1配線対向領域32にも、第2ダミー配線22が形成されている。これにより、第2層には、第1配線16および第2ダミー配線22で構成されるパターンが、その全体に満遍なく配置されるので、第2層におけるパターン密度(配線密度)のばらつきを低減することができる。
That is, in the second layer, not only the first
そのため、第2層に第1配線16および第2ダミー配線22を埋設するためのCMP研磨処理に際して、ディッシングの発生を抑制することができる。その結果、配線抵抗のばらつき、フォトリソグラフィの解像不良、各配線層間の短絡などの不具合の発生を低減することができる。
また、第3ダミー配線37と、第1非配線対向領域38に埋設された第2ダミー配線22とが、第2ダミービア36によって接続されている。
Therefore, the occurrence of dishing can be suppressed during the CMP polishing process for burying the
In addition, the
半導体装置1にダマシン配線を適用することに伴い、各層の配線間でコンデンサ容量(寄生容量)が形成されるおそれがある。そのため、各層間膜(12、24、26)を、従来から用いられている酸化シリコン(SiO2)に代えて、低誘電率材料(たとえば、比誘電率k=3.5以下)を用いて形成することが検討されている。ところが、低誘電率膜は、酸化シリコン膜と比較して機械的強度が弱いため、CMP研磨処理の際に、第2層と第3層との界面や各層間膜(12、24、26)の内部に応力が加わり、第2層と第3層とが剥離したり、各層間膜(12、24、26)にクラックが発生したりする場合がある。
With the application of damascene wiring to the
第2ダミー配線22と第3ダミー配線37との間に第2ダミービア36が設けられることにより、第2ダミービア36が、層間膜24を貫通する金属柱として機能するので、層間膜24に大きなクラックが生じることを防止することができ、また、第2層と第3層との密着性を向上させることができる。むろん、層間膜12および層間膜26については、第2ダミー配線22および第3ダミー配線37がそれぞれ形成されているため、これら層間膜(12、26)に大きなクラックを生じることを防止することができる。その結果、各層間膜(12、24、26)に低誘電率膜を使用しても、各層の剥離やクラックの発生などを抑制することができる。なお、第1ダミー配線8と第2ダミー配線22との間に第1ダミービア21が設けられることにより、第1層と第2層との間においても同様の効果を得ることができる。
By providing the second dummy via 36 between the
また、第2ダミービア36は、複数設けられている。さらに、それら複数の第2ダミービア36が、第2ダミー配線22の各隅にそれぞれ配置され、全体として、平面視2×2の行列状に配置されている。そのため、第3ダミー配線37に大きな応力が加わったとしても、その応力を各第2ダミービア36に均一に分散させることができる。
さらに、第1ダミー配線8、第2ダミー配線22および第3ダミー配線37は、それぞれ千鳥状に配列されている。
A plurality of second dummy vias 36 are provided. Further, the plurality of second dummy vias 36 are respectively arranged at the respective corners of the
Further, the
つまり、第1層の非配線プラグ領域41、第2層の非第1配線領域18および第3層の非第2配線形成領域33において、各ダミー配線(8、22、37)と各層間膜(4、12、26)とが交互に隣接して配置されている。その結果、各層間膜(4、12、26)表面にクラックが発生しても、そのクラックを隣接する各ダミー配線(4、22、37)によって留めることができるので、各層間膜(4、12、26)に大きな(長い)クラックが入ることを抑制することができる。
That is, in the first layer non-wiring plug region 41, the second layer
以上、この発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、上述の実施形態では、この発明の第1絶縁層を第2層(図1参照)とし、この発明の第2絶縁層を第3層(図1参照)として説明したが、第1層(図1参照)をこの発明の第1絶縁層とし、第2層をこの発明の第2絶縁層としてもよい。また、第3層の上に、さらに第4層を形成し、第3層をこの発明の第1絶縁層とし、その第4層をこの発明の第2絶縁層としてもよい。
Although one embodiment of the present invention has been described above, the present invention can be implemented in other forms.
For example, in the above-described embodiment, the first insulating layer of the present invention is described as the second layer (see FIG. 1), and the second insulating layer of the present invention is described as the third layer (see FIG. 1). (See FIG. 1) may be the first insulating layer of the present invention, and the second layer may be the second insulating layer of the present invention. Further, a fourth layer may be further formed on the third layer, the third layer may be the first insulating layer of the present invention, and the fourth layer may be the second insulating layer of the present invention.
また、上述の実施形態では、各層間膜(4、10、12、24、26)として、SiOC(比誘電率 k=2.3〜3.3)、SiOF(比誘電率 k=3.3〜3.8)などの低誘電率膜を例示したが、従来用いられている酸化シリコン(SiO2)を用いてもよい。
また、上述の実施形態では、各配線(6、14、30)および各ダミー配線(8、22、37)を、いわゆるデュアルダマシン法により形成する手段を取り上げたが、これらは、いわゆるシングルダマシン法で形成してもよい。
Moreover, in the above-mentioned embodiment, as each interlayer film (4, 10, 12, 24, 26), SiOC (relative permittivity k = 2.3 to 3.3), SiOF (relative permittivity k = 3.3). Although a low dielectric constant film such as ˜3.8) is exemplified, silicon oxide (SiO 2 ) that has been conventionally used may be used.
In the above-described embodiment, the means for forming each wiring (6, 14, 30) and each dummy wiring (8, 22, 37) by the so-called dual damascene method has been taken up. May be formed.
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.
1 半導体装置
2 半導体基板
9 拡散防止膜
10 層間膜
11 拡散防止膜
12 層間膜
16 第1配線
17 第1配線形成領域
18 非第1配線形成領域
22 第2ダミー配線
23 拡散防止膜
24 層間膜
25 拡散防止膜
26 層間膜
30 第2配線
31 第2配線形成領域
32 第1配線対向領域
33 非第2配線形成領域
36 第2ダミービア
37 第3ダミー配線
38 第1非配線対向領域
DESCRIPTION OF
Claims (3)
前記半導体基板上に積層された第1絶縁層と、
前記第1絶縁層の配線形成領域に埋設された第1金属配線パターンと、
前記第1絶縁層上に積層された第2絶縁層と、
前記第2絶縁層の配線形成領域に埋設された第2金属配線パターンと、
前記第1絶縁層における前記配線形成領域外の非配線形成領域であって、前記第2絶縁層の前記配線形成領域と対向する配線対向領域および前記第2絶縁層の前記配線形成領域外の非配線形成領域と対向する非配線対向領域に、それぞれ埋設された第1ダミー金属パターンとを備えていることを特徴とする、半導体装置。 A semiconductor substrate;
A first insulating layer stacked on the semiconductor substrate;
A first metal wiring pattern embedded in a wiring formation region of the first insulating layer;
A second insulating layer stacked on the first insulating layer;
A second metal wiring pattern embedded in a wiring formation region of the second insulating layer;
A non-wiring formation area outside the wiring formation area in the first insulating layer, the wiring facing area facing the wiring formation area of the second insulating layer and the non-wiring area outside the wiring formation area of the second insulating layer. A semiconductor device comprising: a first dummy metal pattern embedded in a non-wiring facing region facing a wiring forming region.
前記第1絶縁層の前記非配線対向領域に埋設された前記第1ダミー金属パターンと前記第2ダミー金属パターンとを接続するビアとをさらに備えていることを特徴とする、請求項1に記載の半導体装置。 A second dummy metal pattern embedded in the non-wiring region of the second insulating layer;
The via according to claim 1, further comprising a via connecting the first dummy metal pattern and the second dummy metal pattern embedded in the non-wiring facing region of the first insulating layer. Semiconductor device.
前記第1ダミー金属パターンおよび前記第2ダミー金属パターンは、それぞれ千鳥状に配列されていることを特徴とする、請求項1または2に記載の半導体装置。 A second dummy metal pattern embedded in the non-wiring region of the second insulating layer;
3. The semiconductor device according to claim 1, wherein the first dummy metal pattern and the second dummy metal pattern are arranged in a staggered manner. 4.
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