JP2008124070A - Semiconductor device - Google Patents

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雄一 中尾
Satoshi Kageyama
聡 蔭山
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which occurrence of dishing in CMP (chemical and mechanical polishing) processing can be prevented. <P>SOLUTION: The semiconductor device 1 has a multilayer structure in which first, second and third layers are laminated in this order. In the semiconductor device 1, second dummy wirings 22 are buried in a first wiring opposite region 32 opposing a second wiring forming region 31 of a third layer in a non-first wiring forming region 18 out of a first wiring forming region 17 in a second layer, and on a first non-wiring opposing region 38 opposing a non-second wiring forming region 33 out of the second wiring forming region 31 of the third layer. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

この発明は、半導体装置、詳しくは、ダマシン配線を有する半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having damascene wiring.

近年、半導体装置の高集積化に伴い、配線の微細化が要求されている。このような要求に応えるべく、半導体装置用の配線として、従来のアルミニウム（Ａｌ）配線などに代えて、電気抵抗の小さい銅（Ｃｕ）配線などを用いることが検討されている。
微細な銅配線を形成する方法としては、ダマシン法が知られている。
たとえば、ダマシン法では、まず、半導体基板の上に第１の絶縁層が積層される。次に、第１の絶縁層の所定の配線形成領域に、第１の配線溝が形成される。次いで、第１の絶縁層の上に、第１の配線溝を埋め尽くす銅膜が形成される。そして、化学的機械的研磨法（ＣＭＰ法）による銅膜の研磨処理により、第１の配線溝に埋め込まれていない余分な銅が除去され、第１の配線溝に埋設された第１の銅配線が形成される。その後、第１の絶縁層の上に、第２の絶縁層が積層され、この第２の絶縁層に、第１の銅配線に達するビアホールが形成される。さらに、このビアホールが形成された第２の絶縁層の上に、第３の絶縁層が積層される。次いで、第３の絶縁層の所定の配線形成領域に、ビアホールと連通する第２の配線溝が形成される。そして、第２の配線溝に埋設され、第３の絶縁層上への銅膜の形成およびＣＭＰ法による銅膜の研磨処理により、第１の銅配線と、ビアホールを介して電気的に接続された第２の銅配線が形成される。 In recent years, with the high integration of semiconductor devices, miniaturization of wiring is required. In order to meet such demands, it has been studied to use copper (Cu) wiring having a low electrical resistance instead of conventional aluminum (Al) wiring or the like as wiring for a semiconductor device.
A damascene method is known as a method for forming fine copper wiring.
For example, in the damascene method, first, a first insulating layer is stacked on a semiconductor substrate. Next, a first wiring groove is formed in a predetermined wiring formation region of the first insulating layer. Next, a copper film that fills the first wiring trench is formed on the first insulating layer. Then, the excess copper not embedded in the first wiring trench is removed by polishing the copper film by a chemical mechanical polishing method (CMP method), and the first copper buried in the first wiring trench is removed. A wiring is formed. Thereafter, a second insulating layer is laminated on the first insulating layer, and a via hole reaching the first copper wiring is formed in the second insulating layer. Further, a third insulating layer is laminated on the second insulating layer in which the via hole is formed. Next, a second wiring groove that communicates with the via hole is formed in a predetermined wiring formation region of the third insulating layer. Then, it is buried in the second wiring trench, and is electrically connected to the first copper wiring through the via hole by forming the copper film on the third insulating layer and polishing the copper film by the CMP method. A second copper wiring is formed.

ところが、ＣＭＰ法による研磨処理（以下、単に「ＣＭＰ研磨処理」という。）において、銅膜の研磨レートと絶縁層の研磨レートとの間に差がある。そのため、各絶縁層の配線密度にばらつきがあると、銅配線や絶縁層の表面の一部が平坦化されずに窪む、いわゆるディッシングが生じやすい。とりわけ、複数の絶縁層が積層される多層配線の形成に際しては、ディッシングが各絶縁層で生じる結果、上層において、銅配線や絶縁層の表面に生じる窪みが大きくなる。その結果、配線抵抗のばらつき、フォトリソグラフィの解像不良、各配線間の短絡など、様々な不具合が生じる場合がある。このような不具合は、製造工程における歩留まりの低下や半導体装置の品質信頼性の低下の原因となる。   However, there is a difference between the polishing rate of the copper film and the polishing rate of the insulating layer in the polishing process by the CMP method (hereinafter simply referred to as “CMP polishing process”). For this reason, if the wiring density of each insulating layer varies, so-called dishing in which a part of the surface of the copper wiring or the insulating layer is recessed without being flattened is likely to occur. In particular, when forming a multi-layer wiring in which a plurality of insulating layers are laminated, dishing occurs in each insulating layer, and as a result, a depression generated on the surface of the copper wiring or the insulating layer becomes large in the upper layer. As a result, various problems such as variations in wiring resistance, poor photolithography resolution, and short circuits between the wirings may occur. Such a defect causes a decrease in yield in the manufacturing process and a decrease in quality reliability of the semiconductor device.

そこで、各絶縁層において、銅配線が形成される配線形成領域外の非配線形成領域に、銅配線と電気的に接続されないダミー配線を埋設することが提案されている（たとえば、特許文献１参照）。これにより、各絶縁層における見かけ上の配線密度の均一化を図ることができ、ＣＭＰ研磨処理に際して、ディッシングの発生を抑制することができる。
特開２００４−１５３０１５号公報 Therefore, it has been proposed to embed a dummy wiring that is not electrically connected to the copper wiring in a non-wiring formation region outside the wiring formation region where the copper wiring is formed in each insulating layer (see, for example, Patent Document 1). ). Thereby, the apparent wiring density in each insulating layer can be made uniform, and the occurrence of dishing can be suppressed during the CMP polishing process.
JP 2004-153015 A

従来の提案にかかる構造では、各層の非配線形成領域は、平面視で完全に一致するように設定されており、配線形成領域に配線の形成されていない部分が存在していても、その部分にダミー配線は形成されない。そのため、配線密度のばらつきが依然として残る層が存在し、その層において、ＣＭＰ研磨処理によるディッシングが発生する場合がある。
そこで、この発明の目的は、ＣＭＰ研磨処理によるディッシングの発生を防止することができる半導体装置を提供することにある。 In the structure according to the conventional proposal, the non-wiring formation region of each layer is set so as to be completely coincident with each other in a plan view, and even if there is a portion where no wiring is formed in the wiring formation region, that portion No dummy wiring is formed. Therefore, there is a layer in which the variation in wiring density still remains, and dishing due to the CMP polishing process may occur in the layer.
SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of preventing dishing due to CMP polishing.

上記目的を達成するための請求項１記載の発明は、半導体基板と、前記半導体基板上に積層された第１絶縁層と、前記第１絶縁層の配線形成領域に埋設された第１金属配線パターンと、前記第１絶縁層上に積層された第２絶縁層と、前記第２絶縁層の配線形成領域に埋設された第２金属配線パターンと、前記第１絶縁層における前記配線形成領域外の非配線形成領域であって、前記第２絶縁層の前記配線形成領域と対向する配線対向領域および前記第２絶縁層の前記配線形成領域外の非配線形成領域と対向する非配線対向領域に、それぞれ埋設された第１ダミー金属パターンとを備えていることを特徴とする、半導体装置である。   According to a first aspect of the present invention, there is provided a semiconductor substrate, a first insulating layer stacked on the semiconductor substrate, and a first metal wiring embedded in a wiring formation region of the first insulating layer. A pattern, a second insulating layer laminated on the first insulating layer, a second metal wiring pattern embedded in a wiring forming region of the second insulating layer, and the outside of the wiring forming region in the first insulating layer A non-wiring forming region of the second insulating layer facing the wiring forming region and a non-wiring facing region of the second insulating layer facing the non-wiring forming region outside the wiring forming region. And a first dummy metal pattern embedded therein, respectively.

この構成によれば、半導体基板上に積層された第１絶縁層の配線形成領域には、第１金属配線パターンが埋設されている。また、第１絶縁層上に積層された第２絶縁層の配線形成領域には、第２金属配線パターンが埋設されている。そして、第１絶縁層の非配線形成領域であって、第２絶縁層の配線形成領域と対向する配線対向領域および第２絶縁層の非配線形成領域と対向する非配線対向領域には、第１ダミー金属パターンがそれぞれ埋設されている。   According to this configuration, the first metal wiring pattern is embedded in the wiring formation region of the first insulating layer stacked on the semiconductor substrate. A second metal wiring pattern is embedded in the wiring formation region of the second insulating layer laminated on the first insulating layer. The first insulating layer non-wiring formation region includes a wiring facing region facing the wiring forming region of the second insulating layer and a non-wiring facing region facing the non-wiring forming region of the second insulating layer. One dummy metal pattern is embedded.

つまり、第１絶縁層において、第２絶縁層の非配線形成領域と対向する非配線対向領域のみならず、第２絶縁層の配線形成領域と対向する配線対向領域にも、第１ダミー金属パターンが形成されている。これにより、第１絶縁層には、第１金属配線パターンおよび第１ダミー金属パターンで構成されるパターンが、その全体に満遍なく配置されるので、第１絶縁層におけるパターン密度（配線密度）のばらつきを低減することができる。   That is, in the first insulating layer, the first dummy metal pattern is formed not only in the non-wiring facing region facing the non-wiring forming region of the second insulating layer but also in the wiring facing region facing the wiring forming region of the second insulating layer. Is formed. As a result, the first insulating layer is uniformly arranged with the pattern composed of the first metal wiring pattern and the first dummy metal pattern, so that the pattern density (wiring density) in the first insulating layer varies. Can be reduced.

そのため、第１絶縁層に第１金属配線パターンおよび第１ダミー金属パターンを埋設するためのＣＭＰ研磨処理に際して、ディッシングの発生を抑制することができる。その結果、配線抵抗のばらつき、フォトリソグラフィの解像不良、各配線層間の短絡などの不具合の発生を低減することができる。
また、請求項２記載の発明は、前記第２絶縁層の前記非配線領域に埋設された第２ダミー金属パターンと、前記第１絶縁層の前記非配線対向領域に埋設された前記第１ダミー金属パターンと前記第２ダミー金属パターンとを接続するビアとをさらに備えていることを特徴とする、請求項１に記載の半導体装置である。 Therefore, the occurrence of dishing can be suppressed during the CMP polishing process for embedding the first metal wiring pattern and the first dummy metal pattern in the first insulating layer. As a result, it is possible to reduce the occurrence of problems such as variations in wiring resistance, poor photolithography resolution, and short circuits between the wiring layers.
According to a second aspect of the present invention, the second dummy metal pattern embedded in the non-wiring region of the second insulating layer and the first dummy embedded in the non-wiring facing region of the first insulating layer. 2. The semiconductor device according to claim 1, further comprising a via connecting the metal pattern and the second dummy metal pattern. 3.

この構成によれば、第２絶縁層の非配線形成領域に埋設された第２ダミー金属パターンと、第１絶縁層の非配線対向領域に埋設された第１ダミー金属パターンとが、ビアによって接続されている。
半導体装置にダマシン配線を適用することに伴い、各層の配線間でコンデンサ容量（寄生容量）が形成されるおそれがある。そのため、第１絶縁層および第２絶縁層を、従来から用いられている酸化シリコン（ＳｉＯ2）に代えて、低誘電率材料（たとえば、比誘電率ｋ＝３．５以下）を用いて形成することが検討されている。ところが、低誘電率膜は、酸化シリコン膜と比較して機械的強度が弱いため、ＣＭＰ研磨処理の際に、第１絶縁層と第２絶縁層との界面や各絶縁層の内部に応力が加わり、第１絶縁層と第２絶縁層とが剥離したり、各絶縁層にクラックが発生したりする場合がある。 According to this configuration, the second dummy metal pattern embedded in the non-wiring formation region of the second insulating layer and the first dummy metal pattern embedded in the non-wiring facing region of the first insulating layer are connected by the via. Has been.
With the application of damascene wiring to a semiconductor device, there is a risk that capacitor capacitance (parasitic capacitance) is formed between the wirings of each layer. Therefore, the first insulating layer and the second insulating layer are formed using a low dielectric constant material (for example, a relative dielectric constant k = 3.5 or less) instead of the conventionally used silicon oxide (SiO 2 ). To be considered. However, since the low dielectric constant film has a lower mechanical strength than the silicon oxide film, stress is applied to the interface between the first insulating layer and the second insulating layer and the inside of each insulating layer during the CMP polishing process. In addition, the first insulating layer and the second insulating layer may be peeled off or a crack may be generated in each insulating layer.

第１ダミー金属パターンと第２ダミー金属パターンとが、ビアによって接続される構成では、ビアが第２絶縁層を貫通する金属柱として機能するので、第２絶縁層に大きなクラックが生じることを防止することができ、また、第１絶縁層と第２絶縁層との密着性を向上させることができる。その結果、絶縁層に低誘電率膜を使用しても、絶縁層の剥離やクラックの発生を抑制することができる。   In the configuration in which the first dummy metal pattern and the second dummy metal pattern are connected by a via, the via functions as a metal column penetrating the second insulating layer, thereby preventing a large crack from occurring in the second insulating layer. In addition, the adhesion between the first insulating layer and the second insulating layer can be improved. As a result, even when a low dielectric constant film is used for the insulating layer, peeling of the insulating layer and generation of cracks can be suppressed.

さらに、請求項３記載の発明は、前記第２絶縁層の前記非配線領域に埋設された第２ダミー金属パターンと、前記第１ダミー金属パターンおよび前記第２ダミー金属パターンは、それぞれ千鳥状に配列されていることを特徴とする、請求項１または２に記載の半導体装置である。
この構成によれば、第１ダミー金属パターンおよび第２ダミー金属パターンは、それぞれ千鳥状に配列されている。つまり、各絶縁層の非配線形成領域の表面において、ダミー金属パターンと絶縁層とが交互に隣接して配置されている。その結果、絶縁層表面にクラックが発生しても、そのクラックを隣接するダミー金属パターンによって留めることができるので、絶縁層に大きな（長い）クラックが入ることを抑制することができる。 Furthermore, the invention according to claim 3 is that the second dummy metal pattern embedded in the non-wiring region of the second insulating layer, the first dummy metal pattern, and the second dummy metal pattern are respectively staggered. The semiconductor device according to claim 1, wherein the semiconductor device is arranged.
According to this configuration, the first dummy metal pattern and the second dummy metal pattern are each arranged in a staggered pattern. That is, dummy metal patterns and insulating layers are alternately arranged adjacent to each other on the surface of the non-wiring forming region of each insulating layer. As a result, even if a crack occurs on the surface of the insulating layer, the crack can be retained by the adjacent dummy metal pattern, so that a large (long) crack can be prevented from entering the insulating layer.

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。
半導体装置１は、半導体基板２を備え、この半導体基板２の上に配線層である第１層、第２層および第３層がこの順に積層される多層配線構造を有している。
半導体基板２は、たとえば、シリコン（Ｓｉ）などの半導体材料からなり、その表層部に半導体素子などが形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention.
The semiconductor device 1 includes a semiconductor substrate 2 and has a multilayer wiring structure in which a first layer, a second layer, and a third layer, which are wiring layers, are stacked in this order on the semiconductor substrate 2.
The semiconductor substrate 2 is made of, for example, a semiconductor material such as silicon (Si), and a semiconductor element or the like is formed on the surface layer portion thereof.

半導体基板２の上には、第１層が形成されている。より具体的には、半導体基板２の上に、拡散防止膜３および層間膜４が、この順に積層されることにより第１層が形成されている。
拡散防止膜３は、たとえば、炭化シリコン（ＳｉＣ）から形成されている。
層間膜４は、比誘電率の低い絶縁材料を用いて形成されている。このような絶縁材料としては、たとえば、ＳｉＯＣ（比誘電率 ｋ＝２．３〜３．３）、ＳｉＯＦ（比誘電率 ｋ＝３．３〜３．８）などが用いられる。 A first layer is formed on the semiconductor substrate 2. More specifically, the diffusion barrier film 3 and the interlayer film 4 are laminated in this order on the semiconductor substrate 2 to form the first layer.
Diffusion prevention film 3 is formed of, for example, silicon carbide (SiC).
The interlayer film 4 is formed using an insulating material having a low relative dielectric constant. As such an insulating material, for example, SiOC (relative permittivity k = 2.3 to 3.3), SiOF (relative permittivity k = 3.3 to 3.8) or the like is used.

層間膜４および拡散防止膜３には、これら２つの膜を貫通して、半導体基板２の半導体素子領域（図示せず）に達する配線プラグ溝５が形成されている。
配線プラグ溝５には、金属材料（たとえば、銅）が埋め込まれることによって、配線プラグ６が形成されている。なお、第１層において、配線プラグ６が形成される領域を、配線プラグ形成領域４０とする。 In the interlayer film 4 and the diffusion preventing film 3, a wiring plug groove 5 that penetrates through these two films and reaches a semiconductor element region (not shown) of the semiconductor substrate 2 is formed.
A wiring material 6 (for example, copper) is embedded in the wiring plug groove 5 to form a wiring plug 6. In the first layer, a region where the wiring plug 6 is formed is referred to as a wiring plug formation region 40.

また、層間膜４および拡散防止膜３の、配線プラグ形成領域４０外の非配線プラグ形成領域４１には、これら２つの膜を貫通し、半導体基板２に達する複数の第１ダミー配線溝７（図１においては２つ）が、所定の間隔を隔てて形成されている。
第１ダミー配線溝７には、金属材料（たとえば、銅）が埋め込まれることによって、第１ダミー配線８が形成されている。 Further, in the non-wiring plug formation region 41 outside the wiring plug formation region 40 of the interlayer film 4 and the diffusion preventing film 3, a plurality of first dummy wiring grooves 7 (through the two films and reaching the semiconductor substrate 2 ( In FIG. 1, two are formed at a predetermined interval.
A first dummy wiring 8 is formed in the first dummy wiring groove 7 by embedding a metal material (for example, copper).

そして、層間膜４の上には、第２層（第１絶縁層）が形成されている。より具体的には、層間膜４の上に、拡散防止膜９、層間膜１０、拡散防止膜１１および層間膜１２が、この順に積層されることにより第２層が形成されている。
拡散防止膜９および拡散防止膜１１は、拡散防止膜３と同様の材料を用いて形成されている。また、層間膜１０および層間膜１２は、層間膜４と同様の材料を用いて形成されている。 A second layer (first insulating layer) is formed on the interlayer film 4. More specifically, the second layer is formed by laminating the diffusion prevention film 9, the interlayer film 10, the diffusion prevention film 11 and the interlayer film 12 in this order on the interlayer film 4.
The diffusion prevention film 9 and the diffusion prevention film 11 are formed using the same material as that of the diffusion prevention film 3. The interlayer film 10 and the interlayer film 12 are formed using the same material as the interlayer film 4.

層間膜１２および拡散防止膜１１には、これら２つの膜を貫通して、所定の配線パターンを有する複数の第１配線溝１４（図１においては２つ）が、所定の間隔を隔てて形成されている。
層間膜１０および拡散防止膜９には、これら２つの膜を貫通して、第１配線溝１４と配線プラグ６とを連通させる複数の第１配線間ビアホール１３が形成されている。なお、図１においては、複数の第１配線間ビアホール１３のうち、１つだけ示されている。 In the interlayer film 12 and the diffusion prevention film 11, a plurality of first wiring grooves 14 (two in FIG. 1) having a predetermined wiring pattern are formed at predetermined intervals so as to penetrate these two films. Has been.
A plurality of first inter-wiring via holes 13 are formed in the interlayer film 10 and the diffusion prevention film 9 so as to penetrate the two films and communicate the first wiring groove 14 and the wiring plug 6. In FIG. 1, only one of the plurality of first inter-wiring via holes 13 is shown.

そして、第１配線間ビアホール１３には、金属材料（たとえば、銅）が埋め込まれることによって第１配線間ビア１５が形成されている。また、第１配線溝１４には、金属材料（たとえば、銅）が埋め込まれることによって、第１配線１６が形成されている。これにより、第１配線１６は、第１配線間ビア１５を介して、配線プラグ６と電気的に接続されている。   A first inter-wiring via 15 is formed in the first inter-wiring via hole 13 by embedding a metal material (for example, copper). Further, the first wiring 16 is formed in the first wiring groove 14 by embedding a metal material (for example, copper). As a result, the first wiring 16 is electrically connected to the wiring plug 6 via the first inter-wiring via 15.

なお、第２層において、第１配線１６および第１配線間ビア１５が形成される領域を、第１配線形成領域１７（第１絶縁層の配線形成領域）とする。
また、層間膜１２および拡散防止膜１１の第１配線形成領域１７外の非第１配線形成領域１８において、層間膜１０および拡散防止膜９を挟んで第１ダミー配線８と対向する位置には、これら２つの膜を貫通して、複数の第２ダミー配線溝２０（図１においては２つ）が、所定の間隔を隔てて形成されている。なお、図１においては、一方の第２ダミー配線溝２０（第１配線形成領域１７に近い方）を第２ダミー配線溝２０Ａとし、他方の第２ダミー配線溝２０を第２ダミー配線溝２０Ｂとする。 In the second layer, a region where the first wiring 16 and the first inter-wiring via 15 are formed is a first wiring forming region 17 (a wiring forming region of the first insulating layer).
Further, in the non-first wiring formation region 18 outside the first wiring formation region 17 of the interlayer film 12 and the diffusion prevention film 11, the position facing the first dummy wiring 8 with the interlayer film 10 and the diffusion prevention film 9 interposed therebetween. A plurality of second dummy wiring grooves 20 (two in FIG. 1) are formed at predetermined intervals so as to penetrate these two films. In FIG. 1, one second dummy wiring groove 20 (the one closer to the first wiring forming region 17) is the second dummy wiring groove 20A, and the other second dummy wiring groove 20 is the second dummy wiring groove 20B. And

層間膜１０および拡散防止膜９には、第２ダミー配線溝２０と第１ダミー配線８とを連通させる複数の第１ダミービアホール１９が、所定の間隔を隔てて形成されている。なお、図１においては、第２ダミー配線溝２０Ａにつながる第１ダミービアホール１９を第１ダミービアホール１９Ａとし、第２ダミー配線溝２０Ｂにつながる第１ダミービアホール１９を第１ダミービアホール１９Ｂとする。   In the interlayer film 10 and the diffusion preventing film 9, a plurality of first dummy via holes 19 are formed at predetermined intervals to communicate the second dummy wiring groove 20 and the first dummy wiring 8. In FIG. 1, the first dummy via hole 19 connected to the second dummy wiring groove 20A is referred to as a first dummy via hole 19A, and the first dummy via hole 19 connected to the second dummy wiring groove 20B is referred to as a first dummy via hole 19B.

第１ダミービアホール１９には、金属材料（たとえば、銅）が埋め込まれることによって第１ダミービア２１が形成されている。また、第２ダミー配線溝２０には、金属材料（たとえば、銅）が埋め込まれることによって、第２ダミー配線２２（第１ダミー金属パターン）が形成されている。第１ダミービア２１が形成されることによって、第１ダミー配線８と第２ダミー配線２２とは接続されている。   A first dummy via 21 is formed in the first dummy via hole 19 by embedding a metal material (for example, copper). Further, a second dummy wiring 22 (first dummy metal pattern) is formed in the second dummy wiring groove 20 by embedding a metal material (for example, copper). By forming the first dummy via 21, the first dummy wiring 8 and the second dummy wiring 22 are connected.

そして、層間膜１２の上には、第３層（第２絶縁層）が形成されている。より具体的には、層間膜１２の上に、拡散防止膜２３、層間膜２４、拡散防止膜２５および層間膜２６が、この順に積層されることにより第３層が形成されている。
拡散防止膜２３および拡散防止膜２５は、拡散防止膜３と同様の材料を用いて形成されている。また、層間膜２４および層間膜２６は、層間膜４と同様の材料を用いて形成されている。 A third layer (second insulating layer) is formed on the interlayer film 12. More specifically, the third layer is formed by laminating the diffusion prevention film 23, the interlayer film 24, the diffusion prevention film 25, and the interlayer film 26 in this order on the interlayer film 12.
The diffusion prevention film 23 and the diffusion prevention film 25 are formed using the same material as that of the diffusion prevention film 3. The interlayer film 24 and the interlayer film 26 are formed using the same material as that of the interlayer film 4.

層間膜２６および拡散防止膜２５には、これら２つの膜を貫通して、所定の配線パターンを有する複数の第２配線溝２８（図１においては３つ）が、所定の間隔を隔てて形成されている。
層間膜２４および拡散防止膜２３には、これら２つの膜を貫通して、第２配線溝２８と第１配線１６とを連通させる複数の第２配線間ビアホール２７が、所定の間隔を隔てて形成されている。なお、図１においては、複数の第２配線間ビアホール２７のうち、２つだけ示されている。 In the interlayer film 26 and the diffusion prevention film 25, a plurality of second wiring grooves 28 (three in FIG. 1) having a predetermined wiring pattern are formed at predetermined intervals through the two films. Has been.
In the interlayer film 24 and the diffusion preventing film 23, a plurality of second inter-wiring via holes 27 penetrating these two films and communicating the second wiring trench 28 and the first wiring 16 are spaced at a predetermined interval. Is formed. In FIG. 1, only two of the plurality of second inter-wiring via holes 27 are shown.

そして、第２配線間ビアホール２７には、金属材料（たとえば、銅）が埋め込まれることによって第２配線間ビア２９が形成されている。また、第２配線溝２８には、金属材料（たとえば、銅）が埋め込まれることによって、第２配線３０（第２金属配線パターン）が形成されている。これにより、第２配線３０は、第２配線間ビア２９を介して、第１配線１６と電気的に接続されている。   A second inter-wiring via 29 is formed in the second inter-wiring via hole 27 by embedding a metal material (for example, copper). The second wiring groove 28 is formed with a second wiring 30 (second metal wiring pattern) by embedding a metal material (for example, copper). Thereby, the second wiring 30 is electrically connected to the first wiring 16 through the second inter-wiring via 29.

なお、第３層において、第２配線３０および第２配線間ビア２９が形成される領域を、第２配線形成領域３１（第２絶縁層の配線形成領域）とする。また、第２層において、第２ダミー配線２２Ａが形成される領域は、第２配線形成領域３１に対向する領域であるため、この領域を第１配線対向領域３２とする。一方、第２ダミー配線２２Ｂが形成される領域は、第２配線形成領域３１外の非第２配線形成領域３３に対向する領域であるため、この領域を第１非配線対向領域３８とする。   In the third layer, a region where the second wiring 30 and the second inter-via 29 are formed is a second wiring formation region 31 (a wiring formation region of the second insulating layer). Further, in the second layer, the region where the second dummy wiring 22A is formed is a region facing the second wiring forming region 31, so this region is referred to as a first wiring facing region 32. On the other hand, since the region where the second dummy wiring 22B is formed is a region facing the non-second wiring forming region 33 outside the second wiring forming region 31, this region is referred to as a first non-wiring facing region 38.

また、層間膜２６および拡散防止膜２５の非第２配線形成領域３３において、層間膜２４および拡散防止膜２３を挟んで第２ダミー配線２２Ｂと対向する位置には、これら２つの膜を貫通して、第３ダミー配線溝３５が形成されている。
層間膜２４および拡散防止膜２３には、第３ダミー配線溝３５と第２ダミー配線２２Ｂとを連通させる複数の第２ダミービアホール３４が、所定の間隔を隔てて形成されている。 Further, in the non-second wiring formation region 33 of the interlayer film 26 and the diffusion prevention film 25, these two films are penetrated at a position facing the second dummy wiring 22 </ b> B across the interlayer film 24 and the diffusion prevention film 23. Thus, a third dummy wiring groove 35 is formed.
In the interlayer film 24 and the diffusion preventing film 23, a plurality of second dummy via holes 34 for communicating the third dummy wiring groove 35 and the second dummy wiring 22B are formed at predetermined intervals.

そして、第２ダミービアホール３４には、金属材料（たとえば、銅）が埋め込まれることによって第２ダミービア３６が形成されている。また、第３ダミー配線溝３５には、金属材料（たとえば、銅）が埋め込まれることによって、第３ダミー配線３７（第２ダミー金属パターン）が形成されている。第２ダミービア３６が形成されることによって、第２ダミー配線２２と第３ダミー配線３７とは接続されている。   A second dummy via 36 is formed in the second dummy via hole 34 by embedding a metal material (for example, copper). In addition, a third dummy wiring 37 (second dummy metal pattern) is formed in the third dummy wiring groove 35 by embedding a metal material (for example, copper). By forming the second dummy via 36, the second dummy wiring 22 and the third dummy wiring 37 are connected.

そして、層間膜２６の上には、第２配線３０および第３ダミー配線３７の酸化を防止するための絶縁膜３９が、これらの配線を覆うように形成されている。
図２は、図１に示す半導体装置１の第２層を平面視した場合の図解的な平面図である。なお、図２において、Ａ−Ａで示される切断面で切断したときの断面図が図１となる。
図２に示すように、第１配線１６が形成されている第１配線形成領域１７外の非第１配線形成領域１８には、略矩形状の複数の第２ダミー配線２２（図２においては１１個）が、半導体装置１の各辺に沿って列を成すように、互いに所定の間隔を隔てて配置されている。また、複数の第２ダミー配線２２は、各列における各第２ダミー配線２２が、隣接する列の第２ダミー配線２２と隣り合わないように、全体として千鳥状に配列されている。このような第２ダミー配線２２の配置により、非第１配線形成領域１８においては、半導体装置１の各辺に沿って、第２ダミー配線２２と層間膜１２の表面とが交互に隣接して表われる。 An insulating film 39 for preventing oxidation of the second wiring 30 and the third dummy wiring 37 is formed on the interlayer film 26 so as to cover these wirings.
FIG. 2 is a schematic plan view when the second layer of the semiconductor device 1 shown in FIG. 1 is viewed in plan. In FIG. 2, a cross-sectional view taken along the cutting plane indicated by AA is shown in FIG.
As shown in FIG. 2, the non-first wiring formation region 18 outside the first wiring formation region 17 where the first wiring 16 is formed has a plurality of substantially rectangular second dummy wirings 22 (in FIG. 2). 11) are arranged at predetermined intervals so as to form a row along each side of the semiconductor device 1. The plurality of second dummy wirings 22 are arranged in a zigzag manner as a whole so that the second dummy wirings 22 in each column are not adjacent to the second dummy wirings 22 in the adjacent columns. Due to the arrangement of the second dummy wirings 22, the second dummy wirings 22 and the surface of the interlayer film 12 are alternately adjacent to each other along each side of the semiconductor device 1 in the non-first wiring forming region 18. Appear.

また、第２ダミー配線２２は、第２ダミー配線２２の表面積が、第２層の表面積に対して３０％以上となるように形成されることが好ましい。第２層の表面積に対する第２ダミー配線２２の表面積が、このような範囲であれば、半導体装置１の製造工程におけるディッシングの発生を効果的に抑制することができる。
また、図２の破線で示すように、第２ダミー配線２２の上面には、複数の第２ダミービア３６（図２においては４本１組）が接続される（図１参照）。各第２ダミービア３６は、各第２ダミー配線２２の各隅に配置され、全体として、平面視２×２の行列状に配置される。 The second dummy wiring 22 is preferably formed so that the surface area of the second dummy wiring 22 is 30% or more with respect to the surface area of the second layer. If the surface area of the second dummy wiring 22 relative to the surface area of the second layer is within such a range, the occurrence of dishing in the manufacturing process of the semiconductor device 1 can be effectively suppressed.
2, a plurality of second dummy vias 36 (a set of four in FIG. 2) are connected to the upper surface of the second dummy wiring 22 (see FIG. 1). Each second dummy via 36 is arranged at each corner of each second dummy wiring 22 and is arranged in a matrix of 2 × 2 in plan view as a whole.

なお、図２には表われていないが、半導体装置１の第１層の非配線プラグ形成領域４１においても、第１ダミー配線８は、第２ダミー配線２２の場合と同様に、全体として千鳥状に配置されている。また、第３層の非第２配線形成領域３３においても、第３ダミー配線３７は、第２ダミー配線２２の場合と同様に、全体として千鳥状に配置されている。
次に、半導体装置１の製造方法について説明する。 Although not shown in FIG. 2, in the first layer non-wiring plug formation region 41 of the semiconductor device 1 as well, the first dummy wiring 8 as a whole is staggered as in the case of the second dummy wiring 22. Arranged in a shape. In the third layer non-second wiring formation region 33 as well, the third dummy wirings 37 are arranged in a staggered manner as in the case of the second dummy wirings 22.
Next, a method for manufacturing the semiconductor device 1 will be described.

半導体装置１の製造に際しては、まず、半導体基板２の上に、拡散防止膜３および層間膜４が、この順に積層される。次いで、層間膜４の上に、配線プラグ溝５および第１ダミー配線溝７に対応するパターンにパターニングされたフォトレジスト（図示せず）が形成される。そして、このフォトレジストをマスクとして、層間膜４および拡散防止膜３をエッチングすることにより、層間膜４および拡散防止膜３を貫通する配線プラグ溝５および第１ダミー配線溝７が形成される。   In manufacturing the semiconductor device 1, first, the diffusion prevention film 3 and the interlayer film 4 are laminated on the semiconductor substrate 2 in this order. Next, a photoresist (not shown) patterned in a pattern corresponding to the wiring plug groove 5 and the first dummy wiring groove 7 is formed on the interlayer film 4. Then, by using this photoresist as a mask, the interlayer film 4 and the diffusion prevention film 3 are etched to form the wiring plug groove 5 and the first dummy wiring groove 7 that penetrate the interlayer film 4 and the diffusion prevention film 3.

次いで、フォトレジストが除去された後、半導体基板２の上面、配線プラグ溝５の内面および第１ダミー配線溝７の内面に、バリア膜（図示せず）が、スパッタ法により被着される。このバリア膜の形成後は、たとえば、電解めっき法、スパッタ法、ＣＶＤ法などの方法によって、配線プラグ溝５および第１ダミー配線溝７を埋め尽くす金属膜（たとえば、銅膜）（図示せず）が形成される。   Next, after the photoresist is removed, a barrier film (not shown) is deposited on the upper surface of the semiconductor substrate 2, the inner surface of the wiring plug groove 5, and the inner surface of the first dummy wiring groove 7 by a sputtering method. After the formation of the barrier film, a metal film (for example, a copper film) (not shown) that fills the wiring plug groove 5 and the first dummy wiring groove 7 by a method such as electrolytic plating, sputtering, or CVD. ) Is formed.

そして、ＣＭＰ法による金属膜の研磨が行なわれる。この研磨は、金属膜の表面が、層間膜４の表面と面一になるまで続けられて、配線プラグ溝５および第１ダミー配線溝７に埋め込まれていない、余分な金属膜が除去される。この際、層間膜４に第１ダミー配線溝７が形成されているため、層間膜４や配線プラグ６の一部が窪むディッシングを抑制することができる。この研磨により、配線プラグ溝５に埋設され、半導体基板２の半導体素子領域（図示せず）に接続された配線プラグ６、および、第１ダミー配線溝７に埋設された第１ダミー配線８が形成されて、第１層の形成が完了する。   Then, the metal film is polished by the CMP method. This polishing is continued until the surface of the metal film is flush with the surface of the interlayer film 4, and the excess metal film not embedded in the wiring plug groove 5 and the first dummy wiring groove 7 is removed. . At this time, since the first dummy wiring groove 7 is formed in the interlayer film 4, dishing in which a part of the interlayer film 4 or the wiring plug 6 is depressed can be suppressed. By this polishing, the wiring plug 6 embedded in the wiring plug groove 5 and connected to the semiconductor element region (not shown) of the semiconductor substrate 2 and the first dummy wiring 8 embedded in the first dummy wiring groove 7 are formed. Thus, the formation of the first layer is completed.

その後、層間膜４の上に、拡散防止膜９、層間膜１０、拡散防止膜１１および層間膜１２が、この順に積層される。次いで、第１配線間ビアホール１３および第１ダミービアホール１９に対応するパターンにパターニングされたフォトレジスト（図示せず）が形成される。そして、このフォトレジストをマスクとして、層間膜１２、拡散防止膜１１、層間膜１０および拡散防止膜９をエッチングすることにより、第１配線間ビアホール１３および第１ダミービアホール１９が形成される。   Thereafter, the diffusion prevention film 9, the interlayer film 10, the diffusion prevention film 11, and the interlayer film 12 are laminated on the interlayer film 4 in this order. Next, a photoresist (not shown) patterned in a pattern corresponding to the first inter-wiring via hole 13 and the first dummy via hole 19 is formed. Then, using this photoresist as a mask, the interlayer film 12, the diffusion prevention film 11, the interlayer film 10 and the diffusion prevention film 9 are etched to form the first inter-wiring via hole 13 and the first dummy via hole 19.

次に、層間膜１２の上に、第１配線溝１４および第２ダミー配線溝２０に対応するパターンにパターニングされたフォトレジスト（図示せず）が形成される。そして、このフォトレジストをマスクとして、層間膜１２および拡散防止膜１１をエッチングすることにより、第１配線溝１４および第２ダミー配線溝２０が形成される。
次に、フォトレジストが除去された後、配線プラグ６の上面、第１ダミー配線８の上面、第１配線間ビアホール１３の内面、第１配線溝１４の内面、第１ダミービアホール１９の内面および第２ダミー配線溝２０の内面に、バリア膜（図示せず）が、スパッタ法により被着される。このバリア膜の形成後は、たとえば、電解めっき法、スパッタ法、ＣＶＤ法などの方法によって、第１配線間ビアホール１３、第１配線溝１４、第１ダミービアホール１９および第２ダミー配線溝２０を埋め尽くす金属膜が形成される。 Next, a photoresist (not shown) patterned in a pattern corresponding to the first wiring groove 14 and the second dummy wiring groove 20 is formed on the interlayer film 12. Then, the first wiring groove 14 and the second dummy wiring groove 20 are formed by etching the interlayer film 12 and the diffusion prevention film 11 using this photoresist as a mask.
Next, after the photoresist is removed, the upper surface of the wiring plug 6, the upper surface of the first dummy wiring 8, the inner surface of the first inter-wiring via hole 13, the inner surface of the first wiring groove 14, the inner surface of the first dummy via hole 19, and A barrier film (not shown) is deposited on the inner surface of the second dummy wiring groove 20 by a sputtering method. After this barrier film is formed, the first inter-wiring via hole 13, the first wiring groove 14, the first dummy via hole 19 and the second dummy wiring groove 20 are formed by, for example, an electrolytic plating method, a sputtering method, a CVD method or the like. A metal film that fills up is formed.

そして、ＣＭＰ法による金属膜の研磨が行なわれる。この研磨は、金属膜の表面が、層間膜１２の表面と面一になるまで続けられて、第１配線溝１４および第２ダミー配線溝２０に埋め込まれていない、余分な金属膜が除去される。この際、層間膜１２に第２ダミー配線溝２０が形成されているため、層間膜１２や第１配線１６の一部が窪むディッシングを抑制することができる。この研磨により、第１配線溝１４に埋設され、第１配線間ビア１５を介して第１配線１６と接続された第１配線１６、および、第２ダミー配線溝２０に埋設され、第１ダミービア２１を介して第１ダミー配線８と接続された第２ダミー配線２２が形成されて、第２層の形成が完了する。   Then, the metal film is polished by the CMP method. This polishing is continued until the surface of the metal film is flush with the surface of the interlayer film 12, and the excess metal film that is not embedded in the first wiring groove 14 and the second dummy wiring groove 20 is removed. The At this time, since the second dummy wiring groove 20 is formed in the interlayer film 12, dishing in which a part of the interlayer film 12 or the first wiring 16 is depressed can be suppressed. By this polishing, the first dummy vias embedded in the first wiring trenches 14 and connected to the first wirings 16 via the first inter-wiring vias 15 and the second dummy wiring trenches 20 are provided. The second dummy wiring 22 connected to the first dummy wiring 8 through 21 is formed, and the formation of the second layer is completed.

その後、層間膜１２の上に、拡散防止膜２３、層間膜２４、拡散防止膜２５および層間膜２６が、この順に積層される。次いで、第２配線間ビアホール２７および第２ダミービアホール３４に対応するパターンにパターニングされたフォトレジスト（図示せず）が形成される。そして、このフォトレジストをマスクとして、層間膜２６、拡散防止膜２５、層間膜２４および拡散防止膜２３をエッチングすることにより、第２配線間ビアホール２７および第２ダミービアホール３４が形成される。   Thereafter, the diffusion prevention film 23, the interlayer film 24, the diffusion prevention film 25, and the interlayer film 26 are laminated on the interlayer film 12 in this order. Next, a photoresist (not shown) patterned in a pattern corresponding to the second inter-wiring via hole 27 and the second dummy via hole 34 is formed. Then, using this photoresist as a mask, the interlayer film 26, the diffusion prevention film 25, the interlayer film 24, and the diffusion prevention film 23 are etched to form the second inter-wiring via hole 27 and the second dummy via hole 34.

次に、層間膜２６の上に、第２配線溝２８および第３ダミー配線溝３５に対応するパターンにパターニングされたフォトレジスト（図示せず）が形成される。そして、このフォトレジストをマスクとして、層間膜２６および拡散防止膜２５をエッチングすることにより、第２配線溝２８および第３ダミー配線溝３５が形成される。
次に、フォトレジストが除去された後、第１配線１６の上面、第２ダミー配線２２の上面、第２配線間ビアホール２７の内面、第２配線溝２８の内面、第２ダミービアホール３４の内面および第３ダミー配線溝３５の内面に、バリア膜（図示せず）が、スパッタ法により被着される。このバリア膜の形成後は、たとえば、電解めっき法、スパッタ法、ＣＶＤ法などの方法によって、第２配線間ビアホール２７、第２配線溝２８、第２ダミービアホール３４および第３ダミー配線溝３５を埋め尽くす金属膜が形成される。 Next, a photoresist (not shown) patterned in a pattern corresponding to the second wiring groove 28 and the third dummy wiring groove 35 is formed on the interlayer film 26. Then, by using this photoresist as a mask, the interlayer film 26 and the diffusion prevention film 25 are etched, whereby the second wiring groove 28 and the third dummy wiring groove 35 are formed.
Next, after the photoresist is removed, the upper surface of the first wiring 16, the upper surface of the second dummy wiring 22, the inner surface of the second inter-wire via hole 27, the inner surface of the second wiring groove 28, and the inner surface of the second dummy via hole 34 A barrier film (not shown) is deposited on the inner surface of the third dummy wiring groove 35 by sputtering. After this barrier film is formed, the second inter-wiring via hole 27, the second wiring groove 28, the second dummy via hole 34, and the third dummy wiring groove 35 are formed by a method such as electrolytic plating, sputtering, or CVD. A metal film that fills up is formed.

そして、ＣＭＰ法による金属膜の研磨が行なわれる。この研磨は、金属膜の表面が、層間膜２６の表面と面一になるまで続けられて、第２配線溝２８および第３ダミー配線溝３５に埋め込まれていない、余分な金属膜が除去される。この際、層間膜２６に第３ダミー配線溝３５が形成されているため、層間膜２６や第２配線３０の一部が窪むディッシングを抑制することができる。この研磨により、第２配線溝２８に埋設され、第２配線間ビア２９を介して第１配線１６と接続された第２配線３０、および、第３ダミー配線溝３５に埋設され、第２ダミービア３６を介して第２ダミー配線２２と接続された第３ダミー配線３７が形成されて、第３層の形成が完了する。   Then, the metal film is polished by the CMP method. This polishing is continued until the surface of the metal film is flush with the surface of the interlayer film 26, and the excess metal film not embedded in the second wiring groove 28 and the third dummy wiring groove 35 is removed. The At this time, since the third dummy wiring groove 35 is formed in the interlayer film 26, dishing in which a part of the interlayer film 26 or the second wiring 30 is depressed can be suppressed. By this polishing, the second wiring via 28 buried in the second wiring trench 28 and connected to the first wiring 16 via the second inter-wiring via 29 and the third dummy wiring trench 35 are buried. A third dummy wiring 37 connected to the second dummy wiring 22 through 36 is formed, and the formation of the third layer is completed.

そして、第３層の上、より具体的には、層間膜２６の上に絶縁膜３９が形成されることにより、半導体装置１が完成する。
以上のように、半導体装置１においては、第２層の非第１配線形成領域１８であって、第３層の第２配線形成領域３１と対向する第１配線対向領域３２および第３層の非第２配線形成領域３３と対向する第１非配線対向領域３８のいずれにも、第２ダミー配線２２が埋設されている。 Then, the insulating film 39 is formed on the third layer, more specifically, on the interlayer film 26, whereby the semiconductor device 1 is completed.
As described above, in the semiconductor device 1, the second layer non-first wiring formation region 18, the first wiring facing region 32 facing the second wiring forming region 31 of the third layer, and the third layer The second dummy wiring 22 is embedded in any of the first non-wiring facing regions 38 facing the non-second wiring forming region 33.

つまり、第２層において、第３層の非第２配線形成領域３３と対向する第１非配線対向領域３８のみならず、第３層の第２配線形成領域３１と対向する第１配線対向領域３２にも、第２ダミー配線２２が形成されている。これにより、第２層には、第１配線１６および第２ダミー配線２２で構成されるパターンが、その全体に満遍なく配置されるので、第２層におけるパターン密度（配線密度）のばらつきを低減することができる。   That is, in the second layer, not only the first non-wiring facing region 38 facing the third non-second wiring forming region 33 but also the first wiring facing region facing the second wiring forming region 31 of the third layer. A second dummy wiring 22 is also formed at 32. As a result, since the pattern composed of the first wiring 16 and the second dummy wiring 22 is evenly arranged on the entire second layer, variation in pattern density (wiring density) in the second layer is reduced. be able to.

そのため、第２層に第１配線１６および第２ダミー配線２２を埋設するためのＣＭＰ研磨処理に際して、ディッシングの発生を抑制することができる。その結果、配線抵抗のばらつき、フォトリソグラフィの解像不良、各配線層間の短絡などの不具合の発生を低減することができる。
また、第３ダミー配線３７と、第１非配線対向領域３８に埋設された第２ダミー配線２２とが、第２ダミービア３６によって接続されている。 Therefore, the occurrence of dishing can be suppressed during the CMP polishing process for burying the first wiring 16 and the second dummy wiring 22 in the second layer. As a result, it is possible to reduce the occurrence of problems such as variations in wiring resistance, poor photolithography resolution, and short circuits between the wiring layers.
In addition, the third dummy wiring 37 and the second dummy wiring 22 embedded in the first non-wiring facing region 38 are connected by the second dummy via 36.

半導体装置１にダマシン配線を適用することに伴い、各層の配線間でコンデンサ容量（寄生容量）が形成されるおそれがある。そのため、各層間膜（１２、２４、２６）を、従来から用いられている酸化シリコン（ＳｉＯ2）に代えて、低誘電率材料（たとえば、比誘電率ｋ＝３．５以下）を用いて形成することが検討されている。ところが、低誘電率膜は、酸化シリコン膜と比較して機械的強度が弱いため、ＣＭＰ研磨処理の際に、第２層と第３層との界面や各層間膜（１２、２４、２６）の内部に応力が加わり、第２層と第３層とが剥離したり、各層間膜（１２、２４、２６）にクラックが発生したりする場合がある。 With the application of damascene wiring to the semiconductor device 1, there is a risk that capacitor capacitance (parasitic capacitance) is formed between the wirings of each layer. Therefore, each interlayer film (12, 24, 26) is made of a low dielectric constant material (for example, a relative dielectric constant k = 3.5 or less) instead of the conventionally used silicon oxide (SiO 2 ). It is being considered to form. However, since the low dielectric constant film has a lower mechanical strength than the silicon oxide film, the interface between the second layer and the third layer and each interlayer film (12, 24, 26) are used during the CMP polishing process. In some cases, stress is applied to the inside, and the second layer and the third layer are peeled off, or cracks are generated in the respective interlayer films (12, 24, 26).

第２ダミー配線２２と第３ダミー配線３７との間に第２ダミービア３６が設けられることにより、第２ダミービア３６が、層間膜２４を貫通する金属柱として機能するので、層間膜２４に大きなクラックが生じることを防止することができ、また、第２層と第３層との密着性を向上させることができる。むろん、層間膜１２および層間膜２６については、第２ダミー配線２２および第３ダミー配線３７がそれぞれ形成されているため、これら層間膜（１２、２６）に大きなクラックを生じることを防止することができる。その結果、各層間膜（１２、２４、２６）に低誘電率膜を使用しても、各層の剥離やクラックの発生などを抑制することができる。なお、第１ダミー配線８と第２ダミー配線２２との間に第１ダミービア２１が設けられることにより、第１層と第２層との間においても同様の効果を得ることができる。   By providing the second dummy via 36 between the second dummy wiring 22 and the third dummy wiring 37, the second dummy via 36 functions as a metal pillar penetrating the interlayer film 24. Can be prevented, and the adhesion between the second layer and the third layer can be improved. Of course, since the second dummy wiring 22 and the third dummy wiring 37 are respectively formed in the interlayer film 12 and the interlayer film 26, it is possible to prevent a large crack from being generated in these interlayer films (12, 26). it can. As a result, even if a low dielectric constant film is used for each interlayer film (12, 24, 26), it is possible to suppress peeling of each layer, generation of cracks, and the like. In addition, since the first dummy via 21 is provided between the first dummy wiring 8 and the second dummy wiring 22, the same effect can be obtained between the first layer and the second layer.

また、第２ダミービア３６は、複数設けられている。さらに、それら複数の第２ダミービア３６が、第２ダミー配線２２の各隅にそれぞれ配置され、全体として、平面視２×２の行列状に配置されている。そのため、第３ダミー配線３７に大きな応力が加わったとしても、その応力を各第２ダミービア３６に均一に分散させることができる。
さらに、第１ダミー配線８、第２ダミー配線２２および第３ダミー配線３７は、それぞれ千鳥状に配列されている。 A plurality of second dummy vias 36 are provided. Further, the plurality of second dummy vias 36 are respectively arranged at the respective corners of the second dummy wiring 22 and are arranged in a matrix of 2 × 2 in plan view as a whole. For this reason, even if a large stress is applied to the third dummy wiring 37, the stress can be uniformly distributed to each second dummy via 36.
Further, the first dummy wiring 8, the second dummy wiring 22, and the third dummy wiring 37 are arranged in a staggered manner.

つまり、第１層の非配線プラグ領域４１、第２層の非第１配線領域１８および第３層の非第２配線形成領域３３において、各ダミー配線（８、２２、３７）と各層間膜（４、１２、２６）とが交互に隣接して配置されている。その結果、各層間膜（４、１２、２６）表面にクラックが発生しても、そのクラックを隣接する各ダミー配線（４、２２、３７）によって留めることができるので、各層間膜（４、１２、２６）に大きな（長い）クラックが入ることを抑制することができる。   That is, in the first layer non-wiring plug region 41, the second layer non-first wiring region 18 and the third layer non-second wiring forming region 33, each dummy wiring (8, 22, 37) and each interlayer film (4, 12, 26) are alternately arranged adjacent to each other. As a result, even if a crack occurs on the surface of each interlayer film (4, 12, 26), the crack can be stopped by the adjacent dummy wirings (4, 22, 37). 12, 26) can be prevented from entering a large (long) crack.

以上、この発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、上述の実施形態では、この発明の第１絶縁層を第２層（図１参照）とし、この発明の第２絶縁層を第３層（図１参照）として説明したが、第１層（図１参照）をこの発明の第１絶縁層とし、第２層をこの発明の第２絶縁層としてもよい。また、第３層の上に、さらに第４層を形成し、第３層をこの発明の第１絶縁層とし、その第４層をこの発明の第２絶縁層としてもよい。 Although one embodiment of the present invention has been described above, the present invention can be implemented in other forms.
For example, in the above-described embodiment, the first insulating layer of the present invention is described as the second layer (see FIG. 1), and the second insulating layer of the present invention is described as the third layer (see FIG. 1). (See FIG. 1) may be the first insulating layer of the present invention, and the second layer may be the second insulating layer of the present invention. Further, a fourth layer may be further formed on the third layer, the third layer may be the first insulating layer of the present invention, and the fourth layer may be the second insulating layer of the present invention.

また、上述の実施形態では、各層間膜（４、１０、１２、２４、２６）として、ＳｉＯＣ（比誘電率 ｋ＝２．３〜３．３）、ＳｉＯＦ（比誘電率 ｋ＝３．３〜３．８）などの低誘電率膜を例示したが、従来用いられている酸化シリコン（ＳｉＯ2）を用いてもよい。
また、上述の実施形態では、各配線（６、１４、３０）および各ダミー配線（８、２２、３７）を、いわゆるデュアルダマシン法により形成する手段を取り上げたが、これらは、いわゆるシングルダマシン法で形成してもよい。 Moreover, in the above-mentioned embodiment, as each interlayer film (4, 10, 12, 24, 26), SiOC (relative permittivity k = 2.3 to 3.3), SiOF (relative permittivity k = 3.3). Although a low dielectric constant film such as ˜3.8) is exemplified, silicon oxide (SiO 2 ) that has been conventionally used may be used.
In the above-described embodiment, the means for forming each wiring (6, 14, 30) and each dummy wiring (8, 22, 37) by the so-called dual damascene method has been taken up. May be formed.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

この発明の一実施形態に係る半導体装置の構成を示す図解的な断面図である。1 is a schematic cross-sectional view showing a configuration of a semiconductor device according to an embodiment of the present invention. 図１に示す第２層を平面視した場合の図解的な平面図である。FIG. 2 is an illustrative plan view when a second layer shown in FIG. 1 is viewed in plan.

符号の説明Explanation of symbols

１ 半導体装置
２ 半導体基板
９ 拡散防止膜
１０ 層間膜
１１ 拡散防止膜
１２ 層間膜
１６ 第１配線
１７ 第１配線形成領域
１８ 非第１配線形成領域
２２ 第２ダミー配線
２３ 拡散防止膜
２４ 層間膜
２５ 拡散防止膜
２６ 層間膜
３０ 第２配線
３１ 第２配線形成領域
３２ 第１配線対向領域
３３ 非第２配線形成領域
３６ 第２ダミービア
３７ 第３ダミー配線
３８ 第１非配線対向領域 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor substrate 9 Diffusion prevention film 10 Interlayer film 11 Diffusion prevention film 12 Interlayer film 16 1st wiring 17 1st wiring formation area 18 Non 1st wiring formation area 22 2nd dummy wiring 23 Diffusion prevention film 24 Interlayer film 25 Diffusion prevention film 26 Interlayer film 30 Second wiring 31 Second wiring formation area 32 First wiring facing area 33 Non-second wiring forming area 36 Second dummy via 37 Third dummy wiring 38 First non-wiring facing area

Claims (3)

半導体基板と、
前記半導体基板上に積層された第１絶縁層と、
前記第１絶縁層の配線形成領域に埋設された第１金属配線パターンと、
前記第１絶縁層上に積層された第２絶縁層と、
前記第２絶縁層の配線形成領域に埋設された第２金属配線パターンと、
前記第１絶縁層における前記配線形成領域外の非配線形成領域であって、前記第２絶縁層の前記配線形成領域と対向する配線対向領域および前記第２絶縁層の前記配線形成領域外の非配線形成領域と対向する非配線対向領域に、それぞれ埋設された第１ダミー金属パターンとを備えていることを特徴とする、半導体装置。 A semiconductor substrate;
A first insulating layer stacked on the semiconductor substrate;
A first metal wiring pattern embedded in a wiring formation region of the first insulating layer;
A second insulating layer stacked on the first insulating layer;
A second metal wiring pattern embedded in a wiring formation region of the second insulating layer;
A non-wiring formation area outside the wiring formation area in the first insulating layer, the wiring facing area facing the wiring formation area of the second insulating layer and the non-wiring area outside the wiring formation area of the second insulating layer. A semiconductor device comprising: a first dummy metal pattern embedded in a non-wiring facing region facing a wiring forming region. 前記第２絶縁層の前記非配線領域に埋設された第２ダミー金属パターンと、
前記第１絶縁層の前記非配線対向領域に埋設された前記第１ダミー金属パターンと前記第２ダミー金属パターンとを接続するビアとをさらに備えていることを特徴とする、請求項１に記載の半導体装置。 A second dummy metal pattern embedded in the non-wiring region of the second insulating layer;
The via according to claim 1, further comprising a via connecting the first dummy metal pattern and the second dummy metal pattern embedded in the non-wiring facing region of the first insulating layer. Semiconductor device. 前記第２絶縁層の前記非配線領域に埋設された第２ダミー金属パターンと、
前記第１ダミー金属パターンおよび前記第２ダミー金属パターンは、それぞれ千鳥状に配列されていることを特徴とする、請求項１または２に記載の半導体装置。 A second dummy metal pattern embedded in the non-wiring region of the second insulating layer;
3. The semiconductor device according to claim 1, wherein the first dummy metal pattern and the second dummy metal pattern are arranged in a staggered manner. 4.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009290090A (en) * 2008-05-30 2009-12-10 Renesas Technology Corp Semiconductor device and method for manufacturing the same
WO2012160736A1 (en) * 2011-05-20 2012-11-29 パナソニック株式会社 Semiconductor device
JP2013225709A (en) * 2013-07-29 2013-10-31 Renesas Electronics Corp Semiconductor device and method of manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264534A (en) * 1995-03-24 1996-10-11 Fujitsu Ltd Formation of interconnection
JP2001196372A (en) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp Semiconductor device
WO2004097917A1 (en) * 2003-04-30 2004-11-11 Fujitsu Limited Method for fabricating semiconductor device, semiconductor wafer and semiconductor device
JP2005064226A (en) * 2003-08-12 2005-03-10 Renesas Technology Corp Wiring structure
JP2005150389A (en) * 2003-11-14 2005-06-09 Semiconductor Leading Edge Technologies Inc Semiconductor device
JP2005167120A (en) * 2003-12-05 2005-06-23 Semiconductor Leading Edge Technologies Inc Semiconductor device and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08264534A (en) * 1995-03-24 1996-10-11 Fujitsu Ltd Formation of interconnection
JP2001196372A (en) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp Semiconductor device
WO2004097917A1 (en) * 2003-04-30 2004-11-11 Fujitsu Limited Method for fabricating semiconductor device, semiconductor wafer and semiconductor device
JP2005064226A (en) * 2003-08-12 2005-03-10 Renesas Technology Corp Wiring structure
JP2005150389A (en) * 2003-11-14 2005-06-09 Semiconductor Leading Edge Technologies Inc Semiconductor device
JP2005167120A (en) * 2003-12-05 2005-06-23 Semiconductor Leading Edge Technologies Inc Semiconductor device and manufacturing method thereof

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009290090A (en) * 2008-05-30 2009-12-10 Renesas Technology Corp Semiconductor device and method for manufacturing the same
CN103413789A (en) * 2008-05-30 2013-11-27 瑞萨电子株式会社 Semiconductor device and method for manufacturing the same
US8829679B2 (en) 2008-05-30 2014-09-09 Renesas Electronics Corporation Semiconductor device and method for manufacturing the same
WO2012160736A1 (en) * 2011-05-20 2012-11-29 パナソニック株式会社 Semiconductor device
US9305863B2 (en) 2011-05-20 2016-04-05 Panasonic Corporation Semiconductor device
JP2013225709A (en) * 2013-07-29 2013-10-31 Renesas Electronics Corp Semiconductor device and method of manufacturing the same

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