JP2006179542A

JP2006179542A - Semiconductor device

Info

Publication number: JP2006179542A
Application number: JP2004368668A
Authority: JP
Inventors: Tetsuro Hino; 哲朗日野
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-12-21
Filing date: 2004-12-21
Publication date: 2006-07-06

Abstract

<P>PROBLEM TO BE SOLVED: To prevent an interlayer dielectric composed of a low-k material from stripping during resin sealing a semiconductor chip employing the low-k material in the interlayer dielectric of multilayer wiring. <P>SOLUTION: The semiconductor device comprises a semiconductor chip 1C having a local layer, an intermediate layer, and a global layer formed sequentially in the thickness direction on the major surface of the semiconductor device, and a sealing resin 8 covering the semiconductor chip 1C. The local layer has an interlayer dielectric 3 principally comprising silicon oxide, the intermediate layer has an interlayer dielectric 5 composed of a low-k material, and the global layer has an interlayer dielectric 6 principally comprising silicon oxide. At a corner of the semiconductor chip 1C, the interlayer dielectric 3, the interlayer dielectric 5 and the interlayer dielectric 6 are removed to form an elongated groove 9. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置に関し、特に、ｌｏｗ−ｋ材料からなる層間絶縁膜を介して多層配線が形成された半導体チップを有する半導体装置に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device having a semiconductor chip in which a multilayer wiring is formed via an interlayer insulating film made of a low-k material.

種々の素子から構成される回路およびそれら素子間等を接続する多層配線が、半導体チップ（以下、単にチップと略する）内に形成される。このチップは、ダイシングにより半導体ウエハ（以下、単にウエハと略する）から平面形状が矩形状の数ｍｍ角のチップとして切り出される。このチップ上に形成されているパッドにワイヤボンディングを行い、チップ等を封止樹脂により被覆して、半導体装置が形成される。 A circuit composed of various elements and multilayer wiring for connecting the elements are formed in a semiconductor chip (hereinafter simply referred to as a chip). This chip is cut out from a semiconductor wafer (hereinafter simply abbreviated as a wafer) by dicing as a chip of several mm square having a rectangular planar shape. Wire bonding is performed on the pads formed on the chip, and the chip is covered with a sealing resin to form a semiconductor device.

このダイシングによりウエハから複数のチップを切り出す際に、多層配線間に形成された絶縁膜（誘電体膜）にクラックが生じる等の問題がある。この問題に対し、特許文献１は、チップの外周部にクラックを防止する溝の製造方法について記載している。 When a plurality of chips are cut out from the wafer by this dicing, there is a problem that a crack occurs in the insulating film (dielectric film) formed between the multilayer wirings. To deal with this problem, Patent Document 1 describes a method for manufacturing a groove for preventing cracks in the outer peripheral portion of a chip.

また、非特許文献１は、チップが封止樹脂により被覆された場合、封止樹脂によるせん断応力が、チップのコーナ部で最大となるため、多層配線の層間絶縁膜としてｌｏｗ−ｋ膜を用いたときに、そのｌｏｗ−ｋ膜がチップのコーナ部で剥離することに関して記載している。
日本国特許第２７７６４５７号公報 S.Okikawa et al. "Stress Analysis of Passivation-Film Crack for Plastic Molded LSI Caused by Thermal Stress", ISTFA, 1983, p275 Non-Patent Document 1 uses a low-k film as an interlayer insulating film for multilayer wiring because the shear stress due to the sealing resin is maximized at the corner of the chip when the chip is covered with the sealing resin. The low-k film is peeled off at the corner of the chip.
Japanese Patent No. 2776457 S.Okikawa et al. "Stress Analysis of Passivation-Film Crack for Plastic Molded LSI Caused by Thermal Stress", ISTFA, 1983, p275

本発明者が検討した半導体装置の一例を以下に示し、本発明が解決しようとする課題を説明する。図１４は金属配線Ｍ１〜Ｍ６が形成された多層配線を有する半導体基板（以下、単に基板と略する）１０１Ｓの概略断面図であり、図１５はその形成フロー図である。図１６は多層配線を有する半導体チップ（以下、単にチップと略する）１０１Ｃを封止樹脂１０８で被覆した状態の半導体装置の概略平面図である。図１７および図１８は図１６のＥ−Ｅ’線の概略断面図である。図１９は多層配線および長溝１０９を有するチップ１０１Ｃを封止樹脂１０８で被覆した状態の半導体装置の概略平面図である。図２０は図１９のＦ−Ｆ’線の概略断面図である。 An example of a semiconductor device studied by the present inventor will be shown below, and problems to be solved by the present invention will be described. FIG. 14 is a schematic cross-sectional view of a semiconductor substrate (hereinafter simply referred to as a substrate) 101S having a multilayer wiring on which metal wirings M1 to M6 are formed, and FIG. FIG. 16 is a schematic plan view of a semiconductor device in which a semiconductor chip (hereinafter simply referred to as a chip) 101C having a multilayer wiring is covered with a sealing resin 108. 17 and 18 are schematic sectional views taken along line E-E 'of FIG. FIG. 19 is a schematic plan view of a semiconductor device in a state where a chip 101C having a multilayer wiring and a long groove 109 is covered with a sealing resin. 20 is a schematic cross-sectional view taken along the line F-F 'of FIG.

図１４に示すように、半導体基板１０１Ｓ上には、金属配線Ｍ１〜Ｍ６からなる多層配線が形成されている。 As shown in FIG. 14, a multilayer wiring composed of metal wirings M1 to M6 is formed on the semiconductor substrate 101S.

詳説すると、この半導体基板１０１Ｓ上には、層間絶縁膜１０２ａが形成されており、層間絶縁膜１０２ａに形成された接続孔にはプラグＰ１が形成されている。この層間絶縁膜１０２ａ上には、層間絶縁膜１０３が形成されており、層間絶縁膜１０３に形成された配線溝には金属配線Ｍ１が形成されている。 More specifically, an interlayer insulating film 102a is formed on the semiconductor substrate 101S, and a plug P1 is formed in a connection hole formed in the interlayer insulating film 102a. An interlayer insulating film 103 is formed on the interlayer insulating film 102a, and a metal wiring M1 is formed in a wiring groove formed in the interlayer insulating film 103.

この層間絶縁膜１０３上には、バリア膜１０４を介して層間絶縁膜１０５ａが形成されており、層間絶縁膜１０５ａに形成された接続孔にはビアホール（Via Hole）Ｖ１が形成されている。この層間絶縁膜１０５ａ上には、層間絶縁膜１０５ｂが形成されており、層間絶縁膜１０５ｂに形成された配線溝には金属配線Ｍ２が形成されている。同様に、ビアホールＶ１／金属配線Ｍ２上には、ビアホールＶ２／金属配線Ｍ３からビアホールＶ４／金属配線Ｍ５までが形成されている。 An interlayer insulating film 105a is formed on the interlayer insulating film 103 via a barrier film 104, and a via hole V1 is formed in a connection hole formed in the interlayer insulating film 105a. An interlayer insulating film 105b is formed on the interlayer insulating film 105a, and a metal wiring M2 is formed in a wiring groove formed in the interlayer insulating film 105b. Similarly, via hole V2 / metal wiring M3 to via hole V4 / metal wiring M5 are formed on via hole V1 / metal wiring M2.

金属配線Ｍ５が形成されている層間絶縁膜１０５ｂ上には、バリア膜１０４を介して層間絶縁膜１０６ａが形成されており、層間絶縁膜１０６ａに形成された接続孔にはビアホールＶ５が形成されている。この層間絶縁膜１０６ａ上には、層間絶縁膜１０６ｂが形成されており、層間絶縁膜１０６ｂに形成された配線溝には金属配線Ｍ６が形成されている。 An interlayer insulating film 106a is formed on the interlayer insulating film 105b on which the metal wiring M5 is formed via the barrier film 104, and a via hole V5 is formed in the connection hole formed in the interlayer insulating film 106a. Yes. An interlayer insulating film 106b is formed on the interlayer insulating film 106a, and a metal wiring M6 is formed in a wiring groove formed in the interlayer insulating film 106b.

この層間絶縁膜１０６ｂ上には、層間絶縁膜１０２ｂが形成されており、層間絶縁膜１０２ｂに形成された接続孔にはプラグＰ２が形成されている。この層間絶縁膜１０２ｂ上には、最上配線１０７が形成されている。 An interlayer insulating film 102b is formed on the interlayer insulating film 106b, and a plug P2 is formed in a connection hole formed in the interlayer insulating film 102b. An uppermost wiring 107 is formed on the interlayer insulating film 102b.

この基板１０１Ｓ上には、金属配線Ｍ１〜Ｍ６のうち最下位の金属配線Ｍ１と、層間絶縁膜１０３とで１つの層（以下、ローカル層と称する）が形成されている。また、金属配線Ｍ１〜Ｍ６のうち最上位の金属配線Ｍ６と、層間絶縁膜１０６ｂと、ビアホールＶ５と、層間絶縁膜１０６ａとで１つの層（以下、グローバル層と称する）が形成されている。また、金属配線Ｍ１〜Ｍ６のうちローカル層とグローバル層との間の配線となる金属配線Ｍ２と、層間絶縁膜１０５ｂと、ビアホールＶ１と、層間絶縁膜１０５ａとで１つの層（以下、中間層と称する）が形成されている。同様に、金属配線Ｍ３、層間絶縁膜１０５ｂ、ビアホールＶ２および層間絶縁膜１０５ａで１つの中間層が形成されている。また、金属配線Ｍ４、層間絶縁膜１０５ｂ、ビアホールＶ３および層間絶縁膜１０５ａで１つの中間層が形成されている。また、金属配線Ｍ５、層間絶縁膜１０５ｂ、ビアホールＶ４および層間絶縁膜１０５ａで１つの中間層が形成されている。すなわち、金属配線Ｍ１〜Ｍ６が形成されている多層配線において、半導体基板１０１Ｓ上には、１つのローカル層と、４つの中間層と、１つのグローバル層とが形成されていることとなる。 On this substrate 101S, one layer (hereinafter referred to as a local layer) is formed of the lowest metal wiring M1 among the metal wirings M1 to M6 and the interlayer insulating film 103. The uppermost metal wiring M6 among the metal wirings M1 to M6, the interlayer insulating film 106b, the via hole V5, and the interlayer insulating film 106a form one layer (hereinafter referred to as a global layer). Further, of the metal wirings M1 to M6, the metal wiring M2, which is a wiring between the local layer and the global layer, the interlayer insulating film 105b, the via hole V1, and the interlayer insulating film 105a constitute one layer (hereinafter referred to as an intermediate layer). Is formed). Similarly, one intermediate layer is formed by the metal wiring M3, the interlayer insulating film 105b, the via hole V2, and the interlayer insulating film 105a. Further, one intermediate layer is formed by the metal wiring M4, the interlayer insulating film 105b, the via hole V3, and the interlayer insulating film 105a. Further, one intermediate layer is formed by the metal wiring M5, the interlayer insulating film 105b, the via hole V4, and the interlayer insulating film 105a. That is, in the multilayer wiring in which the metal wirings M1 to M6 are formed, one local layer, four intermediate layers, and one global layer are formed on the semiconductor substrate 101S.

ローカル層の層間絶縁膜１０３は、例えばＴＥＯＳ（tetraethylorthosilicate or tetraethoxysilane）を原料としたＣＶＤ法により形成された酸化シリコンを主成分とする絶縁膜（ＳｉＯ_２）から形成されている。また、最小配線幅および配線間隔のファインピッチを有する中間層の層間絶縁膜１０５ａ、１０５ｂは、多層配線の配線間容量低減のための低誘電率膜（以下、ｌｏｗ−ｋ膜と称する）から形成され、例えばＳｉＯＣなどからなる。また、コースピッチを有するグローバル層の層間絶縁膜１０６ａ、１０６ｂは、例えばＴＥＯＳを原料としたＣＶＤ法により形成された酸化シリコンを主成分とする絶縁膜（ＳｉＯ_２）から形成されている。 The local interlayer insulating film 103 is formed of, for example, an insulating film (SiO ₂ ) mainly composed of silicon oxide formed by a CVD method using TEOS (tetraethylorthosilicate or tetraethoxysilane) as a raw material. Further, the interlayer insulating films 105a and 105b of the intermediate layer having the minimum wiring width and the fine pitch of the wiring interval are formed from a low dielectric constant film (hereinafter referred to as a low-k film) for reducing the capacitance between wirings of the multilayer wiring. For example, it is made of SiOC or the like. Further, the interlayer insulating films 106a and 106b of the global layer having a coarse pitch are formed of an insulating film (SiO ₂ ) mainly composed of silicon oxide formed by a CVD method using TEOS as a raw material, for example.

また、多層に形成された金属配線Ｍ１〜Ｍ６は、例えば銅（Ｃｕ）などからなり、ローカル層、中間層、グローバル層の各層の間に形成されているバリア膜１０４は、そのＣｕからなる金属配線Ｍ１〜Ｍ６を被覆するために形成されており、例えばＳｉＣＮなどからなる。また、グローバル層上には、プラグＰ２と電気的に接続され、ワイヤボンディングで配線端子を引き出すための最上配線１０７が形成されており、例えばアルミニウム（Ａｌ）を主成分とする金属膜から形成されている。 The metal wirings M1 to M6 formed in multiple layers are made of, for example, copper (Cu), and the barrier film 104 formed between the local layer, the intermediate layer, and the global layer is a metal made of the Cu. It is formed to cover the wirings M1 to M6 and is made of, for example, SiCN. On the global layer, an uppermost wiring 107 is formed which is electrically connected to the plug P2 and leads out a wiring terminal by wire bonding. For example, the uppermost wiring 107 is formed of a metal film mainly composed of aluminum (Al). ing.

図１４および図１５を用いて、基板１０１Ｓ上の多層配線の構造およびその形成方法について説明する。まず、ステップＳ１では、周知の方法により、例えばシリコン（Ｓｉ）からなる基板１０１Ｓの主面上に、例えばＣＭＩＳ（Complementary Metal Insulator Semiconductor）トランジスタなど（図示せず）を形成する。 A structure of a multilayer wiring on the substrate 101S and a method for forming the multilayer wiring will be described with reference to FIGS. First, in step S1, a CMIS (Complementary Metal Insulator Semiconductor) transistor or the like (not shown) is formed on the main surface of a substrate 101S made of, for example, silicon (Si) by a known method.

次いで、ステップＳ２では、ＣＭＩＳトランジスタのソース・ドレイン上およびゲート電極上にプラグＰ１を形成する。プラグＰ１は、例えばＣＶＤ法により酸化シリコンを主成分とした絶縁膜（ＳｉＯ_２）からなる層間絶縁膜１０２ａを堆積して凹凸段差を平坦化し、ソース・ドレイン上およびゲート電極上に接続孔をフォトリソグラフィおよびエッチングにより開孔してから、例えばＣＶＤ法によりタングステン（Ｗ）膜からなる金属膜を埋め込まれてなる。 Next, in step S2, a plug P1 is formed on the source / drain and gate electrode of the CMIS transistor. The plug P1 is formed by depositing an interlayer insulating film 102a made of an insulating film (SiO ₂ ) containing silicon oxide as a main component by, for example, a CVD method to flatten the uneven steps, and connect connection holes on the source / drain and the gate electrode. After opening the holes by lithography and etching, a metal film made of a tungsten (W) film is embedded by, for example, a CVD method.

次いで、ステップＳ３では、シングルダマシン法により、ローカル層を１層形成する。これにより、多層配線の１つとなる金属配線Ｍ１を形成するための成膜および加工がおこなわれる。すなわち、この金属配線Ｍ１は、層間絶縁膜１０２ａ上に形成した、例えば酸化シリコンを主成分とした絶縁膜（ＳｉＯ_２）からなる層間絶縁膜１０３に配線溝をフォトリソグラフィおよびエッチングにより開孔し、その配線溝に、例えばメッキ法によりＣｕからなる金属膜を埋め込んだ後、ＣＭＰ法を用いて平坦化することによって形成される。なお、層間絶縁膜１０３は、例えばＴＥＯＳを用いたＣＶＤ法により形成された酸化シリコンを主成分とする絶縁膜（ＳｉＯ_２）から形成されている。 Next, in step S3, one local layer is formed by a single damascene method. Thus, film formation and processing for forming the metal wiring M1 that is one of the multilayer wirings are performed. That is, the metal wiring M1 has a wiring groove formed in the interlayer insulating film 103 formed on the interlayer insulating film 102a and made of, for example, an insulating film (SiO ₂ ) mainly composed of silicon oxide by photolithography and etching, The wiring trench is formed by embedding a metal film made of Cu, for example, by plating, and then planarizing using CMP. The interlayer insulating film 103 is formed of an insulating film (SiO ₂ ) containing silicon oxide as a main component and formed by, for example, a CVD method using TEOS.

次いで、ステップＳ４では、例えばＣＶＤ法により、例えばＣｕからなる金属配線Ｍ１を被覆するする例えばＳｉＣＮなどからなるバリア膜１０４を形成する。 Next, in step S4, a barrier film 104 made of, for example, SiCN that covers the metal wiring M1 made of, for example, Cu is formed by, eg, CVD.

次いで、ステップＳ５では、デュアルダマシン法により、中間層を１層形成する。これにより、多層配線の１つである金属配線Ｍ２を形成するための成膜および加工を、ビアホールＶ１の形成とともに行う。すなわち、この金属配線Ｍ２およびビアホールＶ１は、バリア膜１０４上に形成した例えばＳｉＯＣからなるｌｏｗ−ｋ膜の層間絶縁膜１０５ａ、１０５ｂに配線溝および接続孔をフォトリソグラフィおよびエッチングにより開孔し、その配線溝および接続孔に、例えばメッキ法によりＣｕを埋め込んだ後、ＣＭＰ技術を用いて表面を平坦化することによって形成される。 Next, in step S5, one intermediate layer is formed by a dual damascene method. Thus, film formation and processing for forming the metal wiring M2 which is one of the multilayer wirings are performed together with the formation of the via hole V1. That is, the metal wiring M2 and the via hole V1 are formed in the interlayer insulating films 105a and 105b of a low-k film made of, for example, SiOC formed on the barrier film 104 by photolithography and etching. For example, Cu is embedded in the wiring trench and the connection hole by a plating method, and then the surface is planarized using a CMP technique.

次いで、ステップＳ６では、例えばＣＶＤ法により、例えばＣｕからなる金属配線Ｍ２を被覆するする例えばＳｉＣＮなどからなるバリア膜１０４を形成する。 Next, in step S6, a barrier film 104 made of, for example, SiCN that covers the metal wiring M2 made of, for example, Cu is formed by, eg, CVD.

このようなステップＳ５およびステップＳ６を繰り返すことにより、複数の中間層をバリア膜１０４を介して形成する。基板１０１Ｓ上には、中間層が４層形成される。すなわち、金属配線Ｍ２／ビアホールＶ１が形成されている中間層上には、金属配線Ｍ３／ビアホールＶ２、金属配線Ｍ４／ビアホールＶ３、金属配線Ｍ５／ビアホールＶ４のそれぞれの中間層が形成されることとなる。 By repeating such step S5 and step S6, a plurality of intermediate layers are formed via the barrier film 104. Four intermediate layers are formed on the substrate 101S. That is, the intermediate layers of the metal wiring M3 / via hole V2, the metal wiring M4 / via hole V3, and the metal wiring M5 / via hole V4 are formed on the intermediate layer where the metal wiring M2 / via hole V1 is formed. Become.

次いで、ステップＳ７では、デュアルダマシン法により、グローバル層を１層形成する。これにより、多層配線の１つである金属配線Ｍ６を形成するための成膜および加工を、ビアホールＶ５の形成とともに行う。すなわち、この金属配線Ｍ６およびビアホールＶ５は、バリア膜１０４上に形成した、例えば酸化シリコンを主成分とした絶縁膜（ＳｉＯ_２）からなる層間絶縁膜１０６ａ、１０６ｂに配線溝および接続孔をフォトリソグラフィおよびエッチングにより開孔し、メッキ法により、その配線溝および接続孔にＣｕを埋め込んだ後、ＣＭＰ技術を用いて表面を平坦化することによって形成される。 Next, in step S7, one global layer is formed by a dual damascene method. Thus, film formation and processing for forming the metal wiring M6 which is one of the multilayer wirings are performed together with the formation of the via hole V5. That is, the metal wiring M6 and the via hole V5 are formed in the interlayer insulating films 106a and 106b formed of the insulating film (SiO ₂ ) mainly composed of silicon oxide, for example, on the barrier film 104 by photolithography. Then, a hole is formed by etching, Cu is embedded in the wiring groove and connection hole by a plating method, and then the surface is flattened using a CMP technique.

次いで、ステップＳ８では、グローバル層の金属配線Ｍ６上にプラグＰ２を形成する。プラグＰ２は、例えばＣＶＤ法により、酸化シリコンを主成分とした絶縁膜（ＳｉＯ_２）からなる層間絶縁膜１０２ｂを堆積して凹凸段差を平坦化しグローバル層の金属配線Ｍ６上に接続孔をフォトリソグラフィおよびエッチングにより開孔してから、例えばＣＶＤ法によりタングステン（Ｗ）膜からなる金属膜を埋め込まれてなる。 Next, in step S8, the plug P2 is formed on the metal wiring M6 in the global layer. For the plug P2, for example, an interlayer insulating film 102b made of an insulating film (SiO ₂ ) containing silicon oxide as a main component is deposited by CVD, for example, the uneven step is flattened, and a connection hole is formed on the global layer metal wiring M6 by photolithography. Then, after opening by etching, a metal film made of a tungsten (W) film is buried by, for example, a CVD method.

次いで、ステップＳ９では、最上配線層を形成する。この最上配線層では、例えばアルミニウムなどからなる配線（最上配線１０７）またはパッドが形成されることとなる。以上により基板１０１Ｓ上に多層配線が形成されることとなる。 Next, in step S9, the uppermost wiring layer is formed. In the uppermost wiring layer, for example, wiring (uppermost wiring 107) or a pad made of aluminum or the like is formed. Thus, a multilayer wiring is formed on the substrate 101S.

この多層配線が形成された基板１０１Ｓ、すなわちチップ１０１Ｃを例えばモールド樹脂からなる封止樹脂１０８で被覆した状態の半導体装置を、図１６および図１７に示す。このチップ１０１Ｃ上の多層配線は、図１４で示した多層配線の要部を示すものであり、チップ１０１Ｃ上にローカル層の層間絶縁膜１０３、中間層の層間絶縁膜１０５およびグローバル層の層間絶縁膜１０６の順で形成されている。 FIGS. 16 and 17 show a semiconductor device in a state where the substrate 101S on which the multilayer wiring is formed, that is, the chip 101C is covered with a sealing resin 108 made of, for example, a mold resin. The multilayer wiring on the chip 101C shows the main part of the multilayer wiring shown in FIG. 14, and the interlayer insulating film 103 of the local layer, the interlayer insulating film 105 of the intermediate layer, and the interlayer insulating of the global layer are formed on the chip 101C. The films 106 are formed in this order.

非特許文献１によると、チップを封止樹脂で被覆した場合、封止樹脂による応力は、垂直応力、せん断応力、および側面応力が発生することとなる。このことから図１６および図１７に示すように、垂直応力Ｓｔ４は、封止樹脂１０８からチップ１０１Ｃの主面に垂直な方向に発生すると考えられる。また、せん断応力Ｓｔ１、Ｓｔ２はチップ１０１Ｃの主面と平行な方向においてチップ１０１Ｃのチップ端からチップ中心への方向に発生すると考えられる。このせん断応力Ｓｔ１は、チップ１０１Ｃのコーナ部に集中したせん断応力であり、せん断応力Ｓｔ２より大きい。また、側面応力Ｓｔ３は、封止樹脂１０８からチップ１０１Ｃの側面に垂直な方向に発生すると考えられる。 According to Non-Patent Document 1, when a chip is covered with a sealing resin, the stress due to the sealing resin generates vertical stress, shear stress, and side stress. Therefore, as shown in FIGS. 16 and 17, it is considered that the vertical stress St4 is generated in a direction perpendicular to the main surface of the chip 101C from the sealing resin 108. Further, it is considered that the shear stress St1 and St2 are generated in the direction from the chip end of the chip 101C to the chip center in the direction parallel to the main surface of the chip 101C. This shear stress St1 is a shear stress concentrated on the corner portion of the chip 101C, and is larger than the shear stress St2. Further, it is considered that the side stress St3 is generated from the sealing resin 108 in a direction perpendicular to the side surface of the chip 101C.

ところで、本発明者が検討している半導体装置において多層配線間容量低減のために層間絶縁膜１０５としてｌｏｗ−ｋ材料を用いている。また、層間絶縁膜１０３および層間絶縁膜１０６の材料として例えばＳｉＯ_２を用いている。この半導体装置に対し、例えばヒートサイクル試験、熱衝撃試験などの信頼性試験を行った場合、図１８に示すように、ｌｏｗ−ｋ材料からなる層間絶縁膜１０５が剥離する問題が生じた。特に、ｌｏｗ−ｋ材料からなる層間絶縁膜１０５の剥離は、チップ１０１Ｃのコーナ部から発生し、層間絶縁膜１０５の下層となる層間絶縁膜１０３との界面で発生していた。この剥離する原因として、層間絶縁膜１０５に用いられるｌｏｗ−ｋ材料が、従来の材料、例えばＳｉＯ_２に比べて応力に対する耐性が低いため、封止樹脂からの応力により、層間絶縁膜１０５が剥離するものと考えられる。また、剥離は、チップ１０１Ｃの平面形状が矩形状であることから、コーナ部からチップ端から中心に向けてチップの主面上に発生するせん断応力Ｓｔ１が主要因と考えられる。また、せん断応力Ｓｔ１により、層間絶縁膜（ｌｏｗ−ｋ）１０５の上層の層間絶縁膜（ＳｉＯ_２）１０６に引っ張られて層間絶縁膜（ｌｏｗ−ｋ）１０５が変形し、密着性の低い下層の層間絶縁膜（ＳｉＯ_２）１０３との界面で剥離が発生するものと考えられる。 By the way, in the semiconductor device studied by the present inventors, a low-k material is used as the interlayer insulating film 105 in order to reduce the capacitance between the multilayer wirings. Further, for example, SiO ₂ is used as a material for the interlayer insulating film 103 and the interlayer insulating film 106. For example, when a reliability test such as a heat cycle test or a thermal shock test is performed on the semiconductor device, there is a problem that the interlayer insulating film 105 made of a low-k material is peeled off as shown in FIG. In particular, the peeling of the interlayer insulating film 105 made of a low-k material occurred from the corner portion of the chip 101C and occurred at the interface with the interlayer insulating film 103 which is the lower layer of the interlayer insulating film 105. As a cause of the peeling, the low-k material used for the interlayer insulating film 105 has a lower resistance to stress than a conventional material, for example, SiO ₂ , so that the interlayer insulating film 105 is peeled off by the stress from the sealing resin. It is thought to do. In addition, since the planar shape of the chip 101C is rectangular, peeling is considered to be mainly caused by the shear stress St1 generated on the main surface of the chip from the corner to the center. Further, due to the shear stress St1, the interlayer insulating film (low-k) 105 is deformed by being pulled by the interlayer insulating film (SiO ₂ ) 106, which is an upper layer of the interlayer insulating film (low-k) 105, and the lower layer with low adhesion is formed. It is considered that peeling occurs at the interface with the interlayer insulating film (SiO ₂ ) 103.

また、特許文献１によると、図１９に示すように、チップ１０１Ｃの外周部に長溝１０９を設けて層間絶縁膜を除去することで、ダイシングによりウエハから複数のチップ１０１Ｃを切り出す際に、チップ１０１Ｃに形成された層間絶縁膜にクラックが生じることを防止できる。 Further, according to Patent Document 1, as shown in FIG. 19, when a plurality of chips 101C are cut out from a wafer by dicing, a long groove 109 is provided in the outer peripheral portion of the chip 101C and the interlayer insulating film is removed. It is possible to prevent cracks from occurring in the interlayer insulating film formed in the above.

しかしながら、図１９で示した半導体装置に対し、例えばヒートサイクル試験、熱衝撃試験などの信頼性試験を行った場合でも、図２０に示すように、ｌｏｗ−ｋ材料からなる層間絶縁膜１０５が剥離する問題が生じた。この場合においても、チップ１０１Ｃの主面上においてせん断応力Ｓｔ１がチップ１０１Ｃのコーナ部からチップ中心に向けて発生しているため、層間絶縁膜１０５が剥離するものと考えられる。なお、層間絶縁膜１０５の剥離にせん断応力Ｓｔ１が主要因であると考えられるため、図１９および図２０では、せん断応力Ｓｔ１のみ図示している。 However, even when reliability tests such as a heat cycle test and a thermal shock test are performed on the semiconductor device shown in FIG. 19, the interlayer insulating film 105 made of a low-k material is peeled off as shown in FIG. A problem occurred. Also in this case, it is considered that the interlayer insulating film 105 is peeled off because the shear stress St1 is generated from the corner portion of the chip 101C toward the center of the chip on the main surface of the chip 101C. Note that since the shear stress St1 is considered to be the main factor in the peeling of the interlayer insulating film 105, only the shear stress St1 is shown in FIGS.

本発明の目的は、多層配線の層間絶縁膜としてｌｏｗ−ｋ材料を用いた半導体チップを樹脂封止した場合において、そのｌｏｗ−ｋ材料からなる層間絶縁膜の剥離を防止できる技術を提供することにある。 An object of the present invention is to provide a technique capable of preventing peeling of an interlayer insulating film made of a low-k material when a semiconductor chip using a low-k material is sealed with a resin as an interlayer insulating film of a multilayer wiring. It is in.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明による半導体装置は、矩形状の半導体チップの主面上に、酸化シリコンを主成分とする層間絶縁膜と、ｌｏｗ−ｋ材料からなる層間絶縁膜と、を含む複数層の層間絶縁膜を介して複数層の金属配線が形成され、前記半導体チップの主面上が封止樹脂で被覆されており、前記半導体チップの少なくともコーナ部では、前記複数層の層間絶縁膜を貫通する長溝が最下層のｌｏｗ−ｋ材料からなる層間絶縁膜を貫通するように形成され、前記コーナ部における前記長溝の平面形状は、多角形または円弧状である。 In a semiconductor device according to the present invention, a plurality of interlayer insulating films including an interlayer insulating film mainly composed of silicon oxide and an interlayer insulating film made of a low-k material are formed on a main surface of a rectangular semiconductor chip. A plurality of layers of metal wiring are formed, and the main surface of the semiconductor chip is covered with a sealing resin, and at least a corner portion of the semiconductor chip has a long groove penetrating the interlayer insulating film of the plurality of layers. It is formed so as to penetrate an interlayer insulating film made of a lower-k material in the lower layer, and the planar shape of the long groove in the corner portion is polygonal or arcuate.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

半導体チップのコーナ部の層間絶縁膜を除去することにより、半導体チップのコーナ部のせん断応力を緩和してｌｏｗ−ｋ材料からなる層間絶縁膜の剥離を防止できる。 By removing the interlayer insulating film at the corner portion of the semiconductor chip, the shear stress at the corner portion of the semiconductor chip can be relaxed, and the interlayer insulating film made of a low-k material can be prevented from peeling off.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.

（実施の形態１）
本実施の形態１で示す半導体装置の一例を図１〜図８により説明する。図１は多層配線を有する半導体チップ（以下、単にチップと略する）１Ｃの概略平面図であり、図２は図１に示す半導体装置のＡ−Ａ’線の概略断面図である。図３は本実施の形態で示す半導体装置の他の一例を示した概略平面図である。図４は半導体ウエハ（以下、単にウエハと略する）からチップ１Ｃが切断される前の状態を示すウエハの概略平面図である。図５〜図８は本実施の形態で示す半導体装置の製造工程中の概略断面図であるとともに、図４のＢ−Ｂ’線の概略断面図である。 (Embodiment 1)
An example of the semiconductor device shown in Embodiment Mode 1 will be described with reference to FIGS. FIG. 1 is a schematic plan view of a semiconductor chip (hereinafter simply referred to as a chip) 1C having multilayer wiring, and FIG. 2 is a schematic cross-sectional view taken along the line AA ′ of the semiconductor device shown in FIG. FIG. 3 is a schematic plan view showing another example of the semiconductor device shown in the present embodiment. FIG. 4 is a schematic plan view of the wafer showing a state before the chip 1C is cut from a semiconductor wafer (hereinafter simply referred to as a wafer). 5 to 8 are schematic cross-sectional views during the manufacturing process of the semiconductor device shown in the present embodiment, and are schematic cross-sectional views taken along the line BB 'in FIG.

多層配線が形成されたチップ１Ｃを例えばモールド樹脂からなる封止樹脂８で被覆した状態の半導体装置が図１および図２に示されている。なお、図２に示す半導体基板（以下、単に基板と略する）１Ｓ上の多層配線は、図１４で示した多層配線の要部を示すものであり、基板１Ｓ上にローカル層の層間絶縁膜３、中間層の層間絶縁膜５およびグローバル層の層間絶縁膜６の順で形成されている。すなわち、本実施の形態で示す半導体装置は、その主面の厚さ方向に、ローカル層、中間層およびグローバル層が順に形成されているチップ１Ｃと、チップ１Ｃを被覆する封止樹脂８とを備えている。 FIG. 1 and FIG. 2 show a semiconductor device in which a chip 1C on which a multilayer wiring is formed is covered with a sealing resin 8 made of, for example, a mold resin. Note that the multilayer wiring on the semiconductor substrate (hereinafter simply referred to as a substrate) 1S shown in FIG. 2 represents a main part of the multilayer wiring shown in FIG. 14, and an interlayer insulating film of a local layer is formed on the substrate 1S. 3. An interlayer insulating film 5 as an intermediate layer and an interlayer insulating film 6 as a global layer are formed in this order. That is, the semiconductor device shown in the present embodiment includes a chip 1C in which a local layer, an intermediate layer, and a global layer are formed in this order in the thickness direction of the main surface, and a sealing resin 8 that covers the chip 1C. I have.

このローカル層およびグローバル層は、酸化シリコンを主成分とする層間絶縁膜３、層間絶縁膜６を有しており、これら層間絶縁膜３、６の材料として、例えばＳｉＯ_２を用いることができる。また、中間層は、ｌｏｗ−ｋ材料からなる層間絶縁膜５を有している。中間層の層間絶縁膜５としてｌｏｗ−ｋ材料を用いることで多層配線間容量を低減している。この層間絶縁膜３のｌｏｗ−ｋ材料の誘電率は、３．５以下であって、例えば市販されている米Applied Materials社の「Black Diamond」などのＳｉＯＣ系材料である。なお、ｌｏｗ−ｋ材料としてはＳｉＯＣ系材料に限らず、ＳｉＯＣＨ系材料、ＳｉＯ_ｘＣ_ｙＨ_ｚ系材料、ＣＦ系材料およびポーラスｌｏｗ−ｋ材料であっても良い。 The local layer and the global layer have an interlayer insulating film 3 and an interlayer insulating film 6 mainly composed of silicon oxide. As a material for the interlayer insulating films 3 and 6, for example, SiO ₂ can be used. Further, the intermediate layer has an interlayer insulating film 5 made of a low-k material. By using a low-k material as the interlayer insulating film 5 of the intermediate layer, the capacitance between the multilayer wirings is reduced. The dielectric constant of the low-k material of the interlayer insulating film 3 is 3.5 or less, and is, for example, a commercially available SiOC-based material such as “Black Diamond” of Applied Materials. As the low-k material is not limited to the SiOC-based materials, SiOCH-based _material, SiO _x C y _{H z} material may be a CF-based material and porous low-k material.

チップ主面に平行な面において矩形状をしているチップ１Ｃは、主面上に形成された長溝９によって囲まれている領域には、例えばＣＭＩＳトランジスタなどの素子が形成される。図１に示すようにチップ１Ｃのコーナ部において長溝９が多角形形状となるように、図２に示す層間絶縁膜３、層間絶縁膜５および層間絶縁膜６が除去されている。 In the chip 1C having a rectangular shape in a plane parallel to the chip main surface, an element such as a CMIS transistor is formed in a region surrounded by the long groove 9 formed on the main surface. As shown in FIG. 1, the interlayer insulating film 3, the interlayer insulating film 5, and the interlayer insulating film 6 shown in FIG. 2 are removed so that the long groove 9 has a polygonal shape in the corner portion of the chip 1C.

前記発明が解決しようとする課題の欄において図１９および図２０を用いて説明したように、チップ１０１Ｃの外周部に長溝１０９を形成することで、ダイシングによりウエハから複数のチップ１０１Ｃを切り出す際に、チップ１０１Ｃに形成された層間絶縁膜にクラックが生じることを防止することはできる。 As described with reference to FIGS. 19 and 20 in the column of problems to be solved by the invention, by forming the long groove 109 in the outer peripheral portion of the chip 101C, when cutting a plurality of chips 101C from the wafer by dicing, Further, it is possible to prevent cracks from occurring in the interlayer insulating film formed on the chip 101C.

しかしながら、図１９で示した半導体装置に対し、例えばヒートサイクル試験、熱衝撃試験などの信頼性試験を行った場合、図２０に示すように、ｌｏｗ−ｋ材料からなる層間絶縁膜１０５が剥離する問題が生じてしまう。チップ１０１Ｃの平面形状が矩形状であることから、コーナ部（チップ端）からチップ中心に向けてチップ１０１Ｃの主面上に発生するせん断応力Ｓｔ１が剥離の主要因と考えた。 However, when a reliability test such as a heat cycle test or a thermal shock test is performed on the semiconductor device shown in FIG. 19, for example, the interlayer insulating film 105 made of a low-k material peels as shown in FIG. Problems arise. Since the planar shape of the chip 101C is rectangular, the shear stress St1 generated on the main surface of the chip 101C from the corner (chip end) toward the center of the chip was considered as the main factor of peeling.

そこで、本実施の形態では、せん断応力Ｓｔ１を緩和するように、図１に示すようにチップ１Ｃのコーナ部において長溝９が多角形形状となるように、図２に示す層間絶縁膜３、層間絶縁膜５および層間絶縁膜６を除去している。 Therefore, in the present embodiment, the interlayer insulating film 3 and the interlayer shown in FIG. 2 are formed so that the long groove 9 has a polygonal shape in the corner portion of the chip 1C as shown in FIG. 1 so as to relieve the shear stress St1. The insulating film 5 and the interlayer insulating film 6 are removed.

したがって、矩形状のチップ１０１Ｃのコーナ部に沿って形成した長溝１０９のコーナ角度を９０度（図１９参照）から、鈍角化することで（図１参照）、チップ１０１Ｃのコーナ部（チップ端）からチップ中心に向けてチップ１０１Ｃの主面上に発生するせん断応力Ｓｔ１から、チップ１Ｃのコーナ部（チップ端）からチップ中心に向けてチップ１Ｃの主面上に発生するせん断応力Ｓｔ５へ緩和（分散）している。本実施の形態で示す半導体装置に対し、例えばヒートサイクル試験、熱衝撃試験などの信頼性試験を行ったところ、半導体装置の信頼性として許容できる範囲まで、層間絶縁膜５の剥離が発生しなかった。すなわち、多層配線の層間絶縁膜５としてｌｏｗ−ｋ材料を用いたチップ１Ｃを封止樹脂８で被覆した場合において、そのｌｏｗ−ｋ材料からなる層間絶縁膜５の剥離を防止できる。 Therefore, by reducing the corner angle of the long groove 109 formed along the corner portion of the rectangular chip 101C from 90 degrees (see FIG. 19) (see FIG. 1), the corner portion (chip end) of the chip 101C. From the shear stress St1 generated on the main surface of the chip 101C toward the chip center from the corner to the center of the chip 1C from the corner (chip end) of the chip 1C to the shear stress St5 generated on the main surface of the chip 1C ( Distributed). When a reliability test such as a heat cycle test or a thermal shock test is performed on the semiconductor device described in this embodiment, the interlayer insulating film 5 is not peeled to the allowable range for the reliability of the semiconductor device. It was. That is, when the chip 1C using the low-k material is covered with the sealing resin 8 as the interlayer insulating film 5 of the multilayer wiring, the peeling of the interlayer insulating film 5 made of the low-k material can be prevented.

さらに、図１で示すようにチップ１Ｃのコーナ部における長溝の平面形状が、多角形状しているが、図３に示すように、チップ１Ｃのコーナ部において長溝９が円弧形状となるように、図２に示す層間絶縁膜３、層間絶縁膜５および層間絶縁膜６を除去しても良い。チップ１Ｃのコーナ部に沿って形成した長溝９のコーナを多角形状（図１参照）から、円弧形状することで（図３参照）、チップ１Ｃのコーナ部（チップ端）からチップ中心に向けてチップ１Ｃの主面上に発生するせん断応力Ｓｔ５から、せん断応力Ｓｔ６へより緩和することができる。したがって、多層配線の層間絶縁膜５としてｌｏｗ−ｋ材料を用いたチップ１Ｃを封止樹脂８で被覆した場合において、そのｌｏｗ−ｋ材料からなる層間絶縁膜５の剥離をより防止できる。 Furthermore, as shown in FIG. 1, the planar shape of the long groove in the corner portion of the chip 1C is polygonal, but as shown in FIG. 3, the long groove 9 has an arc shape in the corner portion of the chip 1C. The interlayer insulating film 3, the interlayer insulating film 5, and the interlayer insulating film 6 shown in FIG. 2 may be removed. The corner of the long groove 9 formed along the corner portion of the chip 1C is changed from a polygonal shape (see FIG. 1) to an arc shape (see FIG. 3), so that the corner portion (chip end) of the chip 1C is directed toward the center of the chip. The shear stress St5 generated on the main surface of the chip 1C can be further relaxed to the shear stress St6. Therefore, when the chip 1C using the low-k material is covered with the sealing resin 8 as the interlayer insulating film 5 of the multilayer wiring, the interlayer insulating film 5 made of the low-k material can be further prevented from peeling.

図４はウエハからチップ１Ｃが切断される前の状態を示すウエハの概略平面図である。図４に示すように、平面形状が矩形状のチップ１Ｃが、マトリクス状に配置されている。そのチップ１Ｃ間は、いわゆるダイシングライン（スクライブライン）であり、チップ面積を増加せずに、そのダイシングラインにＴＥＧ（Test Element Group）１０が形成されている。図４に示すようにＴＥＧ１０を形成することで、トランジスタ、多層配線などの電気的特性に対する、ｌｏｗ−ｋ材料の誘電率などの電気的特性、密度や空孔率などによる影響およびプロセス処理による影響を把握することができる。 FIG. 4 is a schematic plan view of the wafer showing a state before the chips 1C are cut from the wafer. As shown in FIG. 4, the chips 1C having a rectangular planar shape are arranged in a matrix. A space between the chips 1C is a so-called dicing line (scribe line), and a TEG (Test Element Group) 10 is formed on the dicing line without increasing the chip area. By forming the TEG 10 as shown in FIG. 4, the electrical characteristics such as the dielectric constant of the low-k material, the influence due to the density and the porosity, and the influence due to the process treatment on the electrical characteristics such as the transistor and the multilayer wiring. Can be grasped.

次に、本実施の形態で示す半導体装置の製造方法について、特に多層配線を有するチップ１Ｃに長溝９を形成する方法について、図５〜図８により説明する。なお、基板１Ｓ上に、ローカル層、中間層、グローバル層などの形成方法に関しては、発明の解決しようとする課題で図１５を用いて説明した方法と同様であるので省略する。 Next, a method for manufacturing the semiconductor device shown in the present embodiment, particularly a method for forming the long groove 9 in the chip 1C having a multilayer wiring, will be described with reference to FIGS. Note that a method for forming a local layer, an intermediate layer, a global layer, and the like on the substrate 1S is the same as the method described with reference to FIG.

まず、図５に示すように、基板１Ｓ上にローカル層の層間絶縁膜３、中間層の層間絶縁膜５およびグローバル層の層間絶縁膜６を順に形成する。この時、後に形成される長溝部分には、ローカル層、中間層およびグローバル層の金属配線およびビアホールの形成と同時に、金属膜４を形成しておく。また、グローバル層上には最上配線として、例えば配線または電極パッドが形成されるが、この形成と同時に、金属膜４上に金属膜７を形成しておく。 First, as shown in FIG. 5, an interlayer insulating film 3 as a local layer, an interlayer insulating film 5 as an intermediate layer, and an interlayer insulating film 6 as a global layer are sequentially formed on a substrate 1S. At this time, the metal film 4 is formed at the same time as the formation of the metal wiring and via hole in the local layer, intermediate layer and global layer in the long groove portion to be formed later. In addition, for example, a wiring or an electrode pad is formed as the uppermost wiring on the global layer. At the same time as the formation, a metal film 7 is formed on the metal film 4.

次いで、図６に示すように、基板１Ｓ上の全体をレジスト膜１２で覆い、長溝が形成される領域のレジスト膜１２をフォトリソグラフィおよびエッチングにより開孔する。 Next, as shown in FIG. 6, the entire surface of the substrate 1S is covered with a resist film 12, and the resist film 12 in a region where a long groove is to be formed is opened by photolithography and etching.

次いで、図７に示すように、エッチングにより開孔したレジスト膜１２から層間絶縁膜６、層間絶縁膜５および層間絶縁膜３を除去して、長溝９を形成する。なお、図４で示したＴＥＧ１０を領域１０ａに形成することもできる。 Next, as shown in FIG. 7, the interlayer insulating film 6, the interlayer insulating film 5, and the interlayer insulating film 3 are removed from the resist film 12 opened by etching to form a long groove 9. Note that the TEG 10 shown in FIG. 4 may be formed in the region 10a.

この長溝９が形成された基板１Ｓ、すなわち長溝９を有するチップ１Ｃを半導体ウエハから切り出し、封止樹脂８で被覆すると図１および図２で示した半導体装置として形成される。 When the substrate 1S on which the long groove 9 is formed, that is, the chip 1C having the long groove 9 is cut out from the semiconductor wafer and covered with the sealing resin 8, the semiconductor device shown in FIGS.

さらに、図８に示すように、長溝９を例えばＴＥＯＳを原料としたＣＶＤ法により形成された酸化シリコンを主成分とする絶縁膜（ＳｉＯ_２）を埋め込み、鬆１４を形成することもできる。このような場合であっても、長溝９に例えばＳｉＯ_２からなる絶縁膜を埋め込まない場合と同様にせん断応力を緩和することができると考えられる。 Further, as shown in FIG. 8, the void 14 can be formed by embedding an insulating film (SiO ₂ ) containing silicon oxide as a main component in which the long groove 9 is formed by a CVD method using TEOS as a raw material, for example. Even in such a case, it is considered that the shear stress can be relieved as in the case where an insulating film made of, for example, SiO ₂ is not embedded in the long groove 9.

（実施の形態２）
前記実施の形態１では、図１に示したように長溝９はチップ１Ｃの外周に沿って形成されているが、本実施の形態では、チップ１Ｃのコーナ部においてのみ長溝９ａが形成されている点で相違する。したがって、以下は相違する点を中心に説明する。 (Embodiment 2)
In the first embodiment, the long groove 9 is formed along the outer periphery of the chip 1C as shown in FIG. 1, but in the present embodiment, the long groove 9a is formed only at the corner portion of the chip 1C. It is different in point. Therefore, the following description will focus on the differences.

図９は多層配線を有する半導体チップ（以下、単にチップと略する）１Ｃを例えばモールド樹脂からなる封止樹脂８で被覆した状態の半導体装置の概略平面図である。 FIG. 9 is a schematic plan view of a semiconductor device in a state in which a semiconductor chip (hereinafter simply referred to as a chip) 1C having multilayer wiring is covered with a sealing resin 8 made of, for example, a mold resin.

チップ主面に平行な面において矩形状をしているチップ１Ｃのコーナ部には、長溝９ａが形成されている。すなわち、図９に示すようにチップ１Ｃのコーナ部において長溝９ａが多角形形状となるように、多層配線の層間絶縁膜を除去している。なお、図９で示すようにチップ１Ｃのコーナ部における長溝の平面形状を、多角形形状としているが、図３に示すように、チップ１Ｃのコーナ部においてのみ長溝９が円弧形状となるように層間絶縁膜を除去しても良い。 A long groove 9a is formed in a corner portion of the chip 1C having a rectangular shape in a plane parallel to the chip main surface. That is, as shown in FIG. 9, the interlayer insulating film of the multilayer wiring is removed so that the long groove 9a has a polygonal shape in the corner portion of the chip 1C. As shown in FIG. 9, the planar shape of the long groove in the corner portion of the chip 1C is a polygonal shape. However, as shown in FIG. 3, the long groove 9 has an arc shape only in the corner portion of the chip 1C. The interlayer insulating film may be removed.

したがって、図１９で示したように矩形状のチップ１０１Ｃのコーナ部に沿って形成した長溝１０９のコーナ角度を９０度から、図９に示すように鈍角化することで、チップ１０１Ｃのコーナ部（チップ端）からチップ中心に向けてチップ１０１Ｃの主面上に発生するせん断応力Ｓｔ１から、チップ１Ｃのコーナ部（チップ端）からチップ中心に向けてチップ１Ｃの主面上に発生するせん断応力Ｓｔ５へ緩和（分散）している。本実施の形態で示す半導体装置に対し、例えばヒートサイクル試験、熱衝撃試験などの信頼性試験を行ったところ、半導体装置の信頼性として許容できる範囲まで、ｌｏｗ−ｋ材料からなる層間絶縁膜の剥離が発生しなかった。すなわち、多層配線の層間絶縁膜としてｌｏｗ−ｋ材料を用いたチップ１Ｃを封止樹脂８で被覆した場合において、そのｌｏｗ−ｋ材料からなる層間絶縁膜の剥離を防止できる。 Accordingly, by reducing the corner angle of the long groove 109 formed along the corner portion of the rectangular chip 101C as shown in FIG. 19 from 90 degrees, as shown in FIG. 9, the corner portion ( From the shear stress St1 generated on the main surface of the chip 101C from the chip end toward the chip center, the shear stress St5 generated on the main surface of the chip 1C from the corner portion (chip end) of the chip 1C toward the chip center. Relaxed (distributed). For example, when a reliability test such as a heat cycle test or a thermal shock test is performed on the semiconductor device described in this embodiment, an interlayer insulating film made of a low-k material is used to the extent acceptable as the reliability of the semiconductor device. No peeling occurred. That is, when the chip 1C using the low-k material as the interlayer insulating film of the multilayer wiring is covered with the sealing resin 8, the peeling of the interlayer insulating film made of the low-k material can be prevented.

（実施の形態３）
前記実施の形態１では、図１に示したように長溝９はチップ１Ｃの外周に沿って形成されているが、本実施の形態では、チップ１Ｃの外周部の多層配線の層間絶縁膜を除去する点で相違する。したがって、以下は相違する点を中心に説明する。 (Embodiment 3)
In the first embodiment, the long groove 9 is formed along the outer periphery of the chip 1C as shown in FIG. 1, but in this embodiment, the interlayer insulating film of the multilayer wiring on the outer peripheral portion of the chip 1C is removed. It is different in the point to do. Therefore, the following description will focus on the differences.

図１０は多層配線を有する半導体チップ（以下、単にチップと略する）１Ｃを例えばモールド樹脂からなる封止樹脂８で被覆した状態の半導体装置の概略平面図である。図１１は図１０で示した半導体装置のＣ−Ｃ’線の概略断面図である。なお、図１１に示すチップ１Ｃ上の多層配線は、図１４で示した多層配線の要部を示すものであり、チップ１Ｃ上にローカル層の層間絶縁膜３、中間層の層間絶縁膜５およびグローバル層の層間絶縁膜６の順で形成されている。 FIG. 10 is a schematic plan view of a semiconductor device in a state in which a semiconductor chip (hereinafter simply referred to as a chip) 1C having multilayer wiring is covered with a sealing resin 8 made of, for example, a mold resin. FIG. 11 is a schematic sectional view taken along line C-C ′ of the semiconductor device shown in FIG. 10. The multilayer wiring on the chip 1C shown in FIG. 11 shows the main part of the multilayer wiring shown in FIG. 14, and the interlayer insulating film 3 of the local layer, the interlayer insulating film 5 of the intermediate layer, and The interlayer insulating films 6 of the global layer are formed in this order.

チップ主面に平行な面において矩形状をしているチップ１Ｃの外周部では、多層配線の層間絶縁膜３、層間絶縁膜５および層間絶縁膜６が除去されている。すなわち、除去されずに残った多層配線および層間絶縁膜の平面形状が多角形形状を有するように、チップ１Ｃのコーナ部において多層配線の層間絶縁膜を除去している。なお、多層配線の層間絶縁膜の除去は、本実施の形態で示すように、チップ１Ｃの外周部全体ではなく、チップ１Ｃのコーナ部のみであっても良い。また、チップ１Ｃのコーナ部において除去されずに残った多層配線および層間絶縁膜の平面形状は、円弧形状であっても良い。 In the outer peripheral portion of the chip 1C having a rectangular shape in a plane parallel to the chip main surface, the interlayer insulating film 3, the interlayer insulating film 5, and the interlayer insulating film 6 of the multilayer wiring are removed. That is, the interlayer insulating film of the multilayer wiring is removed at the corner portion of the chip 1C so that the planar shape of the multilayer wiring and the interlayer insulating film remaining without being removed has a polygonal shape. It should be noted that the interlayer insulating film of the multilayer wiring may be removed not only on the entire outer periphery of the chip 1C but only on the corner portion of the chip 1C as shown in the present embodiment. Further, the planar shape of the multilayer wiring and the interlayer insulating film remaining without being removed at the corner portion of the chip 1C may be an arc shape.

したがって、図１６に示したようにチップ１０１Ｃの多層配線および層間絶縁膜の平面形状が、そのコーナ部で９０度であるのに対し、図１０に示すようにチップ１Ｃのコーナ部において層間絶縁膜を除去することでコーナ部を鈍角化し、チップのコーナ部（チップ端）からチップ中心に向けて主面上に発生するせん断応力を、図１６に示すせん断応力Ｓｔ１から図１０に示すせん断応力Ｓｔ５へ緩和（分散）している。また、本実施の形態で示す半導体装置に対し、例えばヒートサイクル試験、熱衝撃試験などの信頼性試験を行ったところ、半導体装置の信頼性として許容できる範囲まで、層間絶縁膜５の剥離が発生しなかった。すなわち、多層配線の層間絶縁膜５としてｌｏｗ−ｋ材料を用いたチップ１Ｃを封止樹脂８で被覆した場合において、そのｌｏｗ−ｋ材料からなる層間絶縁膜５の剥離を防止できる。 Therefore, as shown in FIG. 16, the planar shape of the multilayer wiring and the interlayer insulating film of the chip 101C is 90 degrees at the corner portion, whereas the interlayer insulating film is formed at the corner portion of the chip 1C as shown in FIG. Is removed, and the shear stress generated on the main surface from the corner portion (tip end) of the chip toward the center of the chip is changed from shear stress St1 shown in FIG. 16 to shear stress St5 shown in FIG. Relaxed (distributed). Further, when a reliability test such as a heat cycle test and a thermal shock test is performed on the semiconductor device described in this embodiment, the interlayer insulating film 5 is peeled to the allowable range for the reliability of the semiconductor device. I did not. That is, when the chip 1C using the low-k material is covered with the sealing resin 8 as the interlayer insulating film 5 of the multilayer wiring, the peeling of the interlayer insulating film 5 made of the low-k material can be prevented.

（実施の形態４）
本実施の形態４で示す半導体装置の一例を図１２〜図１３により説明する。図１２は多層配線を有する半導体チップ（以下、単にチップと略する）１Ｃを例えばモールド樹脂からなる封止樹脂８で被覆した状態の半導体装置の概略平面図である。図１３は図１２で示した半導体装置のＤ−Ｄ’線の概略断面図である。 (Embodiment 4)
An example of the semiconductor device shown in Embodiment Mode 4 will be described with reference to FIGS. FIG. 12 is a schematic plan view of a semiconductor device in a state in which a semiconductor chip (hereinafter simply referred to as a chip) 1C having multilayer wiring is covered with a sealing resin 8 made of, for example, a mold resin. 13 is a schematic cross-sectional view taken along the line DD ′ of the semiconductor device shown in FIG.

多層配線が形成されたチップ１Ｃを封止樹脂８で被覆した状態の半導体装置が図１２および図１３に示されている。 12 and 13 show a semiconductor device in which a chip 1C on which a multilayer wiring is formed is covered with a sealing resin 8. FIG.

図１３に示すようにチップ１Ｃ上の多層配線は、図１４で示した多層配線の要部を示すものであり、チップ１Ｃ上にローカル層の層間絶縁膜３、中間層の層間絶縁膜５およびグローバル層の層間絶縁膜６の順で形成され、さらに緩衝層１６が形成されている。すなわち、本実施の形態で示す半導体装置は、その主面の厚さ方向に、ローカル層、中間層およびグローバル層が順に形成され、さらにグローバル層上に緩衝層１６が形成されているチップ１Ｃと、チップ１Ｃを被覆する封止樹脂８とを備えている。また、緩衝層１６は図１４で示したように最上配線１０７と同時に形成することができ、例えばアルミニウムを主成分とする金属膜からなる。 As shown in FIG. 13, the multilayer wiring on the chip 1C shows the main part of the multilayer wiring shown in FIG. 14, and the local interlayer insulating film 3, the intermediate interlayer insulating film 5 and the interlayer 1 on the chip 1C. A global layer interlayer insulating film 6 is formed in this order, and a buffer layer 16 is further formed. That is, the semiconductor device shown in the present embodiment includes a chip 1C in which a local layer, an intermediate layer, and a global layer are sequentially formed in the thickness direction of the main surface, and a buffer layer 16 is formed on the global layer. And a sealing resin 8 for covering the chip 1C. Further, the buffer layer 16 can be formed at the same time as the uppermost wiring 107 as shown in FIG. 14, and is made of, for example, a metal film mainly composed of aluminum.

チップ主面に平行な面において矩形状をしているチップ１Ｃは、そのチップ１Ｃのコーナ部において幅広の緩衝層１６が形成されている。このように緩衝層１６を形成することことで、チップ１Ｃを封止樹脂８で被覆した場合にチップ１Ｃの主面上に発生するせん断応力は、緩衝層１６がスライドすることにより吸収（緩和）され、ｌｏｗ−ｋ材料からなる層間絶縁膜５の界面までせん断応力が伝搬しないこととなる。また、本実施の形態で示す半導体装置に対し、例えばヒートサイクル試験、熱衝撃試験などの信頼性試験を行ったところ、半導体装置の信頼性として許容できる範囲まで、層間絶縁膜５の剥離が発生しなかった。すなわち、多層配線の層間絶縁膜５としてｌｏｗ−ｋ材料を用いたチップ１Ｃを封止樹脂８で被覆した場合において、そのｌｏｗ−ｋ材料からなる層間絶縁膜５の剥離を防止できる。 In the chip 1C having a rectangular shape in a plane parallel to the chip main surface, a wide buffer layer 16 is formed at a corner portion of the chip 1C. By forming the buffer layer 16 in this way, the shear stress generated on the main surface of the chip 1C when the chip 1C is covered with the sealing resin 8 is absorbed (relaxed) by the sliding of the buffer layer 16. Thus, the shear stress does not propagate to the interface of the interlayer insulating film 5 made of a low-k material. Further, when a reliability test such as a heat cycle test and a thermal shock test is performed on the semiconductor device described in this embodiment, the interlayer insulating film 5 is peeled to the allowable range for the reliability of the semiconductor device. I did not. That is, when the chip 1C using the low-k material is covered with the sealing resin 8 as the interlayer insulating film 5 of the multilayer wiring, the peeling of the interlayer insulating film 5 made of the low-k material can be prevented.

なお、本実施の形態では、前記実施の形態１〜３で示したチップ１Ｃのコーナ部において多層配線の層間絶縁膜の除去は、行わなくても良い。また、チップ１Ｃのコーナ部において緩衝層１６が形成されていれば、緩衝層１６の平面形状はどのようなパターンであっても構わないが、チップ１Ｃ上において応力に対して最も変形（スライド）しやすいパターンであることが好ましい。 In this embodiment, it is not necessary to remove the interlayer insulating film of the multilayer wiring in the corner portion of the chip 1C shown in the first to third embodiments. Further, as long as the buffer layer 16 is formed in the corner portion of the chip 1C, the planar shape of the buffer layer 16 may be any pattern, but the chip 1C is most deformed (slid) with respect to stress. It is preferable that the pattern is easy to do.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば、前記実施の形態では、封止樹脂にモールド樹脂を適用した場合について説明したが、封止樹脂としてポッテイング樹脂を適用しても良い。 For example, in the above-described embodiment, the case where the mold resin is applied to the sealing resin has been described. However, a potting resin may be applied as the sealing resin.

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。 The present invention is widely used in the manufacturing industry for manufacturing semiconductor devices.

本発明の実施の形態１における半導体装置の一例を示した概略平面図である。It is the schematic plan view which showed an example of the semiconductor device in Embodiment 1 of this invention. 図１に示す半導体装置のＡ−Ａ’線の概略断面図である。FIG. 2 is a schematic cross-sectional view taken along line A-A ′ of the semiconductor device shown in FIG. 1. 実施の形態１で示す半導体装置の他の一例を示した概略平面図である。FIG. 7 is a schematic plan view showing another example of the semiconductor device shown in the first embodiment. 実施の形態１で示す半導体ウエハの概略平面図である。1 is a schematic plan view of a semiconductor wafer shown in a first embodiment. 実施の形態１で示す半導体装置の製造工程中の概略平面図である。7 is a schematic plan view of the semiconductor device shown in the first embodiment during the manufacturing process thereof. FIG. 図５に続く半導体装置の製造工程中における概略断面図である。FIG. 6 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5; 図６に続く半導体装置の製造工程中における概略断面図である。FIG. 7 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 6; 図７に続く半導体装置の製造工程中における概略断面図である。FIG. 8 is a schematic cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 7; 本発明の実施の形態２における半導体装置の概略平面図である。It is a schematic plan view of the semiconductor device in Embodiment 2 of this invention. 本発明の実施の形態３における半導体装置の概略平面図である。It is a schematic plan view of the semiconductor device in Embodiment 3 of this invention. 図１０に示す半導体装置のＣ−Ｃ’線の概略断面図である。It is a schematic sectional drawing of the C-C 'line | wire of the semiconductor device shown in FIG. 本発明の実施の形態４における半導体装置の概略平面図である。It is a schematic plan view of the semiconductor device in Embodiment 4 of this invention. 図１２に示す半導体装置のＤ−Ｄ’線の概略断面図である。It is a schematic sectional drawing of the D-D 'line | wire of the semiconductor device shown in FIG. 本発明者が検討した半導体装置の一例を示した概略断面図である。It is the schematic sectional drawing which showed an example of the semiconductor device which this inventor examined. 図１４に示す半導体装置の製造方法のフロー図である。FIG. 15 is a flowchart of a method for manufacturing the semiconductor device shown in FIG. 14. 図１４に示す半導体装置の概略平面図である。FIG. 15 is a schematic plan view of the semiconductor device shown in FIG. 14. 図１６に示す半導体装置のＥ−Ｅ’線の概略断面図である。It is a schematic sectional drawing of the E-E 'line | wire of the semiconductor device shown in FIG. 図１６に示す半導体装置のＥ−Ｅ’線の概略断面図である。It is a schematic sectional drawing of the E-E 'line | wire of the semiconductor device shown in FIG. 本発明者が検討した半導体装置の他の一例を示した概略平面図である。It is the schematic plan view which showed another example of the semiconductor device which this inventor examined. 図１９に示す半導体装置のＦ−Ｆ’線の概略断面図である。FIG. 20 is a schematic sectional view taken along line F-F ′ of the semiconductor device shown in FIG. 19.

Explanation of symbols

１Ｃ半導体チップ（チップ）
１Ｓ半導体基板（基板）
３層間絶縁膜
４金属膜
５層間絶縁膜
６層間絶縁膜
７金属膜
８封止樹脂
９、９ａ長溝
１０ＴＥＧ
１２レジスト膜
１３絶縁膜
１４鬆
１５除去部
１６緩衝層
１０１Ｃ半導体チップ（チップ）
１０１Ｓ半導体基板（基板）
１０２ａ層間絶縁膜
１０３層間絶縁膜
１０４バリア膜
１０５、１０５ａ、１０５ｂ層間絶縁膜
１０６、１０６ａ、１０６ｂ層間絶縁膜
１０７最上配線
１０８封止樹脂
１０９長溝
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６金属配線
Ｐ１、Ｐ２プラグ
Ｓｔ１、Ｓｔ２、Ｓｔ３、Ｓｔ４、Ｓｔ５、Ｓｔ６応力
Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５ビアホール 1C Semiconductor chip (chip)
1S Semiconductor substrate (substrate)
3 Interlayer Insulating Film 4 Metal Film 5 Interlayer Insulating Film 6 Interlayer Insulating Film 7 Metal Film 8 Sealing Resin 9, 9a Long Groove 10 TEG
12 Resist Film 13 Insulating Film 14 Pore 15 Removal Part 16 Buffer Layer 101C Semiconductor Chip (Chip)
101S Semiconductor substrate (substrate)
102a Interlayer insulating film 103 Interlayer insulating film 104 Barrier film 105, 105a, 105b Interlayer insulating film 106, 106a, 106b Interlayer insulating film 107 Top wiring 108 Sealing resin 109 Long groove M1, M2, M3, M4, M5, M6 Metal wiring P1 , P2 plug St1, St2, St3, St4, St5, St6 Stress V1, V2, V3, V4, V5 Via hole

Claims

On the main surface of the rectangular semiconductor chip, a plurality of layers of metal wiring via a plurality of interlayer insulating films including an interlayer insulating film mainly composed of silicon oxide and an interlayer insulating film made of a low-k material A semiconductor device in which a main surface of the semiconductor chip is coated with a sealing resin,
In at least the corner portion of the semiconductor chip, a long groove is formed that penetrates the interlayer insulating film of the plurality of layers and penetrates at least the interlayer insulating film made of the low-k material at the lowest layer,
The semiconductor device according to claim 1, wherein a planar shape of the long groove in the corner portion is a polygonal shape or an arc shape.

An insulating film mainly composed of silicon oxide is embedded in the long groove,
The semiconductor device according to claim 1, wherein a void is formed in the long groove.

2. The semiconductor device according to claim 1, wherein a TEG is formed on a dicing line of a semiconductor wafer in which a plurality of the semiconductor chips are formed in a matrix.

On the main surface of the rectangular semiconductor chip, a plurality of layers of metal wiring via a plurality of interlayer insulating films including an interlayer insulating film mainly composed of silicon oxide and an interlayer insulating film made of a low-k material A semiconductor device in which a main surface of the semiconductor chip is coated with a sealing resin,
2. A semiconductor device according to claim 1, wherein at least a corner portion of the semiconductor chip is formed by removing and chamfering an interlayer insulating film made of the low-k material in at least the lowest layer of the plurality of interlayer insulating films.

On the main surface of the rectangular semiconductor chip, a plurality of layers of metal wiring via a plurality of interlayer insulating films including an interlayer insulating film mainly composed of silicon oxide and an interlayer insulating film made of a low-k material A semiconductor device in which a main surface of the semiconductor chip is coated with a sealing resin,
A buffer film is formed on the uppermost layer on the main surface of the semiconductor chip,
The semiconductor device is characterized in that the buffer film is formed at least at a corner portion of the semiconductor chip and is a pattern that is most easily deformed by stress on the semiconductor chip.