JPWO2002047267A1 - 半導体集積回路装置 - Google Patents
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Abstract
レベルトリガフリップフロップ回路と、かかるレベルトリガフリップフロップ回路の間に設けられた論理回路により第２のクロック信号に同期して回路動作シーケンスが実行されるデジタル論理回路において、上記論理回路を分割するようレベルトリガフリップフロップ回路を設けて第１のクロック信号を供給し、上記第１と第２のクロック信号を同じ周波数とし、上記第１のクロック信号で動作するレベルトリガフリップフロップ回路がスルーとなる期間と、前記第２のクロック信号で動作するレベルトリガフリップフロップ回路がスルーとなる期間が重なりを持たないか、あるいは上記論理回路の遅延時間以下の重なりを持つようにする。
Description
技術分野
この発明は、半導体集積回路装置に関し、主としてデジタル情報処理装置に使用される大規模集積回路装置におけるクロックスキュー対策と高速化技術に利用して有効な技術に関するものである。
背景技術
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平７−３０３８０号公報、特開平３−４６８２１号公報、特開平３−１９６７１３号公報記載の発明の存在が本発明者等に報告された。上記公報に記載の発明は、いずれにおいてもクロック信号により入力信号の取り込みを行うフリップフロップ回路の間に論理回路が設けられ、かかるクロック信号に同期して動作シーケンスの制御が行われるデジタル論理回路に関するものが認められる。しかしながら、後で説明する本願発明のようなクロックスキュー対策と高速化並びにテスト回路に関しての記載は見当たらない。
デジタル信号処理回路では、クロック信号に同期して動作シーケンスの制御が行われる。つまり、クロック信号により入力信号の取り込みを行うフリップフロップ回路の間に論理回路が設けられる。これにより、フリップフロップ回路に取り込まれた入力信号はクロック信号の１周期の間保持されるために、フリップフロップ回路の出力信号が論理回路に入力信号として供給され、かかる論理回路より所定の論理動作が行われて次段のフリップフロップ回路に入力信号として伝えられる。以下、同様な論理回路とフリップフロップ回路との組み合わせで複数段からなるデジタル信号処理回路が構成される。
上記フリップフロップ回路として、エッジトリガフリップフロップ回路がある。上記エッジトリガフリップフロップ回路は、配線の微細化やＬＳＩ（大規模集積回路）の面積の増加によるクロックスキューの増大に対し、マシンサイクルの高速化が困難になるという問題を有する。
第１７図には、エッジトリガフリップフロップ回路を用いたデジタル信号処理回路の説明図が示されている。（Ａ）には、その回路ブロックが示され、（Ｂ）には動作波形が示されている。（Ａ）に示すように、論理回路Ｌを挟むように２つのエッジトリガフリップフロップ回路（以下、単にＥＦＦという）が設けられる。
この回路が正常に動作するためには、クロック信号ＣＫｗの１周期（１ＭＣ；マシンサイクル）との関係において、そのスキューｔｓｋ、及び遅延時間ｔｐｄ．ＥＦＦ、ｔｐｄ．Ｌ及びセットアップ時間ｔｓｕ．ＥＦＦが次式（１）ような関係を満足する必要がある。
上記式（１）は、次式（２）のように変形できる。
ここで、一般的な数値として、ｔｓｋ＝０．１ＭＣ，ｔｄｌ＝０．３ＭＣ，ｔｄＳ＝０．６ＭＣ，ｔｄＭ＝０．１ＭＣ，ｔｄＯ＝０．３ＭＣとおくと、式（２）は、
−０．０３ＭＣ＜ｔｐｄ．Ｌ＜０．７７ＭＣ
となり、−０．０３ＭＣのようにミニマムディレイ制約は無いものの、一般論理が使えるディレイ量ｔｐｄ．Ｌは、マシンサイクルの７７％程度に限られてしまう。さらに今後クロックスキューｔｓｕの低減が困難であることを考えると、一般論理が使えるディレイ量ｔｐｄ．Ｌのマシンサイクル比は今後益々少なくなり、高速化には不向きである。
第１８図には、レベルトリガフリップフロップ回路を用いたデジタル信号処理回路の説明図が示されている。（Ａ）には、その回路ブロックが示され、（Ｂ）には動作波形が示されている。（Ａ）に示すように、論理回路Ｌを挟むように２つのレベルトリガフリップフロップ回路（以下、単にＬＦＦという）が設けられる。
この回路が正常に動作するためには、クロック信号ＣＫｗの１周期（１ＭＣ；マシンサイクル）との関係において、そのスキューｔｓｋ、パルス幅ｔｗ及び遅延時間ｔｐｄ．ＬＦＦ、ｔｐｄ．Ｌ及びセットアップ時間ｔｓｕ．ＬＦＦが次式（３）ような関係を満足する必要がある。
上記式（３）は、次式（４）のように変形できる。
ここで、一般的な数値として、ｔｗ＝０．２０ＭＣとおき、他は前記同様であるとすると、式（４）は、
０．２３ＭＣ＜ｔｐｄ．Ｌ＜０．９３ＭＣ
となり、一般論理が使えるディレイ量ｔｐｄ．Ｌは、マシンサイクルの９３％程度にまで向上されるものの、ミニマムディレイ制約として、マシンサイクルの約２３％以上もの値が要求されてしまう。このようにＬＦＦは、ミニマムディレイ制約が厳しくて適用率が低くなり、クロックパルス幅ｔｗの不良に対し、クロックパルス幅自体の不良および一般論理部のディレイ不良の検出が困難になるという問題がある。
したがって、この発明は、動作マージンを確保しつつ、高速化と高信頼性を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、レベルトリガフリップフロップ回路と、かかるレベルトリガフリップフロップ回路の間に設けられた論理回路により第２のクロック信号に同期して回路動作シーケンスが実行されるデジタル論理回路において、上記論理回路を分割するようレベルトリガフリップフロップ回路を設けて第１のクロック信号で動作させ、第１のクロック信号と第２のクロック信号を同じ周波数とし、第１のクロック信号で動作するレベルトリガフリップフロップ回路がスルーとなる期間と、第２のクロック信号で動作するレベルトリガフリップフロップ回路がスルーとなる期間が重なりを持たないか、あるいは上記論理回路の遅延時間以下の重なりを持つようにする。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明に係る半導体集積回路装置に搭載されるデジタル信号処理回路の一実施例の基本的ブロック図が示されている。この実施例では、レベルトリガフリップフロップ回路を用いたデジタル信号処理回路が構成される。この実施例では、クロック信号ＣＫｓにより動作する２つのレベルトリガフリップフロップ回路ＬＦＦの間に設けられる論理回路を論理回路Ｌ１とＬ２のように２つに分割し、前記ミニマムディレイの制約を回避すべく、言い換えるならば、クロック信号ＣＫｓの１周期内で上記論理回路Ｌ１とＬ２を含めて２つのレベルトリガフリップフロップ回路ＬＦＦを信号がスルーしてしまうという誤動作を回避すべく、中間フリップフロップ回路ＺＬＦＦが設けられる。この中間フリップフロップ回路ＺＬＦＦは、前記同様なレベルトリガフリップフロップ回路からなるが、クロック信号ＣＫｗにより動作させられる。このクロック信号ＣＫｗは、上記クロック信号ＣＫｓの基となったデューティが約５０％のパルスとされる。
この実施例では、回路機能の試験のためのスキャン機能が付加される。つまり、上記レベルトリガフリップフロップ回路ＬＦＦには、テストパターンが入力されるスキャンイン端子ＳＩＤ、論理回路Ｌ１とＬ２を通した出力信号を出力させるためのスキャンアウト端子ＳＯＤ及び通常動作と上記スキャン動作との切替を行うスキャンイネーブル端子ＳＥＮが設けられる。上記中間フリップフロップ回路ＺＬＦＦは、前記のようにミニマムディレイの制約を回避するためのものであるので、上記スキャン機能は設けられない。
第２図には、レベルトリガフリップフロップ回路の一例の価回路図が示されている。レベルトリガフリップフロップ回路は、基本的には入力バッファとデータ保持部ＭＦＦ及び出力バッファから構成される。データ保持部ＭＦＦは、正相増幅回路とクロック信号により制御されるスイッチにより構成されており、クロック信号ＣＫがハイレベル（論理１）のときスイッチにより入力信号の取り込むというスルー動作と、クロック信号ＣＫがロウレベル（論理０）のとき、スイッチを切り替えてその出力信号を入力側に正帰還させてラッチさせるというラッチ動作とを行う。上記正相増幅回路は、一般には２つの直列接続されたインバータ回路から構成される。上記出力バッファは、上記データ保持部ＭＦＦの信号を増幅して出力させる。
第２図において、上記入力バッファと出力バッファが正相増幅回路の形態で示されているが、上記データ保持部とは異なり、１つのインバータ回路、つまりは反転増幅回路で構成されてもよい。入力バッファと出力バッファとをそれぞれ１つのインバータ回路（反転増幅回路）で構成すると、入力信号と出力信号とが同相信号として出力される。これらのことは、前記データ保持部ＭＦＦを含めて以下の第３図、第４図、第９図及び第１２図の実施例でも同様である。
上記入力バッファでの信号遅延ｔｄＩがセットアップ時間ｔｓｕ．ＬＦＦとされ、データ保持部ＭＦＦでの信号遅延ｔｄ．Ｍと出力バッファでの信号遅延ｔｄＯが、遅延時間ｔｐｄ．ＬＦＦとされる。
第３図には、第１図のレベルトリガフリップフロップ回路ＬＦＦの一実施例の等価回路図が示されている。この実施例のレベルトリガフリップフロップ回路は、第２図のレベルトリガフリップフロップ回路に対して前記スキャン機能が付加される。つまり、前記第２図のレベルトリガフリップフロップ回路に対して、スキャンイン端子ＳＩＤに対応して入力バッファが設けられ、クロック信号ＣＫによりスキャンインデータを保持するデータ保持部が付加される。このスキャンインデータに対応したデータ保持部の信号と、上記通常動作の入力端子Ｄからの入力信号とが、動作モード信号により制御されるマルチプレクサを介して前記データ保持部ＭＦＦに伝えられる。また、スキャンアウト端子ＳＯＤに対応して出力バッファも追加される。
上記のように論理シーケンス制御のためのレベルトリガフリップフロップ回路ＬＦＦはスキャン機能（診断機能）があり、キャンイン端子ＳＩＤとスキャンアウト端子ＳＯＤ、スキャンイネーブル端子ＳＥ等の端子を持つ。これらの端子はスキャン機能さえ達成できれば他の形式でも良く、例えば、アドレススキャンであればスキャン端子は双方向にすることでＳＩＤとＳＯＤを統合可能である。スキャンイネーブルＳＥＮのようなモード信号の代わりに、スキャン用クロック信号を使用（ＡＳＬＤ，ＬＳＳＤ等）等の変形も行うことができる。また、本図中では２つのレベルトリガフリップフロップ回路ＬＦＦのスキャンアウト端子ＳＯＤとスキャンイン端子ＳＩＤが接続されているが、これらの接続関係を特に限定する物ではなく、他の論理回路に対応されたＬＦＦやスキャン用回路に接続されていても良い。
第４図には、第１図の中間フリップフロップ回路ＺＬＦＦの一実施例の等価回路図が示されている。この実施例の中間フリップフロップ回路ＺＬＦＦは、第２図のレベルトリガフリップフロップ回路ＬＦＦと同じ回路により構成される。つまり、前記第３図に示したようなスキャン機能は付加されない構成となっている。
上記のようにレベルトリガフリップフロップ回路ＬＦＦを用いた場合には、内部論理段数が少なくて済むため、単体で見たときの速度がエッジトリガフリップフロップ回路よりも高速である。さらに、レベルトリガであることから、クロックスキューを見せない使い方を行うこと、言い換えるならば、クロックスキューに影響されないような動作によってその分の高速化が可能になる。
そして、前記のような中間フリップフロップ回路ＺＬＦＦにより、レベルトリガフリップフロップ回路の欠点であるミニマムデイレイ制約を緩和させ、レベルトリガフリップフロップ回路の適用率を高めるようにすることができる。それに加えて、後述するようなクロックパルス幅の不良が起こりにくい回路構成を用いることにより、クロックパルス幅不良の発生率を低減しつつ、その上でクロックパルス幅不良検出回路を組み込むことで、クロックパルス幅不良の検出率も向上させるようにするものである。
第５図には、第１図のデジタル信号処理回路の動作を説明するためのタイミング図が示されている。第１図の回路が正常に動作するためには、クロック信号ＣＫｓの１周期（１ＭＣ；マシンサイクル）との関係において、そのスキューｔｓｋ、パルス幅ｔｗ及び遅延時間ｔｐｄ．ＬＦＦ、ｔｐｄ．Ｌ及びセットアップ時間ｔｓｕ．ＬＦＦが次式（５）ないし（７）ような関係を満足する必要がある。
一般的な数値としてｔ１＝０．５ＭＣ，ｔ２＝０．２５ＭＣを用いれば、
ｔｐｄ．Ｌ１＋ｔｐｄ．Ｌ２＜０．８６ＭＣ
−０．０２ＭＣ＜ｔｐｄ．Ｌ１＜０．６３ＭＣ
−０．１２ＭＣ＜ｔｐｄ．Ｌ２＜０．５８ＭＣ
となる。一般論理をＬ１とＬ２に分割しそれぞれのディレイ値についても制約を守る必要はあるが、一般論理Ｌ１とＬ２の合計ディレイ値として、マシンサイクルの８６％程度まで許容することが出来る。この数値は、第１８図に示した例の見積もり値９３％よりも小さいが、第１８図の回路ではミニマムディレイ制約が許容出来ない場合のみ適用することを前提にすれば、言い換えるならば、第１７図に示した例の見積もり値７７％（約８割）と比べて約９％のマシンサイクルの向上が可能であること言える。また、入力バッファや出力バッファを省略出来る場合には、更にマシンサイクルの高速化（ｔｐｄ．Ｌ１＋ｔｐｄ．Ｌ２＜０．９８ＭＣ）になるという可能性も有するものである。
第６図には、この発明に用いられるクロックシェープ回路の一実施例の回路図が示されている。この実施例のデジタル信号処理回路のようにレベルトリガフリップフロップ回路を用いた場合には、クロック信号ＣＫｓのパルス幅ｔｗを必要最小に設定することが重要である。第６図（Ａ）のクロックシェープ回路は、クロック分配系を通して伝えられたデューティ５０％のクロック信号ＣＫｗと、遅延回路４１で形成された反転遅延信号とをアンド（ＡＮＤ）ゲート回路に供給して、シェープクロック信号ＣＫｓを発生させるものである。この構成では、上記遅延回路４１での遅延時間に対応したパルス幅ｔｗに制限されたシェープクロック信号ＣＫｓを形成することができる。
このようなクロックシエープ回路においてもっとも不良が発生しやすいのは、その物量から、遅延回路４１の遅延時間が増大するディレイ不良である。図６（Ａ）回路では、遅延回路４１が１組しかないため、この遅延回路４１が微妙に遅延時間が増加する不良を起こした場合に、この不良を発見するのが非常に困難である。
そこで、図４（Ｂ）のクロックシェープ回路では、遅延回路４１が２組あり、どちらか早い方の遅延回路の遅延時間によって出力パルス幅ｔｗが決定する構成となっている。そのためどちらか１組の遅延回路に遅延時間が増大するディレイ不良が発生しても、出力波形には影響を与えないため、そのまま使用しても問題がない。
第７図には、この発明に用いられるクロックパルス幅診断回路（不良検出回路）の一実施例のブロック図が示されている。この実施例のクロックパルス幅診断回路５は、前記第３図に示したようなスキャン機能を持たせたレベルトリガフリップフロップ回路ＬＦＦの入力端子Ｄと出力端子Ｑとの間に反転遅延回路５１が設けられる。このレベルトリガフリップフロップ回路ＬＦＦでのＣＫｓ→Ｑ→Ｄまでのディレイ値とＤのセットアップを加えた値は、正常時のクロック信号ＣＫｓのパルス幅よりも若干大きくなるように設定される。
第８図には、上記第７図のクロックパルス幅診断回路の動作を説明するためのタイミング図が示されている。回路機能試験のとき、いわゆるＬＳＩのＡＣテスト時には、１発目のクロック信号ＣＫｓの立ち上がりで、出力信号Ｑはタンダム反転する。より正確には、スキャンイネーブル信号ＳＥＮがハイレベル（＝Ｈ）であるため、注目のフリップフロップ回路ＦＦにスキャンインされた値から、注目のフリップフロップ回路ＦＦの前段シフトチェーンのフリップフロップ回路ＦＦにスキャンインされた値に疑似ランダム反転する。
２発目のクロック信号ＣＫｓの立ち上がりでは、出力信号Ｑは必ず反転しかつ、クロック信号ＣＫｓか立ち下がりタイミングと入力信号Ｄの変化タイミングの前後関係によりスキャンアウト値が異なる。従つて、スキャンアウト端子ＳＯＤから出力されるデータ値を観れば、クロックパルス幅がほぼ正常か否か判定できる。
つまり、点線で示したようにクロック信号ＣＫｓのパルス幅が広くなると、レベルトリガフリップフロップ回路ＬＦＦがスルー状態が上記帰還経路での遅延時間よりも長くなって帰還された入力信号の取り込みを行うようになる。これにより、同図の例では、ハイレベル（論理１）がスキャンアウトされれば正常、ロウレベル（論理０）がスキャンアウトされれば不良と判定できる。
第９図には、この発明に用いられるクロックパルス幅診断回路（不良検出回路）の他の一実施例の回路図が示されている。この実施例のクロックパルス幅診断回路５２は、スキャンイネーブル信号ＳＥＮｓによりクロック信号ＣＫｓとクロック信号ＣＫｗとによる２通りの動作に切替られる。クロック信号ＣＫｓにより動作するラッチ回路と、クロック信号ＣＫｗにより動作するラッチ回路を前段ラッチ回路とし、これらの前段のラッチ回路のいずれかを上記スキャンインネーブル信号ＳＥＮｓにより制御されるスイッチを通して選択的に上記クロック信号ＣＫｗにより動作する後段のラッチ回路に伝える。そして、この後段のラッチ回路の出力信号を前記同様な遅延回路５３を通して上記クロック信号ＣＫｓにより動作するラッチ回路の入力端子Ｄに帰還させる。
この実施例回路の動作は、基本的には前記第７図の実施例回路と同様である。ただじ、第７図の実施例回路は、後述するような第１１図のパス６１を対象（ＣＫｓパルス幅のディレイ不良）とするのに対し、第９図の実施例回路は、後述するような第１１図のパス６５を対象（ＣＫｗ前縁に対するＣＫｓ後縁タイミングのディレイ不良）としている。
第１０図は、上記第９図のクロックパルス幅診断回路の動作を説明するためのタイミング図が示されている。この実施例では、クロック信号ＣＫｗ前縁からクロック信号ＣＫｓ後縁タイミングのディレイ不良の診断を行うようにするものである。図１０の例では、ハイレベル（論理１）がスキャンアウトされれば正常、ロウレベル（論理０）がスキャンアウトされれば不良と判定できる。
この実施例のクロックパルス幅診断回路（不良検出回路）をレベルトリガフリップフロップ回路を用いたデジタル信号処理回路に組み込むことで、クロックパルス幅不良の検出率を向上する。クロックパルス幅が、おおよそディレイ回路５１の遅延時間よりも大か小かによって、前記ＡＣテスト時の値にラッチされる値が異なる。これによってクロツクパルス幅不良の検出が可能となるものである。
第１１図には、この発明に係る半導体集積回路装置の一実施例の概略全体構成図が示されている。クロック信号発生部６０１は、例えばＰＬＬ（フェーズ・ロックド・ループ）回路であつたり、外部クロックを直接バッファして入力する回路等である。クロック分配系６０２は、クロック信号を必要とするＬＳＩの各部へクロック信号を分配する為のものであり、例えばクロック信号のスキューを低減させるようなＨトリー構造が採用される。クロック信号ＣＫｗには、クロック分配系６０２からの信号が直接使用され、例えばパルスデューティが５０％とされる。このようなクロック信号ＣＫｗを受けるシェープ回路４によってクロック信号ＣＫｓが生成される。またシェープ回路４の出力であるクロック信号ＣＫｓは、クロックパルス幅診断回路５に接続される。
デジタル信号処理回路は、フリップフロップ回路と論理回路との組み合わせにより構成される。この実施例では、前記第１図のように２つのレベルトリガフリップフロップ回路ＬＦＦの間に設けられる論理回路を２つに分割し、その分割点に中間フリップフロップ回路ＺＬＦＦを設けるものを基本とし、特に制限されないが、要求性能に合わせた以下のような様々な組み合わせのものが用いられる。
論理回路Ｌ６１は、最も論理部のディレイを許容できるものであるのて、レベルトリガフリップフロップ回路ＬＦＦの間に設けられる。つまり、この論理部Ｌ６１は、論理段数が多くて前記のようなミニマムディレイ制約を考慮する必要がない場合に適用される。
論理回路Ｌ６３１とＬ６３２は、前記論理回路Ｌ６１に対し、ミニマムディレイ制約を緩和するよう分割したものであり、その中間部に中間フリップフロップ回路ＺＬＦＦが設けられる。つまり、前記第１図に示した実施例に相当する。
論理回路Ｌ６６は、エッジトリガフリップフロップ回路ＥＦＦの間に設けるものであり、論理段数が少なく前記のようなマックスディレイ制約を考慮する必要がない場合に適用される。この構成は、前記ミニマムディレイ制約が無いから最も扱い易いものとなる。
論理回路Ｌ６２は、マックスディレイに余裕があれば使用可能であり、入力側がレベルトリガフリップフロップ回路ＬＦＦで、出力側がエッジトリガフリップフロップ回路ＥＦＦで構成される。この構成は、前記論理回路Ｌ６１等のように出力側がレベルトリガフリップフロップ回路ＬＦＦの出力信号を、前記論理回路Ｌ６６のように入力側がエッジトリガフリップフロップ回路ＥＦＦで構成されるものとの中継用の論理部として必要になるものである。
同様に、論理回路Ｌ６５は、ミニマムスディレイに余裕があれば使用可能であり、入力側がエッジトリガフリップフロップ回路ＥＦＦで、出力側がレベルトリガフリップフロップ回路ＬＦＦで構成される。この構成は、論理回路Ｌ６５の遅延を最も許容するものであるとともに、前記論理回路Ｌ６２等のように出力側がエッジトリガフリップフロップ回路ＥＦＦの出力信号を、前記論理回路Ｌ６１等のように入力側がレベルトリガフリップフロップ回路ＬＦＦで構成されるものとの中継用の論理部として必要になるものである。
論理回路Ｌ６４１とＬ６４２は、前記論理回路Ｌ６５の構成においてミニマムスディレイに余裕がない場合に、中間フリップフロップ回路ＺＬＦＦを挿入するものであり、前記同様に前記論理回路Ｌ６２等のように出力側がエッジトリガフリップフロップ回路ＥＦＦの出力信号を、前記論理回路Ｌ６１等のように入力側がレベルトリガフリップフロップ回路ＬＦＦで構成されるものとの中継用に用いられる。
この実施例では、レベルトリガフリップフロップ回路ＬＦＦでのミニマムディレイ制約を緩和するために設けられた中間フリップフロップ回路ＺＬＦＦを除いてたフリップフロップ回路ＬＦＦ及びＥＦＦにスキャンイン端子ＳＩＤ、スキャンアンウ端子ＳＯＤ、スキャンイネーブル端子ＳＥＮ等の端子を持つようにされる。テストパターン発生部６３は、内部で生成した疑似乱数パターン、あるいはＬＳＩ外部から提供されるパターンを上記スキャンチェーンを通してシリアルにフリップフロップ回路ＬＦＦやＥＦＦに提供する。テスト結果回収部６０４は、上記スキャン機能によりフリップフロップ回路ＬＦＦやＥＦＦからのシリアルに転送されたスキャンデータを圧縮したり、あるいは無圧縮でＬＳＩ外部に向け出力する。
スキャンイネーブル信号ＳＥＮは、レベルトリガフリップフロップ回路ＬＦＦとエッジトリガフリップフロップ回路ＥＦＦで共通としているが、ＳＥＮ信号のタイミング緩和等の目的の為にレベルトリガフリップフロップ回路ＬＦＦ用のスキャンイネーブル信号ＳＥＮ信号と、エッジトリガフリップフロップ回路ＥＦＦ用のスキャンイネーブル信号ＳＥＮ信号を分けて設けてるようにしてもよい。
またエッジトリガフリップフロップ回路ＥＦＦやクロックパルス幅診断回路５２のスキャンアウト端子ＳＯＤからレベルトリガフリップフロップ回路ＬＦＦやクロックパルス幅診断回路５のスキャンイン端子ＳＩＤへの接続を禁止しているが、スキャンアント端子ＳＯＤからスキャンイン端子ＳＩＤへの長めの配線等によりミニマムディレイ違反を回避できていれば、エッジトリガフリップフロップ回路ＥＦＦやクロックパルス幅診断回路５２のスキャンアウト端子ＳＯＤからレベルトリガフリップフロップ回路ＬＦＦやクロックパルス幅診断回路５のスキャンイン端子ＳＩＤへの接続をしても良い。
第１２図には、第１１図のエッジトリガフリップフロップ回路ＥＦＦの一実施例の回路図が示されている。入力端子Ｄとスキャンイン端子ＳＩＤは、スキャンイネーブル端子ＳＥＮのハイレベル（論理１）とロウレベル（論理０）により制御されるスイッチを介してクロック信号ＣＫにより動作する２段のラッチ回路に伝えられる。つまり、クロック信号ＣＫがハイレベル（論理１）とき、入力側がラッチ状態となり、出力段がスルー状態となり、クロック信号ＣＫがロウレベル（論理０）に変化すると、入力側がスルー状態となり、出力段がラッチ状態となる。また、スキャンアウトＳＯＤ用にも出力バッファが設けられる。
第１３図は、この発明に用いられる論理回路Ｌを構成する論理ゲートの一例を示す回路図である。この実施例は、特に制限されないが、２入力のナンドゲート回路からなり、出力端子ＯＵＴと回路の接地電位間に直列接続されたＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）と、上記出力端子ＯＵＴと電源端子ＶＤＤとの間にＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）とから構成される。上記ＮＭＯＳとＰＭＯＳが対とされてゲートに入力端子ＩＮ０はＩＮ１に接続される。
前記第１１図の論理回路Ｌ１，Ｌ２，Ｌ６１，Ｌ６２，Ｌ６５，Ｌ６３１，Ｌ６３２，Ｌ６４１，Ｌ６４２，Ｌ６５，Ｌ６６は、同図に代表される論理ゲートの組み合わせにより構成される。
第１４図には、この発明に係る半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例の半導体集積回路装置は、特に制限されないが、ＤＲＡＭ（ダイナミック型ＲＡＭ）とＳＲＡＭ（スタティック型ＲＡＭ）と、それを制御するためのユーザーロジック（Ｕｓｅｒ Ｌｏｇｉｃ）及びテスト回路ＢＩＳＴとインターフェイス回路ＪＴＡＧからなる。上記インターフェイス回路ＪＡＴＧは、クロック端子ＴＣＫに同期し、モード設定信号ＴＭＳ及びテスト入力データＴＤＩ及びテスト出力データＴＤＯをシリアルに入出力する。
ＤＲＡＭは、特に制限されないが、６４Ｋワード×２８８ビット（約１８．４Ｍビット）のような大きな記憶容量を持つＤＲＡＭコアと、かかるＤＲＡＭコアに対して書き込み用に７２ビットずつの記憶容量を持つ４つのレジスタと、読み出し用の７２ビットずつの記憶容量を持つ４つのレジスタとを備える。ＳＲＡＭはその入出力動作時のバッファレジスタとしての役割を持ち、特に制限されないが、それぞれが１２８ワード×７２ビット持つ書き込み用のポートが４個設けられ、それぞれが１２８ワード×７２ビット持つ読み出し用のポートが４個設けられる。ユーザーロジックは、７２ビットの単位で入出力する入出力インターフェイス部と、７２ビットずつのデータを上記ＳＲＡＭとＤＲＡＭとの間で伝達するマルチプレクサ等から構成される。
テスト回路ＢＩＳＴは、ユーザーロジック部とにおいてチェーン状にされてレジスタを構成するようにされたラッチ回路に対してシリアルにテストパターンを供給し、ユーザーロジック部及びＤＲＡＭやＳＲＡＭに対する動作を指示する信号をパラレルに送出させるというＭＵＸ−ＳＣＡＮ経路と、テスト経路とを備える。これにより、ＤＲＡＭやＳＲＡＭ及びユーザーロジックは、必要に応じてＭＵＸ−ＳＣＡＮの動作モードによりテスト回路ＢＩＳＴから供給されるテストパタンによって内部回路が動作させらてその判定を行うようにすることができる。
上記ユーザーロジック部は、前記図１１に示したような実施例回路により構成される。そして、上記ＤＡＲＭ及びＳＲＡＭに対応した入出力インターフェイスに対応したフリップフロップ回路も、前記エッジトリガフリップフロップ回路又はレベルトリガフリップフロップ回路により構成される。
第１５図には、この発明に係る半導体集積回路装置の基本的なクロック供給経路の一実施例のレイアウト図が示されている。同図のクロック供給経路は、半導体基板上の実際の幾何学的な配置に合わせて描かれている。特に制限されないが、縦と横方向に１６個ずつのブロックが碁盤目状に配置される。上記回路ブロックには、配線設計のみによって必要な論理ゲート回路を形成することができる下地となる素子領域が作り込まれてなるゲートアレイによって構成される。
上記半導体チップＬＳＩの中央部には、クロック入力回路ＣＬＩＮが設けられる。なお、半導体チップＬＳＩの中央部とは、四角形のチップにおける対角線の交点付近の領域と見做される。このクロック入力回路ＣＫＩＮを中心にして、左右に上記半導体チップの横辺の１／４ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、４個分のブロックに対応した長さの第１配線Ｌ１が形成される。この第１配線Ｌ１の他端では、上下に分岐する第２配線Ｌ２が設けられる。この第２配線Ｌ２は、上記第１配線Ｌ１の他端から上記半導体チップの縦辺の１／４の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、４個分のブロックに対応した長さにされ、かかる第２配線Ｌ２の他端側には第１中継アンプＡＭＰ１が設けられる。上記のように第１配線Ｌ１は、左右に２本延びてそれぞれから第２配線Ｌ２が上下に２本ずつ延びるので、ＬＳＩ全体では合計４個の第１中継アンプＡＭＰ１が設けられるが、同図においては半導体基板を上下左右に４等分したエリア（８×８ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ１が代表として描かれている。
上記第１中継アンプＡＭＰ１を中心にして、左右に上記半導体チップの横辺の１／８ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、２個分のブロックに対応した長さの第３配線Ｌ３が形成される。この第３配線Ｌ３の他端では、上下に分岐する第４配線Ｌ４が設けられる。この第４配線Ｌ４は、上記第３配線Ｌ３の他端から上記半導体チップの縦辺の１／８の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、２個分のブロックに対応した長さにされ、かかる第４配線Ｌ４の他端側には第２中継アンプＡＭＰ２が設けられる。上記のように第３配線Ｌ３は、左右に２本延びてそれぞれから第４配線Ｌ４が上下に２本ずつ延びるので、上記４等分したエリア（８×８ブロック）内においては、合計４個の第２中継アンプＡＭＰ２が設けられるが、同図においては上記エリアを上下左右に４等分したエリア（４×４ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ２が代表として描かれている。
上記第２中継アンプＡＭＰ２を中心にして、左右に上記半導体チップの横辺の１／１６ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、１個分のブロックに対応した長さの第５配線Ｌ５が形成される。この第５配線Ｌ５の他端では、上下に分岐する第６配線Ｌ６が設けられる。この第６配線Ｌ６は、上記第５配線Ｌ５の他端から上記半導体チップの縦辺の１／１６の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、１個分のブロックに対応した長さにされ、かかる第６配線Ｌ６の他端側には第３中継アンプＡＭＰ３が設けられる。上記のように第５配線Ｌ５は、左右に２本延びてそれぞれから第６配線Ｌ６が上下に２本ずつ延びるので、上記エリアを更に４等分したエリア（４×４ブロック）内においては、合計４個の第３中継アンプＡＭＰ３が設けられるが、同図においては上記エリア（４×４ブロック）を上下左右に４等分したエリア（２×２ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ３が代表として描かれている。
そして、上記第３中継アンプＡＭＰ２を中心にして、左右に上記半導体チップの横辺の１／３２ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、１ブロックの半分に対応した長さの第７配線Ｌ７が形成される。この第７配線Ｌ７の他端では、上下に分岐する第８配線Ｌ８が設けられる。この第８配線Ｌ８は、上記第７配線Ｌ７の他端から上記半導体チップの縦辺の１／３２の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、１ブロックの半分に対応した長さにされ、かかる第８配線Ｌ８の他端側は、上記１ブロックの中心とされて、クロックドライバＣＫＤが設けられる。上記のように第７配線Ｌ７は、左右に２本延びてそれぞれから第８配線Ｌ８が上下に２本ずつ延びるので、結局４個のブロックのそれぞれの中央部に上記クロックドライバＣＫＤが設けられることになる。
この構成では、１つのクロック入力回路ＣＫＩＮに対して、第１及び第２配線Ｌ１＋Ｌ２を介して４個の第１中継アンプＡＭＰ１が設けられる。上記４個の第１中継アンプＡＭＰ１に対して、第３及び第４配線Ｌ３＋Ｌ４を介して４個ずつ、全体で４×４＝１６個の第２中継アンプＡＭＰ２が設けられる。上記第２中継アンプＡＭＰ２に対して、第５及び第６配線Ｌ５＋Ｌ６を介して４個ずつ、全体で４×４×４＝６４個の第３中継アンプＡＭＰ３が設けられる。そして、上記第３中継アンプＡＭＰ３に対して、第７及び第８配線Ｌ７＋Ｌ８を介して４個ずつ、全体で４×４×４×４＝２５６個のクロックドライバＣＫＤが設けられる。上記クロックドライバＣＫＤは、上記１６×１６＝２５６個の各ブロックに一対一に対応してそれぞれのブロックの中央部分に配置されることになる。
このようなクロック供給経路は、上記第１と第２配線（Ｌ１＋Ｌ２）とでＨの文字を形作るものであり、同様に第３と第４配線（Ｌ３＋Ｌ４）、第５と第６配線（Ｌ５＋Ｌ６）及び第７と第８配線（Ｌ７＋Ｌ８）のそれぞれでもＨの文字を形作ってそれらがトリー状に接続されることから本願出願人等にあっては、Ｈトリークロック供給と呼ぶものである。このＨトリークロック供給においては、クロック入力回路ＣＫＩＮから各第８配線の末端のクロックドライバＣＫＤまでのクロック信号の信号遅延がほぼ均等にされるので、等ディレイなクロック給電方式と見做される。
第１６図には、上記第１５図のクロック供給系の等価回路図が示されている。上記クロック入力回路、第１と第２配線Ｌ１＋Ｌ２、第１中継アンプＡＭＰ１、第３と第４配線Ｌ３＋Ｌ４、第２中継アンプ２、第５と第６配線Ｌ５＋Ｌ６、第３中継アンプＡＭＰ３、第７と第８配線Ｌ７＋Ｌ８及びクロックドライバＣＫＤとローカル配線ＬＬ０＋ＬＬ１＋ＬＬ２を介して、フリップフロップ回路ＤＤにはクロック信号が供給される。
上記クロックドライバＣＫＤは、前記のようなクロックシェープ回路を備え、上記クロック入力回路、第１と第２配線Ｌ１＋Ｌ２、第１中継アンプＡＭＰ１、第３と第４配線Ｌ３＋Ｌ４、第２中継アンプ２、第５と第６配線Ｌ５＋Ｌ６、第３中継アンプＡＭＰ３、第７と第８配線Ｌ７＋Ｌ８を通して伝えられるデューティ５０％に設定されたクロック信号ＣＫｗを受けて、前記のようなシェープされたクロック幅ｔｗのクロック信号ＣＫｓを形成し、上記デジタル信号処理回路を構成する各種フリップフロップ回路ＦＦに伝える。
上記の各実施例から得られる作用効果は、下記の通りである。
（１） 第１のクロック信号に同期して入力信号を取り込む第１のレベルトリガフリップフロップ回路の出力信号を論理回路に入力し、第２のクロック信号に同期して上記論理回路の出力信号を取り込む第２のレベルトリガフリップフロップ回路を設け、上記第１と第２のクロック信号を同じ周波数であって上記第１のレベルトリガフリップフロップ回路がスルーとなる期間と、前記第２のレベルトリガフリップフロップ回路がスルーとなる期間が重なりを持たないか、あるいは上記論理回路の遅延時間以下の重なりを持つようにすることによって、動作マージンを確保しつつ、レベルトリガフリップフロップ回路のミニマムディレイ制約を回避しつつ高速化と高信頼性を実現することができるという効果が得られる。
（２） 上記に加えて、上記第１のレベルトリガフリップフロップ回路に供給される入力信号を上記第２のクロック信号に同期して動作する第３のレベルトリガフリップフロップ回路の出力信号が論理回路を通して伝えられるものとすることにより、第２のクロック信号に従ったデジタル信号処理動作において、動作マージンを確保しつつ、ミニマムディレイ制約を回避しつつ高速化と高信頼性を実現することができるという効果が得られる。
（３） 上記に加えて、第１のクロック信号をクロック分配系により伝えられたデューティが約５０％のクロック信号とし、上記第２のクロック信号を上記第１のクロック信号をもとにシェープ回路により上記５０％以下のデューティを持つようにされたクロック信号とすることにより、高周波数のクロック信号のスキューを改善しつつ、安定的に供給することができるという効果が得られる。
（４） 上記に加えて、上記第２と第３のレベルトリガフリップフロップ回路にテストパターンが入力されるスキャンイン端子と、それに対応した論理回路の出力信号を出力させるスキャンアウト端子を持たせ、上記第１のレベルトリガフリップフロップ回路を持たせないことにより、簡単な構成で動作マージン及びミニマムディレイ制約を回避しつつ高速化とテスト動作による高信頼性を実現することができるという効果が得られる。
（５） 上記に加えて、上記第１のレベルトリガフリップフロップ回路に供給される入力信号を、上記第１のクロック信号に同期して動作する第１のエッジトリガフリップフロップ回路により形成された出力信号が論理回路を介して供給することにより、論理回路でのディレイを許容しつつ、ミムマムディレイ制約を緩和させることと、エッジトリガフリップフロップ回路を用いた論理処理部の出力をレベルトリガフリップフロップ回路を用いた論理処理部に伝えるときの中継用回路として利用できるという効果が得られる。
（６） 上記に加えて、上記第１のクロック信号をクロック分配系により伝えられたデューティが約５０％のクロック信号とし、上記第２のクロック信号を上記第１のクロック信号をもとにシェープ回路により上記５０％以下のデューティを持つようにされたクロック信号とすることにより、高周波数のクロック信号のスキューを改善しつつを安定的に供給することができるという効果が得られる。
（７） 上記に加えて、上記第２レベルトリガフリップフロップ回路と、第１のエッジトリガフリップフロップ回路とは、テストパターンが入力されるスキャンイン端子と、それに対応した論理回路の出力信号を出力させるスキャンアウト端子とを持たせ、上記第１のレベルトリガフリップフロップ回路にスキャンイン端子及びスキャンアウト端子を持たなようにすることにより、簡単な構成で動作マージン及びミニマムディレイ制約を回避しつつ高速化とテスト動作による高信頼性を実現することができるという効果が得られる。
（８） 上記に加えて、第２のクロック信号に同期して入力信号を取り込む第４のレベルトリガフリップフロップ回路の出力信号を論理回路に供給し、第２のクロック信号に同期して上記論理回路の出力信号を取り込む第５のレベルトリガフリップフロップ回路を更に設け、上記論理回路として、その遅延時間が上記第４のレベルトリガフリップフロップ回路がスルーとなる期間と前記第５のレベルトリガフリップフロップ回路がスルーとなる期間の重なりより大きいものを割り当てることにより、ミニマムディレ制約の無い論理回路でのディレイ許容を大きくすることあるいはクロック周波数を高くすることができるという効果が得られる。
（９） 上記に加えて、第２のクロック信号に同期して入力信号を取り込む第４のレベルトリガフリップフロップ回路の出力信号を受ける論理回路に供給し、第２のクロック信号に同期して上記論理回路の出力信号を取り込む第５のレベルトリガフリップフロップ回路とを更に設け、上記論理回路として、その遅延時間が上記第４のレベルトリガフリップフロップ回路がスルーとなる期間と前記第５のレベルトリガフリップフロップ回路がスルーとなる期間の重なりより大きいものが割り当てられてることにより、ミニマムディレ制約の無い論理回路でのディレイ許容を大きくすることあるいはクロック周波数を高くすることができるという効果が得られる。
（１０） 上記に加えて、第１のクロック信号に同期して入力信号を取り込む第２のエッジトリガフリップフロップ回路の出力信号を論理回路に供給し、第１のクロック信号に同期して上記論理回路の出力信号を取り込む第３のエッジトリガフリップフロップ回路とを更に設け、上記論理回路として、その遅延時間が第２のクロックパルスの周期の約８割以下であるものが割り当てることにより、簡単な構成によりミニマムディレ制約を無くすことができるという効果が得られる。
（１１） 第２のクロック信号に同期して入力信号を取り込む第１のフリップフロップ回路と、上記第１のフリップフロップ回路の出力信号を受ける論理回路と、上記第２のクロック信号に同期して上記論理回路の出力信号を取り込む第２のフリップフロップ回路とを備えたデジタル信号処理回路において、デューティが約５０％のクロックを分配するクロック分配系を通して分配された第１のクロック信号と第１と第２の遅延回路の遅延信号とを受けて、上記第１又は第２の遅延回路の遅延信号のうちいずれか短い方の遅延時間に対応して第２のクロック信号のパルス幅を設定する論理回路からなるクロックシェープ回路により第２のクロック信号を形成することにより、動作マージンを確保しつつ、高速化と高信頼性を実現することができるという効果が得られる。
（１２） 上記に加えて、上記第２のクロック信号に同期して動作し、前記スキャンイン端子とスキャンアウト端子を持つ第６のレベルトリガフリップフロップ回路と、上記第６のレベルトリガフリップフロップ回路の出力信号を入力端子に帰還させる反転遅延回路を含み、上記反転遅延回路の遅延時間の設定により第６のレベルトリガフリップフロップ回路の出力信号が上記第２のクロック信号に対応して反転するか否かでパルス幅の判定を行うクロックパルス幅診断回路を更に設けることにより、高速化と高信頼性を実現することができるという効果が得られる。
（１３） 上記に加えて、上記クロックパルス幅診断回路として、上記第２のクロック信号に同期して動作する第１の前段フリップフロップ回路と、上記第１のクロック信号に同期して動作する第２の前段フリップフロップ回路と、上記第１のクロック信号に同期して動作する出力段フリップフロップ回路と、スキャン制御信号により上記第１の前段フリップフロップ回路の出力と第２の前段フリップフロップ回路の出力とを切り替えて上記出力段フリップフロップ回路の入力に伝える切替回路と、第２の前段フリップフロップ回路と出力段フリップフロップ回路に対応して、前記スキャンイン端子とスキャンアウト端子を持つ第７のレベルトリガフリップフロップ回路と、上記第７のレベルトリガフリップフロップ回路の出力信号を入力端子に帰還させる反転遅延回路とを設け、上記反転遅延回路の遅延時間の設定により第７のレベルトリガフリップフロップ回路の出力信号が上記第２のクロック信号に対応して反転するか否かでパルス幅の判定を行うことにより、デジタル信号処理回路の高速化と高信頼性を実現することができるという効果が得られる。
（１４） 上記に加えて、上記第１と第２のフリップフロップ回路をレベルトリガフリップフロップ回路とし、上記論理回路部には、第１のクロック信号に同期して入力信号を取り込む第８のレベルトリガフリップフロップ回路を設けるとにより、動作マージン及び高速化と信頼性を実現したデジタル信号処理回路を得ることができるという効果が得られる。
（１５） 上記フリップフロップ回路及び遅延回路を、ゲートアレイにより形成される素子により構成し、上記クロック分配系を、上記ゲートアレイを構成する半導体基板の中心部に設けられたクロック入力回路を介して供給されたクロック信号を伝達する配線経路及び中継アンプの複数段を経て最終段に設けられたクロックドライバに至る経路が均等にされてなる複数のクロック供給経路とすることにより、クロック信号のスキューを大幅に低減できるから動作マージン及び高速化を実現することができるという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、フリップフロップ回路の構成は、前記のようなレベルトリガあるいはエッジトリガで動作するものであればよい。この発明は、デジタル信号処理回路を備えた半導体集積回路装置に広く利用することができる。
産業上の利用可能性
この発明は、クロック信号に同期して動作するデジタル信号処理回路を備えた半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
第１図は、この発明に係る半導体集積回路装置のデジタル信号処理回路一実施例を示す基本的ブロック図であり、
第２図は、レベルトリガフリップフロップ回路の一例を示す価回路図であり、
第３図は、第１図の１つのレベルトリガフリップフロップ回路の一実施例を示す等価回路図であり、
第４図は、第１図の他の１つのレベルトリガフリップフロップ回路の一実施例を示す価回路図であり、
第５図は、図１のデジタル信号処理回路の動作を説明するためのタイミング図であり、
第６図は、この発明に用いられるパルスシェープ回路の一実施例を示す回路図であり、
第７図は、この発明に用いられるクロックパルス幅診断回路の一実施例を示す回路図であり、
第８図は、図７のクロックパルス幅診断回路の動作を説明するためのタイミング図であり、
第９図は、この発明に用いられるクロックパルス幅診断回路の他の一実施例を示す回路図であり、
第１０図は、図９のクロックパルス幅診断回路の動作を説明するためのタイミング図であり、
第１１図は、この発明に係る半導体集積回路装置の一実施例の示す回路図であり、
第１２図は、第１１図のエッジトリガフリップフロップ回路の一実施例を示す等価回路図であり、
第１３図は、この発明に係る半導体集積回路装置に用いられる論理ゲート回路の一実施例を示す回路図であり、
第１４図は、この発明に係る半導体集積回路装置の一実施例を示す全体構成図であり、
第１５図は、この発明に係る半導体集積回路装置の一実施例を示すチップ表面図であり、
第１６図は、クロック分配系の一実施例を示す概略回路図であり、
第１７図は、エッジトリガフリップフロップ回路を用いた場合のデジタル信号処理回路の説明図であり、
第１８図は、レベルトリガフリップフロップ回路を用いた場合のデジタル信号処理回路の説明図である。
この発明は、半導体集積回路装置に関し、主としてデジタル情報処理装置に使用される大規模集積回路装置におけるクロックスキュー対策と高速化技術に利用して有効な技術に関するものである。
背景技術
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平７−３０３８０号公報、特開平３−４６８２１号公報、特開平３−１９６７１３号公報記載の発明の存在が本発明者等に報告された。上記公報に記載の発明は、いずれにおいてもクロック信号により入力信号の取り込みを行うフリップフロップ回路の間に論理回路が設けられ、かかるクロック信号に同期して動作シーケンスの制御が行われるデジタル論理回路に関するものが認められる。しかしながら、後で説明する本願発明のようなクロックスキュー対策と高速化並びにテスト回路に関しての記載は見当たらない。
デジタル信号処理回路では、クロック信号に同期して動作シーケンスの制御が行われる。つまり、クロック信号により入力信号の取り込みを行うフリップフロップ回路の間に論理回路が設けられる。これにより、フリップフロップ回路に取り込まれた入力信号はクロック信号の１周期の間保持されるために、フリップフロップ回路の出力信号が論理回路に入力信号として供給され、かかる論理回路より所定の論理動作が行われて次段のフリップフロップ回路に入力信号として伝えられる。以下、同様な論理回路とフリップフロップ回路との組み合わせで複数段からなるデジタル信号処理回路が構成される。
上記フリップフロップ回路として、エッジトリガフリップフロップ回路がある。上記エッジトリガフリップフロップ回路は、配線の微細化やＬＳＩ（大規模集積回路）の面積の増加によるクロックスキューの増大に対し、マシンサイクルの高速化が困難になるという問題を有する。
第１７図には、エッジトリガフリップフロップ回路を用いたデジタル信号処理回路の説明図が示されている。（Ａ）には、その回路ブロックが示され、（Ｂ）には動作波形が示されている。（Ａ）に示すように、論理回路Ｌを挟むように２つのエッジトリガフリップフロップ回路（以下、単にＥＦＦという）が設けられる。
この回路が正常に動作するためには、クロック信号ＣＫｗの１周期（１ＭＣ；マシンサイクル）との関係において、そのスキューｔｓｋ、及び遅延時間ｔｐｄ．ＥＦＦ、ｔｐｄ．Ｌ及びセットアップ時間ｔｓｕ．ＥＦＦが次式（１）ような関係を満足する必要がある。
−０．０３ＭＣ＜ｔｐｄ．Ｌ＜０．７７ＭＣ
となり、−０．０３ＭＣのようにミニマムディレイ制約は無いものの、一般論理が使えるディレイ量ｔｐｄ．Ｌは、マシンサイクルの７７％程度に限られてしまう。さらに今後クロックスキューｔｓｕの低減が困難であることを考えると、一般論理が使えるディレイ量ｔｐｄ．Ｌのマシンサイクル比は今後益々少なくなり、高速化には不向きである。
第１８図には、レベルトリガフリップフロップ回路を用いたデジタル信号処理回路の説明図が示されている。（Ａ）には、その回路ブロックが示され、（Ｂ）には動作波形が示されている。（Ａ）に示すように、論理回路Ｌを挟むように２つのレベルトリガフリップフロップ回路（以下、単にＬＦＦという）が設けられる。
この回路が正常に動作するためには、クロック信号ＣＫｗの１周期（１ＭＣ；マシンサイクル）との関係において、そのスキューｔｓｋ、パルス幅ｔｗ及び遅延時間ｔｐｄ．ＬＦＦ、ｔｐｄ．Ｌ及びセットアップ時間ｔｓｕ．ＬＦＦが次式（３）ような関係を満足する必要がある。
０．２３ＭＣ＜ｔｐｄ．Ｌ＜０．９３ＭＣ
となり、一般論理が使えるディレイ量ｔｐｄ．Ｌは、マシンサイクルの９３％程度にまで向上されるものの、ミニマムディレイ制約として、マシンサイクルの約２３％以上もの値が要求されてしまう。このようにＬＦＦは、ミニマムディレイ制約が厳しくて適用率が低くなり、クロックパルス幅ｔｗの不良に対し、クロックパルス幅自体の不良および一般論理部のディレイ不良の検出が困難になるという問題がある。
したがって、この発明は、動作マージンを確保しつつ、高速化と高信頼性を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、レベルトリガフリップフロップ回路と、かかるレベルトリガフリップフロップ回路の間に設けられた論理回路により第２のクロック信号に同期して回路動作シーケンスが実行されるデジタル論理回路において、上記論理回路を分割するようレベルトリガフリップフロップ回路を設けて第１のクロック信号で動作させ、第１のクロック信号と第２のクロック信号を同じ周波数とし、第１のクロック信号で動作するレベルトリガフリップフロップ回路がスルーとなる期間と、第２のクロック信号で動作するレベルトリガフリップフロップ回路がスルーとなる期間が重なりを持たないか、あるいは上記論理回路の遅延時間以下の重なりを持つようにする。
発明を実施するための最良の形態
この発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
第１図には、この発明に係る半導体集積回路装置に搭載されるデジタル信号処理回路の一実施例の基本的ブロック図が示されている。この実施例では、レベルトリガフリップフロップ回路を用いたデジタル信号処理回路が構成される。この実施例では、クロック信号ＣＫｓにより動作する２つのレベルトリガフリップフロップ回路ＬＦＦの間に設けられる論理回路を論理回路Ｌ１とＬ２のように２つに分割し、前記ミニマムディレイの制約を回避すべく、言い換えるならば、クロック信号ＣＫｓの１周期内で上記論理回路Ｌ１とＬ２を含めて２つのレベルトリガフリップフロップ回路ＬＦＦを信号がスルーしてしまうという誤動作を回避すべく、中間フリップフロップ回路ＺＬＦＦが設けられる。この中間フリップフロップ回路ＺＬＦＦは、前記同様なレベルトリガフリップフロップ回路からなるが、クロック信号ＣＫｗにより動作させられる。このクロック信号ＣＫｗは、上記クロック信号ＣＫｓの基となったデューティが約５０％のパルスとされる。
この実施例では、回路機能の試験のためのスキャン機能が付加される。つまり、上記レベルトリガフリップフロップ回路ＬＦＦには、テストパターンが入力されるスキャンイン端子ＳＩＤ、論理回路Ｌ１とＬ２を通した出力信号を出力させるためのスキャンアウト端子ＳＯＤ及び通常動作と上記スキャン動作との切替を行うスキャンイネーブル端子ＳＥＮが設けられる。上記中間フリップフロップ回路ＺＬＦＦは、前記のようにミニマムディレイの制約を回避するためのものであるので、上記スキャン機能は設けられない。
第２図には、レベルトリガフリップフロップ回路の一例の価回路図が示されている。レベルトリガフリップフロップ回路は、基本的には入力バッファとデータ保持部ＭＦＦ及び出力バッファから構成される。データ保持部ＭＦＦは、正相増幅回路とクロック信号により制御されるスイッチにより構成されており、クロック信号ＣＫがハイレベル（論理１）のときスイッチにより入力信号の取り込むというスルー動作と、クロック信号ＣＫがロウレベル（論理０）のとき、スイッチを切り替えてその出力信号を入力側に正帰還させてラッチさせるというラッチ動作とを行う。上記正相増幅回路は、一般には２つの直列接続されたインバータ回路から構成される。上記出力バッファは、上記データ保持部ＭＦＦの信号を増幅して出力させる。
第２図において、上記入力バッファと出力バッファが正相増幅回路の形態で示されているが、上記データ保持部とは異なり、１つのインバータ回路、つまりは反転増幅回路で構成されてもよい。入力バッファと出力バッファとをそれぞれ１つのインバータ回路（反転増幅回路）で構成すると、入力信号と出力信号とが同相信号として出力される。これらのことは、前記データ保持部ＭＦＦを含めて以下の第３図、第４図、第９図及び第１２図の実施例でも同様である。
上記入力バッファでの信号遅延ｔｄＩがセットアップ時間ｔｓｕ．ＬＦＦとされ、データ保持部ＭＦＦでの信号遅延ｔｄ．Ｍと出力バッファでの信号遅延ｔｄＯが、遅延時間ｔｐｄ．ＬＦＦとされる。
第３図には、第１図のレベルトリガフリップフロップ回路ＬＦＦの一実施例の等価回路図が示されている。この実施例のレベルトリガフリップフロップ回路は、第２図のレベルトリガフリップフロップ回路に対して前記スキャン機能が付加される。つまり、前記第２図のレベルトリガフリップフロップ回路に対して、スキャンイン端子ＳＩＤに対応して入力バッファが設けられ、クロック信号ＣＫによりスキャンインデータを保持するデータ保持部が付加される。このスキャンインデータに対応したデータ保持部の信号と、上記通常動作の入力端子Ｄからの入力信号とが、動作モード信号により制御されるマルチプレクサを介して前記データ保持部ＭＦＦに伝えられる。また、スキャンアウト端子ＳＯＤに対応して出力バッファも追加される。
上記のように論理シーケンス制御のためのレベルトリガフリップフロップ回路ＬＦＦはスキャン機能（診断機能）があり、キャンイン端子ＳＩＤとスキャンアウト端子ＳＯＤ、スキャンイネーブル端子ＳＥ等の端子を持つ。これらの端子はスキャン機能さえ達成できれば他の形式でも良く、例えば、アドレススキャンであればスキャン端子は双方向にすることでＳＩＤとＳＯＤを統合可能である。スキャンイネーブルＳＥＮのようなモード信号の代わりに、スキャン用クロック信号を使用（ＡＳＬＤ，ＬＳＳＤ等）等の変形も行うことができる。また、本図中では２つのレベルトリガフリップフロップ回路ＬＦＦのスキャンアウト端子ＳＯＤとスキャンイン端子ＳＩＤが接続されているが、これらの接続関係を特に限定する物ではなく、他の論理回路に対応されたＬＦＦやスキャン用回路に接続されていても良い。
第４図には、第１図の中間フリップフロップ回路ＺＬＦＦの一実施例の等価回路図が示されている。この実施例の中間フリップフロップ回路ＺＬＦＦは、第２図のレベルトリガフリップフロップ回路ＬＦＦと同じ回路により構成される。つまり、前記第３図に示したようなスキャン機能は付加されない構成となっている。
上記のようにレベルトリガフリップフロップ回路ＬＦＦを用いた場合には、内部論理段数が少なくて済むため、単体で見たときの速度がエッジトリガフリップフロップ回路よりも高速である。さらに、レベルトリガであることから、クロックスキューを見せない使い方を行うこと、言い換えるならば、クロックスキューに影響されないような動作によってその分の高速化が可能になる。
そして、前記のような中間フリップフロップ回路ＺＬＦＦにより、レベルトリガフリップフロップ回路の欠点であるミニマムデイレイ制約を緩和させ、レベルトリガフリップフロップ回路の適用率を高めるようにすることができる。それに加えて、後述するようなクロックパルス幅の不良が起こりにくい回路構成を用いることにより、クロックパルス幅不良の発生率を低減しつつ、その上でクロックパルス幅不良検出回路を組み込むことで、クロックパルス幅不良の検出率も向上させるようにするものである。
第５図には、第１図のデジタル信号処理回路の動作を説明するためのタイミング図が示されている。第１図の回路が正常に動作するためには、クロック信号ＣＫｓの１周期（１ＭＣ；マシンサイクル）との関係において、そのスキューｔｓｋ、パルス幅ｔｗ及び遅延時間ｔｐｄ．ＬＦＦ、ｔｐｄ．Ｌ及びセットアップ時間ｔｓｕ．ＬＦＦが次式（５）ないし（７）ような関係を満足する必要がある。
ｔｐｄ．Ｌ１＋ｔｐｄ．Ｌ２＜０．８６ＭＣ
−０．０２ＭＣ＜ｔｐｄ．Ｌ１＜０．６３ＭＣ
−０．１２ＭＣ＜ｔｐｄ．Ｌ２＜０．５８ＭＣ
となる。一般論理をＬ１とＬ２に分割しそれぞれのディレイ値についても制約を守る必要はあるが、一般論理Ｌ１とＬ２の合計ディレイ値として、マシンサイクルの８６％程度まで許容することが出来る。この数値は、第１８図に示した例の見積もり値９３％よりも小さいが、第１８図の回路ではミニマムディレイ制約が許容出来ない場合のみ適用することを前提にすれば、言い換えるならば、第１７図に示した例の見積もり値７７％（約８割）と比べて約９％のマシンサイクルの向上が可能であること言える。また、入力バッファや出力バッファを省略出来る場合には、更にマシンサイクルの高速化（ｔｐｄ．Ｌ１＋ｔｐｄ．Ｌ２＜０．９８ＭＣ）になるという可能性も有するものである。
第６図には、この発明に用いられるクロックシェープ回路の一実施例の回路図が示されている。この実施例のデジタル信号処理回路のようにレベルトリガフリップフロップ回路を用いた場合には、クロック信号ＣＫｓのパルス幅ｔｗを必要最小に設定することが重要である。第６図（Ａ）のクロックシェープ回路は、クロック分配系を通して伝えられたデューティ５０％のクロック信号ＣＫｗと、遅延回路４１で形成された反転遅延信号とをアンド（ＡＮＤ）ゲート回路に供給して、シェープクロック信号ＣＫｓを発生させるものである。この構成では、上記遅延回路４１での遅延時間に対応したパルス幅ｔｗに制限されたシェープクロック信号ＣＫｓを形成することができる。
このようなクロックシエープ回路においてもっとも不良が発生しやすいのは、その物量から、遅延回路４１の遅延時間が増大するディレイ不良である。図６（Ａ）回路では、遅延回路４１が１組しかないため、この遅延回路４１が微妙に遅延時間が増加する不良を起こした場合に、この不良を発見するのが非常に困難である。
そこで、図４（Ｂ）のクロックシェープ回路では、遅延回路４１が２組あり、どちらか早い方の遅延回路の遅延時間によって出力パルス幅ｔｗが決定する構成となっている。そのためどちらか１組の遅延回路に遅延時間が増大するディレイ不良が発生しても、出力波形には影響を与えないため、そのまま使用しても問題がない。
第７図には、この発明に用いられるクロックパルス幅診断回路（不良検出回路）の一実施例のブロック図が示されている。この実施例のクロックパルス幅診断回路５は、前記第３図に示したようなスキャン機能を持たせたレベルトリガフリップフロップ回路ＬＦＦの入力端子Ｄと出力端子Ｑとの間に反転遅延回路５１が設けられる。このレベルトリガフリップフロップ回路ＬＦＦでのＣＫｓ→Ｑ→Ｄまでのディレイ値とＤのセットアップを加えた値は、正常時のクロック信号ＣＫｓのパルス幅よりも若干大きくなるように設定される。
第８図には、上記第７図のクロックパルス幅診断回路の動作を説明するためのタイミング図が示されている。回路機能試験のとき、いわゆるＬＳＩのＡＣテスト時には、１発目のクロック信号ＣＫｓの立ち上がりで、出力信号Ｑはタンダム反転する。より正確には、スキャンイネーブル信号ＳＥＮがハイレベル（＝Ｈ）であるため、注目のフリップフロップ回路ＦＦにスキャンインされた値から、注目のフリップフロップ回路ＦＦの前段シフトチェーンのフリップフロップ回路ＦＦにスキャンインされた値に疑似ランダム反転する。
２発目のクロック信号ＣＫｓの立ち上がりでは、出力信号Ｑは必ず反転しかつ、クロック信号ＣＫｓか立ち下がりタイミングと入力信号Ｄの変化タイミングの前後関係によりスキャンアウト値が異なる。従つて、スキャンアウト端子ＳＯＤから出力されるデータ値を観れば、クロックパルス幅がほぼ正常か否か判定できる。
つまり、点線で示したようにクロック信号ＣＫｓのパルス幅が広くなると、レベルトリガフリップフロップ回路ＬＦＦがスルー状態が上記帰還経路での遅延時間よりも長くなって帰還された入力信号の取り込みを行うようになる。これにより、同図の例では、ハイレベル（論理１）がスキャンアウトされれば正常、ロウレベル（論理０）がスキャンアウトされれば不良と判定できる。
第９図には、この発明に用いられるクロックパルス幅診断回路（不良検出回路）の他の一実施例の回路図が示されている。この実施例のクロックパルス幅診断回路５２は、スキャンイネーブル信号ＳＥＮｓによりクロック信号ＣＫｓとクロック信号ＣＫｗとによる２通りの動作に切替られる。クロック信号ＣＫｓにより動作するラッチ回路と、クロック信号ＣＫｗにより動作するラッチ回路を前段ラッチ回路とし、これらの前段のラッチ回路のいずれかを上記スキャンインネーブル信号ＳＥＮｓにより制御されるスイッチを通して選択的に上記クロック信号ＣＫｗにより動作する後段のラッチ回路に伝える。そして、この後段のラッチ回路の出力信号を前記同様な遅延回路５３を通して上記クロック信号ＣＫｓにより動作するラッチ回路の入力端子Ｄに帰還させる。
この実施例回路の動作は、基本的には前記第７図の実施例回路と同様である。ただじ、第７図の実施例回路は、後述するような第１１図のパス６１を対象（ＣＫｓパルス幅のディレイ不良）とするのに対し、第９図の実施例回路は、後述するような第１１図のパス６５を対象（ＣＫｗ前縁に対するＣＫｓ後縁タイミングのディレイ不良）としている。
第１０図は、上記第９図のクロックパルス幅診断回路の動作を説明するためのタイミング図が示されている。この実施例では、クロック信号ＣＫｗ前縁からクロック信号ＣＫｓ後縁タイミングのディレイ不良の診断を行うようにするものである。図１０の例では、ハイレベル（論理１）がスキャンアウトされれば正常、ロウレベル（論理０）がスキャンアウトされれば不良と判定できる。
この実施例のクロックパルス幅診断回路（不良検出回路）をレベルトリガフリップフロップ回路を用いたデジタル信号処理回路に組み込むことで、クロックパルス幅不良の検出率を向上する。クロックパルス幅が、おおよそディレイ回路５１の遅延時間よりも大か小かによって、前記ＡＣテスト時の値にラッチされる値が異なる。これによってクロツクパルス幅不良の検出が可能となるものである。
第１１図には、この発明に係る半導体集積回路装置の一実施例の概略全体構成図が示されている。クロック信号発生部６０１は、例えばＰＬＬ（フェーズ・ロックド・ループ）回路であつたり、外部クロックを直接バッファして入力する回路等である。クロック分配系６０２は、クロック信号を必要とするＬＳＩの各部へクロック信号を分配する為のものであり、例えばクロック信号のスキューを低減させるようなＨトリー構造が採用される。クロック信号ＣＫｗには、クロック分配系６０２からの信号が直接使用され、例えばパルスデューティが５０％とされる。このようなクロック信号ＣＫｗを受けるシェープ回路４によってクロック信号ＣＫｓが生成される。またシェープ回路４の出力であるクロック信号ＣＫｓは、クロックパルス幅診断回路５に接続される。
デジタル信号処理回路は、フリップフロップ回路と論理回路との組み合わせにより構成される。この実施例では、前記第１図のように２つのレベルトリガフリップフロップ回路ＬＦＦの間に設けられる論理回路を２つに分割し、その分割点に中間フリップフロップ回路ＺＬＦＦを設けるものを基本とし、特に制限されないが、要求性能に合わせた以下のような様々な組み合わせのものが用いられる。
論理回路Ｌ６１は、最も論理部のディレイを許容できるものであるのて、レベルトリガフリップフロップ回路ＬＦＦの間に設けられる。つまり、この論理部Ｌ６１は、論理段数が多くて前記のようなミニマムディレイ制約を考慮する必要がない場合に適用される。
論理回路Ｌ６３１とＬ６３２は、前記論理回路Ｌ６１に対し、ミニマムディレイ制約を緩和するよう分割したものであり、その中間部に中間フリップフロップ回路ＺＬＦＦが設けられる。つまり、前記第１図に示した実施例に相当する。
論理回路Ｌ６６は、エッジトリガフリップフロップ回路ＥＦＦの間に設けるものであり、論理段数が少なく前記のようなマックスディレイ制約を考慮する必要がない場合に適用される。この構成は、前記ミニマムディレイ制約が無いから最も扱い易いものとなる。
論理回路Ｌ６２は、マックスディレイに余裕があれば使用可能であり、入力側がレベルトリガフリップフロップ回路ＬＦＦで、出力側がエッジトリガフリップフロップ回路ＥＦＦで構成される。この構成は、前記論理回路Ｌ６１等のように出力側がレベルトリガフリップフロップ回路ＬＦＦの出力信号を、前記論理回路Ｌ６６のように入力側がエッジトリガフリップフロップ回路ＥＦＦで構成されるものとの中継用の論理部として必要になるものである。
同様に、論理回路Ｌ６５は、ミニマムスディレイに余裕があれば使用可能であり、入力側がエッジトリガフリップフロップ回路ＥＦＦで、出力側がレベルトリガフリップフロップ回路ＬＦＦで構成される。この構成は、論理回路Ｌ６５の遅延を最も許容するものであるとともに、前記論理回路Ｌ６２等のように出力側がエッジトリガフリップフロップ回路ＥＦＦの出力信号を、前記論理回路Ｌ６１等のように入力側がレベルトリガフリップフロップ回路ＬＦＦで構成されるものとの中継用の論理部として必要になるものである。
論理回路Ｌ６４１とＬ６４２は、前記論理回路Ｌ６５の構成においてミニマムスディレイに余裕がない場合に、中間フリップフロップ回路ＺＬＦＦを挿入するものであり、前記同様に前記論理回路Ｌ６２等のように出力側がエッジトリガフリップフロップ回路ＥＦＦの出力信号を、前記論理回路Ｌ６１等のように入力側がレベルトリガフリップフロップ回路ＬＦＦで構成されるものとの中継用に用いられる。
この実施例では、レベルトリガフリップフロップ回路ＬＦＦでのミニマムディレイ制約を緩和するために設けられた中間フリップフロップ回路ＺＬＦＦを除いてたフリップフロップ回路ＬＦＦ及びＥＦＦにスキャンイン端子ＳＩＤ、スキャンアンウ端子ＳＯＤ、スキャンイネーブル端子ＳＥＮ等の端子を持つようにされる。テストパターン発生部６３は、内部で生成した疑似乱数パターン、あるいはＬＳＩ外部から提供されるパターンを上記スキャンチェーンを通してシリアルにフリップフロップ回路ＬＦＦやＥＦＦに提供する。テスト結果回収部６０４は、上記スキャン機能によりフリップフロップ回路ＬＦＦやＥＦＦからのシリアルに転送されたスキャンデータを圧縮したり、あるいは無圧縮でＬＳＩ外部に向け出力する。
スキャンイネーブル信号ＳＥＮは、レベルトリガフリップフロップ回路ＬＦＦとエッジトリガフリップフロップ回路ＥＦＦで共通としているが、ＳＥＮ信号のタイミング緩和等の目的の為にレベルトリガフリップフロップ回路ＬＦＦ用のスキャンイネーブル信号ＳＥＮ信号と、エッジトリガフリップフロップ回路ＥＦＦ用のスキャンイネーブル信号ＳＥＮ信号を分けて設けてるようにしてもよい。
またエッジトリガフリップフロップ回路ＥＦＦやクロックパルス幅診断回路５２のスキャンアウト端子ＳＯＤからレベルトリガフリップフロップ回路ＬＦＦやクロックパルス幅診断回路５のスキャンイン端子ＳＩＤへの接続を禁止しているが、スキャンアント端子ＳＯＤからスキャンイン端子ＳＩＤへの長めの配線等によりミニマムディレイ違反を回避できていれば、エッジトリガフリップフロップ回路ＥＦＦやクロックパルス幅診断回路５２のスキャンアウト端子ＳＯＤからレベルトリガフリップフロップ回路ＬＦＦやクロックパルス幅診断回路５のスキャンイン端子ＳＩＤへの接続をしても良い。
第１２図には、第１１図のエッジトリガフリップフロップ回路ＥＦＦの一実施例の回路図が示されている。入力端子Ｄとスキャンイン端子ＳＩＤは、スキャンイネーブル端子ＳＥＮのハイレベル（論理１）とロウレベル（論理０）により制御されるスイッチを介してクロック信号ＣＫにより動作する２段のラッチ回路に伝えられる。つまり、クロック信号ＣＫがハイレベル（論理１）とき、入力側がラッチ状態となり、出力段がスルー状態となり、クロック信号ＣＫがロウレベル（論理０）に変化すると、入力側がスルー状態となり、出力段がラッチ状態となる。また、スキャンアウトＳＯＤ用にも出力バッファが設けられる。
第１３図は、この発明に用いられる論理回路Ｌを構成する論理ゲートの一例を示す回路図である。この実施例は、特に制限されないが、２入力のナンドゲート回路からなり、出力端子ＯＵＴと回路の接地電位間に直列接続されたＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）と、上記出力端子ＯＵＴと電源端子ＶＤＤとの間にＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）とから構成される。上記ＮＭＯＳとＰＭＯＳが対とされてゲートに入力端子ＩＮ０はＩＮ１に接続される。
前記第１１図の論理回路Ｌ１，Ｌ２，Ｌ６１，Ｌ６２，Ｌ６５，Ｌ６３１，Ｌ６３２，Ｌ６４１，Ｌ６４２，Ｌ６５，Ｌ６６は、同図に代表される論理ゲートの組み合わせにより構成される。
第１４図には、この発明に係る半導体集積回路装置の他の一実施例のブロック図が示されている。この実施例の半導体集積回路装置は、特に制限されないが、ＤＲＡＭ（ダイナミック型ＲＡＭ）とＳＲＡＭ（スタティック型ＲＡＭ）と、それを制御するためのユーザーロジック（Ｕｓｅｒ Ｌｏｇｉｃ）及びテスト回路ＢＩＳＴとインターフェイス回路ＪＴＡＧからなる。上記インターフェイス回路ＪＡＴＧは、クロック端子ＴＣＫに同期し、モード設定信号ＴＭＳ及びテスト入力データＴＤＩ及びテスト出力データＴＤＯをシリアルに入出力する。
ＤＲＡＭは、特に制限されないが、６４Ｋワード×２８８ビット（約１８．４Ｍビット）のような大きな記憶容量を持つＤＲＡＭコアと、かかるＤＲＡＭコアに対して書き込み用に７２ビットずつの記憶容量を持つ４つのレジスタと、読み出し用の７２ビットずつの記憶容量を持つ４つのレジスタとを備える。ＳＲＡＭはその入出力動作時のバッファレジスタとしての役割を持ち、特に制限されないが、それぞれが１２８ワード×７２ビット持つ書き込み用のポートが４個設けられ、それぞれが１２８ワード×７２ビット持つ読み出し用のポートが４個設けられる。ユーザーロジックは、７２ビットの単位で入出力する入出力インターフェイス部と、７２ビットずつのデータを上記ＳＲＡＭとＤＲＡＭとの間で伝達するマルチプレクサ等から構成される。
テスト回路ＢＩＳＴは、ユーザーロジック部とにおいてチェーン状にされてレジスタを構成するようにされたラッチ回路に対してシリアルにテストパターンを供給し、ユーザーロジック部及びＤＲＡＭやＳＲＡＭに対する動作を指示する信号をパラレルに送出させるというＭＵＸ−ＳＣＡＮ経路と、テスト経路とを備える。これにより、ＤＲＡＭやＳＲＡＭ及びユーザーロジックは、必要に応じてＭＵＸ−ＳＣＡＮの動作モードによりテスト回路ＢＩＳＴから供給されるテストパタンによって内部回路が動作させらてその判定を行うようにすることができる。
上記ユーザーロジック部は、前記図１１に示したような実施例回路により構成される。そして、上記ＤＡＲＭ及びＳＲＡＭに対応した入出力インターフェイスに対応したフリップフロップ回路も、前記エッジトリガフリップフロップ回路又はレベルトリガフリップフロップ回路により構成される。
第１５図には、この発明に係る半導体集積回路装置の基本的なクロック供給経路の一実施例のレイアウト図が示されている。同図のクロック供給経路は、半導体基板上の実際の幾何学的な配置に合わせて描かれている。特に制限されないが、縦と横方向に１６個ずつのブロックが碁盤目状に配置される。上記回路ブロックには、配線設計のみによって必要な論理ゲート回路を形成することができる下地となる素子領域が作り込まれてなるゲートアレイによって構成される。
上記半導体チップＬＳＩの中央部には、クロック入力回路ＣＬＩＮが設けられる。なお、半導体チップＬＳＩの中央部とは、四角形のチップにおける対角線の交点付近の領域と見做される。このクロック入力回路ＣＫＩＮを中心にして、左右に上記半導体チップの横辺の１／４ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、４個分のブロックに対応した長さの第１配線Ｌ１が形成される。この第１配線Ｌ１の他端では、上下に分岐する第２配線Ｌ２が設けられる。この第２配線Ｌ２は、上記第１配線Ｌ１の他端から上記半導体チップの縦辺の１／４の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、４個分のブロックに対応した長さにされ、かかる第２配線Ｌ２の他端側には第１中継アンプＡＭＰ１が設けられる。上記のように第１配線Ｌ１は、左右に２本延びてそれぞれから第２配線Ｌ２が上下に２本ずつ延びるので、ＬＳＩ全体では合計４個の第１中継アンプＡＭＰ１が設けられるが、同図においては半導体基板を上下左右に４等分したエリア（８×８ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ１が代表として描かれている。
上記第１中継アンプＡＭＰ１を中心にして、左右に上記半導体チップの横辺の１／８ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、２個分のブロックに対応した長さの第３配線Ｌ３が形成される。この第３配線Ｌ３の他端では、上下に分岐する第４配線Ｌ４が設けられる。この第４配線Ｌ４は、上記第３配線Ｌ３の他端から上記半導体チップの縦辺の１／８の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、２個分のブロックに対応した長さにされ、かかる第４配線Ｌ４の他端側には第２中継アンプＡＭＰ２が設けられる。上記のように第３配線Ｌ３は、左右に２本延びてそれぞれから第４配線Ｌ４が上下に２本ずつ延びるので、上記４等分したエリア（８×８ブロック）内においては、合計４個の第２中継アンプＡＭＰ２が設けられるが、同図においては上記エリアを上下左右に４等分したエリア（４×４ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ２が代表として描かれている。
上記第２中継アンプＡＭＰ２を中心にして、左右に上記半導体チップの横辺の１／１６ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、１個分のブロックに対応した長さの第５配線Ｌ５が形成される。この第５配線Ｌ５の他端では、上下に分岐する第６配線Ｌ６が設けられる。この第６配線Ｌ６は、上記第５配線Ｌ５の他端から上記半導体チップの縦辺の１／１６の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、１個分のブロックに対応した長さにされ、かかる第６配線Ｌ６の他端側には第３中継アンプＡＭＰ３が設けられる。上記のように第５配線Ｌ５は、左右に２本延びてそれぞれから第６配線Ｌ６が上下に２本ずつ延びるので、上記エリアを更に４等分したエリア（４×４ブロック）内においては、合計４個の第３中継アンプＡＭＰ３が設けられるが、同図においては上記エリア（４×４ブロック）を上下左右に４等分したエリア（２×２ブロック）のうち、右上のエリアに対応した中継アンプＡＭＰ３が代表として描かれている。
そして、上記第３中継アンプＡＭＰ２を中心にして、左右に上記半導体チップの横辺の１／３２ずつの長さ、つまり上記横方向に並べられた１６個のブロックのうち、１ブロックの半分に対応した長さの第７配線Ｌ７が形成される。この第７配線Ｌ７の他端では、上下に分岐する第８配線Ｌ８が設けられる。この第８配線Ｌ８は、上記第７配線Ｌ７の他端から上記半導体チップの縦辺の１／３２の長さ、つまり、上記縦方向に並べられた１６個のブロックのうち、１ブロックの半分に対応した長さにされ、かかる第８配線Ｌ８の他端側は、上記１ブロックの中心とされて、クロックドライバＣＫＤが設けられる。上記のように第７配線Ｌ７は、左右に２本延びてそれぞれから第８配線Ｌ８が上下に２本ずつ延びるので、結局４個のブロックのそれぞれの中央部に上記クロックドライバＣＫＤが設けられることになる。
この構成では、１つのクロック入力回路ＣＫＩＮに対して、第１及び第２配線Ｌ１＋Ｌ２を介して４個の第１中継アンプＡＭＰ１が設けられる。上記４個の第１中継アンプＡＭＰ１に対して、第３及び第４配線Ｌ３＋Ｌ４を介して４個ずつ、全体で４×４＝１６個の第２中継アンプＡＭＰ２が設けられる。上記第２中継アンプＡＭＰ２に対して、第５及び第６配線Ｌ５＋Ｌ６を介して４個ずつ、全体で４×４×４＝６４個の第３中継アンプＡＭＰ３が設けられる。そして、上記第３中継アンプＡＭＰ３に対して、第７及び第８配線Ｌ７＋Ｌ８を介して４個ずつ、全体で４×４×４×４＝２５６個のクロックドライバＣＫＤが設けられる。上記クロックドライバＣＫＤは、上記１６×１６＝２５６個の各ブロックに一対一に対応してそれぞれのブロックの中央部分に配置されることになる。
このようなクロック供給経路は、上記第１と第２配線（Ｌ１＋Ｌ２）とでＨの文字を形作るものであり、同様に第３と第４配線（Ｌ３＋Ｌ４）、第５と第６配線（Ｌ５＋Ｌ６）及び第７と第８配線（Ｌ７＋Ｌ８）のそれぞれでもＨの文字を形作ってそれらがトリー状に接続されることから本願出願人等にあっては、Ｈトリークロック供給と呼ぶものである。このＨトリークロック供給においては、クロック入力回路ＣＫＩＮから各第８配線の末端のクロックドライバＣＫＤまでのクロック信号の信号遅延がほぼ均等にされるので、等ディレイなクロック給電方式と見做される。
第１６図には、上記第１５図のクロック供給系の等価回路図が示されている。上記クロック入力回路、第１と第２配線Ｌ１＋Ｌ２、第１中継アンプＡＭＰ１、第３と第４配線Ｌ３＋Ｌ４、第２中継アンプ２、第５と第６配線Ｌ５＋Ｌ６、第３中継アンプＡＭＰ３、第７と第８配線Ｌ７＋Ｌ８及びクロックドライバＣＫＤとローカル配線ＬＬ０＋ＬＬ１＋ＬＬ２を介して、フリップフロップ回路ＤＤにはクロック信号が供給される。
上記クロックドライバＣＫＤは、前記のようなクロックシェープ回路を備え、上記クロック入力回路、第１と第２配線Ｌ１＋Ｌ２、第１中継アンプＡＭＰ１、第３と第４配線Ｌ３＋Ｌ４、第２中継アンプ２、第５と第６配線Ｌ５＋Ｌ６、第３中継アンプＡＭＰ３、第７と第８配線Ｌ７＋Ｌ８を通して伝えられるデューティ５０％に設定されたクロック信号ＣＫｗを受けて、前記のようなシェープされたクロック幅ｔｗのクロック信号ＣＫｓを形成し、上記デジタル信号処理回路を構成する各種フリップフロップ回路ＦＦに伝える。
上記の各実施例から得られる作用効果は、下記の通りである。
（１） 第１のクロック信号に同期して入力信号を取り込む第１のレベルトリガフリップフロップ回路の出力信号を論理回路に入力し、第２のクロック信号に同期して上記論理回路の出力信号を取り込む第２のレベルトリガフリップフロップ回路を設け、上記第１と第２のクロック信号を同じ周波数であって上記第１のレベルトリガフリップフロップ回路がスルーとなる期間と、前記第２のレベルトリガフリップフロップ回路がスルーとなる期間が重なりを持たないか、あるいは上記論理回路の遅延時間以下の重なりを持つようにすることによって、動作マージンを確保しつつ、レベルトリガフリップフロップ回路のミニマムディレイ制約を回避しつつ高速化と高信頼性を実現することができるという効果が得られる。
（２） 上記に加えて、上記第１のレベルトリガフリップフロップ回路に供給される入力信号を上記第２のクロック信号に同期して動作する第３のレベルトリガフリップフロップ回路の出力信号が論理回路を通して伝えられるものとすることにより、第２のクロック信号に従ったデジタル信号処理動作において、動作マージンを確保しつつ、ミニマムディレイ制約を回避しつつ高速化と高信頼性を実現することができるという効果が得られる。
（３） 上記に加えて、第１のクロック信号をクロック分配系により伝えられたデューティが約５０％のクロック信号とし、上記第２のクロック信号を上記第１のクロック信号をもとにシェープ回路により上記５０％以下のデューティを持つようにされたクロック信号とすることにより、高周波数のクロック信号のスキューを改善しつつ、安定的に供給することができるという効果が得られる。
（４） 上記に加えて、上記第２と第３のレベルトリガフリップフロップ回路にテストパターンが入力されるスキャンイン端子と、それに対応した論理回路の出力信号を出力させるスキャンアウト端子を持たせ、上記第１のレベルトリガフリップフロップ回路を持たせないことにより、簡単な構成で動作マージン及びミニマムディレイ制約を回避しつつ高速化とテスト動作による高信頼性を実現することができるという効果が得られる。
（５） 上記に加えて、上記第１のレベルトリガフリップフロップ回路に供給される入力信号を、上記第１のクロック信号に同期して動作する第１のエッジトリガフリップフロップ回路により形成された出力信号が論理回路を介して供給することにより、論理回路でのディレイを許容しつつ、ミムマムディレイ制約を緩和させることと、エッジトリガフリップフロップ回路を用いた論理処理部の出力をレベルトリガフリップフロップ回路を用いた論理処理部に伝えるときの中継用回路として利用できるという効果が得られる。
（６） 上記に加えて、上記第１のクロック信号をクロック分配系により伝えられたデューティが約５０％のクロック信号とし、上記第２のクロック信号を上記第１のクロック信号をもとにシェープ回路により上記５０％以下のデューティを持つようにされたクロック信号とすることにより、高周波数のクロック信号のスキューを改善しつつを安定的に供給することができるという効果が得られる。
（７） 上記に加えて、上記第２レベルトリガフリップフロップ回路と、第１のエッジトリガフリップフロップ回路とは、テストパターンが入力されるスキャンイン端子と、それに対応した論理回路の出力信号を出力させるスキャンアウト端子とを持たせ、上記第１のレベルトリガフリップフロップ回路にスキャンイン端子及びスキャンアウト端子を持たなようにすることにより、簡単な構成で動作マージン及びミニマムディレイ制約を回避しつつ高速化とテスト動作による高信頼性を実現することができるという効果が得られる。
（８） 上記に加えて、第２のクロック信号に同期して入力信号を取り込む第４のレベルトリガフリップフロップ回路の出力信号を論理回路に供給し、第２のクロック信号に同期して上記論理回路の出力信号を取り込む第５のレベルトリガフリップフロップ回路を更に設け、上記論理回路として、その遅延時間が上記第４のレベルトリガフリップフロップ回路がスルーとなる期間と前記第５のレベルトリガフリップフロップ回路がスルーとなる期間の重なりより大きいものを割り当てることにより、ミニマムディレ制約の無い論理回路でのディレイ許容を大きくすることあるいはクロック周波数を高くすることができるという効果が得られる。
（９） 上記に加えて、第２のクロック信号に同期して入力信号を取り込む第４のレベルトリガフリップフロップ回路の出力信号を受ける論理回路に供給し、第２のクロック信号に同期して上記論理回路の出力信号を取り込む第５のレベルトリガフリップフロップ回路とを更に設け、上記論理回路として、その遅延時間が上記第４のレベルトリガフリップフロップ回路がスルーとなる期間と前記第５のレベルトリガフリップフロップ回路がスルーとなる期間の重なりより大きいものが割り当てられてることにより、ミニマムディレ制約の無い論理回路でのディレイ許容を大きくすることあるいはクロック周波数を高くすることができるという効果が得られる。
（１０） 上記に加えて、第１のクロック信号に同期して入力信号を取り込む第２のエッジトリガフリップフロップ回路の出力信号を論理回路に供給し、第１のクロック信号に同期して上記論理回路の出力信号を取り込む第３のエッジトリガフリップフロップ回路とを更に設け、上記論理回路として、その遅延時間が第２のクロックパルスの周期の約８割以下であるものが割り当てることにより、簡単な構成によりミニマムディレ制約を無くすことができるという効果が得られる。
（１１） 第２のクロック信号に同期して入力信号を取り込む第１のフリップフロップ回路と、上記第１のフリップフロップ回路の出力信号を受ける論理回路と、上記第２のクロック信号に同期して上記論理回路の出力信号を取り込む第２のフリップフロップ回路とを備えたデジタル信号処理回路において、デューティが約５０％のクロックを分配するクロック分配系を通して分配された第１のクロック信号と第１と第２の遅延回路の遅延信号とを受けて、上記第１又は第２の遅延回路の遅延信号のうちいずれか短い方の遅延時間に対応して第２のクロック信号のパルス幅を設定する論理回路からなるクロックシェープ回路により第２のクロック信号を形成することにより、動作マージンを確保しつつ、高速化と高信頼性を実現することができるという効果が得られる。
（１２） 上記に加えて、上記第２のクロック信号に同期して動作し、前記スキャンイン端子とスキャンアウト端子を持つ第６のレベルトリガフリップフロップ回路と、上記第６のレベルトリガフリップフロップ回路の出力信号を入力端子に帰還させる反転遅延回路を含み、上記反転遅延回路の遅延時間の設定により第６のレベルトリガフリップフロップ回路の出力信号が上記第２のクロック信号に対応して反転するか否かでパルス幅の判定を行うクロックパルス幅診断回路を更に設けることにより、高速化と高信頼性を実現することができるという効果が得られる。
（１３） 上記に加えて、上記クロックパルス幅診断回路として、上記第２のクロック信号に同期して動作する第１の前段フリップフロップ回路と、上記第１のクロック信号に同期して動作する第２の前段フリップフロップ回路と、上記第１のクロック信号に同期して動作する出力段フリップフロップ回路と、スキャン制御信号により上記第１の前段フリップフロップ回路の出力と第２の前段フリップフロップ回路の出力とを切り替えて上記出力段フリップフロップ回路の入力に伝える切替回路と、第２の前段フリップフロップ回路と出力段フリップフロップ回路に対応して、前記スキャンイン端子とスキャンアウト端子を持つ第７のレベルトリガフリップフロップ回路と、上記第７のレベルトリガフリップフロップ回路の出力信号を入力端子に帰還させる反転遅延回路とを設け、上記反転遅延回路の遅延時間の設定により第７のレベルトリガフリップフロップ回路の出力信号が上記第２のクロック信号に対応して反転するか否かでパルス幅の判定を行うことにより、デジタル信号処理回路の高速化と高信頼性を実現することができるという効果が得られる。
（１４） 上記に加えて、上記第１と第２のフリップフロップ回路をレベルトリガフリップフロップ回路とし、上記論理回路部には、第１のクロック信号に同期して入力信号を取り込む第８のレベルトリガフリップフロップ回路を設けるとにより、動作マージン及び高速化と信頼性を実現したデジタル信号処理回路を得ることができるという効果が得られる。
（１５） 上記フリップフロップ回路及び遅延回路を、ゲートアレイにより形成される素子により構成し、上記クロック分配系を、上記ゲートアレイを構成する半導体基板の中心部に設けられたクロック入力回路を介して供給されたクロック信号を伝達する配線経路及び中継アンプの複数段を経て最終段に設けられたクロックドライバに至る経路が均等にされてなる複数のクロック供給経路とすることにより、クロック信号のスキューを大幅に低減できるから動作マージン及び高速化を実現することができるという効果が得られる。
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、フリップフロップ回路の構成は、前記のようなレベルトリガあるいはエッジトリガで動作するものであればよい。この発明は、デジタル信号処理回路を備えた半導体集積回路装置に広く利用することができる。
産業上の利用可能性
この発明は、クロック信号に同期して動作するデジタル信号処理回路を備えた半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
第１図は、この発明に係る半導体集積回路装置のデジタル信号処理回路一実施例を示す基本的ブロック図であり、
第２図は、レベルトリガフリップフロップ回路の一例を示す価回路図であり、
第３図は、第１図の１つのレベルトリガフリップフロップ回路の一実施例を示す等価回路図であり、
第４図は、第１図の他の１つのレベルトリガフリップフロップ回路の一実施例を示す価回路図であり、
第５図は、図１のデジタル信号処理回路の動作を説明するためのタイミング図であり、
第６図は、この発明に用いられるパルスシェープ回路の一実施例を示す回路図であり、
第７図は、この発明に用いられるクロックパルス幅診断回路の一実施例を示す回路図であり、
第８図は、図７のクロックパルス幅診断回路の動作を説明するためのタイミング図であり、
第９図は、この発明に用いられるクロックパルス幅診断回路の他の一実施例を示す回路図であり、
第１０図は、図９のクロックパルス幅診断回路の動作を説明するためのタイミング図であり、
第１１図は、この発明に係る半導体集積回路装置の一実施例の示す回路図であり、
第１２図は、第１１図のエッジトリガフリップフロップ回路の一実施例を示す等価回路図であり、
第１３図は、この発明に係る半導体集積回路装置に用いられる論理ゲート回路の一実施例を示す回路図であり、
第１４図は、この発明に係る半導体集積回路装置の一実施例を示す全体構成図であり、
第１５図は、この発明に係る半導体集積回路装置の一実施例を示すチップ表面図であり、
第１６図は、クロック分配系の一実施例を示す概略回路図であり、
第１７図は、エッジトリガフリップフロップ回路を用いた場合のデジタル信号処理回路の説明図であり、
第１８図は、レベルトリガフリップフロップ回路を用いた場合のデジタル信号処理回路の説明図である。
Claims (17)
- 第１のクロック信号に同期して入力信号を取り込む第１のレベルトリガフリップフロップ回路と、
上記第１のレベルトリガフリップフロップ回路の出力信号を受ける論理回路と、
第２のクロック信号に同期して上記論理回路の出力信号を取り込む第２のレベルトリガフリップフロップ回路とを含み、
上記第１と第２のクロック信号は、同じ周波数であって上記第１のレベルトリガフリップフロップ回路がスルーとなる期間と、前記第２のレベルトリガフリップフロップ回路がスルーとなる期間が重なりを持たないか、あるいは上記論理回路の遅延時間以下の重なりを持つようにしてなることを特徴とする半導体集積回路装置。 - 請求の範囲第１項において、
上記第１のレベルトリガフリップフロップ回路に供給される入力信号は、上記第２のクロック信号に同期して動作する第３のレベルトリガフリップフロップ回路により形成された出力信号が論理回路を通して伝えられるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第２項において、
上記第１のクロック信号は、クロック分配系により伝えられたデューティが約５０％のクロック信号であり、
上記第２のクロック信号は、上記第１のクロック信号をもとにシェープ回路により上記５０％以下のデューティを持つようにされたクロック信号であることを特徴とする半導体集積回路装置。 - 請求の範囲第３項において、
上記第２と第３のレベルトリガフリップフロップ回路は、テストパターンが入力されるスキャンイン端子と、それに対応した論理回路の出力信号を出力させるスキャンアウト端子とを持ち、
上記第１のレベルトリガフリップフロップ回路は、上記スキャンイン端子及びスキャンアウト端子を持たないことを特徴とする半導体集積回路装置。 - 請求の範囲第１項において、
上記第１のレベルトリガフリップフロップ回路に供給される入力信号は、上記第１のクロック信号に同期して動作する第１のエッジトリガフリップフロップ回路の出力信号が論理回路を通して伝えられるものであることを特徴とする半導体集積回路装置。 - 請求の範囲第５項において、
上記第１のクロック信号は、クロック分配系により伝えられたデューティが約５０％のクロック信号であり、
上記第２のクロック信号は、上記第１のクロック信号をもとにシェープ回路により上記５０％以下のデューティを持つようにされたクロック信号であることを特徴とする半導体集積回路装置。 - 請求の範囲第６項において、
上記第２レベルトリガフリップフロップ回路と、第１のエッジトリガフリップフロップ回路とは、テストパターンが入力されるスキャンイン端子と、それに対応した論理回路の出力信号を出力させるスキャンアウト端子とを持ち、
上記第１のレベルトリガフリップフロップ回路は、上記スキャンイン端子及びスキャンアウト端子を持たないことを特徴とする半導体集積回路装置。 - 請求の範囲第４項において、
第２のクロック信号に同期して入力信号を取り込む第４のレベルトリガフリップフロップ回路と、
上記第４のレベルトリガフリップフロップ回路の出力信号を受ける論理回路と、
第２のクロック信号に同期して上記論理回路の出力信号を取り込む第５のレベルトリガフリップフロップ回路とを更に含み、
上記論理回路は、その遅延時間が上記第４のレベルトリガフリップフロップ回路がスルーとなる期間と前記第５のレベルトリガフリップフロップ回路がスルーとなる期間の重なりより大きいものが割り当てられてなることを特徴とする半導体集積回路装置。 - 請求の範囲第７項において、
第２のクロック信号に同期して入力信号を取り込む第４のレベルトリガフリップフロップ回路と、
上記第４のレベルトリガフリップフロップ回路の出力信号を受ける論理回路と、
第２のクロック信号に同期して上記論理回路の出力信号を取り込む第５のレベルトリガフリップフロップ回路とを更に含み、
上記論理回路は、その遅延時間が上記第４のレベルトリガフリップフロップ回路がスルーとなる期間と前記第５のレベルトリガフリップフロップ回路がスルーとなる期間の重なりより大きいものが割り当てられてなることを特徴とする半導体集積回路装置。 - 請求の範囲第９項において、
第１のクロック信号に同期して入力信号を取り込む第２のエッジトリガフリップフロップ回路と、
上記第１のエッジトリガフリップフロップ回路の出力信号を受ける論理回路と、
第１のクロック信号に同期して上記論理回路の出力信号を取り込む第３のエッジトリガフリップフロップ回路とを更に含み、
上記論理回路は、その遅延時間が第２のクロックパルスの周期の約８割以下であるものが割り当てられてなることを特徴とする半導体集積回路装置。 - デューティが約５０％のクロックを分配するクロック分配系と、
上記クロック分配系を通した第１のクロック信号を受け、それよりもパルス幅が小さくされた上記第２のクロック信号を形成するクロックシェープ回路と、
上記第２のクロック信号に同期して入力信号を取り込む第１のフリップフロップ回路と、
上記第１のフリップフロップ回路の出力信号を受ける論理回路と、
上記第２のクロック信号に同期して上記論理回路の出力信号を取り込む第２のフリップフロップ回路とを備え、
上記クロックシェープ回路は、上記第１のクロック信号をそれぞれ受けて、上記第２のクロック信号のパルス幅に対応させられた遅延時間を持つようにされた第１と第２の遅延回路と、
上記第１のクロック信号と上記第１と第２の遅延回路の遅延信号とを受けて、上記第１又は第２の遅延回路の遅延信号のうちいずれか短い方の遅延時間に対応して第２のクロック信号のパルス幅を設定する論理回路からなることを特徴とする半導体集積回路装置。 - 請求の範囲第１１項において、
上記第２のクロック信号のパルス幅を診断するクロックパルス幅診断回路を更に備え、
上記クロックパルス幅診断回路は、
上記第２のクロック信号に同期して動作し、前記スキャンイン端子とスキャンアウト端子を持つ第６のレベルトリガフリップフロップ回路と、上記第６のレベルトリガフリップフロップ回路の出力信号を入力端子に帰還させる反転遅延回路とを含み、
上記反転遅延回路の遅延時間の設定により第６のレベルトリガフリップフロップ回路の出力信号が上記第２のクロック信号に対応して反転するか否かでパルス幅の判定を行うことを特徴とする半導体集積回路装置。 - 請求の範囲第１１項において、
上記第２のクロック信号のパルス幅を診断するクロックパルス幅診断回路を更に備え、
上記クロックパルス幅診断回路は、
上記第２のクロック信号に同期して動作する第１の前段フリップフロップ回路と、
上記第１のクロック信号に同期して動作する第２の前段フリップフロップ回路と、
上記第１のクロック信号に同期して動作する出力段フリップフロップ回路と、
スキャン制御信号により上記第１の前段フリップフロップ回路の出力と第２の前段フリップフロップ回路の出力とを切り替えて上記出力段フリップフロップ回路の入力に伝える切替回路と、
上記第２のフリップフロップ回路に対応したスキャンイン端子と、
上記第１のフリップフロップ回路に対応したスキャンアウト端子と、
上記出力段フリップフロップ回路の出力信号を、上記第１の前段フリップフロップ回路に帰還させる反転遅延回路とを含み、
上記反転遅延回路の遅延時間の設定により、
上記第１のクロック信号に対応した上記出力段フリップフロップ回路の変化が上記反転遅延回路に伝わり、
上記第２のクロック信号に対応して上記第１のフリップフロップ回路に取り込まれるか否かにより、
上記第１のクロック信号と上記第２のクロック信号間のタイミングの判定を行うことを特徴とする半導体集積回路装置。 - 請求の範囲第１２項において、
上記第１と第２のフリップフロップ回路は、レベルトリガフリップフロップ回路であり、
上記論理回路部には、第１のクロック信号に同期して入力信号を取り込む第８のレベルトリガフリップフロップ回路が設けられてなることを特徴とする半導体集積回路装置。 - 請求の範囲第１３項において、
上記第１と第２のフリップフロップ回路は、レベルトリガフリップフロップ回路であり、
上記論理回路部には、第１のクロック信号に同期して入力信号を取り込む第８のレベルトリガフリップフロップ回路が設けられてなることを特徴とする半導体集積回路装置。 - 請求の範囲第１４項において、
上記フリップフロップ回路及び遅延回路は、ゲートアレイにより形成される素子により構成されるものであり、
上記クロック分配系は、上記ゲートアレイを構成する半導体基板の中心部に設けられたクロック入力回路を介して供給されたクロック信号を伝達する配線経路及び中継アンプの複数段を経て最終段に設けられたクロックドライバに至る経路が均等にされてなる複数のクロック供給経路からなることを特徴とする半導体集積回路装置。 - 請求の範囲第１５項において、
上記フリップフロップ回路及び遅延回路は、ゲートアレイにより形成される素子により構成されるものであり、
上記クロック分配系は、上記ゲートアレイを構成する半導体基板の中心部に設けられたクロック入力回路を介して供給されたクロック信号を伝達する配線経路及び中継アンプの複数段を経て最終段に設けられたクロックドライバに至る経路が均等にされてなる複数のクロック供給経路からなることを特徴とする半導体集積回路装置。
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